CN109086073B

CN109086073B - 浮点舍入处理器、方法、系统和指令

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Publication number: CN109086073B
Application number: CN201810527017.0A
Authority: CN
Inventors: J·C·三额詹; C·S·安德森; R·凡伦天; B·L·托尔; A·格雷德斯廷; S·卢巴诺维奇; B·艾坦
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2023-08-22
Anticipated expiration: 2031-12-22
Also published as: US10209986B2; US20130290685A1; CN104011647A; CN104011647B; TW201339962A; CN109086073A; WO2013095535A1; TWI544406B

Abstract

一方面，方法包括接收浮点舍入指令。浮点舍入指令指示一个或多个浮点数据元素的源，指示小数点之后一个或多个浮点数据元素中的每一个被舍入至的分数位的数量，并且指示目的地存储位置。响应于浮点舍入指令，结果被存储在目的地存储位置中。结果包括一个或多个经舍入的结果浮点数据元素。一个或多个经舍入的结果浮点数据元素中的每一个包括源中相应的位置中已经被舍入到所指示数量的分数位的浮点数据元素中的一个。公开了其它方法、装置、系统和指令。

Description

浮点舍入处理器、方法、系统和指令

本申请是PCT国际申请号为PCT/US2011/066955、国际申请日为2011 年12月22日、中国国家申请号为201180075796.1、题为“浮点舍入处理器、方法、系统和指令”的申请的分案申请。

背景

技术领域

实施例涉及处理器。具体地，实施例涉及响应于浮点舍入指令对浮点数进行舍入的处理器。

背景信息

浮点数通常用于处理器、计算机系统和其它电子设备。浮点数的一个优点是它们允许按相对紧凑的数值格式和/或位数表示宽范围的数值。

现有技术中已知若干不同的浮点格式。浮点格式通常将用于表示浮点数的位分摊成若干组成(constituent)字段，称为浮点数的符号、有效位和指数。

在本领域中已知用于处理浮点数的各种指令。例如，已知用于在浮点和整数格式之间转换的指令作为另一个示例，已知用于将标量或打包单精度或双精度浮点数据元素分别舍入为单精度或双精度浮点格式的整数的指令。

附图说明

可通过参考以下描述以及用于示出实施例的附图最佳地理解本发明。在附图中：

图1是具有含一个或多个浮点舍入指令的指令集的处理器的实施例的框图。

图2A-E是适当的浮点格式的实施例的框图。

图3是具有操作用于执行浮点舍入指令的实施例的浮点执行单元的指令处理装置的实施例的框图。

图4是处理浮点舍入指令的实施例的方法的实施例的流程框图。

图5是用于将一个或多个浮点数的一个或多个有效位数舍入成所指示数量的分数位的浮点舍入操作的实施例的框图。

图6是适当的浮点源和/或结果格式的若干示例实施例的框图。

图7是带数据元素广播的浮点舍入操作(a flloating point rounding withdata element broadcast operation)的实施例的框图。

图8是带掩码的浮点舍入操作(a floating point rounding with maskingoperation)的实施例的框图。

图9是一组合适的打包数据操作掩码寄存器的实施例的框图。

图10是浮点舍入指令格式的实施例的框图。

图11是适当的立即数的特定示例实施例的框图。

图12是一组合适的打包数据寄存器的实施例的框图。

图13是包括机器可读存储介质的制品的框图。

图14A是示出根据本发明的实施例的通用矢量友好指令格式及其A类指令模板的框图。

图14B是示出根据本发明的实施例的通用矢量友好指令格式及其B类指令模板的框图。

图15A是示出根据本发明的实施例的示例性专用矢量友好指令格式的框图。

图15B是示出根据本发明的实施例的构成完整操作码字段的具有专用矢量友好指令格式的字段的框图。

图15C是示出根据本发明的实施例的构成寄存器索引字段的具有专用矢量友好指令格式的字段的框图。

图15D是示出根据本发明的一个实施例的构成扩充(augmentation)操作字段的具有专用矢量友好指令格式的字段的框图。

图16是根据本发明的一个实施例的寄存器架构的框图。

图17A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。

图17B示出处理器核，该处理器核包括耦合到执行引擎单元的前端单元，并且两者耦合到存储器单元。

图18A是根据本发明实施例的单处理器核连同其到管芯上互连网络的连接以及其2级(L2)高速缓存的本地子集的框图。

图18B是根据本发明的实施例的图18A中的处理器核的一部分的展开图。

图19是根据本发明实施例可具有一个以上的核、可具有集成存储器控制器以及可具有集成图形器件的处理器的框图。

图20所示为根据本发明的一个实施例的系统的框图。

图21所示为根据本发明的实施例的第一更具体示例性系统的框图。

图22示出根据本发明的实施例的第二更具体的示例性系统的框图。

图23示出根据本发明的实施例的SoC的框图。

图24是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

本文中公开的是浮点舍入指令，用于执行该浮点舍入指令的处理器，在处理或执行浮点舍入指令时处理器执行的方法，以及合并一个或多个处理器以处理或执行该浮点舍入指令的系统。本文中公开的各种处理器和系统是合适的。在以下描述中，阐述多个特定细节(例如，特定处理器配置、操作序列、指令格式、浮点格式、微架构细节等)。然而，在没有这些具体细节的情况下，可实践实施例。在其他实例中，在细节方面未示出公知电路、结构和技术，以避免混淆对该描述的理解。

图1是具有含一个或多个浮点舍入指令103的指令集102的处理器100 的实施例的框图。该处理器可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器、其各种混合、或完全其他类型的处理器中的任何处理器。在一些实施例中，处理器可以是通用处理器(例如，具有在台式、膝上型等计算机中使用的类型的通用微处理器)。替换地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于，网络处理器、通信处理器、加密处理器、图形处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)、浮点协处理器以及控制器(例如，微控制器)，仅列举数例。

处理器具有指令集架构(ISA)101。ISA表示处理器的架构中涉及编程的那部分。ISA通常包括原生指令、架构寄存器、数据类型、寻址模式、存储器架构、中断和异常处理以及处理器的外部输入和输出(I/O)。ISA与微架构不同，微架构通常表示选择用于实现ISA的特定处理器设计技术。带有不同的微架构的处理器可以共享共同的ISA。

ISA包括处理器支持的指令集102。指令集的这些指令表示宏指令(例如，提供给处理器以供执行的指令)，与微指令或微操作(例如，处理器的解码器解码宏指令得到的微指令或微操作)不同。指令集包括一个或多个浮点舍入指令103。在一些实施例中，浮点舍入指令操作用于导致处理器将浮点数的有效位数(significand)舍入到所指示数量的分数位。以下进一步公开浮点舍入指令的各不同实施例。处理器还包括浮点执行逻辑108，该逻辑操作用于执行或处理浮点舍入指令103。

ISA还包括架构可视寄存器(例如，架构寄存器组)104。架构寄存器通常表示管芯上的处理器存储位置。架构寄存器此处也可以被简称为寄存器。短语架构寄存器、寄存器组、以及寄存器在本申请中用于表示对软件和/或编程者可见(例如，软件可见的)的寄存器和/或由通用宏指令指定用来标识操作数的寄存器，除非另外指定或清楚地明显可知。这些寄存器与给定微架构中的其他非架构的或非在架构上可见的寄存器(例如，指令所使用的临时寄存器，重新排序缓冲器，退役寄存器等等)不同。

所示出的架构寄存器包括打包数据寄存器105。每个打包数据寄存器可操作用于存储打包数据、矢量数据或者SIMD数据。在一些实施例中，打包数据寄存器可用于存储与浮点舍入指令103相关联的打包浮点数据。在一些实施例中，打包数据寄存器可用于存储与浮点舍入指令相关联的标量浮点数据。在一些实施例中，打包数据寄存器还可任选地能够存储整数，但这不是必须的。或者，架构寄存器可包括单独标量浮点寄存器的集合，用以分别存储用于浮点舍入指令的标量浮点数据。

在一些实施例中，寄存器可任选地包括掩码寄存器106，然而这不是必须的。掩码寄存器可存储打包数据操作掩码，以对打包数据操作(例如与浮点舍入指令相关联的打包数据浮点舍入操作)进行掩码或断言。以下进一步讨论掩码寄存器和掩码操作。

寄存器还包括控制和/或状态寄存器107。在一些方面，控制和/或状态寄存器中的一个或多个可包括与浮点舍入指令的执行相关联的状态和/或控制信息(例如，它可包括浮点舍入指令所使用的默认舍入模式，除非存在由指令提供的超驰)。

浮点数包括符号、有效位数、基数和指数，它们的关系在等式1中示出：

A＝(-1)^符号*有效位数*基数^指数等式1

表达式“(-1)^符”表示负一自乘到符号次幂。该表达式评估浮点数是正(+) 或负(-)。例如，当符号是整数0时，浮点数是正，或者当符号是整数1时，浮点数是负。有效位数包括一定长度的数字串，该长度在很大程度上决定浮点数的精度。有效位数有时也被称为有效数字、系数、分数或尾数。通常隐含地假设小数点(例如，十进制格式的十进制小数点或二进制格式的二进制点)位于固定位置(例如，刚好在有效位数的最左或最高有效数字的右侧，在一些情况下可如下所讨论地暗示)。二进制中示例有效位数可以是“1.10010010000111111011011”。小数点右侧的有效位数的数字(例如“10010010000111111011011”)可表示分数位。表达式“基数^指数”表示基数自乘到指数次幂。基数通常是基数2(对于二进制)，基数10(对于十进制) 或基数16(对于十六进制)。基数有时被称为底数(radix)。指数还可被称为首数(characteristic)或缩放因数(scale)。使基数自乘指数次幂实际上将小数点(例如，从隐含的或假设的开始位置)移动指数数量的数位。如果指数为正，则小数点向右移动，或者如果指数为负，则小数点向左移动。

图2A-E是示出适当的浮点格式的示例实施例的框图。电气和电子工程师协会(IEEE)已经将标志IEEE 754的各种版本中的这些格式标准化。

图2A示出半精度浮点格式210A。半精度浮点具有16位且也被称为二进制16。半精度浮点格式包括在位[9∶0]中的10位的有效位数211A、在位[14∶10] 中的5位的指数212A以及在位[15]中的1位的符号213A。

图2B示出单精度浮点格式210B。单精度浮点格式具有32位且也被称为二进制32。单精度浮点格式包括在位[22：0]中的23位的有效位数211B、在位[30：23]中的8位的指数212B以及在位[31]中的1位的符号213B。

图2C示出双精度浮点格式210C。双精度浮点格式具有64位且也被称为二进制64。双精度浮点格式包括在位[51∶0]中的52位的有效位数211C、在位[62∶52]中的11位的指数212C以及在位[63]中的1位的符号213C。目前，单精度和双精度格式可能被大多数处理器、计算机系统和电子设备广泛使用。

图2D示出扩展双精度浮点格式210D。扩展双精度浮点格式具有80位。扩展双精度浮点格式包括在位[63∶0]中的64位的有效位数211D、在位[78∶64] 中的15位的指数212D以及在位[79]中的1位的符号213D。

图2E示出四精度浮点格式210E。四精度浮点格式具有128位且也被称为二进制128。四精度浮点格式包括在位[111：0]中的112位的有效位数211E、在位[126∶112]中的15位的指数212E以及在位[127]中的1位的符号213E。

在这些浮点格式的每一个中，暗示或假设基数是基数2(即，二进制)，且不被以浮点格式来单独存储。有效位数的最高有效或最左位被称为J位。隐含地假设J位是二进制1，且一般不被存储为浮点格式，而是提供附加精度而不需要被存储的隐含或隐藏位(例如，对于有效位数明确具有23位的单精度浮点数实际具有24位精度)。通常假定小数点在J位之后。指数通常具有指数偏移(exponent bias)。例如，半精度格式可具有指数偏移15，单精度格式可具有指数偏移127，双精度格式可具有指数偏移1023，而四精度格式可具有指数偏移16383。如果需要的话，可在IEEE754中获得关于浮点数和格式的进一步细节。

这些只是数个说明性示例。其它适当的格式包括但不限于十进制32、十进制64和十进制128。此外，未来开发的其它格式通常也是适当的。

图3是具有操作用于执行包括浮点舍入指令303的实施例的指令的浮点执行单元316的指令处理装置300的实施例的框图。在一些实施例中，指令处理装置可以是处理器和/或可被包括在处理器中。例如，在一些实施例中，指令处理装置可以是图1的处理器或类似设备，或者可被包括在图1的处理器或类似设备中。替换地，指令处理装置可被包括在不同的处理器或电子系统中。在一些实施例中，指令处理装置可被包括在增加的或单独的浮点处理器或单元，以引入或补充相关联的处理器的浮点处理能力。

指令处理装置300可接收浮点舍入指令303。例如，可从指令获取单元、指令队列或存储器接收该指令。浮点舍入指令可表示由指令处理装置识别并控制该装置执行特定操作的机器指令、宏指令或控制信号。

浮点舍入指令可明确指定(例如通过位或一个或多个字段)或以其它方式指示(隐含地指示)源320。源包括一个或多个浮点数据元素321。在一些实施例中，浮点舍入指令可明确指定(例如，通过位或一个或多个字段)或以其它方式指示(例如，隐含指示)小数点(例如，二进制小数点、十进制小数点或十六进制小数点)之后源320的一个或多个浮点数据元素321中每一个将被舍入至的分数位的数量。指令还可指定或以其它方式指示目的地(例如，目的地存储位置)322，其中根据指令存储包括一个或多个经舍入的浮点结果数据元素的结果324。

在一些实施例中，源320和目的地322可各自在指令处理装置的一组打包数据寄存器305内，尽管这不是必须的。打包数据寄存器可各自表示管芯上的存储位置(例如，在具有执行单元的管芯上)。打包数据寄存器可表示架构寄存器。打包数据寄存器中的每一个都可操作用于存储打包或矢量浮点数据。在一些实施例中，打包数据寄存器还可操作用于存储标量浮点数据。打包数据寄存器可使用公知技术在不同的微架构中以不同的方式实现，并且不限于任何特定类型的电路。多种不同类型的寄存器可适用，只要它们能够存储并提供在本申请中描述的数据。合适类型的寄存器的示例包括但不限于专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器及其组合。或者，在其它实施例中，源和/或目的地中的一个或多个可被存储在打包数据寄存器外的其它存储位置中(例如，在标量浮点寄存器、存储器位置等)。

所示的指令处理装置包括指令解码单元或解码器315。解码器可接收和解码高级机器指令或宏指令，并且输出一个或多个较低级的微操作、微代码入口点、微指令或者反映和/或从原始较高级指令导出的其他较低级的指令或控制信号。一个或多个较低级指令或控制信号可通过一个或多个较低级(例如，电路级或硬件级)操作来实现较高级指令的操作。该解码器可以使用各种不同的机制来实现，包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)和本领域公知的用于实现解码器的其他机制。

在其他实施例中，取代具有解码器315，可使用指令仿真器、翻译器、变形器(morpher)、解释器、或者其他指令转换逻辑。各种不同类型的指令转换逻辑在本领域中是已知的，并且可在软件、硬件、固件、或者其组合中实现。指令转换逻辑可接收指令，并且仿真、翻译、变形、解释、或者以其他方式将接收的指令转换成一个或多个对应的导出指令或控制信号。在其他实施例中，可使用指令转换逻辑和解码器两者。例如，该装置可具有用于将接收到的指令转换成一个或多个中间指令的指令转换逻辑、以及用于将一个或多个中间指令解码成可由该指令处理装置的原生硬件执行的一个或多个较低级指令或控制信号的解码器。指令变换逻辑中的一些或全部可位于指令处理装置的其余部分的管芯外，诸如在单独的管芯上或在管芯外的存储器中。

再次参考图3，浮点执行单元316与解码器315耦合。执行单元可从解码器接收一个或多个微操作、微代码进入点、微指令、其他指令或其他控制信号，它们反映了浮点舍入指令303或者是从浮点舍入指令303导出的。执行单元还与源320和目的地322耦合。浮点执行单元包括设计成在浮点数上进行操作(例如，浮点舍入操作等)的逻辑(例如，通常为至少一些电路)。

响应于浮点舍入指令303和/或作为浮点舍入指令303的结果，浮点执行单元316操作用于将结果324存储在目的地中，该浮点舍入指令303指定或以其它方式指示包括一个或多个浮点数据元素321的源320并且指定或以其它方式指示目的地322。结果可包括一个或多个相应的舍入结果浮点数据元素323。

在一些实施例中，浮点舍入指令操作用于导致装置将一个或多个源浮点数的有效位数舍入到给定数量的分数位。在该实施例中，浮点舍入指令可指定或以其它方式指示在小数点之后或右侧源的一个或多个浮点数据元素中的每一个将被舍入至的分数位的数量。在该实施例中，一个或多个舍入结果浮点数据元素可各自包括源中相应位置中已经被舍入到指令指示的数量的分数位的浮点数据元素之一。该过程不限于舍入到整数值。当指令指示的分数位的数量为 0时，舍入到整数值是可能的，但当指令指示的分数位的数量不是零时可实现舍入到非整数值。在一些实施例中，浮点舍入指令的立即数可包括用于明确指定在小数点(例如，二进制或十进制小数点)之后源的一个或多个浮点数据元素中的每一个被舍入至的分数位的数量。在一个特定实施例中，8位立即数的位[7∶4]可指定该数量(例如，指定0和十五之间的数)，尽管这不是必须的。

舍入浮点数指的是用另一个浮点数替换浮点数，另一个浮点数表示(例如，近似等于)最初浮点数，但在小数点之后具有较少数量的分数位。考虑对数派 (π)舍入的示例。按熟悉的十进制计数法表示的达二十个小数位的数π是π＝ 3.14159265358979323846...。二进制计数法表示的达二十个小数位的数π是 11.00100100001111110110...。在二进制单精度浮点格式中，数π被表示为有效位数＝1.10010010000111111011，且指数＝1。假设我们想要舍入到5个分数位。在这种情况下，经舍入的值将是11.00100或11.00101，这取决于舍入模式。结果将按浮点返回，为1.100100且指数＝1，或为1.100101且指数＝1(这取决于舍入模式)。

将浮点数的有效位数舍入到给定数量的分数位用于各种不同的目的。作为一个示例，当期望减少分数位的数量和/或降低浮点数的精度时，这可能是有用的。作为另一个示例，当将浮点数转换成小数点右侧的给定数量的有效数字时，这可能是有用的。作为另一个示例，在表查找之前利用具有所指示数量的分数位的经舍入的有效位数，作为表的索引，这可能是有用的。减少分数位的数量可帮助减小表的大小(例如，条目的数量)。

在单个指令的执行范围内将一个或多个浮点数舍入到所指示数量的分数位提供某些优点。其它指令可能仅能够将浮点数舍入到整数，且这可能需要三步过程：第一，通过使浮点数乘以与所期望的分数位的数量相对应的缩放因子来缩放浮点数，利用限于具有仅能舍入到整数量的限制的指令，将经缩放的浮点数舍入为整数，然后通过缩放因子对经舍入的整数值浮点数进行去缩放 (descale)。

通常，所指示的分数位的数量为正，但在一些实施例中，可允许所指示的分数位的数量为负。舍入到负数个“分数”位可表示舍入到给定的底数幂的倍数。例如，当舍入到负整数-k分数位时，结果将是N*底数k，其中N是整数。作为一个示例，5.0按二进制舍入到k＝-1分数位得到4.0或6.0，这取决于舍入模式。作为另一个示例，15.25按二进制舍入到k＝-2分数位得到12.0或16.0，这取决于舍入模式。舍入到负数个分数位的使用包括但不限于用于函数中的特殊情况的测试(诸如pow：k＝-1)以及数学库中的其它使用。

在一些实施例中，如果源数据元素是信令非数(signaling not a number，SNaN)，则可将其转换成静默非数(quiet not a number，QNaN)。如果配置非正规数是零(denormals-are-zero，DAZ)，则可在舍入前将非正规数转换成 0。

浮点执行单元和/或指令处理装置可包括特定或具体的逻辑(例如，典型的是可能与软件和/或固件组合的电路或其它硬件)，操作用于执行和/或处理浮点舍入指令，并响应于指令(例如，响应于从指令导出的一个或多个微指令或其它控制信号)存储结果。在一些实施例中，浮点执行单元可包括集成电路、数字电路、专用集成电路、模拟电路、编程逻辑设备、包括指令的存储设备或其组合。在一些实施例中，浮点执行单元可包括至少一些电路或硬件(例如，由晶体管、栅和/或其它集成电路组件配置的专用电路)。

为了避免混淆描述，已示出和描述了相对简单的指令处理装置。在其他实施例中，该指令处理装置可任选地包括其他公知组件，诸如举例而言，指令提取单元、指令调度单元、分支预测单元、指令和数据的高速缓存、指令和数据的转换后备缓冲器(translationlookaside buffer)、预取缓冲器、微指令队列、微指令定序器、总线接口单元、第二或更高级高速缓存、引退单元、寄存器重命名单元、处理器中包含的其他组件、以及上述的各种组合。其它实施例可具有多个核、逻辑处理器或执行引擎。可用于执行本申请中公开的指令实施例的执行单元可被包含在核、逻辑处理器或执行引擎中的至少一个、至少两个、大多数或全部中。实际上在处理器中存在组件的多种不同的组合和配置，并且各实施例不限于任何特定组合或配置。

图4是处理浮点舍入指令的实施例的方法425的实施例的流程框图。在各实施例中，该方法可由通用处理器、专用处理器(例如，图形处理器或数字信号处理器)、或另一种类型的数字逻辑设备或指令处理装置执行。在一些实施例中，方法425可由图1的处理器和/或图3的指令处理装置300来执行。或者，方法425可由处理器或指令处理装置的不同实施例执行。此外，图1的处理器100和图3的指令处理装置300可执行与图4的方法425的操作和方法相同、类似或不同的操作和方法的实施例。

方法包括在框426处接收浮点舍入指令。浮点舍入指令指定或以其它方式指示一个或多个浮点数据元素的源、指定或以其它方式指示在小数点(例如，二进制小数点或十进制小数点)之后源的一个或多个浮点数据元素中的每一个被舍入至的分数位的数量，并且指定或以其它方式指示目的地存储位置。在各个方面，该指令可在处理器、指令处理装置或者其一部分(例如，解码器、指令变换器等)处接收。在各个方面，指令可从处理器外的源(例如，从主存储器、盘、或总线或互连)或者从处理器上的源(例如，从指令高速缓存)接收。

然后，在框427，响应于浮点舍入指令，作为该指令的结果和/或由该指令所指定的，结果被存储在目的地中。结果包括一个或多个舍入结果浮点数据元素，每个数据元素包括在源中相应的位置中已经被舍入到所指示数量的分数位的浮点数据元素之一。作为示例，包括至少一些电路的浮点执行单元、指令处理装置或处理器可执行由指令指定的操作并存储结果。

所示的方法包括从处理器或指令处理装置外部可见的操作(例如，从软件可见)。在其他实施例中，该方法可任选地包括处理器内出现的一个或多个操作。作为示例，可获取浮点舍入指令，然后可将该指令解码、转换、仿真或以其它方式变换成一个或多个其它指令或控制信号。可访问和/或接收源操作数/ 数据。可启用浮点执行单元，以执行指令指定的操作，并且可执行该操作(例如，可执行用于实现指令的操作的微架构操作)。

图5是示出用于将一个或多个浮点数的一个或多个有效位数舍入成所指示数量的分数位的浮点舍入操作530的实施例的框图。可响应于浮点舍入指令的实施例执行浮点舍入操作。

浮点舍入指令指定或以其它方式指示包括一个或多个浮点数据元素的源 520.在一些实施例中，源可包括具有有效位数0(significand₀)的单个标量浮点数据元素FP₀。在一个方面，单个标量浮点数据元素可被存储在打包数据寄存器中(例如，在打包数据寄存器的最低位数据元素中)。或者，在另一个方面，单个标量浮点数据元素可被存储在标量寄存器中或另一个存储位置。适当的浮点数据元素格式的示例包括但不限于半精度、单精度、双精度、扩展双精度和四精度。

在其它实施例中，源可包括多个N个打包浮点数据元素FP₀-FP_N，其具有相应的有效位数，即有效位数₀-有效位数_N(significand₀-significand_N)，其中N 至少是2。数N可等于源打包数据的位宽度除以浮点数据元素FP₀-FP_N的位宽度。在各实施例中，打包数据宽度可以是64位且可以有两个32位单精度浮点数据元素或一个64位双精度浮点数据元素，打包数据宽度可以是128位且可以有四个32位单精度浮点数据元素或二个64位双精度浮点数据元素，打包数据宽度可以是256位且可以有八个32位单精度浮点数据元素或四个64位双精度浮点数据元素，或打包数据宽度可以是512位且可以有十六个32位单精度浮点数据元素或八个64位双精度浮点数据元素。其它打包数据宽度和浮点数据元素宽度(例如，半精度、扩展双精度、四精度)也是适当的。

浮点舍入指令还指定或以其它方式指示分数位的数量532。分数位的数量是在小数点(例如，二进制小数点、十进制小数点或十六进制小数点)后的。一个或多个源浮点数据元素中的每一个将被舍入到所指示数量的分数位。在一些实施例汇总，指令可包括一个或多个位或字段，以明确指定分数位的数量。例如，指令可包括立即数，该立即数具有用以指定分数位的数量的多个位(例如8位立即数的位[7∶4])。四个位可允许指定在0和15之间的分数位的数量，然而如果期望能够指定其它数量的分数位，则可包括较少或较多的位。

可生成包括一个或多个相应的经舍入的结果浮点数据元素FP₀ ^*-FP_N ^*的结果524，并将其存储在由浮点舍入指令指示的目的地中。一个或多个经舍入的结果浮点数据元素中的每一个可包括源中相应的位置中已经被舍入到所指示数量的分数位的浮点数据元素中的相应一个。

如图所示，在单个标量源浮点数据元素FP₀的实施例中，结果可包括单个相应的经舍入的结果浮点数据元素FP₀ ^*，其具有舍入到所指示数量的分数位的有效位数₀ ^*(significand₀ ^*)。或者，在N个打包浮点数据元素FP₀-FP_N的实施例中，结果可包括N个相应的经舍入的结果浮点数据元素FP₀ ^*-FP_N ^*，其分别具有各自被舍入到所指示数量的分数位的有效位数₀ ^*-有效位数₀ ^*。

图6是示出适当的浮点源和/或结果格式的若干示例实施例的框图。这些格式中的每一个适用于如本文公开的浮点舍入指令的源和/或结果。

64位打包单精度浮点格式634是64位宽且包括两个32位单精度(SP) 浮点数据元素SP₀-SP₁。SP₀是最低有效数据元素且占据位[31∶0]，而SP₁是最高有效数据元素且占据位[63∶32]。

128位打包单精度浮点格式635是128位宽且包括四个32位单精度(SP) 浮点数据元素SP₀-SP₃。SP₀占据位[31∶0]，SP₁占据位[63∶32]，SP₂占据位[95∶64]，且SP₃占据位[127∶96]。

256位打包单精度浮点格式636是256位宽且包括八个32位单精度(SP) 浮点数据元素SP₀-SP₇。SP₀占据位[31∶0]，SP₁占据位[63：32]，SP₂占据位[95：64]， SP₃占据位[127∶96]，SP₄占据位[159∶128]，SP₅占据位[191∶160]，SP₆占据位 [223∶192]，且SP₇占据位[255：224]。

128位打包双精度浮点格式637是128位宽且包括两个64位双精度(DP) 浮点数据元素DP₀-DP₁。DP₀占据位[63∶0]且DP₁占据位[127∶64]。

256位打包双精度浮点格式638是256位宽且包括四个64位双精度(DP) 浮点数据元素DP₀-DP₃。DP₀占据位[63∶0]，DP₁占据位[127∶64]，DP₂占据位 [191∶128]且DP₃占据位[255∶192]。

按128位寄存器格式的标量单精度浮点数据639包括在128位寄存器的最低位[31∶0]中的单个标量32位单精度浮点数据元素SP。在一些方面，寄存器是也可操作用于存储打包数据的打包数据寄存器。或者，可将标量单精度浮点数据元素SP存储在标量寄存器中。

按128位寄存器格式的标量双精度浮点数据640包括在128位寄存器的最低位[63：0]中的单个标量64位双精度浮点数据元素DP。在一些方面，寄存器是也可操作用于存储打包数据的打包数据寄存器。或者，标量双精度浮点数据元素DP可被存储在非打包寄存器(例如，标量寄存器)或存储位置中。

这些仅仅是适当的浮点源和/或结果格式的几个说明性示例。由于单精度和双精度浮点格式的广泛使用，而示出了这些格式。然而，其它浮点格式也是适当的(例如，半精度、扩展双精度、四精度等)。为了便于示出，已经示出 256位或更小的打包数据宽度。然而，512位或更宽的打包数据宽度也是适当的。作为示例，512位打包浮点格式可包括十六个单精度或八个双精度浮点格式。

图7是示出带数据元素广播的浮点舍入操作730的实施例的框图，该带数据元素广播的浮点舍入操作730可响应于带数据元素广播的浮点舍入指令的实施例而执行。作为示例，在期望将单个源浮点数据元素再次用于多个矢量操作中的每一个的各种算法中，该操作是有用的。指令可指示具有单个浮点数据元素FP(具有有效位数)的源720。指令还指示小数点之后源数据元素将被舍入到至的分数位的数量732。

带数据元素广播的浮点舍入操作可将单个浮点数据元素FP的最初数据元素广播与后续的浮点舍入操作组合。最初的数据元素广播可多次广播或复制单个浮点数据元素FP(例如，次数等于浮点结果数据元素的数量)。这在图示中示为虚线打包数据格式的FP的多个复制的副本。在一个方面，可将这些多个复制副本存储在临时寄存器中。在另一个方面，这可仅仅表示通过至浮点执行单元的内部线路提供的多个副本。浮点数据元素FP的复制值可表示在后续浮点舍入操作中使用的矢量或打包数据。在一些实施例中，单个浮点数据元素FP 可驻留在存储器中，且数据元素广播可通过从带数据元素广播的浮点舍入指令导出的加载操作(例如，加载微指令)实现。单个数据元素FP的广播可表示在执行浮点舍入操作之前的预处理数据转换。

可响应于具有数据元素广播操作和/或指令的浮点舍入将结果打包经舍入的浮点数据724存储在目的地中。结果可包括多个打包舍入浮点数据元素FP^*。多个打包舍入浮点数据元素FP^*中的每一个可包括有效位数^*，该有效位数^*表示源中被舍入到所指示数量的分数位的单个浮点数据元素FP的有效位数。

其它实施例涉及具有掩码指令和/或操作的浮点舍入。具有掩码指令的浮点舍入可指定或以其它方式指示打包数据操作掩码。打包数据操作掩码在本文中还可被简单地称为掩码。每个掩码可表示断言操作数或条件控制操作数，它们可对是否执行与指令相关联的舍入操作和/或是否存储舍入操作的结果进行掩码、断言或条件控制。在一些实施例中，每个掩码可操作用于按结果数据元素粒度对舍入操作进行掩码。每个掩码可允许用于不同结果数据元素的舍入操作被与其它结果数据元素分开地和/或相独立地断言或条件控制。

掩码可各自包括多个掩码元素、断言元素、条件控制元素或标志。可与结果数据元素的一对一对应地包括元素或标志(例如，如果有四个结果数据元素则可以有四个元素或标志)。每个元素或标志可操作用于对单独的打包数据操作和/或在相应结果数据元素中舍入结果的存储进行掩码。通常，每个元素或标志可以是单个位。单个位可允许指定两个不同可能性(例如，执行操作对不执行操作，存储操作的结果对不存储操作的结果等)中的任一个。掩码的每个位的二进制值可断言或控制是否执行与具有掩码指令的浮点舍入相关联的浮点舍入操作和/或是否存储舍入的结果。根据一个可能的协定，每个位可分别被置位(即，具有二进制值1)或清零(即，具有二进制值0)，以允许或不允许执行浮点舍入操作的结果和/或将其存储在相应结果数据元素中。

在一些实施例中，可执行合并-掩码。在合并-掩码中，当操作被掩码掉时，可将来自源打包数据的相应数据元素的值存储在相应结果数据元素中。例如，如果源被重新用作目的地，则相应的目的地数据元素可保留其最初的源值(即，不利用计算结果更新)。在其它实施例中，可执行填零-掩码。在填零-掩码中，当操作被掩码掉时，相应的结果数据元素可被填零，或可将零值存储在相应的结果数据元素中。或者，可将其它预定的值存储在掩码掉的结果数据元素中。

在一些实施例中，浮点舍入操作可任选地在第一和第二源数据的所有相应数据元素对上执行，而不管掩码的相应位如何，但可取决于掩码的相应位而将结果存储在结果打包数据中或不存储在结果打包数据中。替代地，在另一实施例中，如果相应掩码位指定不将操作的结果存储在打包数据结果中，则浮点舍入操作可被任选地省去(即，不被执行)。在一些实施例中，可任选地对被掩码掉元素上的操作阻止异常或违规，或者被掩码掉元素上的操作可任选地不引起异常或违规。在一些实施例中，对于具有存储器操作数的指令和/或操作，可任选地针对掩码掉数据元素抑制存储器错误。

图8是示出具有掩码操作的浮点舍入830的实施例的框图，该具有掩码操作的浮点舍入830可响应于具有掩码指令的浮点舍入的实施例而执行。指令指定或以其它方式指示打包浮点数据元素FP₀-FP_N的源820。指令还指示小数点之后源数据元素将被舍入至的分数位的数量832。

指令还指定或以其它方式指示包括多个打包数据操作掩码元素或位的打包数据操作掩码842。在图示中，与FP₀对应的最低有效掩码位被置位(即，1)，且与FP_N对应的最高有效掩码位被清零(即，0)。作为示例，在128位宽打包数据和32位单精度浮点数据元素的情况下，掩码可包括四个1位掩码位，或者在64位双精度浮点数据元素的情况下，掩码可包括两个1位掩码位。作为另一个示例，在512位宽打包数据和32位单精度浮点数据元素的情况下，掩码可包括十六个1位掩码位，或者在64位双精度浮点数据元素的情况下，掩码可包括八个1位掩码位。

可响应于具有掩码操作的浮点舍入和/或指令将结果打包经舍入的浮点数据824存储在所指示的目的地中。根据相应的打包数据操作掩码位，将浮点舍入操作的结果条件存储在结果中。当结果浮点数据元素未被打包数据操作掩码掩码掉(例如，在图中示出，当相应掩码位被置位为1时)，它们可存储源中例如已经舍入到指令所指示数量的分数位的浮点数据元素中的相应一个。例如，最低有效结果数据元素可存储包括经舍入的有效位数₀ ^*的经舍入的浮点数FP₀ ^*。或者，当浮点数据元素通过打包数据操作掩码而掩码掉时(例如，在图示中，当相应的掩码位被清除为0时)，被掩码掉的值(例如，归零或合并值)可被存储在结果数据元素中。

图9是一组合适的打包数据操作掩码寄存器906的实施例的框图。寄存器中的每一个可用于存储打包数据操作掩码。在所例示的实施例中，该组包括标示为K0至k7的八个打包数据操作掩码寄存器。替代的实施例可包括比八个更少(例如，两个、四个、六个等)或比八个更多(例如，十六个、二十个、三十二个等)打包数据操作掩码寄存器。在所例示的实施例中，打包数据操作掩码寄存器中的每一个为64位。在替代实施例中，打包数据操作掩码寄存器的宽度可以比64位更宽(例如，80位，128位等)或比64位更窄(例如，8位、 16位、32位等)。打包数据操作掩码寄存器可通过使用公知技术以不同方式实现，并且不限于任何已知的特定类型的电路。

图10是浮点指令格式1003的实施例的框图。指令格式包括操作代码或操作码1043。操作码可表示可操作用于标识指令和/或要执行的操作的多个位或者一个或多个字段。

如图所示，在一些实施例中，指令格式可包括源说明符1044和目的地说明符1045，源说明符1044用于明确指定源操作数或存储位置，而目的地说明符1045用于明确指定将存储结果的目的地操作数或存储位置。作为示例，这些说明符中的每一个可包括寄存器的地址、存储器位置或其它存储位置。或者，源和/或目的地中的一个或多个对于指令是隐含的，而不被明确指定。例如，源可任选地被重新用作目的地，且源的最初内容可由结果覆写。

在一些实施例中，指令格式可包括任选的数据元素广播控制1046。数据元素广播控制可包括一个或多个位或字段，用以指示将执行数据元素广播，以将从指定或指示的存储位置访问的单个源数据元素广播到指令所使用的多个源数据元素。或者，数据元素广播对于指令是隐含的(例如，对于操作码是隐含的)。如上所述，数据元素广播是任选的且不是必须的。

在一些实施例中，指令格式可包括任选的打包数据操作掩码说明符，用于明确指定打包数据操作掩码或存储位置(例如，掩码寄存器)。或者，打包数据操作掩码可被隐含地指示。在一些实施例中，指令格式还可包括任选掩码操作类型说明符1048，用以指定掩码操作的类型。作为示例，掩码操作说明符的类型可包括用以指定是否执行合并-掩码或填零-掩码的单个位。或者，掩码操作的类型可被隐含地指示(例如，在隐含的控制寄存器中)。如上所述，掩码是任选的且不是必须的。

在一些实施例中，指令格式可包括任选的浮点舍入控制1049。浮点舍入控制可控制是否超驰处理器的默认浮点舍入模式。作为示例，某些英特尔处理器具有控制寄存器(例如，称为MXCSR的机器状态和控制寄存器)，其包括指定默认舍入模式的舍入模式控制位。指令的浮点舍入控制可表示用以指示这种默认舍入模式是否被超驰的一个或多个位或字段。

在一些实施例中，指令格式可包括任选的浮点舍入模式说明符1050，用以指定在本文中公开的浮点舍入操作中使用浮点舍入模式。作为示例，在一些实施例中，浮点舍入模式说明符可包括用以指定以下四个非粘滞(non-sticky) 舍入模式中的任一个的两个位：(1)舍入到最近的，其中把舍入限制(tie) 到最近的偶数数位；(2)下舍入，朝向负无穷大，其中负结果远离0舍入； (3)上舍入，朝向正无穷大，其中负结果向零舍入；以及(4)向零舍入，截断。其它实施例可包括较少、更多或不同的舍入模式。

在一些实施例中，指令格式可包括任选的抑制精度异常控制1051。抑制精度异常控制可控制是否抑制或报告浮点精度异常。

在一些实施例中，指令格式可包括分数位的数量说明1052。这种分数位的数量说明可表示根据浮点舍入指令/操作在小数点(例如，二进制小数点、十进制小数点或十六进制小数点)后每个源浮点数据元素有效位数被舍入至的分数位的数量。

在一些实施例中，可任选地在指令的立即数1053中提供浮点舍入控制 1049、浮点舍入模式说明符1050、抑制精度异常控制1051和分数位的数量说明符1052。或者，可在指令的其它字段或位中提供这些中的一个或多个。

所示的指令格式示出可包括在浮点舍入指令的实施例中的字段类型的示例。替代的实施例可包括所示字段的子集，可添加附加字段，可重叠特定字段等。所示的字段的次序/安排并非是必须的，相反，字段可被重排列。字段无需包括连续位序列，相反可包括非连续或分开的位。在一些实施例中，指令格式可遵循EVEX编码或指令格式，尽管这不是必须的。

图11是适用于固定舍入指令的立即数1153的特定示例实施例的框图。立即数是8位立即数。位[2]表示浮点舍入控制1149，用于控制是否超驰默认舍入模式。立即数的位[1∶0]表示浮点舍入模式说明符1150，用以指定舍入模式。在一个实施例中，值00指示舍入到最近的偶数整数模式，值01指示舍入到相等或较小的整数模式，值10指示舍入到相等或较大的整数模式，以及值11指示舍入到最近的最小量级整数模式，然而本发明的范围不限于此。位[3]表示抑制精度异常控制1151。立即数的位[7∶4]表示分数位的数量说明符1152。在其它实施例中，可重新排列这些字段，可将较少或更多的位分配给字段(可将少于或多于四位用于指定分数位的数量)等。

图12是一组合适的打包数据寄存器1205的实施例的框图。所示打包数据寄存器包括三十二个512位打包数据或矢量寄存器。这些三十二个512位寄存器被标记为ZMM0至ZMM31。在所示实施例中，这些寄存器中的较低十六个的较低阶256位(即，ZMM0-ZMM15)被混叠或者覆盖在相应256位打包数据或矢量寄存器(标记为YMM0-YMM15)上，但是这不是必需的。同样，在所示实施例中，YMM0-YMM15的较低阶128位被重叠或者覆盖在相应128位打包数据或矢量寄存器(标记为XMM0-XMM1)上，但是这也不是必需的。 512位寄存器ZMM0至ZMM31可操作用于保持512位打包数据、256位打包数据或者128位打包数据。256位寄存器YMM0-YMM15可操作用于保持256 位打包数据或者128位打包数据。128位寄存器XMM0-XMM1可操作用于保持128位打包数据。每一寄存器可用于存储打包浮点数据或打包整数数据。在一些方面，标量浮点数据也可被存储在打包数据寄存器中。支持不同数据元素尺寸，包括至少8位字节数据、16位字数据、32位双字或单精度浮点数据、以及64位四字或双精度浮点数据。打包数据寄存器的替换实施例可包括不同数量的寄存器、不同大小的寄存器，并且可以或者可以不将较大寄存器重叠在较小寄存器上。

图13是包括机器可读存储介质1355的制品(例如计算机程序产品)1354 的框图。在一些实施例中，机器可读存储介质可包括有形的和/或非瞬态的机器可读存储介质。在各示例实施例中，机器可读存储介质可包括软盘、光盘、 CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变存储器、半导体存储器、其它类型的存储器或它们的组合。在一些实施例中，介质可包括一个或多个固态数据存储材料，例如半导体数据存储材料、相变数据存储材料、磁性数据存储材料、光学透明固体数据存储材料等等。

机器可读存储介质存储一个或多个浮点舍入指令1303。浮点舍入指令中的每一个指示一个或多个浮点数据元素的源，指示小数点之后一个或多个浮点数据元素中的每一个被舍入至的分数位的数量，并且指示目的地存储位置。浮点舍入指令中的每一个在被机器执行时操作用于导致机器将结果存储在目的地存储位置中。结果包括一个或多个相应的舍入结果浮点数据元素。本文中公开的浮点舍入指令和相关联的结果中的任一个是适当的。在一些实施例中，指令指定或以其它方式指示小数点之后一个或多个浮点数据元素中的每一个被舍入至的分数位的数量。在这些实施例中，一个或多个经舍入的结果浮点数据元素中的每一个包括源中相应的位置中已经被舍入到所指示数量的分数位的浮点数据元素中的一个。在一些实施例中，浮点舍入指令可指示单个源浮点数据元素，可指示经在单个源数据元素上执行数据元素广播，以及机器可存储结果打包数据，该结果打包数据包括多个经舍入的结果浮点数据元素，其中的每一个包括源中已经舍入(例如，舍入到所指示数量的分数位)的单个浮点数据元素的不同经复制的副本。在一些实施例中，浮点舍入指令可指示打包数据操作掩码，且机器可根据打包数据操作掩码将一个或多个舍入结果浮点数据元素有条件地存储在结果中。

不同类型的机器的示例包括但不限于处理器(例如，通用处理器和专用处理器)、指令处理装置、以及具有一个或多个处理器或指令处理装置的各种电子设备。这种电子设备的几个代表示例包括但不限于计算机系统、台式机、膝上型计算机、笔记本、服务器、网络路由器、网络交换机、上网计算机、机顶盒、蜂窝电话、视频游戏控制器等。

指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及要对其执行该操作的操作码等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为具有不同解释的给定字段。由此，ISA的每一指令使用给定指令格式(并且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。已经发布和/或公布了涉及高级矢量扩展(AVX)(AVX1和AVX2)且使用矢量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发手册，并且参见2011年6月的/>高级矢量扩展编程参考)。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

通用矢量友好指令格式

矢量友好指令格式是适于矢量指令(例如，存在专用于矢量操作的特定字段)的指令格式。尽管描述了其中通过矢量友好指令格式支持矢量和标量操作两者的实施例，但是替换实施例仅使用通过矢量友好指令格式的矢量操作。

图14A-14B是示出根据本发明的实施例的通用矢量友好指令格式及其指令模板的框图。图14A是示出根据本发明的实施例的通用矢量友好指令格式及其A类指令模板的框图；而图14B是示出了根据本发明的实施例的通用矢量友好指令格式及其B类指令模板的框图。具体地，针对通用矢量友好指令格式 1400定义A类和B类指令模板，两者包括无存储器访问1405的指令模板和存储器访问1420的指令模板。在矢量友好指令格式的上下文中的术语通用指不束缚于任何专用指令集的指令格式。

尽管将描述其中矢量友好指令格式支持64字节矢量操作数长度(或尺寸) 与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此， 64字节矢量由16双字尺寸的元素或者替换地8四字尺寸的元素组成)、64字节矢量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节矢量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节矢量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、 16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)的本发明的实施例，但是替换实施例可支持更大、更小、和/或不同的矢量操作数尺寸(例如， 256字节矢量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16 字节)数据元素宽度)。

图14A中的A类指令模板包括：1)在无存储器访问1405的指令模板内，示出无存储器访问的完全舍入(round)控制型操作1410的指令模板、以及无存储器访问的数据变换型操作1415的指令模板；以及2)在存储器访问1420的指令模板内，示出存储器访问的时间性1425的指令模板和存储器访问的非时间性1430的指令模板。图14B中的B类指令模板包括：1)在无存储器访问1405 的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1412 的指令模板以及无存储器访问的写掩码控制的vsize型操作1417的指令模板；以及2)在存储器访问1420的指令模板内，示出存储器访问的写掩码控制1427 的指令模板。

通用矢量友好指令格式1400包括以下列出以在图14A-14B中示出的顺序的如下字段。

格式字段1440-该字段中的特定值(指令格式标识符值)唯一地标识矢量友好指令格式，并且由此标识指令在指令流中以矢量友好指令格式出现。由此，该字段在无需仅有通用矢量友好指令格式的指令集的意义上是任选的。

基础操作字段1442-其内容区分不同的基础操作。

寄存器索引字段1444-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ (例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替换实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1446-其内容将以指定存储器访问的通用矢量指令格式出现的指令与不指定存储器访问的通用矢量指令格式出现的指令区分开；即在无存储器访问1405的指令模板与存储器访问1420的指令模板之间。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替换实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1450-其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是上下文专用的。在本发明的一个实施例中，该字段被分成类字段1468、α字段1452、以及β字段1454。扩充操作字段1450允许在单一指令而非2、3或4个指令中执行多组共同的操作。

缩放字段1460一其内容允许用于存储器地址生成(例如，用于使用2^缩放* 索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段1462A-其内容被用作存储器地址生成的一部分(例如，用于使用2^缩放*索引+基址+位移的地址生成)。

位移因数字段1462B(注意，位移字段1462A直接在位移因数字段1462B 上的并置指示了使用一个或另一个)——其内容被用作地址生成的一部分，它指定通过存储器访问尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节的数量(例如，用于使用2^缩放*索引+基址+经按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1474(稍候在本文中描述)和数据操纵字段1454C确定。位移字段1462A和位移因数字段1462B在它们不用于无存储器访问1405的指令模板和/或不同的实施例可实现两者中的仅一个或均未实现的意义上是任选的。

数据元素宽度字段1464一其内容区分使用多个数据元素宽度中的哪一个 (在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。该字段在如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度则不需要的意义上是任选的。

写掩码字段1470-其内容在每一数据元素位置的基础上控制目的地矢量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并写掩码和归零写掩码两者。当合并的矢量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间保护目的地中的任何元素集免于更新时，在另一实施例中，保持其中对应掩码位具有 0的目的地的每一元素的旧值。相反，当归零矢量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间使目的地中的任何元素集归零时，在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的矢量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1470允许部分矢量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1470 的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1470的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替换实施例相反或另外允许掩码写字段1470的内容直接地指定要执行的掩码操作。

立即数字段1472-其内容允许对立即数的指定。该字段在实现不支持立即数的通用矢量友好格式中不存在且在不使用立即数的指令中不存在的意义上是任选的。

类字段1468-其内容在不同类的指令之间进行区分。参考图14A-B，该字段的内容在A类和B类指令之间进行选择。在图14A-B中，圆角方形用于指示专用值存在于字段中(例如，在图14A-B中分别用于类字段1468的A类 1468A和B类1468B)。

A类指令模板

在A类非存储器访问1405的指令模板的情况下，α字段1452被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1410和无存储器访问的数据变换型操作1415的指令模板分别指定舍入1452A.1和数据变换1452A.2)的RS字段1452A，而β字段1454区分要执行指定类型的操作中的哪一种。在无存储器访问1405指令模板中，缩放字段 1460、位移字段1462A以及位移缩放字段1462B不存在。

无存储器访问的指令模板-完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1410的指令模板中，β字段1454 被解释为其内容提供静态舍入的舍入控制字段1454A。尽管在本发明的所述实施例中舍入控制字段1454A包括抑制所有浮点异常(SAE)字段1456和舍入操作控制字段1458，但是替换实施例可支持、可将这些概念两者都编码成相同的字段或者只有这些概念/字段中的一个或另一个(例如，可只有舍入操作控制字段1458)。

SAE字段1456-其内容区分是否停用异常事件报告；当SAE字段1456 的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段1458-其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1458允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1450 的内容覆盖该寄存器值。

无存储器访问的指令模板-数据变换型操作

在无存储器访问的数据变换型操作1415的指令模板中，β字段1454被解释为数据变换字段1454B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、拌和、广播)。

在A类存储器访问1420的指令模板的情况下，α字段1452被解释为驱逐提示字段1452B，其内容区分要使用驱逐提示中的哪一个(在图14A中，为存储器访问时间1425指令模板和存储器访问非时间1430的指令模板分别指定时间1452B.1和非时间1452B.2)、而β字段1454被解释为数据操纵字段1454C，其内容区分要执行大量数据操纵操作(也称为基元(primitive))中的哪一个 (例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问1420的指令模板包括缩放字段1460、以及任选的位移字段1462A或位移缩放字段1462B。

矢量存储器指令使用转换支持来执行来自存储器的矢量加载并将矢量存储到存储器。如同寻常的矢量指令，矢量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的矢量掩码的内容规定。

存储器访问的指令模板-时间性的

时间性的数据是可能很快地重新使用足以从高速缓存受益的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板-非时间性的

非时间性的数据是不可能很快地重新使用足以从第一级高速缓存中的高速缓存受益且应当给予驱逐优先级的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1452被解释为写掩码控制(Z)字段 1452C，其内容区分由写掩码字段1470控制的写掩码应当是合并还是归零。

在B类非存储器访问1405的指令模板的情况下，β字段1454的一部分被解释为RL字段1457A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1412的指令模板和无存储器访问的写掩码控制VSIZE型操作1417的指令模板分别指定舍入 1457A.1和矢量长度(VSIZE)1457A.2)，而β字段1454的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1405指令模板中，缩放字段1460、位移字段1462A以及位移缩放字段1462B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1410的指令模板中，β字段1454的其余部分被解释为舍入操作字段1459A，并且停用异常事件报告 (给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段1459A-只作为舍入操作控制字段1458，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1459A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1450的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1417的指令模板中，β字段 1454的其余部分被解释为矢量长度字段1459B，其内容区分要执行多个数据矢量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问1420的指令模板的情况下，β字段1454的一部分被解释为广播字段1457B，其内容区分是否要执行广播型数据操纵操作，而β字段 1454的其余部分被解释为矢量长度字段1459B。存储器访问1420的指令模板包括缩放字段1460、以及任选的位移字段1462A或位移缩放字段1462B。

针对通用矢量友好指令格式1400，示出完整操作码字段1474包括格式字段1440、基础操作字段1442以及数据元素宽度字段1464。尽管示出了其中完整操作码字段1474包括所有这些字段的一个实施例，但是完整操作码字段 1474包括在不支持所有这些字段的实施例中的少于所有的这些字段。完整操作码字段1474提供操作码(opcode)。

扩充操作字段1450、数据元素宽度字段1464以及写掩码字段1470允许在每一指令的基础上以通用矢量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B 类、或者可支持两类。举例而言，期望用于通用计算的高性能通用无序核可仅支持B类，期望主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且期望用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有分离的图形和通用核的处理器中，图形核中的期望主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有期望用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。没有单独的图形核的另一处理器可包括支持A类和B类两者的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。以高级语言撰写的程序可被输入(例如，及时编译或者统计编译)到各种不同的可执行形式，包括：1)具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替换例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用矢量友好指令格式

图15A是示出根据本发明的实施例的示例性专用矢量友好指令格式的框图。图15A示出在其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值的意义上是专用的专用矢量友好指令格式1500。专用矢量友好指令格式1500可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、 SIB字段、位移字段、以及立即数字段一致。示出来自图14的字段，来自图 15A的字段映射到来自图14的字段。

应当理解，虽然出于说明的目的在通用矢量友好指令格式1400的上下文中，本发明的实施例参考专用矢量友好指令格式1500进行了描述，但是本发明不限于专用矢量友好指令格式1500，声明的地方除外。例如，通用矢量友好指令格式1400构想各种字段的各种可能的尺寸，而专用矢量友好指令格式 1500被示为具有特定尺寸的字段。作为具体示例，尽管在专用矢量友好指令格式1500中数据元素宽度字段1464被示为一位字段，但是本发明不限于此(即，通用矢量友好指令格式1400构想数据元素宽度字段1464的其他尺寸)。

通用矢量友好指令格式1400包括以下列出的按照图15A中示出的顺序的如下字段。

EVEX前缀(字节0-3)1502-以四字节形式进行编码。

格式字段1440(EVEX字节0，位[7∶0])-第一字节(EVEX字节0)是格式字段1440，并且它包含0x62(在本发明的一个实施例中用于区分矢量友好指令格式的唯一值)。

第二-第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1505(EVEX字节1，位[7-5])-由EVEX.R位字段(EVEX 字节1，位[7]-R)、EVEX.X位字段(EVEX字节1，位[6]-X)以及(1457BEX 字节1，位[5]-B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应 VEX位字段相同的功能，并且使用(多个)1补码的形式进行编码，即ZMM0 被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段1410-这是REX’字段1410的第一部分，并且是用于对扩展的 32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段 (EVEX字节1，位[4]-R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MODR/M字段(在下文中描述) 中不接受MOD字段中的值11；本发明的替换实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1515(EVEX字节1，位[3∶0]-mmmm)-其内容对隐含的领先操作码字节(0F、0F 38、或0F3)进行编码。

数据元素宽度字段1464(EVEX字节2，位[7]-W)-由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1520(EVEX字节2，位[6∶3]-vvvv)-EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转((多个)1补码)的形式指定的第一源寄存器操作数进行编码且对具有两个或两个以上源操作数的指令有效；2) EVEX.vvvv针对特定矢量位移对以(多个)1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1520对以反转((多个)1补码) 的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1468类字段(EVEX字节2，位[2]-U)-如果EVEX.U＝0，则它指示A类或EVEX.U0，如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1525(EVEX字节2，位[1∶0]-pp)-提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，这些传统SIMD前缀被编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替换实施例可重新设计PLA以支持2位SIMD 前缀编码，并且由此不需要扩展。

α字段1452(EVEX字节3，位[7]-EH；也称为EVEX.EH、EVEX.rs、 EVEX.RL、EVEX.写掩码控制、以及EVEX.N；还被示为具有α)-如先前所述的，该字段是上下文特定的。

β字段1454(EVEX字节3，位[6：4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、 EVEX.rr1、EVEX.LL0、EVEX.LLB，还被示为具有βββ)-如先前所述的，该字段是上下文特定的。

REX’字段1410-这是REX’字段的其余部分，并且是可用于对扩展的32 个寄存器集合的较高16个或较低16寄存器进行编码的EVEX.R’位字段(EVEX 字节3，位[3]-V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1470(EVEX字节3，位[2∶0]-kkk)-其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值 EVEX.kkk＝000具有暗示没有写掩码用于特定指令(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)的特别行为。

实操作码字段1530(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1540(字节5)包括MOD字段1542、Reg字段1544、以及R/M字段1546。如先前所述的，MOD字段1542的内容将存储器访问和非存储器访问操作区分开。Reg字段1544的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1546的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

缩放、索引、基址(SIB)字节(字节6)-如先前所述的，缩放字段1450 的内容用于存储器地址生成。SIB.xxx 1554和SIB.bbb 1556-先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1462A(字节7-10)-当MOD字段1542包含10时，字节7-10 是位移字段1462A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1462B(字节7)-当MOD字段1542包含01时，字节7 是位移因数字段1462B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它可只在-128 和127字节偏移量之间寻址；在64字节高速缓存线的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1462B是disp8的重新解释；当使用位移因数字段1462B时，通过位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(用于位移但具有大得多的范围的单一字节)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段1462B替代传统x86指令集8位位移。由此，位移因数字段1462B以与 x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化) 进行编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段1472如先前所述地操作。

完整操作码字段

图15B是示出根据本发明的实施例的构成完整操作码字段1474的具有专用矢量友好指令格式1500的字段的框图。具体地，完整操作码字段1474包括格式字段1440、基础操作字段1442、以及数据元素宽度(W)字段1464。基础操作字段1442包括前缀编码字段1525、操作码映射字段1515以及实操作码字段1530。

寄存器索引字段

图15C是示出根据本发明的实施例的构成寄存器索引字段1444的具有专用矢量友好指令格式1500的字段的框图。具体地，寄存器索引字段1444包括 REX字段1505、REX’字段1510、MODR/M.reg字段1544、MODR/M.r/m字段1546、VVVV字段1520、xxx字段1554以及bbb字段1556。

扩充操作字段

图15D是示出根据本发明的一个实施例的构成扩充(augmentation)操作字段1450的具有专用矢量友好指令格式1500的字段的框图。当类(U)字段 1468包含0时，它表明EVEX.U0(A类1468A)；当它包含1时，它表明EVEX.U1 (B类1468B)。当U＝0且MOD字段1542包含11(表明无存储器访问操作) 时，α字段1452(EVEX字节3，位[7]-EH)被解释为rs字段1452A。当rs字段1452A包含1(舍入1452A.1)时，β字段1454(EVEX字节3，位[6∶4]-SSS) 被解释为舍入控制字段1454A。舍入控制字段1454A包括一位SAE字段1456 和两位舍入操作字段1458。当rs字段1452A包含0(数据变换1452A.2)时，β字段1454(EVEX字节3，位[6∶4]-SSS)被解释为三位数据变换字段1454B。当U＝0且MOD字段1542包含00、01或10(表达存储器访问操作)时，α字段1452(EVEX字节3，位[7]-EH)被解释为驱逐提示(EH)字段1452B且β字段1454(EVEX字节3，位[6∶4]-SSS)被解释为三位数据操纵字段1454C。

当U＝1时，α字段1452(EVEX字节3，位[7]-EH)被解释为写掩码控制 (Z)字段1452C。当U＝1且MOD字段1542包含11(表明无存储器访问操作)时，β字段1454的一部分(EVEX字节3，位[4]-S₀)被解释为RL字段 1457A；当它包含1(舍入1457A.1)时，β字段1454的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为舍入操作字段1459A，而当RL字段1457A包含0(VSIZE 1457.A2)时，β字段1454的其余部分(EVEX字节3，位[6-5]-S_2-1) 被解释为矢量长度字段1459B(EVEX字节3，位[6-5]-L_1-0)。当U＝1且MOD 字段1542包含00、01或10(表明存储器访问操作)时，β字段1454(EVEX 字节3，位[6∶4]-SSS)被解释为矢量长度字段1459B(EVEX字节3，位[6-5]-L_1-0) 和广播字段1457B(EVEX字节3，位[4]-B)。

示例性寄存器架构

图16是根据本发明的一个实施例的寄存器架构1600的框图。在所示出的实施例中，有32个512位宽的矢量寄存器1610；这些寄存器被引用为zmm0 到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16 上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位) 覆盖在寄存器xmm0-15上。专用矢量友好指令格式1500对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，矢量长度字段1459B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有矢量长度字段1459B的指令模板对最大矢量长度操作。此外，在一个实施例中，专用矢量友好指令格式1500的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是在zmm/ymm/xmm寄存器中的最低阶数据元素位置上执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1615-在所示的实施例中，存在8个写掩码寄存器(k0至 k7)，每一写掩码寄存器的尺寸是64位。在替换实施例中，写掩码寄存器1615 的尺寸是16位。如先前所述的，在本发明的一个实施例中，矢量掩码寄存器 k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码OxFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1625——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15 来引用。

标量浮点堆栈寄存器组(x87堆栈)1645，在其上面使用了别名MMX打包整数平坦寄存器组1650——在所示出的实施例中，x87堆栈是用于使用x87 指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素堆栈；而使用 MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替换实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用无序核；3)主要旨在用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：包括预期用于通用计算的一个或多个通用有序核和/或预期用于通用计算的一个或多个通用无序核的CPU；以及2) 包括主要预期用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器； 3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等的专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图17A是示出根据本发明的实施例的示例性有序流水线和示例性寄存器重命名、无序发布/执行流水线二者的框图。图17B是示出根据本发明的实施例的有序架构核的示例性实施例以及包括在处理器中的示例性寄存器重命名的无序发布/执行架构核两者的方框图。图17A-B中的实线框示出有序流水线和有序核，而任选增加的虚线框示出寄存器重命名的无序发布/执行流水线和核。考虑到有序方面是无序方面的子集，将描述无序方面。

在图17A中，处理器流水线1700包括获取(fetch)级1702、长度解码级1704、解码级1706、分配级1708、重命名级1710、调度(也称为分派或发布)级1712、寄存器读取/存储器读取级1714、执行级1716、写回/存储器写入级1718、异常处理级1722和提交级1724。

图17B示出处理器核1790，该核1790包括耦合到执行引擎单元1750的前端单元1730，并且两者耦合到存储器单元1770。核1790可以是精简指令集合计算(RISC)核、复杂指令集合计算(CISC)核、超长指令字(VLIW)核、或混合或替代核类型。作为又一选项，核1790可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、图形核等等。

前端单元1730包括耦合到指令高速缓存单元1734的分支预测单元1732，该指令高速缓存单元1734被耦合到指令转换后备缓冲器(TLB)1736，该指令转换后备缓冲器1736被耦合到指令获取单元1738，指令获取单元1738被耦合到解码单元1740。解码单元1740(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1740可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1790包括存储(例如，在解码单元1740中或否则在前端单元1730内的)特定宏指令的微代码的微代码ROM或其他介质。解码单元 1740耦合至执行引擎单元1750中的重命名/分配器单元1752。

执行引擎单元1750包括重命名/分配器单元1752，该重命名/分配器单元 1752耦合至引退单元1754和一个或多个调度器单元(多个)1756的集合。调度器单元1756表示任何数目的不同调度器，包括预留站(reservations stations)、中央指令窗等。调度器单元1756被耦合到物理寄存器组单元1758。每个物理寄存器组单元1758表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、矢量整数、矢量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元1758包括矢量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构矢量寄存器、矢量掩码寄存器、和通用寄存器。物理寄存器组单元1758与引退单元1754重叠以示出可以用来实现寄存器重命名和无序执行的各种方式 (例如，使用记录器缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元1754和物理寄存器组单元1758被耦合到执行群集1760。执行群集1760包括一个或多个执行单元1762的集合和一个或多个存储器访问单元1764的集合。执行单元1762 可以执行各种操作(例如，移位、加法、减法、乘法)，以及对各种类型的数据(例如，标量浮点、打包整数、打包浮点、矢量整数、矢量浮点)执行。尽管某些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有函数的仅一个执行单元或多个执行单元。调度器单元1756、物理寄存器组单元1758和执行群集1760被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整数流水线、标量浮点/打包整数/ 打包浮点/矢量整数/矢量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元 1764的某些实施例)创建分开的流水线。还应当理解，在分开的流水线被使用的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元1764的集合被耦合到存储器单元1770，该存储器单元 1770包括耦合到数据高速缓存单元1774的数据TLB单元1772，其中该数据高速缓存单元1774耦合到二级(L2)高速缓存单元1776。在一个示例性实施例中，存储器访问单元1764可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1770中的数据TLB单元1772。指令高速缓存单元1734还耦合到存储器单元1770中的二级(L2)高速缓存单元1776。 L2高速缓存单元1776被耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线1700∶1)指令获取1738执行取指和长度解码级1702和1704；2)解码单元1740执行解码级1706；3)重命名/分配器单元1752执行分配级1708和重命名级1710；4)调度器单元1756执行调度级1712；5)物理寄存器组单元1758 和存储器单元1770执行寄存器读取/存储器读取级1714；执行群集1760执行执行级1716；6)存储器单元1770和物理寄存器组单元1758执行写回/存储器写入级1718；7)各单元可牵涉到异常处理级1722；以及8)引退单元1754和物理寄存器组单元1758执行提交级1724。

核1790可支持一个或多个指令集合(例如，x86指令集合(具有与较新版本一起添加的某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS 指令集合；加利福尼州桑尼维尔市的ARM控股的ARM指令集合(具有诸如NEON 等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1790 包括支持打包数据指令集合扩展(例如，AVX1、AVX2)的逻辑，由此允许被许多多媒体应用使用的操作将使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取指和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所例示的处理器的实施例还包括分开的指令和数据高速缓存单元1734/1774以及共享L2高速缓存单元1776，但替换实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部缓存。在某些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图18A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。这些逻辑块通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信，这依赖于应用。

图18A是根据本发明的实施例的连接到片上互联网络1802且具有第二级 (L2)高速缓存1804的本地子集的单一处理器内核的方框图。在一个实施例中，指令解码器1800支持具有打包数据指令集合扩展的x86指令集。L1高速缓存1806允许对高速缓存存储器的低等待时间访问进入标量和矢量单元。尽管在一个实施例中(为了简化设计)，标量单元1808和矢量单元1810使用分开的寄存器集合(分别为标量寄存器1812和矢量寄存器1814)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1806读回，但是本发明的替换实施例可以使用不同的方法(例如使用单个寄存器集合，或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1804是全局L2高速缓存的一部分，该全局L2 高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1804的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1804中，并且可以被快速访问，该访问与其他处理器核访问它们自己的本地L2高速缓存子集并行。被处理器核写入的数据被存储在其自己的L2高速缓存子集1804中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图18B是根据本发明的实施例的图18A中的处理器核的一部分的展开图。图18B包括L1高速缓存1804的L1数据高速缓存1806A部分、以及关于矢量单元1810和矢量寄存器1814的更多细节。具体地说，矢量单元1810是16宽矢量处理单元(VPU)(见16宽ALU 1828)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU支持通过拌和单元1820混合寄存器输入、通过数值转换单元1822A-B进行数值转换，以及通过复制单元1824进行对存储器输入的复制。写掩码寄存器1826允许断言(predicating)所得的矢量写入。

具有集成存储器控制器和图形器件的处理器

图19是根据本发明的实施例的处理器1900的框图，该处理器可具有一个以上的核，可具有集成的存储器控制器，且可具有集成的图形。图19的实线框示出了处理器1900，处理器1900具有单个核心1902A、系统代理1910、一组一个或多个总线控制器单元1916而可选附加的虚线框示出了替换式的处理器1900，具有多个核心1902A-N、系统代理单元1910中的一组一个或多个集成存储器控制器单元1914以及专用逻辑1908。

因此，处理器1900的不同实现可包括：1)CPU，其中专用逻辑1908是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1902A-N 是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)； 2)协处理器，其中核1902A-N是主要旨在用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1902A-N是大量通用有序核。因此，处理器1900可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1900可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将其实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一组或一个或多个共享高速缓存单元1906、以及耦合至集成存储器控制器单元1914的集合的外部存储器(未示出)。该共享高速缓存单元1906的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1912将集成图形逻辑1908、共享高速缓存单元1906的集合以及系统代理单元1910/集成存储器控制器单元1914互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，在一个或多个高速缓存单元1906与核1902-A-N之间维持相干性。

在某些实施例中，核1902A-N中的一个或多个核能够多线程化。系统代理1910包括协调和操作核1902A-N的那些组件。系统代理单元1910可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核1902A-N和集成图形逻辑1908的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1902A-N在架构指令集合方面可以是同构的或异构的；即，这些核 1902A-N中的两个或更多个核可以能够执行相同的指令集合，而其他核可以能够执行该指令集合的仅仅子集或不同的指令集合。

示例性计算机架构

图20-23是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络中枢、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般来说，能够含有本文中所公开的处理器和/或其它执行逻辑的大量系统和电子设备一般都是合适的。

现在参考图20，所示出的是根据本发明一实施例的系统2000的框图。系统2000可以包括一个或多个处理器2010、2015，这些处理器耦合到控制器中枢2020。在一个实施例中，控制器中枢2020包括图形存储器控制器中枢 (GMCH)2090和输入/输出中枢(IOH)2050(其可以在分开的芯片上)； GMCH 2090包括存储器和图形控制器，存储器2040和协处理器2045耦合到该图形控制器；IOH 2050将输入/输出(I/O)设备2060耦合到GMCH 2090。或者，存储器和图形控制中的一个或两个集成在处理器内(如本文所述)，存储器2040和协处理器2045直接耦合到处理器2010和在单个芯片中具有IOH 2050的控制器中枢2020。

附加处理器2015的可选性质用虚线表示在图20中。每一处理器2010、 2015可包括本文中描述的处理核中的一个或多个，并且可以是处理器1900的某一版本。

存储器2040可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM) 或这两者的组合。对于至少一个实施例，控制器中枢2020经由诸如前侧总线 (FSB)之类的多分支总线(multi-drop bus)、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接2095与处理器2010、2015进行通信。

在一个实施例中，协处理器2045是专用处理器，诸如例如高吞吐量MIC 处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢2020可以包括集成图形加速器。

按照包括架构、微架构、热、功耗特征等等优点的度量谱，物理资源2010、 2015之间存在各种差别。

在一个实施例中，处理器2010执行控制一般类型的数据处理操作的指令。嵌入在这些指令中的可以是协处理器指令。处理器2010将这些协处理器指令识别为应当由附连的协处理器2045执行的类型。因此，处理器2010在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2045。协处理器2045接受并执行所接收的协处理器指令。

现在参照图21，所示出的是根据本发明一个实施例的更具体的第一示例性系统2100的框图。如图21所示，多处理器系统2100是点对点互连系统，且包括经由点对点互连2150耦合的第一处理器2170和第二处理器2180。处理器2170和2180中的每一个都可以是处理器1900的某一版本。在本发明的一个实施例中，处理器2170和2180分别是处理器2010和2015，而协处理器2138 是协处理器2045。在另一实施例中，处理器2170和2180分别是处理器2010 和协处理器2045。

处理器2170和2180被示为分别包括集成存储器控制器(IMC)单元2172 和2182。处理器2170还包括作为其总线控制器单元的一部分的点对点(P-P) 接口2176和2178；类似地，第二处理器2180包括点对点接口2186和2188。处理器2170、2180可以使用点对点(P-P)接口电路2178、2188经由P-P接口2150来交换信息。如图21所示，IMC 2172和2182将处理器耦合到相应的存储器，即存储器2132和存储器2134，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器2170、2180可各自经由使用点对点接口电路2176、2194、2186、 2198的各个P-P接口2152、2154与芯片组2190交换信息。芯片组2190可以可选地经由高性能接口2139与协处理器2138交换信息。在一个实施例中，协处理器2138是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在两个处理的任一个之内或被包括两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组2190可经由接口2196耦合至第一总线2116。在一个实施例中，第一总线2116可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图21所示，各种I/O设备2114可以连同总线桥2118耦合到第一总线 2116，总线桥2118将第一总线2116耦合至第二总线2120。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2115被耦合到第一总线2116。在一个实施例中，第二总线2120可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线 2120，在一个实施例中这些设备包括例如键盘/鼠标2122、通信设备2127以及诸如可包括指令/代码和数据2130的盘驱动器或其它海量存储设备的存储单元 2128。此外，音频I/O 2124可以被耦合至第二总线2120。注意，其它架构是可能的。例如，代替图21的点对点架构，系统可实现多分支总线或者其他此类架构。

现在参照图22，所示出的是根据本发明实施例的更具体的第二示例性系统1200的框图。图21和22中的类似元件使用类似附图标记，且在图22中省略了图21的某些方面以避免混淆图22的其它方面。

图22示出处理器2170、2180可分别包括集成存储器和I/O控制逻辑(“CL”) 2172和2182。因此，CL 2172、2182包括集成存储器控制器单元并包括I/O控制逻辑。图22示出：不仅存储器2132、2134耦合至CL 2172、2182，I/O设备2214也耦合至控制逻辑2172、2182。传统I/O设备2215被耦合至芯片组 2190。

现在参照图23，所示出的是根据本发明一个实施例的SoC 2300的框图。图19中的类似元件具有相似的附图标记。另外，虚线框是更先进的SoC的可选特征。在图23中，互连单元2302被耦合至：应用处理器2310，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1906；系统代理单元1910；总线控制器单元1916；集成存储器控制器单元1914；一组或一个或多个协处理器2320，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2330；直接存储器存取(DMA)单元 2332；以及用于耦合至一个或多个外部显示器的显示单元2340。在一个实施例中，协处理器2320包括专用处理器，诸如例如网络或通信处理器、压缩引擎、 GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

诸如图21所示的代码2130之类的程序代码可应用于输入指令，以执行本文中所描述的功能并生成输出信息。输出信息可以按已知方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上，本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下，语言可以是编译语言或解译语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给各种客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非瞬态、有形配置，其包括存储介质，诸如硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器 (DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形(morph)、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。

图24是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代该指令转换器可以用软件、固件、硬件或其各种组合来实现。图24以高级语言2402示出了程序，该程序可使用x86 编译器2404来编译以生成x86二进制代码2406，该二进制代码可天然地由具有至少一个x86指令集核心的处理器2416来执行。具有至少一个x86指令集核的处理器2416表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分(substantial portion)，或2)目标旨在在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的对象代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器2404表示用于生成x86二进制代码2406(例如，对象代码)的编译器，该二进制代码2406可通过或不通过附加的可链接处理在具有至少一个x86指令集核的处理器2416上执行。类似地，图24以高级语言2402示出了程序，该程序可使用替换指令集编译器2408来编译以生成替换指令集二级制代码2410，替换指令集二级制代码2410可由不具有至少一个x86指令集核的处理器2414(诸如，具有可执行加利福尼亚州桑尼威尔的 MIPS技术公司的MIPS指令集的处理器和/或执行加利福尼亚州桑尼威尔的 ARM控股公司的ARM指令集的处理器)来天然地执行。指令转换器2412被用来将x86二进制代码2406转换成可以由不具有x86指令集核的处理器2414 原生执行的代码。该经转换的代码不大可能与替换性指令集二进制代码2410 相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替换性指令集的指令构成。因此，指令转换器2412表示：通过仿真、模拟或任何其它过程来允许不具有x86指令集处理器或核的处理器或其它电子设备得以执行x86二进制代码2406的软件、固件、硬件或其组合。

在该描述和权利要求中，使用了术语“耦合”和/或“连接”、及其派生词。应当理解，这些术语并不旨在作为彼此的同义词。相反，在具体实施例中，“连接的”用于指示两个或更多个要素彼此直接物理或电接触。“耦合”可表示两个或多个元件直接物理或电气接触。然而，“耦合的”也可表示两个或更多个要素可能并未彼此直接接触，但是仍然彼此协作、彼此作用。例如，执行单元可通过一个或多个中间组件与寄存器或解码器耦合。在附图中，箭头用于示出连接和/或耦合。

在以上描述中，为了提供对实施例的透彻理解阐述了具体的细节。然而，在没有这些具体细节中的部分的情况下，可实践其他实施例。本发明的范围不是由所提供的具体示例确定，而是仅由所附权利要求确定。在附图中显示且在说明书中描述的关系的所有等效关系都被涵盖在实施例内。在其它实例中，以方框图形式而非以细节地示出了公知的电路、结构、设备和操作以避免使说明书的理解变得晦涩。

特定操作可由硬件组件执行，和/或可体现在机器可执行或电路可执行指令中，这些操作可用于使得和/或者导致硬件组件(例如，处理器、处理器的一部分、电路等)通过执行操作的指令来编程。硬件组件可包括通用或专用硬件组件。操作可由硬件、软件和/或固件的组合来执行。硬件组件可包括专用或特定逻辑(例如，潜在地与软件和/或固件组合的电路)，该逻辑操作以执行和/或处理指令并响应于指令存储结果(例如，响应于一个或多个微指令或从该指令导出的其它控制信号)。

例如，贯穿本说明书对“一个实施例”、“实施例”、“一个或多个实施例”、“一些实施例”的引用指示特定特征可被包括在本发明的实践中，但是不一定需要这样。类似地，在该描述中，出于流线型化本公开和辅助对各个发明性方面的理解的目的，各种特征有时被一起归组在单一实施例、附图、及其描述中。然而，该公开方法不应被解释成反映本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求反映的，发明性方面在于少于单一公开的实施例的所有特征。因此，所附权利要求因此被明确纳入该说明书中，每一项权利要求独自作为本发明单独的实施例。

Claims

1.一种用于处理数据的制品，包括：

非瞬态机器可读存储介质，所述非瞬态机器可读存储介质存储指令，所述指令包括处理器的指令集的浮点舍入指令，

所述浮点舍入指令具有操作码以及与所述操作码分开的具有至少四个位的字段，所述操作码用于指示一个或多个单精度浮点数据元素的源，所述字段用于指示小数点之后、所述一个或多个浮点数据元素中的每一个浮点数据元素将被舍入至的分数位的数量，并且指示目的地打包数据寄存器，其中，所述浮点舍入指令若由机器执行则可操作用于使所述机器执行包括以下操作在内的操作：

将结果存储在所述目的地打包数据寄存器中，所述结果包括一个或多个经舍入的结果单精度浮点数据元素，每个经舍入的结果单精度浮点数据元素包括所述源中在相应位置中已经被舍入到所指示数量的分数位的多个单精度浮点数据元素之一，其中，所述一个或多个经舍入的结果浮点数据元素被允许具有非整数值，且所指示的分数位的数量被允许为是五。

2.如权利要求1所述的制品，其特征在于，所述浮点舍入指令用于明确地指定分数位的数量。

3.如权利要求1所述的制品，其特征在于，所述浮点舍入指令用于指定舍入模式。

4.如权利要求1所述的制品，其特征在于，所述分数位的数量为非零。

5.如权利要求4所述的制品，其特征在于，所述分数位的数量为至少0至15中的任一个。

6.一种用于处理数据的装置，包括：

多个打包数据寄存器；以及

解码单元，用于对指令集中的浮点舍入指令解码，所述浮点舍入指令具有操作码，所述浮点舍入指令用于指示多个打包浮点数据元素的源，所述浮点舍入指令除所述操作码之外还具有至少四个位的字段，所述字段用于指示小数点之后的、所述打包浮点数据元素中的每一个打包浮点数据元素将被舍入至的分数位的数量，并且所述浮点舍入指令用于指示所述多个打包数据寄存器中的目的地打包数据寄存器；以及

浮点执行单元，与所述解码单元耦合并与所述多个打包数据寄存器耦合，所述浮点执行单元响应于所述浮点舍入指令被解码而能操作地用于将结果打包数据存储在所述目的地打包数据寄存器中，所述结果打包数据包括多个经舍入的打包结果浮点数据元素，每个经舍入的打包结果浮点数据元素在对应的位置中包括所述源的打包浮点数据元素中的一个打包浮点数据元素，其中，经舍入的打包结果浮点数据元素中的每个经舍入的打包结果浮点数据元素已被舍入到所指示的分数位的数量，所述所指示的分数位的数量被允许为是非零并被允许为小于在小数点之后所述结果浮点数据元素具有的位数。

7.如权利要求6所述的装置，其特征在于，所述浮点舍入指令用于在所述浮点舍入指令的第一字段中明确地指定分数位的数量，并且其中，所述浮点舍入指令包括与所述第一字段不同的第二字段，所述第二字段用于指定浮点舍入模式。

8.如权利要求6所述的装置，其特征在于，所述浮点舍入指令包括用于指定分数位的数量的至少四个位。

9.如权利要求6所述的装置，其特征在于，所述浮点舍入指令准许在小数点之后的分数位的数量为多个分数位。

10.如权利要求6所述的装置，其特征在于，所述浮点舍入指令进一步用于指示打包紧缩数据操作掩码，并且其中，所述浮点执行单元响应于所述浮点舍入指令被解码而用于：根据所述打包数据操作掩码，有条件地将所述经舍入的多个打包结果浮点数据元素中的每个经舍入的打包结果浮点数据元素存储在结果中。

11.一种计算机可读存储介质，其上存储有指令，所述指令包括处理器的指令集的浮点舍入指令，所述浮点舍入指令具有操作码以及与所述操作码分开的具有至少四个位的字段，所述操作码用于指示一个或多个单精度浮点数据元素的源，所述字段用于指示小数点之后、所述一个或多个浮点数据元素中的每一个浮点数据元素将被舍入至的分数位的数量，并且指示目的地打包数据寄存器，所述浮点舍入指令当由计算机处理器执行时使处理器执行包括以下操作在内的操作：

12.如权利要求11所述的计算机可读存储介质，其特征在于，所述浮点舍入指令用于明确地指定分数位的数量。

13.如权利要求11所述的计算机可读存储介质，其特征在于，所述浮点舍入指令用于指定舍入模式。

14.如权利要求11所述的计算机可读存储介质，其特征在于，所述分数位的数量为非零。

15.如权利要求14所述的计算机可读存储介质，其特征在于，所述分数位的数量为至少0至15中的任一个。

16.一种计算机可读存储介质，其上存储有指令，所述指令包括指令集中的浮点舍入指令，所述浮点舍入指令具有操作码，所述浮点舍入指令用于指示多个打包浮点数据元素的源，所述浮点舍入指令除所述操作码之外还具有至少四个位的字段，所述字段用于指示小数点之后的、所述打包浮点数据元素中的每一个打包浮点数据元素将被舍入至的分数位的数量，并且所述浮点舍入指令用于指示所述多个打包数据寄存器中的目的地打包数据寄存器，所述浮点舍入指令当由计算机处理器执行时使处理器执行包括以下操作在内的操作：

将结果打包数据存储在所述目的地打包数据寄存器中，所述结果打包数据包括多个经舍入的打包结果浮点数据元素，每个经舍入的打包结果浮点数据元素在对应的位置中包括所述源的打包浮点数据元素中的一个打包浮点数据元素，其中，经舍入的打包结果浮点数据元素中的每个经舍入的打包结果浮点数据元素已被舍入到所指示的分数位的数量，所述所指示的分数位的数量被允许为是非零并被允许为小于在小数点之后所述结果浮点数据元素具有的位数。

17.如权利要求16所述的计算机可读存储介质，其特征在于，所述浮点舍入指令用于在所述浮点舍入指令的第一字段中明确地指定分数位的数量，并且其中，所述浮点舍入指令包括与所述第一字段不同的第二字段，所述第二字段用于指定浮点舍入模式。

18.如权利要求16所述的计算机可读存储介质，其特征在于，所述浮点舍入指令包括用于指定分数位的数量的至少四个位。

19.如权利要求16所述的计算机可读存储介质，其特征在于，所述浮点舍入指令准许在小数点之后的分数位的数量为多个分数位。

20.如权利要求16所述的计算机可读存储介质，其特征在于，所述浮点舍入指令进一步用于指示打包紧缩数据操作掩码，并且其中，所述浮点舍入指令当由所述计算机处理器执行时使所述处理器执行包括以下操作在内的操作：根据所述打包数据操作掩码，有条件地将所述经舍入的多个打包结果浮点数据元素中的每个经舍入的打包结果浮点数据元素存储在结果中。

21.一种用于处理数据的设备，包括：

用于对处理器的指令集的浮点舍入指令解码的装置，所述浮点舍入指令具有操作码以及与所述操作码分开的具有至少四个位的字段，所述操作码用于指示一个或多个单精度浮点数据元素的源，所述字段用于指示小数点之后、所述一个或多个浮点数据元素中的每一个浮点数据元素将被舍入至的分数位的数量，并且指示目的地打包数据寄存器；以及

用于响应于所述浮点舍入指令被解码而将结果存储在所述目的地打包数据寄存器中的装置，所述结果包括一个或多个经舍入的结果单精度浮点数据元素，每个经舍入的结果单精度浮点数据元素包括所述源中在相应位置中已经被舍入到所指示数量的分数位的多个单精度浮点数据元素之一，其中，所述一个或多个经舍入的结果浮点数据元素被允许具有非整数值，且所指示的分数位的数量被允许为是五。

22.如权利要求21所述的设备，其特征在于，所述浮点舍入指令用于明确地指定分数位的数量。

23.如权利要求21所述的设备，其特征在于，所述浮点舍入指令用于指定舍入模式。

24.如权利要求21所述的设备，其特征在于，所述分数位的数量为非零。

25.如权利要求24所述的设备，其特征在于，所述分数位的数量为至少0至15中的任一个。

26.一种用于处理数据的设备，包括：

用于对指令集中的浮点舍入指令解码的装置，所述浮点舍入指令具有操作码，所述浮点舍入指令用于指示多个打包浮点数据元素的源，所述浮点舍入指令除所述操作码之外还具有至少四个位的字段，所述字段用于指示小数点之后的、所述打包浮点数据元素中的每一个打包浮点数据元素将被舍入至的分数位的数量，并且所述浮点舍入指令用于指示多个打包数据寄存器中的目的地打包数据寄存器；以及

用于响应于所述浮点舍入指令被解码而将结果打包数据存储在所述目的地打包数据寄存器中的装置，所述结果打包数据包括多个经舍入的打包结果浮点数据元素，每个经舍入的打包结果浮点数据元素在对应的位置中包括所述源的打包浮点数据元素中的一个打包浮点数据元素，其中，经舍入的打包结果浮点数据元素中的每个经舍入的打包结果浮点数据元素已被舍入到所指示的分数位的数量，所述所指示的分数位的数量被允许为是非零并被允许为小于在小数点之后所述结果浮点数据元素具有的位数。

27.如权利要求26所述的设备，其特征在于，所述浮点舍入指令用于在所述浮点舍入指令的第一字段中明确地指定分数位的数量，并且其中，所述浮点舍入指令包括与所述第一字段不同的第二字段，所述第二字段用于指定浮点舍入模式。

28.如权利要求26所述的设备，其特征在于，所述浮点舍入指令包括用于指定分数位的数量的至少四个位。

29.如权利要求26所述的设备，其特征在于，所述浮点舍入指令准许在小数点之后的分数位的数量为多个分数位。

30.如权利要求26所述的设备，其特征在于，所述浮点舍入指令进一步用于指示打包紧缩数据操作掩码，并且其中，所述设备进一步包括用于响应于所述浮点舍入指令被解码而根据所述打包数据操作掩码、有条件地将所述经舍入的多个打包结果浮点数据元素中的每个经舍入的打包结果浮点数据元素存储在结果中的装置。