JPH113226A - 統合グラフィックス機能を有するｃｐｕ用のビジュアル命令セット - Google Patents

統合グラフィックス機能を有するｃｐｕ用のビジュアル命令セット

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JPH113226A
JPH113226A JP9278845A JP27884597A JPH113226A JP H113226 A JPH113226 A JP H113226A JP 9278845 A JP9278845 A JP 9278845A JP 27884597 A JP27884597 A JP 27884597A JP H113226 A JPH113226 A JP H113226A
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graphics
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Robert Yung
ロバート・ユング
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Sun Microsystems Inc
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Abstract

(57)【要約】 【課題】標準的なマイクロプロセッサの整数／浮動小数
点演算に加えてグラフィックス演算をサポートするため
の最適化されたスーパースカラー・マイクロプロセッサ
アーキテクチャを提供する。 【解決手段】 汎用ＣＰＵへのハードウェアの追加を最
小限にしてグラフィックス命令の実行を最適化するため
のいくつかの特殊なグラフィックス命令及びそれらの命
令を実行するためのハードウェアである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、統合グラフィック
ス機能を有するスーパースカラー中央処理装置（ＣＰ
Ｕ）に関するものである。
【０００２】
【従来の技術】歴史的に見ると、初期の頃の従来技術の
コンピュータシステムにおけるＣＰＵはグラフィックス
とノングラフィックスの両方の機能を扱って来た。それ
からしばらく後の従来技術のコンピュータシステムで
は、補助ディスプレイプロセッサが用いられた。それよ
り後の他の従来技術によるコンピュータシステムでは、
たとえば補助グラフィックスプロセッサが用いられるよ
うになった。これらのグラフィックスプロセッサは、汎
用ＣＰＵの場合における図形処理の大半の部分を行うも
のであった。
【０００３】マイクロプロセッサの場合は、技術の進歩
によって、小さな面積内にますますより多くの電気回路
を実装することができるようになるにつれて、前記のよ
うなグラフィックスプロセッサの代わりに、汎用ＣＰＵ
にビルトイングラフィックス機機能を一体化して組み込
むことがしだいに多く望まれるようになってきた。従来
技術による一部の新しいコンピュータシステムでは、こ
のような機能の組込みが始まっている。しかしながら、
これらの新しい従来技術のコンピュータシステムに統合
して組み込まれるグラフィックス機能の量と性質は、ま
だ非常に限定されており、トレードオフを伴うのが普通
である。ＣＰＵに統合して組み込みまれていることが知
られている具体的なグラフィックス機能としては、フレ
ームバッファチェック、ピクセルマージ付き加算、及び
ｚバッファマージ付き加算がある。これらの新しい従来
技術のシステム上で行われる図形処理の大部分は、依然
としてビルトイングラフィックス機能が付加されていな
い汎用ＣＰＵにより、あるいは補助ディスプレイ／グラ
フィックスプロセッサによって処理されている。
【０００４】グラフィックス機能を組み込んだＲＩＳＣ
マイクロプロセッサの一例にモトローラＭＣ８８１１０
がある。このマイクロプロセッサは、その整数実行装
置、乗算、除算及び浮動小数点加算装置の他に、２つの
専用グラフィックス装置が付加されている。その付加グ
ラフィックス装置は、ピクセル加算実行装置及びピクセ
ルパック実行装置である。このモトローラプロセッサで
は、他の実行装置で他の機能のために使用される６４ビ
ットのデータ経路に複数のピクセルをパックすることが
可能である。従って、複数のピクセルを一度に処理する
ことができる。パッキング実行装置におけるパッキング
オペレーションは、ピクセルを６４ビットフォーマット
にパックする。ピクセル加算オペレーションでは、相互
にピクセル値を足したり、引いたりすることが可能であ
り、複数のピクセルが６４ビットフィールドで一度に減
算される。これには、各８ビット境界毎に通常加算器で
生じる桁上げをディスエーブルにする必要がある。ま
た、このモトローラプロセッサは、乗算結果が次のピク
セル値表現中に溢れ出ないように、ピクセルをゼロが高
位ビットに入るようにしてフィールドに入れて通常の乗
算装置を用いて行われるピクセル乗算オペレーションも
可能なようになっている。
【０００５】インテル I８６０マイクロプロセッサは、
ｚバッファ・グラフィックス命令の実行を可能にするグ
ラフィックス装置を組み込んだものである。これらは、
基本的には、３次元ディスプレイでどのピクセルを他の
ピクセル前に置くべきであるか決定するのに必要な複合
オペレーションである。インテルＭＭＸ命令セットは、
モトローラＭＣ８８１１０で提供される命令を拡張した
形で、汎用マイクロプロセッサ上で実行される多数の区
分グラフィックス命令を与える。
【０００６】
【発明が解決しようとする課題】複数のピクセル値を有
するパック型区分レジスタを用いて他のグラフィックス
機能をより迅速に実行できるようにするすることが要望
されている。
【０００７】
【課題を解決するための手段】本発明は、標準的なマイ
クロプロセッサの整数及び浮動小数点演算に加えて、グ
ラフィックス演算をサポートするための最適化されたス
ーパースカラー・マイクロプロセッサアーキテクチャで
ある。本願では、汎用ＣＰＵへのハードウェアの追加を
最小限にしてグラフィックス命令の実行を最適化するた
めのいくつかの特殊なグラフィックス命令及びそれらの
命令を実行するためのハードウェアが開示される。本発
明においては、グラフィックス演算でしばしば必要にな
る特殊な論理演算を行うことが可能である。特に、一つ
の命令がオペランドの平方根で割った１の値を計算し、
もう一つの命令が、マスク機能によって、２つの区分値
の掛算及びこれらの値とは別の第３の値との加算を両方
とも行うことが可能である。これらの各命令は、１つの
レジスタ中の複数の区分ピクセル値に対して作用する。
【０００８】あちこちの区分ピクセルフィールドを処理
するためにいくつかの命令が用意されている。特に、抽
出オペレーションによってソースレジスタの指定された
フィールド宛先レジスタに格納することが可能になる。
または、指定されたビットを抽出することもできる。指
定されたフィールドまたはビットをマスクレジスタによ
って指示することができる。さらに、マスクレジスタを
用いて条件付き移動、ロードまたは実行を行うことによ
り、どの区分フィールドまたはビットについて処理を行
うかを指示することができる。
【０００９】もう１つの命令が、先行１または先行ゼロ
を検出して、その位置にポインタを戻す。あるいは、ス
トリング探索を用いて特定のパターンを検出するように
してもよい。これは、暗号化及びデータ圧縮／圧縮解除
に役立つ。
【００１０】もう１つの特殊な命令は、浮動小数点レジ
スタファイルと整数レジスタファイルとの間のアドレス
またはデータの交換を可能にするものである。もう１つ
の命令は、マスクがどのフィールドをシフトさせるかを
指定するか、あるいは１つ以上のフィールドからシフト
アウトされるビットを記憶するようにして、複数の区分
フィールドが次の区分フィールド中にシフトすることな
くそれぞれ内部で並列にシフトされるようにしたマスク
による区分桁送りを可能にする。
【００１１】また、本発明は、記憶場所からグラフィッ
クスレジスタへのロードも可能で、この場合ロードオペ
レーションはアドレスレジスタをインクリメントする。
さらに、本発明は複数の区分変数について、変数の絶対
値を変数自身に加えるための命令を提供する。
【００１２】また、本発明によれば、単一命令による区
分除法演算が可能である。
【００１３】以下、添付図面を参照して本発明をさらに
詳細に説明する。
【００１４】
【発明の実施の形態】
ＣＰＵの全体的アーキテクチャ 図１は、本発明の技術内容を組み込んだ一例のグラフィ
ックスコンピュータシステムのＣＰＵを図解したブロッ
ク図である。
【００１５】図示のように、ＣＰＵ１０は命令キャッシ
ュ４０に接続された先取り／ディスパッチ装置（ＰＤ
Ｕ）４６を有する。命令は、命令メモリ管理装置（ＩＭ
ＭＵ）４４ａを利用してバス１２上のキャッシュまたは
主記憶装置からこの装置によってフェッチされる。デー
タは、データメモリ管理装置（ＤＭＭＵ）４４ｂと共に
動作するロード記憶装置（ＬＳＵ）４８を用いて主記憶
装置またはデータキャッシュ４２からフェッチされる。
【００１６】ＰＤＵ４６はパイプラインバス１４に沿っ
て複数のパイプライン式実行装置に並列に最大４つの命
令を出す。整数演算命令は２つの整数実行装置（ＩＥ
Ｕ）、すなわち整数乗算／除算装置３０及び整数ＡＬＵ
３１の１つに送られる。これらの２つの装置は、整数レ
ジスタファイル３６へのアクセスを共有することによっ
て整数演算のオペランド及び結果を記憶する。
【００１７】これらとは別に３つの浮動小数点演算装置
が備わっている。すなわち、浮動小数点除算／平方根実
行装置２５、浮動小数点／グラフィックスＡＬＵ２６、
浮動小数点／グラフィックス乗算器２８がパイプライン
バス１４に接続されており、浮動小数点レジスタファイ
ル３８を共有する。浮動小数点レジスタファイルは、浮
動小数点演算及びグラフィックス演算のオペランドと結
果とを記憶する。
【００１８】浮動小数点装置２６及び２８を通るデータ
経路は、並列に８−８ビットピクセル表現（あるいは４
−１６ビット、または２−３２ビット表現）に対応する
ことができるよう６４ビットに拡張されている。このよ
うに、５３ビット＋３エキストラビット（保護ビット、
丸めビット及びスティッキービット、すなわちＧＲＳ）
の標準的浮動小数点経路は、本発明によりグラフィック
ス命令に対応するよう拡張されている。本発明は任意の
データサイズに適用することができる。直列の複数の６
４ビット量に対して命令を作用させることにより、ある
いはより大きいレジスタ及びバスサイズを用いることに
よって６４ビットのレジスタサイズ及び演算サイズを使
用することもできる。
【００１９】さらに、ＩＥＵはいくつかのグラフィック
ス演算も行い、ＬＳＤ４８用のロード／ストア命令のア
ドレスにアドレス空間識別子（ＡＳＩ）を付加して、ア
クセス中のアドレス空間を識別する。また、ＬＳＵ４８
は特にグラフィックスデータのために設計されたいくつ
かのロード及びストアオペレーションをサポートする。
メモリ参照は仮想アドレスで行われる。ＭＭＵ４４ａ−
４４ｂは、仮想アドレスを物理アドレスにマップするた
めのアドレス変換索引バッファ（ＴＬＢ）を有する。
【００２０】２つの区分グラフィックス実行経路 図２は、浮動小数点／グラフィックス実行装置２６及び
２８をより詳細に示したものである。図２は、これらの
実行装置によってグラフィックス命令のための２つの区
分実行経路、すなわち装置２６による第１の区分実行経
路と装置２８による第２の区分実行経路が得られること
を示している。これらの両経路は、先取り／ディスパッ
チ装置４６に接続されたパイプラインバス１４に接続さ
れている。ハードウェアと命令を２つの異なる実行経路
に分けることによって、パイプラインの各々のサイクル
毎に２つの独立したグラフィックス命令を並列に実行す
るこができる。このように命令及びハードウェアを２つ
の経路に分けることは、典型的なグラフィックスアプリ
ケーションのスループットを最適化するためになされた
ものである。
【００２１】図２には、グラフィックス状態レジスタ
（ＧＳＲ）５０も示されている。このレジスタは、両方
の実行経路でグラフィックス命令により使用されるスケ
ールファクタ及び整列オフセットデータを記憶するの
で、２つの経路の外部に設けられている。各実行経路
は、バス１８を介してグラフィックス状態レジスタ中の
情報を供給される。グラフィックス状態レジスタは、
バス２０を介してＩＥＵにより書き込まれる。
【００２２】グラフィックス状態レジスタ 次に、図３には、グラフィックス状態レジスタ（ＧＳ
Ｒ）の一実施形態の関連部分が図解されている。この実
施形態においては、ＧＳＲ５０はビット０〜２にオフセ
ットを、ビット３〜８にスケールファクタを記憶するた
めに使用され、残りのビットは予備として残される。オ
フセットは、整列前のピクセルアドレスの最下位３ビッ
ト（ａｌｉｇｎａｄｄｒ＿ｏｆｆｓｅｔ）５４であり、
スケールファクタ５２はピクセルフォーマット化のため
に使用される。ａｌｉｇｎａｄｄｒオフセット５４はＧ
ＳＲ［２：０］ビットに記憶され、スケールファクタ５
２はＧＳＲ［６：３］ビットに記憶される。また、ＧＳ
Ｒは、以下に説明するように、シフトオペレーションか
ら生じるビットを記憶するフィールドを設けることもで
き、それによってビットがシフトしたことを示すか、ま
たは単にシフトが起こったことを示すフラグをセットす
る。ＧＳＲ５０からの読出し及びＧＳＲ５０への書込み
を行うために、２つの特別な命令ＲＤＡＳＲ及びＷＲＡ
ＳＲが用意されている。
【００２３】ＦＰ／グラフィックスＡＬＵ２６ 次に、図４には、装置２６の第１の区分実行経路の一実
施形態の関連部分を図解したブロック図が示されてい
る。
【００２４】パイプラインバス１４は、ＰＤＵ４６から
の復号された命令を３つの機能回路の１つに供給する。
最初の２つの機能装置、すなわち区分桁上げ加算器３７
及びグラフィックス論理回路３９は、浮動小数点加算器
及び整数論理装置に通常に具備されるハードウェアを含
む。回路はグラフィックス演算をサポートするよう変更
されている。また、図形拡大及びマージオペレーション
とグラフィックスデータ整列オペレーションを両方共を
サポートするために別の回路６０が付加されている。ラ
イン２１上の制御信号は、どの回路が復号された命令を
受け取るかを選択し、また、どの出力がマルチプレクサ
４３を介して宛先レジスタ３５ｃに供給されるかを選択
する。宛先レジスタ３５ｃ、オペランドレジスタ３５ａ
及び３５ｂは、図１の浮動小数点レジスタファイル３８
で特定のレジスタの例である。
【００２５】各ディスパッチ毎に、ＰＤＵ４６は、グラ
フィックスデータ区分加算／減算命令、グラフィックス
データ整列命令、グラフィックスデータ拡大／マージ命
令あるいはグラフィックスデータ論理演算命令を装置２
６へディスパッチすることができる。区分桁上げ加算器
３７は、区分グラフィックスデータ加算／減算命令を実
行し、拡大・マージ／グラフィックスデータ整列回路６
０は、ＧＳＲ５０に記憶されたａｌｉｇｎａｄｄｒ＿ｏ
ｆｆｓｅｔを用いてグラフィックスデータ整列命令を実
行する。また、グラフィックスデータ拡大・マージ／グ
ラフィックスデータ整列回路６０は、グラフィックスデ
ータマージ／拡大命令も実行する。グラフィックスデー
タ論理演算回路３９は、グラフィックスデータ論理演算
を実行する。
【００２６】区分桁上げ加算器３７の機能及び構成は、
複数の加算／減算を区分されたオペランドの異なる部分
に対して同時に行うことができるようにハードウェアを
何回も重複させて設けた以外は、当技術分野で周知の多
くの整数実行装置に見られる簡単な桁上げ加算器と同様
である。さらに、桁上げチェーンは、任意により小さい
チェーンに分解することができる。グラフィックスデー
タ論理演算回路３９の機能及び構成は、複数の論理演算
を区分されたオペランドの異なる部分に対して同時に行
うことができるようにハードウェアを何回も重複させて
設けた以外は、当技術分野で周知の多くの整数実行装置
に見られる論理演算回路と同様である。従って、グラフ
ィックスデータ論理演算回路３９についてはこれ以上の
説明しない。
【００２７】ＦＰ／グラフィックス乗算装置２８ 次に、図５には、ＦＰ／グラフィックス乗算装置２８の
一実施形態の関連部分をさらに詳細に図解したブロック
図が示されている。この実施形態においては、乗算装置
２８は、互いに図示のように接続されたピクセル距離計
算回路５６、区分乗算器５８、グラフィックスデータパ
ッキング回路５９及びグラフィックスデータ比較回路６
４よりなる。さらに、いくつかのレジスタ５５ａ〜５５
ｃ（浮動小数点レジスタファイル３８中の）と４：１マ
ルチプレクサ５３が、図示のように相互に、また前記の
各構成要素と接続されている。各ディスパッチ毎に、Ｐ
ＤＵ４６は、ピクセル距離計算命令、グラフィックスデ
ータ区分乗算命令、グラフィックスデータパッキング命
令、あるいはグラフィックスデータ比較命令を装置２８
へディスパッチすることができる。ピクセル距離計算回
路５６は、ピクセル距離計算命令を実行する。区分乗算
器５８は、グラフィックスデータ区分乗算命令を実行す
る。データパッキング回路５９は、グラフィックスデー
タパッキング命令を実行する。グラフィックスデータ比
較回路６４は、グラフィックスデータ比較命令を実行す
る。
【００２８】区分乗算器５８及びグラフィックスデータ
比較回路６４の機能及び構成は、区分されたオペランド
の異なる部分に対して複数の乗算及び比較演算を同時に
行うことができるよう、ハードウェアを何回も重複させ
て設けた以外は、当技術分野の多くの整数実行装置で見
られる単純な乗算器及び比較回路と同様である。さら
に、区分乗算器には丸め機能用の複数のマルチプレクサ
が設けられ、比較マスクが比較回路６４によって生成さ
れる。
【００２９】本発明は、２つの独立した区分実行経路を
有するグラフィックス回路の実施形態により、グラフィ
ックス命令実行の特定の割当てをこれらの実行経路間で
分担する場合について説明している。しかしながら、本
発明のある部分を１つ以上の独立した区分実行経路を用
いて実施することができ、かつグラフィックス命令実行
タスクは任意の数の方法で割り当てることができるとい
うことは理解できよう。
【００３０】データフォーマット 次に、図６の（Ａ）及び（Ｂ）には、それぞれグラフィ
ックスデータフォーマットとグラフィックス命令フォー
マットが図解されている。図６（Ａ）に示すように、図
示例のＣＰＵ１０は、３つのグラフィックスデータフォ
ーマット、すなわち８ビットフォーマット（Ｐｉｘｅ
ｌ）６６ａ、１６ビットフォーマット（Ｆｉｘｅｄ１
６）６６ｂ及び３２ビットフォーマット（Ｆｉｘｅｄ３
２）６６ｃをサポートする。従って、３２ビットワード
６６ａには４つのピクセルフォーマットのグラフィック
スデータが記憶されるのに対して、６４ビットワード６
６ｂあるいは６６ｃには４つのＦｉｘｅｄ１６または２
つのＦｉｘｅｄ３２フォーマットのグラフィックスデー
タが記憶される。あるいは、８つのＦｉｘｅｄ８フォー
マットのグラフィックスデータを６４ビットワードに記
憶することもできる。画像成分はＰｉｘｅｌまたはＦｉ
ｘｅｄ１６フォーマット６６ａまたは６６ｂに記憶され
る。標準的な音声データフォーマットもサポートされ
る。中間結果は、Ｆｉｘｅｄ８、Ｆｉｘｅｄ１６または
Ｆｉｘｅｄ３２フォーマット６６ｂまたは６６ｃで記憶
される。あるいは、６４ビット以上のフォーマットを含
めて、その他任意のサイズのデータフォーマットを使用
することができる。通常、画像のピクセルの輝度値、た
とえばアルファ、緑、青、及び赤の値（α、Ｇ、Ｂ、
Ｒ）は、ピクセルフォーマット６６ａで記憶される。こ
れらの輝度値は、画像中の点の種々の色成分がまとめて
記憶されるバンドインターリーブ・フォーマットで、あ
るいは１つの色成分についての全ての値がまとめて記憶
されるバンド連続フォーマットで記憶することができ
る。Ｆｉｘｅｄ１６及びＦｉｘｅｄ３２フォーマット６
６ｂ、６６ｃは、ピクセルデータに対して行われるフィ
ルタリング及びその他の単純な画像処理オペレーション
の間に計算される中間データを記憶するのに十分な精度
とダイナミックレンジが確保される。
【００３１】命令フォーマット 図６の（Ｂ）に示すように、ＣＰＵ１０は３つのグラフ
ィックス命令フォーマット６８ａ〜６８ｃをサポートす
る。命令フォーマット６８ａ〜６８ｃに関わらず、２つ
の最上位ビット［３１：３０］ ７０ａ〜７０ｃは主要
な命令フォーマット識別情報を与え、ビット［２４：１
９］７４ａ〜７４ｃはグラフィックス命令についての二
次的な命令フォーマット識別情報を与える。さらに、ビ
ット［２９：２５］（ｒｄ）７２ａ〜７２ｃは、グラフ
ィックス（ブロック／部分的条件付きストア）命令の
（第３のソース）宛先レジスタを識別するのに対して、
ビット［１８：１４］（ｒｓ１）７６ａ〜７６ｃは、グ
ラフィックス命令の第１のソースレジスタを識別する。
第１のグラフィックス命令フォーマット６８ａに関して
は、ビット［１３：５］（ｏｐｆ）８０及びビット
［４：０］（ｒｓ２）８２ａがそのフォーマットのグラ
フィックス命令に対する演算コード及び第２のソースレ
ジスタを識別する。第２及び第３のグラフィックス命令
フォーマット６８ｂ〜６８ｃについては、ビット［１
３：５］（ｉｍｍ＿ａｓｉ）及びビット［１３：０］
（ｓｉｍｍ＿１３）がそれぞれ任意にＡＳＩ（アドレス
空間識別子）を識別指示する。最後に、第２のグラフィ
ックス命令フォーマット ６８ｂに関しては、ビット
［４：０］（ｒｓ２）がさらにそのフォーマットのグラ
フィックス命令のための第２のソースレジスタ（または
部分的条件付きストアのためのマスク）を指示する。
【００３２】論理演算 １．乗算／加算（減算） グラフィックス演算では、多数のピクセル値について、
乗算に続けて加算または減算を行うことがしばしば必要
になる。たとえば、乗法演算でピクセル値を一定値だけ
スケーリングしたり、またオフセット値を加えて３次元
空間における位置を変えたい場合がある。従って、本発
明では、別個のオペランドを用いて乗算及び加算（また
は減算）の演算を両方とも行う単一命令を提供する。図
７に示すように、乗算器９０はレジスタ９２及び９４か
ら入力を受け取る。レジスタ９２は、たとえば多数の区
分ピクセル値が書き込まれるソースレジスタであっても
よい。レジスタ９４は、たとえば、スケールファクタを
記憶することができる。乗算の結果は、加算器／減算器
９６でレジスタ９８からの値と加算される（この点が、
インテルＭＭＸ命令で行われるように、乗算結果の区分
フィールドが互いに加算されるのと異なる）。レジスタ
９８中の値は、たとえば、オフセットであってもよい。
【００３３】命令フォーマットの一例においては、図６
の（Ｂ）のフォーマット６８ａをレジスタ９２中の区分
ピクセル値を指示するＲＤ、レジスタ９４のスケールフ
ァクタを指示するＲＳｌ及びレジスタ９８のオフセット
値を指示するＲＳ２で使用することができる（１つのレ
ジスタ、すなわちＲＤがソース及び宛先の両用に使用さ
れると言うことに留意すべきである）。
【００３４】演算の結果はＲＤによって指定される宛先
レジスタに記憶される。各ピクセル値は、乗算後宛先レ
ジスタの対応するフィールド内に適合させるように切り
捨てるか、または飽和させることができる。
【００３５】マスクレジスタ９５は、３つのオペランド
のいずれかあるいは乗算器９０の中間出力中の指定され
た区分フィールドをマスクするために使用することがで
きる。
【００３６】好ましくは、中間乗算結果については丸め
は行わない。これによれば、２命令方式と比較して１つ
の丸め段が省かれ、余分な実行時間が節約される。
【００３７】２．平方根分で割る１ 図形演算では、ある数の平方根を求め、次にその逆数
（１／Ｘ）を計算することが必要なことがしばしばあ
る。たとえば、グラフィックス演算で用いられる多くの
三角関数ではこれが必要である。Ｘは通常ピクセル値ま
たはピクセルアドレスである。通常、平方根演算は、除
法演算と同様、所望の精度に応じた演算を行うのに適切
な論理回路を介しての複数回の反復パスを必要とする。
しかしながら、パックされたピクセルフォーマットを使
用する場合は、分割する、あるいは平方根を計算する各
ピクセルについて、ビット数は限定されたものになる。
従って、ただルックアップテーブルを使うだけでピクセ
ル値の平方根分の１に等しい値を得ることが可能であ
る。そのようなルックアップテーブルを図８の（Ａ）に
テーブル１００として示してあり、このテーブルは、出
力１０２にピクセル値の平方根分の１の値を出力する。
入力は、バス１０６を介してソースレジスタ１０４から
供給される。このテーブルは並列に複数の出力を供給す
るよう構成することができ、あるいはレジスタ１０４か
らの区分値をルックアップテーブルに逐次供給し、その
後結果を逐次宛先レジスタの適切なフィールドに入力す
ることも可能である。あるいは、２セットの反復演算で
除算と平方根演算を別個に行うのと比較して時間が節約
される複合演算のための１セットの反復による反復演算
を用いることも可能である。
【００３８】３．Ａ＋ＡＢＳ．［Ｂ］． グラフィカルアプリケーションでは、ピクセル値と絶対
値との結合を計算したいことがしばしばある。たとえ
ば、これはオペレーション推定及び検出に利用される。
この演算は、ソースレジスタ中の複数の区分ピクセル値
について並列に実行される。絶対値を計算したり、第２
のオペランドの２の補数を取るための論理は第２のオペ
ランドの符号ビットによって決まる。
【００３９】図８の（Ｂ）は、ある値と第２の値の絶対
値との加算を実行するための論理回路の一例を示したも
のである。図示の論理回路は、たとえば区分ピクセルフ
ィールドの１つについてのものであり、たとえば各ピク
セルフィールドについて反復して設けられる。加算器１
０１は、レジスタＲＳ１（１０３）から値Ａとレジスタ
ＲＳ２（１０５）からＢの絶対値を受け取り、加算結果
はＲＤ宛先レジスタ１０７に供給される。Ｂの値は２の
補数論理回路１０９によってその絶対値に変換される。
【００４０】絶対値演算は、マルチプレクサ１１３及び
１１５を制御する演算コード１１１を復号することによ
って起動される。この演算が普通の加算ならば、マルチ
プレクサ１１３及び１１５の“０”入力が選択される。
この演算が普通の減算であれば、マルチプレクサ１１５
の“１”入力とマルチプレクサ１１３へ“０”入力が選
択される。絶対値が加えられる場合は、マルチプレクサ
１１３の“１”入力が選択される。ＲＳ２符号ビット１
１９は、ライン１１９上の区分フィールドについてのＲ
Ｓ２符号ビットの値に応じて１またはゼロになる。
【００４１】データ移動オペレーション １．区分フィールド抽出。 多くのグラフィックスアプリケーションでは、指定され
たピクセルを選んで移動させたり、あるいは処理したり
できるようにすることが望ましい。ピクセルは複数のピ
クセルが１つのレジスタに入るようにしてパックされる
ので、標準的なオペレーションでは、ピクセルがアンパ
ックされない限り、これらの移動や処理は達成されな
い。本発明によれば、フィールドをソースから宛先レジ
スタへ選択的に移動させ、そのようなフィールド中のデ
ータに選択的に演算を加える命令及び論理が提供され
る。図９の（Ａ）に示すように、複数フィールドを有す
るソースレジスタ１０８は、マスクレジスタ１１２によ
って指示される指定フィールドを宛先レジスタ１１４へ
送るマルチプレクサネットワーク１１０に接続されてい
る。
【００４２】図９の（Ｂ）は、文字Ａ、Ｂ、Ｃ及びＤが
ソースレジスタ１０８中のピクセル値を指示する１つの
例を示したものである。マスクレジスタは値１０１０が
書き込まれており、“１”の値はそのフィールドを宛先
レジスタ１１４に送るべきであるということを示す。図
から明らかなように、“１”の値はピクセル値ＢとＤに
対応しており、これらは宛先レジスタ１１４の最下位位
置へ送られる。
【００４３】移動命令に加えて、ピクセル値は、この方
法により選択的にメモリからレジスタにロードすること
もできる。さらに、ピクセル値は、この方法により選択
的に演算（乗算または加算のような）を加えることがで
きる。
【００４４】選択されたピクセルに対して演算を加える
ための命令は、たとえば２つの演算コードで実行するこ
とができる。その第１の演算コードは、たとえばマスク
値をセットするものであり、第２の演算コードは、たと
えば移動・加算オペレーションを指定するものであり、
第１のレジスタはソースレジスタとして指定され、第２
のレジスタではソースレジスタからの選択された各ピク
セル値に加えられる値が指定される。
【００４５】図９の（Ａ）及び（Ｂ）は簡単な抽出命令
の例を示したものであるが、図１３には、マスクレジス
タを用いると共に、個々のフィールドに対して随時算術
演算または論理演算を行って、特定のフィールドの選択
を行う例が図解されている。図１３に示すように、ソー
スレジスタ１０８の内容は論理回路１１６を介して宛先
レジスタ１１４へ供給される。マスク１１２は、たとえ
ば加算オペレーションを行うことができる１１６で示す
論理ブロックをイネーブル、またはディスエーブルにす
る。あるいは、マスクによって指定された宛先レジスタ
の各部分の動作をディスエーブルにするようにしてもよ
く、あるいはその他任意のマスキング機構を使用するこ
とが可能である。図１３の実施形態においては、選択さ
れたピクセル値は、図９（Ｂ）の実施形態におけるよう
に最下位フィールドにパックされるのではなく、宛先レ
ジスタの対応する位置に供給される。
【００４６】図９の（Ｃ）は、条件付きマージ動作を図
解したものである。図示のように、レジスタ１１４の各
部分はレジスタ１０８の部分とマージされ、マスク１１
２はレジスタ１０８のどの区分フィールドがレジスタ１
１４のフィールドを上書きするかを指示する。上書きさ
れないレジスタ１１４のフィールドは、そのままの状態
に保たれる。
【００４７】２．浮動小数点グラフィックスレジスタフ
ァイル及び整数レジスタファイル交換 図１１は、整数レジスタファイル３６と浮動小数点／グ
ラフィックスレジスタファイル３８の間でデータを交換
する命令を実行するための論理構成を示す。制御論理回
路１１８は、データを転送するためにバッファ１２０及
び１２２をイネーブルにするよう動作する。バッファ１
２０は、整数レジスタファイルへ転送される浮動小数点
／グラフィックスレジスタファイルからレジスタ１２４
のデータ内容をバッファリングするために用いられる。
同様に、バッファ１２２は、浮動小数点グラフィックス
レジスタファイル３８へ転送される整数レジスタファイ
ル３６からレジスタ１２６の内容を一時的に記憶する。
２つのレジスタの内容をスワッピングするする他、命令
によって、１つのレジスタの内容を単に空いているレジ
スタに移動するか、その内容で他方のレジスタファイル
のもう一つのレジスタを上書きするようにすることも可
能である。この操作によれば、計算を１つのレジスタフ
ァイルで行い、その結果が他方のレジスタファイルに必
要となるような演算の場合に、メモリに書き込んだ後、
次にそのメモリから別のレジスタファイルロードする必
要がなくなる。たとえば、アドレスを浮動小数点／グラ
フィックス実行装置を用いて計算し、その結果を浮動小
数点／グラフィックスレジスタファイルに記憶すること
がある。その場合、整数実行装置のアドレスを使用する
ことが望ましいことがあり、この操作を用いて転送を行
うことができる。
【００４８】たとえば、レンダリング操作にレジスタフ
ァイルの間のスワッピングが必要なことがある。加算ま
たは減算する値を、アドレス計算のためのオフセットと
して使用するためにロード及びストア動作によってアク
セスすることができるように、浮動小数点レジスタファ
イルから整数レジスタファイルに移動することが必要な
場合もある。
【００４９】３．区分シフト 図１２は、区分シフト動作をサポートするための論理構
成を示したものである。この場合、単一レジスタ中の複
数のピクセル値は各々それらの区分フィールド内でシフ
ト、すなわち桁送りされる。ソースレジスタ１３０は、
シフト論理回路１３２に区分フィールドを提供し、論理
回路の結果は宛先レジスタ１３４の対応する区分フィー
ルドに入れられる。シフトカウンタ１３６はシフト量を
決定する。あるいは、シフト量は演算コードから埋め込
むか、または暗黙で得ることもでき、あるいはＧＳＲレ
ジスタのフィールドに記憶することもできる。矢印１３
８示すように、値０が左シフトによって各区分フィール
ドに入れられる。一つの選択肢として、シフトアウトさ
れたビットはマスクまたは制御レジスタ１４０に供給す
るようにしてもよい。レジスタ１４０は、たとえば、シ
フトが起こったことを指示するフラグをセットするため
に使用することができる。あるいは、マスク１４０は、
どの区分フィールドをシフトさせるかを破線の制御ライ
ン１４１を介して選択するのに使用される。
【００５０】論理演算あるいは算術演算においては、右
シフト動作を行うこともできる。算術演算の場合、符号
ビットは、ビットがシフトされるにつれて繰り返し挿入
されるようにしてもよい。
【００５１】メモリアクセス動作 １．ロードとアドレスインクリメント。 本発明では、やはりアドレスレジスタをインクリメント
するロード動作が用いられる。これによって、アドレス
レジスタをインクリメントさせるための別の命令を用い
る必要がなくなる。このことは、グラフィックス演算
は、事実上大量のデータによって進行し、繰り返しイン
クリメントが必要になることが多いので、非常に重要で
ある。ロードは、好ましくはグラフィックス／浮動小数
点レジスタファイルのグラフィックスレジスタに対して
行われる。ロードは、データサイズに応じて決めること
が可能な適切なアドレスインクリメントを指定すること
による複数の区分フィールドを含んでもよい。レジスタ
全体（たとえば、６４ビット）を一度にロードすること
もできれば、は１または複数の区分フィールドをロード
するようにしてもよい。
【００５２】図１４は、ロード・インクリメント命令を
サポートするための回路の一実施形態を示す。図示のア
ドレスレジスタ１４２は、ライン１４４を介してメモリ
１４６にアドレスを供給する。メモリ１４６からのアド
レス指定されたデータは、入力ライン１４８（１４４と
同じバスであってもよい）を介してグラフィックス宛先
レジスタ１５０に供給される。さらに、加算器１５２が
アドレスレジスタ１４４の入力にその出力を供給するこ
とによってインクリメント・オペレーションが行われ、
そのインクリメントの大きさはレジスタ１５４中の値に
よって指示される。
【００５３】上記実施形態は、コンピュータのハードウ
エアによって実施される。そのハードウエアシステムで
用いられるプログラムは当然のことながら記録媒体、す
なわちメモリに記録された状態で提供される。このプロ
グラムを記憶させたメモリとしては、例えばフレキシブ
ルディスク、ＣＤ−ＲＯＭ、メモリカードその他あらゆ
るメモリを使用できる。メモリに記録されたプログラム
は、ハードウエアに組み込まれている記憶装置、例えば
ハードディスクなどにインストールされることにより、
プログラムが実行できるようになる。
【００５４】当技術分野の当業者には容易に理解できる
ように、本発明は、その精神あるいは必須の特徴から逸
脱することなく他の特定の形態で実施することが可能で
ある。従って、前記実施形態は例示説明を目的とするも
のであり、特許請求の範囲に記載する本発明の範囲のを
限定するためのものではない。
【図面の簡単な説明】
【図１】 本発明の技術内容を組み込んだグラフィック
スコンピュータシステムの一実施形態のＣＰＵを示すブ
ロック図である。
【図２】 図１で付加されたグラフィックス回路の一実
施形態の２つの区分実行経路を示すブロック図である。
【図３】 グラフィックス状態レジスタ （ＧＳＲ）の
説明図である。
【図４】 図２の第１の 区分実行経路（ＡＬＵ）をよ
り詳細に示すブロック図である。
【図５】 図２の第２の区分実行経路（乗算）をより詳
細に示すブロック図である。
【図６】 グラフィックスデータフォーマット及びグラ
フィックス命令フォーマットをそれぞれ（Ａ）及び
（Ｂ）に示す説明図である。
【図７】 乗算と加算の複合演算を行うための論理構成
を示す論理図である。
【図８】 平方根による除算及びＡ＋ＡＢＳ［Ｂ］を可
能にする論理構成をそれぞれ（Ａ）及び（Ｂ）に示す論
理図である。
【図 ９】 特定の区分フィールドからのデータの選択
抽出及び条件付きマージ動作を（Ａ）、（Ｂ）及び
（Ｃ）に示す説明図である。
【図１０】 先行１またはゼロを検出するための構成２
つの実施形態を（Ａ）及び（Ｂ）に示す説明図である。
【図１１】 整数レジスタファイルと浮動小数点／グラ
フィックスレジスタファイルとの間のレジスタ内容のス
ワッピングを図解した説明図である。
【図１２】 区分シフト論理を図解した説明図である。
【図１３】 特定の区分フィールドの選択移動のための
論理構成を図解した説明図である。
【図１４】ロードとアドレスインクリメントの複合命令
を実行するための論理構成を図解した論理図である。
【符号の説明】
１２ バス、１４ パイプレインバス、３０ 整数乗算
／除算装置、３１ 整数ＡＬＵ、３６ 整数レジスタフ
ァイル、４０ 命令キャッシュ、４４ａ 命令メモリ管
理装置、４４ｂ データメモリ管理装置。
【手続補正書】
【提出日】平成１０年１月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図３】
【図４】
【図１】
【図５】
【図７】
【図６】
【図１１】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１４】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.

Claims (46)

    【特許請求の範囲】
  1. 【請求項１】 グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    おいて：第１のソースレジスタと；第２のソースレジス
    タと；宛先レジスタと；前記３つのレジスタの中の２つ
    レジスタに接続された第１及び第２の入力を有し、乗算
    ／加算演算コードに応答してその２つのレジスタの各レ
    ジスタの中の複数の値に対して区分乗算を実行する乗算
    器論理回路と；前記３つのレジスタの中の第３のレジス
    タに接続された第１の入力及び乗算器論理回路の出力に
    接続された第２の入力を有し、乗算／加算演算コードに
    応答して第３のレジスタ中の複数の値と乗算器から出力
    される複数の値との区分加算を実行する加算器と；を具
    備したマイクロプロセッサ。
  2. 【請求項２】前記３つのレジスタの中の少なくとも１つ
    のレジスタのどの区分フィールドに対して演算を加える
    かを指示するマスクレジスタをさらに具備した請求項１
    記載のマイクロプロセッサ。
  3. 【請求項３】グラフィックス演算及びノングラフィック
    ス演算の両方演算を実行するマイクロプロセッサにおい
    て：第１のソースレジスタと；第２のソースレジスタ
    と；宛先レジスタと；前記３つのレジスタの中の２つレ
    ジスタに接続された第１及び第２の入力を有し、乗算／
    減算演算コードに応答してその２つのレジスタの各レジ
    スタの中の複数の値に対して区分乗算を実行するよう構
    成された乗算器論理回路と；前記３つのレジスタの中の
    第３のレジスタに接続された第１の入力及び乗算器論理
    回路の出力に接続された第２の入力を有し、乗算／減算
    演算コードに応答して第３のレジスタ中の複数の値と乗
    算器から出力される複数の値との区分減算を実行するよ
    う構成された加算器と；を具備したマイクロプロセッ
    サ。
  4. 【請求項４】前記３つのレジスタの中の少なくとも１つ
    のレジスタのどの区分フィールドに対して演算を加える
    かを指示するマスクレジスタをさらに具備した請求項３
    記載のマイクロプロセッサ。
  5. 【請求項５】グラフィックス演算及びノングラフィック
    ス演算の両方の演算を実行するマイクロプロセッサによ
    ってアクセス可能なコンピュータ読み取り可能なメモリ
    において：マイクロプロセッサに第１のレジスタにパッ
    クされた複数の第１のレジスタ値と第２のレジスタにパ
    ックされた複数の第２のレジスタ値との区分乗算を実行
    させて複数の乗算結果を生じさせると共に、その乗算結
    果と第３のレジスタにパックされた複数の第３のレジス
    タ値との区分加算を実行させる演算コード命令を具備し
    たメモリ。
  6. 【請求項６】前記３つレジスタの中の少なくとも１つの
    レジスタのどの区分フィールドに対して演算を加えるか
    を指示するマスクをセットするための演算コード命令を
    さらに具備した請求項５記載のメモリ。
  7. 【請求項７】グラフィックス演算及びノングラフィック
    ス演算の両方の演算を実行するマイクロプロセッサによ
    ってアクセス可能なコンピュータ読み取り可能なメモリ
    において：マイクロプロセッサに第１のレジスタにパッ
    クされた複数の第１のレジスタ値と第２のレジスタにパ
    ックされた複数の第２のレジスタ値との区分乗算を実行
    させて複数の乗算結果を生じさせると共に、その乗算結
    果と第３のレジスタにパックされた複数の第３のレジス
    タ値との区分減算を実行させるよう構成された演算コー
    ド命令を具備したメモリ。
  8. 【請求項８】前記３つレジスタの中の少なくとも１つの
    レジスタのどの区分フィールドに対して演算を加えるか
    を指示するマスクをセットするための演算コード命令を
    さらに具備した請求項７記載のメモリ。
  9. 【請求項９】グラフィックス演算及びノングラフィック
    ス演算の両方の演算を実行するマイクロプロセッサにお
    いて：ソースレジスタと；ソースレジスタに接続された
    入力を有し、ソースレジスタ中の複数の各値の平方根分
    の１の値を並列に計算するよう構成された除算・平方根
    論理回路と；を具備したマイクロプロセッサ。
  10. 【請求項１０】前記除算・平方根論理回路がルックアッ
    プテーブルを具備する請求項９記載のマイクロプロセッ
    サ。
  11. 【請求項１１】前記除算・平方根論理回路が反復論理回
    路を具備する請求項９記載のマイクロプロセッサ。
  12. 【請求項１２】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：入力ソースレジスタにおける複数の各区分
    フィールドの値の平方根分の１の値の計算を並列に実行
    させるようマイクロプロセッサに命じる演算コードを具
    備したメモリ。
  13. 【請求項１３】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するためのマイクロプロセ
    ッサにおいて：複数の区分フィールドを有するソースレ
    ジスタと；宛先レジスタと；マスクレジスタと；ソース
    レジスタと宛先レジスタとの間に接続されていて、抽出
    命令に応答してソースレジスタから宛先レジスタへ、マ
    スクレジスタによって決定される区分フィールドの中の
    選択された区分フィールドを送って記憶させるよう構成
    された論理回路を具備したマイクロプロセッサ。
  14. 【請求項１４】前記論理回路が、選択された区分フィー
    ルドを宛先レジスタの最下位フィールドに記憶させるよ
    うに構成されている請求項１３記載のマイクロプロセッ
    サ。
  15. 【請求項１５】前記論理回路が、選択された区分フィー
    ルドを宛先レジスタの対応するフィールドに記憶させ
    て、ソースレジスタと宛先レジスタの内容のマージを実
    行させるよう構成されている請求項１３記載のマイクロ
    プロセッサ。
  16. 【請求項１６】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：指定された値をマスクレジスタに入れさせ
    るようにマイクロプロセッサに命じる第１の命令と；ソ
    ースレジスタから宛先レジスタへ、マスクレジスタによ
    って決定される区分フィールドの中の選択された区分フ
    ィールドを送って記憶させるようにマイクロプロセッサ
    に命じる第２の命令と；を具備したメモリ。
  17. 【請求項１７】前記選択された区分フィールドが宛先レ
    ジスタの最下位フィールドに記憶される請求項１６記載
    のメモリ。
  18. 【請求項１８】前記選択された区分フィールドが宛先レ
    ジスタの対応するフィールドに記憶されて、ソースレジ
    スタと宛先レジスタの内容のマージを実行させる請求項
    １６記載のメモリ。
  19. 【請求項１９】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    おいて：複数の区分フィールドを有するソースレジスタ
    と；宛先レジスタと；ソースレジスタに接続されてい
    て、指定された種類の先行ディジットまたはディジット
    列の場所を検出すると共に、先行ディジットに対するポ
    インタを宛先レジスタに記憶する検出論理回路と；を具
    備したマイクロプロセッサ。
  20. 【請求項２０】前記指定された種類の先行ディジットが
    １である請求項１９記載のマイクロプロセッサ。
  21. 【請求項２１】前記指定された宛先ディジットがゼロで
    ある請求項１９記載のマイクロプロセッサ。
  22. 【請求項２２】前記検出論理回路が優先順位デコーダを
    具備する請求項１９記載のマイクロプロセッサ。
  23. 【請求項２３】前記検出論理回路がシフトレジスタを具
    備する請求項１９記載のマイクロプロセッサ。
  24. 【請求項２４】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：ソースレジスタ中の指定された種類の先行
    ディジットまたはディジット列の場所を検出させると共
    に、宛先ディジットに対するポインタを宛先レジスタに
    記憶させるようマイクロプロセッサに命じる命令を具備
    したメモリ。
  25. 【請求項２５】前記ポインタが最下位ビットからのオフ
    セットである請求項２４記載のメモリ。
  26. 【請求項２６】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    おいて：整数レジスタファイルと；浮動小数点・グラフ
    ィックスレジスタファイルと；浮動小数点・グラフィッ
    クスレジスタファイルのレジスタの内容を整数レジスタ
    ファイルのレジスタに移動させる交換論理回路と；を具
    備したマイクロプロセッサ。
  27. 【請求項２７】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：浮動小数点・グラフィックスレジスタファ
    イルのレジスタの内容を整数レジスタファイルのレジス
    タにへ移動させるようマイクロプロセッサに命じる命令
    を具備したメモリ。
  28. 【請求項２８】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    おいて：複数の区分フィールドを有するソースレジスタ
    と；ソースレジスタに接続されていて、各区分フィール
    ドのビットを隣接する区分フィールド中にシフトさせず
    にシフトさせるシフト論理回路と；シフトオペレーショ
    ンで使用される少なくとも１ビットを記憶する制御レジ
    スタと；を具備したマイクロプロセッサ。
  29. 【請求項２９】前記シフト論理回路が、少なくとも１つ
    の区分フィールドからのビットを制御レジスタにシフト
    させるよう構成されている請求項２８記載のマイクロプ
    ロセッサ。
  30. 【請求項３０】前記制御レジスタが、区分フィールドの
    中のどの区分フィールドをシフトさせるかを決定するた
    めのマスクレジスタを具備する請求項２８記載のマイク
    ロプロセッサ。
  31. 【請求項３１】前記シフト論理回路が、左シフト命令に
    応答して、ビットをゼロを最下位ビット位置に加えて左
    シフトさせるよう構成されている請求項２８記載のマイ
    クロプロセッサ。
  32. 【請求項３２】前記シフト論理回路が、右シフト命令に
    応答して、ビットを符号ビットを各区分フィールドの最
    上位ビット位置にコピーして右シフトさせるよう構成さ
    れている請求項２８記載のマイクロプロセッサ。
  33. 【請求項３３】前記シフト論理回路が、右シフト命令に
    応答して、ビットをゼロを各区分フィールドの最上位ビ
    ット位置に加えて右シフトさせるよう構成されている請
    求項２８記載のマイクロプロセッサ。
  34. 【請求項３４】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：複数の各区分フィールドのビットを隣接し
    た区分フィールド中にシフトさせずにシフトさせ、シフ
    トに使用される少なくとも１ビットを制御レジスタに記
    憶するようにマイクロプロセッサに命じる命令を具備し
    たメモリ。
  35. 【請求項３５】前記命令が、区分フィールドの中の少な
    くとも１つの区分フィールドから制御レジスタへビット
    をシフトさせるよう構成されている請求項３４記載のメ
    モリ。
  36. 【請求項３６】前記区分フィールドの中のどの区分フィ
    ールドをシフトさせるかを決定するためのマスクレジス
    タにマスクを書き込むための命令をさらに具備した請求
    項３４記載のメモリ。
  37. 【請求項３７】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    おいて：ソース記憶場所と；宛先レジスタと；マスクレ
    ジスタと；レジスタファイルとマスクレジスタに接続さ
    れていて、マスクレジスタによって決定される区分フィ
    ールドの中の選択された一群の区分フィールドをソース
    レジスタから宛先レジスタへ移動させる移動論理回路
    と；を具備したマイクロプロセッサ。
  38. 【請求項３８】前記選択された一群の区分フィールドに
    対して指定された演算を実行するよう構成された実行論
    理回路をさらに具備した請求項３７記載のマイクロプロ
    セッサ。
  39. 【請求項３９】前記ソース記憶場所がソースレジスタで
    ある請求項３７記載のマイクロプロセッサ。
  40. 【請求項４０】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：指定された値をマスクレジスタに入れさせ
    るようにマイクロプロセッサに命じる第１の命令と；ソ
    ースレジスタから宛先レジスタへ、マスクレジスタに従
    って決定される区分フィールドの中の選択された一群の
    区分フィールドを移動させるようにマイクロプロセッサ
    に命じる第２の命令と；を具備したメモリ。
  41. 【請求項４１】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    おいて：アドレスレジスタ；アドレスレジスタに接続さ
    れた加算器と；グラフィックスデータ宛先レジスタと；
    アドレスレジスタ及び加算器に接続されていて、アドレ
    スレジスタ中のアドレスによって指示されるメモリ内の
    アドレスのグラフィックスデータを宛先レジスタの中に
    ロードすると共に、加算器を用いてアドレスレジスタを
    修正するよう構成されている制御論理回路と；を具備し
    たマイクロプロセッサ。
  42. 【請求項４２】前記制御論理回路が、データサイズに従
    ってアドレスレジスタをインクリメント、またはデクリ
    メントさせるよう構成されている請求項４１記載のマイ
    クロプロセッサ。
  43. 【請求項４３】グラフィックス演算及びノングラフィッ
    クス演算の両方の演算を実行するマイクロプロセッサに
    よってアクセス可能なコンピュータ読み取り可能なメモ
    リにおいて：アドレスレジスタ中のアドレスによって指
    示されるメモリ内のアドレスのグラフィックスデータを
    宛先レジスタの中にロードさせると共に、データサイズ
    を用いてアドレスレジスタを修正させるようにマイクロ
    プロセッサに命ずる命令を具備したマイクロプロセッ
    サ。
  44. 【請求項４４】前記データサイズをデータサイズレジス
    タに入れさせるようにマイクロプロセッサに命ずる第２
    の命令をさらに具備した請求項４３記載のメモリ。
  45. 【請求項４５】前記乗算及び加算の結果を丸め、中間結
    果は丸めない丸め論理回路をさらに具備した請求項１記
    載のマイクロプロセッサ。
  46. 【請求項４６】前記乗算及び減算の結果を丸め、中間結
    果は丸めない丸め論理回路をさらに具備した請求項３記
    載のマイクロプロセッサ。
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