JP2008137016A - Method for producing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造技術に関し、特に、樹脂封止された半導体装置を個片化する工程に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique that is effective when applied to a process of separating a resin-sealed semiconductor device.
特開2001−7243号公報(特許文献1)には、複数の半導体チップが固着されたガラスエポキシ基板および前記複数の半導体チップを封止する樹脂に対し、真空中でエキシマレーザー光線を照射することによって個々のBGA半導体装置を得る技術が開示されている。 JP-A-2001-7243 (Patent Document 1) discloses that a glass epoxy substrate to which a plurality of semiconductor chips are fixed and a resin for sealing the plurality of semiconductor chips are irradiated with an excimer laser beam in a vacuum. Techniques for obtaining individual BGA semiconductor devices are disclosed.
特開2000−277550号公報(特許文献2)には、基板の実装面上に配列された複数個の半導体チップをトランスファーモールド樹脂で一括して樹脂封止した後、トランスファーモールド樹脂の表面に粘着テープを貼付し、基板の実装面とは反対側の面からレーザービームを照射することによって半導体装置を個片化する技術が開示されている。 In Japanese Patent Laid-Open No. 2000-277550 (Patent Document 2), a plurality of semiconductor chips arranged on a mounting surface of a substrate are collectively sealed with a transfer mold resin and then adhered to the surface of the transfer mold resin. A technique is disclosed in which a semiconductor device is separated into pieces by attaching a tape and irradiating a laser beam from a surface opposite to the mounting surface of the substrate.
特開2003−249616号公報(特許文献3)には、リードフレームに複数の電子部品チップを搭載し、これら複数の電子部品チップを集合体として一括封止して樹脂封止体に加工した後に行う電子部品のリード切断方法において、各リードの切断予定部位を覆う樹脂の除去とその樹脂の除去により露出するリードの切断とを、同一波長の一度のレーザー照射で行う技術が開示されている。
近年、半導体パッケージの小型化および薄型化が進み、1枚の配線基板(もしくはリードフレーム)上に複数の半導体チップ(以降、単にチップと記す)を搭載した後に一括に樹脂封止し、その後封止樹脂および配線基板(もしくはリードフレーム)を切断し個片化することで製造される半導体パッケージの需要が増えてきている。 In recent years, semiconductor packages have become smaller and thinner, and after mounting a plurality of semiconductor chips (hereinafter simply referred to as chips) on a single wiring board (or lead frame), they are collectively sealed with resin, and then sealed. There has been an increasing demand for semiconductor packages manufactured by cutting and separating a stop resin and a wiring board (or lead frame).
封止樹脂および配線基板(もしくはリードフレーム)を切断し個片化する工程においては、切断する封止樹脂および配線基板(もしくはリードフレーム)の材料に応じて種々の方法が選択される。たとえば、金属リードフレームやガラスエポキシ製の配線基板を用いて樹脂封止した場合には、ダイサを用いたブレードダイシングによる個片化が行われる。また、セラミック製の配線基板を用いて樹脂封止した場合には、クランパ等の機械的手段を用いたブレイキング、あるいはダイサを用いたブレードダイシングによる個片化が行われる。 In the step of cutting and sealing the sealing resin and the wiring substrate (or lead frame), various methods are selected depending on the material of the sealing resin and the wiring substrate (or lead frame) to be cut. For example, when resin sealing is performed using a metal lead frame or a wiring board made of glass epoxy, individualization is performed by blade dicing using a dicer. In addition, when resin sealing is performed using a ceramic wiring board, individualization is performed by breaking using mechanical means such as a clamper or blade dicing using a dicer.
しかしながら、ブレードダイシングの場合には、個片化する配線基板(もしくはリードフレーム)の材質および半導体パッケージのサイズに応じてダイサのブレードを交換し、さらにブレードの回転速度、送り込み速度および切り込み寸法等の加工条件を設定する必要がある。特に、ブレードの送り込み速度は遅くなることから、高速加工処理を阻害する要因となっている。また、ブレードダイシングにより個片化を行う場合には、大量の純水が必要となることから、半導体パッケージの製造コストが高くなる要因となっている。 However, in the case of blade dicing, the blades of the dicer are replaced in accordance with the material of the wiring board (or lead frame) to be separated and the size of the semiconductor package, and the blade rotation speed, feed speed, cut size, etc. It is necessary to set processing conditions. In particular, the blade feeding speed is slow, which is a factor that hinders high-speed machining. Further, when individualization is performed by blade dicing, a large amount of pure water is required, which increases the manufacturing cost of the semiconductor package.
また、ブレードダイシングおよびブレイキングといった固形物を接触させての機械的な個片化処理では、加工寸法に限界があり、半導体パッケージの小型化の要求に対して応えられない課題が存在する。 In addition, in mechanical singulation processing such as blade dicing and breaking that are brought into contact with each other, there is a limit in processing dimensions, and there is a problem that cannot meet the demand for miniaturization of semiconductor packages.
本発明の目的は、半導体パッケージを高速で個片化できる技術を提供することにある。 An object of the present invention is to provide a technique capable of separating a semiconductor package at a high speed.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
1.本発明による半導体装置の製造方法は、
(a)複数の半導体チップを用意する工程、
(b)分割線によって複数のチップ搭載領域に区画された実装基体を用意する工程、
(c)前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
(d)前記実装基体の前記複数のチップ搭載領域および前記複数の半導体チップを樹脂で封止する工程、
(e)前記分割線に沿って第1のレーザーを複数回走査および照射することにより、前記実装基体および前記分割線上の前記樹脂を切断し、複数の半導体装置に個片化する工程、
を含む。
1. A method for manufacturing a semiconductor device according to the present invention includes:
(A) preparing a plurality of semiconductor chips;
(B) preparing a mounting substrate partitioned into a plurality of chip mounting areas by dividing lines;
(C) mounting the semiconductor chip on each of the plurality of chip mounting regions;
(D) sealing the plurality of chip mounting regions of the mounting substrate and the plurality of semiconductor chips with a resin;
(E) a step of cutting and irradiating the first laser a plurality of times along the dividing line to cut the resin on the mounting substrate and the dividing line and to separate the semiconductor into a plurality of semiconductor devices;
including.
2.また、本発明による半導体装置の製造方法は、
(a)複数の半導体チップを用意する工程、
(b)分割線によって複数のチップ搭載領域に区画された金属を主成分とするリードフレームを用意する工程、
(c)前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
(d)前記複数の半導体チップの各々を樹脂で封止する工程、
(e)前記分割線に沿って第1のレーザーを走査および照射することにより、前記リードフレームを切断し、長さの異なる複数のリードを有する複数の半導体装置に個片化する工程、
(f)前記(e)工程後、個片化された前記半導体装置の各々に対して良品判定を行う工程、
(g)前記(f)工程において良品と判定された前記半導体装置の前記複数のリードを長さをそろえるように切断および成型する工程、
を含む。
2. A method for manufacturing a semiconductor device according to the present invention includes:
(A) preparing a plurality of semiconductor chips;
(B) preparing a lead frame mainly composed of metal partitioned into a plurality of chip mounting areas by dividing lines;
(C) mounting the semiconductor chip on each of the plurality of chip mounting regions;
(D) a step of sealing each of the plurality of semiconductor chips with a resin;
(E) scanning and irradiating a first laser along the dividing line to cut the lead frame and singulate into a plurality of semiconductor devices having a plurality of leads having different lengths;
(F) After the step (e), a step of performing non-defective product determination for each of the separated semiconductor devices;
(G) a step of cutting and molding the plurality of leads of the semiconductor device determined to be non-defective in the step (f) so as to have the same length;
including.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
レーザーの走査および照射によって実装基体および封止樹脂を切断するので、半導体パッケージを高速で個片化することができる。 Since the mounting substrate and the sealing resin are cut by laser scanning and irradiation, the semiconductor package can be singulated at high speed.
ウエハとは、集積回路の製造に用いる単結晶シリコン基板(一般にほぼ平面円形状)、SOI(Silicon On Insulator)基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、TFT(Thin Film Transistor)およびSTN(Super-Twisted-Nematic)液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。 A wafer is a single crystal silicon substrate (generally a substantially circular shape) used for manufacturing integrated circuits, an SOI (Silicon On Insulator) substrate, an epitaxial substrate, a sapphire substrate, a glass substrate, other insulating, anti-insulating or semiconductor substrates, etc. These composite substrates are referred to. The term “semiconductor integrated circuit device” as used herein refers not only to a semiconductor integrated circuit device such as a silicon wafer or a sapphire substrate, but also to a TFT (Thin Film Transistor) unless otherwise specified. ) And STN (Super-Twisted-Nematic) liquid crystal or the like made on other insulating substrates such as glass.
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。 The device surface is a main surface of a wafer on which a device pattern corresponding to a plurality of chip regions is formed by lithography.
リードフレームとは、デバイス(半導体装置)の組み立てに用いられる帯状または短冊状の金属板をいい、通常、複数個のパターンが連結される。パターンには、ダイパッドおよびリード等が形成され、それらにダイボンド、ワイヤボンドおよびモールド加工がなされ、その後分割されてデバイスとなる。また、リードフレーム1ピッチあたり、縦または縦横に複数個分のダイパッドおよびリード等をマトリックス状に配列したリードフレームをマトリックスフレームという。 A lead frame refers to a strip-shaped or strip-shaped metal plate used for assembling a device (semiconductor device), and usually a plurality of patterns are connected. In the pattern, die pads, leads, and the like are formed, die bonding, wire bonding, and molding are performed on them, and then divided into devices. A lead frame in which a plurality of die pads, leads, and the like are arranged in a matrix form vertically or horizontally and vertically per lead frame pitch is called a matrix frame.
インナーリードとは、リードフレーム上にあってチップの表面電極とボンディングワイヤもしくはバンプ電極等を介して電気的に接続されるリード部分をいう。 The inner lead is a lead portion on the lead frame that is electrically connected to the surface electrode of the chip via a bonding wire or a bump electrode.
アウターリードとは、リードフレーム上の導体配線で、半導体パッケージや基板の電極と接続されるリード部分をいう。 The outer lead is a conductor wiring on the lead frame, which is a lead portion connected to an electrode of a semiconductor package or a substrate.
ダイパッドとは、リードフレーム中央のダイ(チップ)をボンディングするための平坦部をいう。 The die pad is a flat portion for bonding a die (chip) at the center of the lead frame.
多層配線基板とは、絶縁層、導体層(配線)および層間接続のためのマイクロビアを一層毎に形成し、これを繰り返しながら導体層を積み上げていくことで形成された基板をいい、多ピン化、小型化および狭ピッチ化したチップが実装される半導体パッケージ用インターポーザ等の用途で用いられる。 A multilayer wiring board refers to a board formed by forming insulating layers, conductor layers (wiring), and microvias for interlayer connection for each layer, and stacking the conductor layers while repeating this process. It is used for applications such as an interposer for a semiconductor package on which chips having a reduced size, size and pitch are mounted.
インターポーザまたはサブストレートとは、電気的配線が形成された半導体または絶縁体から形成され、外部出力用端子を有する基板をいい、チップがマウントされ、ボンディングなどで配線される。 An interposer or a substrate is a substrate having an external output terminal formed of a semiconductor or an insulator on which electrical wiring is formed. A chip is mounted and wired by bonding or the like.
YAG(Yttrium Aluminium Garnet)レーザーとは、レーザー活性物質としてイットリウム、アルミニウムおよびガーネットにネオジウムをドープした結晶を用いる固体レーザーをいう。 A YAG (Yttrium Aluminum Garnet) laser refers to a solid-state laser that uses yttrium, aluminum and garnet doped with neodymium as a laser active substance.
レーザーダイオードとは、半導体を光増幅触媒とした半導体レーザーのうち、ダイオード構造を有し電流注入によってレーザー発振を起こすものをいう。 The laser diode refers to a semiconductor laser that uses a semiconductor as an optical amplification catalyst and has a diode structure and causes laser oscillation by current injection.
基本波とは、高調波結晶を用いないで発振させた場合のレーザー光の総称をいい、YAGレーザーであれば1064nmの波長となる。 The fundamental wave is a generic name of laser light when oscillated without using a harmonic crystal, and a YAG laser has a wavelength of 1064 nm.
第二高調波とは、レーザー基本波の2倍の周波数(波長の2分の1)の総称をいい、YAGレーザーの場合には、1064nmの1/2で532nmとなる。 The second harmonic wave is a general term for a frequency twice the wavelength of the laser fundamental wave (half the wavelength). In the case of a YAG laser, it is 532 nm, which is 1/2 of 1064 nm.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Aからなる」、「Aよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. In addition, when referring to the constituent elements in the embodiments, etc., “consisting of A” and “consisting of A” do not exclude other elements unless specifically stated that only the elements are included. Needless to say.
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする2元、3元等の合金(たとえばSiGe)等を含むものとする。 In addition, when referring to materials, etc., unless specified otherwise, or in principle or not in principle, the specified material is the main material, and includes secondary elements, additives It does not exclude additional elements. For example, unless otherwise specified, the silicon member includes not only pure silicon but also an additive impurity, a binary or ternary alloy (for example, SiGe) having silicon as a main element.
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。 In addition, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。 In the drawings used in the present embodiment, even a plan view may be partially hatched to make the drawings easy to see.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(実施の形態1)
本実施の形態1は、たとえば配線基板に搭載された複数のチップを一括して封止するMAP(Mold Array Package)方式の半導体パッケージ(半導体装置)の製造方法に本発明を適用したものである。このような本実施の形態1について図1〜図26を用いて説明する。また、図1は、本実施の形態1の半導体パッケージの製造工程を説明するフローチャートである。
(Embodiment 1)
In the first embodiment, the present invention is applied to a manufacturing method of a MAP (Mold Array Package) type semiconductor package (semiconductor device) that collectively seals a plurality of chips mounted on a wiring board, for example. . Such a first embodiment will be described with reference to FIGS. FIG. 1 is a flowchart for explaining a manufacturing process of the semiconductor package of the first embodiment.
まず、図2〜図4に示すように、配線基板母体(以下、基板母体と記す)1を用意する。図2は基板母体(実装基体)1の部品搭載面の全体平面図、図3は図2の側面図、図4は基板母体1の裏面の全体平面図を、図5は図2のX1−X1線の拡大断面図をそれぞれ示している。
First, as shown in FIGS. 2 to 4, a wiring board matrix (hereinafter referred to as a board matrix) 1 is prepared. 2 is an overall plan view of the component mounting surface of the substrate matrix (mounting substrate) 1, FIG. 3 is a side view of FIG. 2, FIG. 4 is an overall plan view of the back surface of the
基板母体(基材)1は、後述の半導体装置の配線基板の母体であり、その外観は、たとえば平面長方形の薄板状とされている。基板母体1は、主面とその反対側の裏面とを有している。基板母体1の主面は、後述のようにチップが搭載される部品搭載面であり、基板母体1の裏面は、後述のようにバンプ電極が形成されるバンプ電極形成面である。この基板母体1には、同一の寸法および形状の複数の製品領域(チップ搭載領域)DRが図1の上下左右方向に隣接して配置されている。各製品領域DRは、1つの半導体装置を構成するのに必要な配線基板構成を有する単位領域である。このような基板母体1の外周の一方の長辺近傍には、基板母体1の主裏面を貫通する複数のガイドホール(穴部)GHが形成されている。このガイドホールGHに、モールド用の成型金型のガイドピンが挿入されることで、基板母体1を成型金型の下型との位置を合わせ、その下型上に載置することが可能になっている。また、基板母体1の裏面には、後の工程で基板母体1を個々の製品領域DR単位に切断する際の基準点となるターゲットポイントTPが付与されている。
A substrate matrix (base material) 1 is a matrix of a wiring board of a semiconductor device described later, and has an appearance that is, for example, a flat rectangular thin plate. The
この基板母体1は、多層配線構造を有している。図5では4層配線構成を例示している。図5において基板母体1の上面は上記部品搭載面を示し、基板母体1の下面は上記バンプ電極形成面を示している。基板母体1は、絶縁基材(コア材)2および配線層3を交互に積み重ねることで形成された積層体と、その積層体の上下面(部品搭載面およびバンプ電極形成面)に被着されたソルダレジスト4とを有している。絶縁基材2は、たとえば耐熱性の高いガラス・エポキシ樹脂からなる。絶縁基材2の材料は、これに限定されるものではなく種々変更可能であり、たとえばBTレジンまたはアラミド不織布材等を用いても良い。絶縁基材2の材料としてBTレジンを選択した場合には、熱伝導性が高いので、放熱性を向上させることができる。
The
各配線層3には各種の導体パターン3A〜3Eが形成されている。導体パターン3A〜3Eは、たとえば銅(Cu)箔をエッチングすることによりパターニングされている。部品搭載面の配線層3の導体パターン3Aはチップ搭載用のパターンであり、導体パターン3Bはボンディングワイヤが接続される電極パターンであり、導体パターン3Eは後述の封止用の樹脂の剥離を容易にするためのパターンである。部品搭載面の配線層3には、この他、信号配線や電源配線用の導体パターンが形成されている。部品搭載面の導体パターン3A、3B、3E等の一部は、ソルダレジスト4から露出されており、その露出表面には、たとえばニッケル(Ni)および金(Au)メッキ処理が施されている。バンプ電極形成面の配線層3の導体パターン3Dは、バンプ電極接合用の電極パターンである。バンプ電極形成面の配線層3にも、この他、信号配線や電源配線用の導体パターンが形成されている。バンプ電極形成面の導体パターン3D等の一部も、ソルダレジスト4に形成された開口部4Aから露出されており、その露出表面には、たとえばニッケルおよび金メッキ処理が施されている。上記積層体中の配線層3の導体パターン3Cは、信号および電源用の配線パターンである。各配線層3はスルーホールTH内の導体(銅箔等)を通じて電気的に接続されている。
ソルダレジスト4は、ソルダマスク(solder mask)またはストップオフ(stop-off)とも呼ばれ、はんだ付けの時に、はんだ付け不要な導体パターンに溶融はんだが接触することを防ぎ、はんだ付け部以外の導体パターンを溶融はんだから保護する保護膜としての機能を有する。その他、導体間のはんだブリッジの防止、汚染や湿気からの保護、損傷防止、耐環境性、マイグレーション防止、回路間の絶縁の維持および回路と他の部品(チップやプリント配線基板等)との短絡防止の機能等も有している。このソルダレジスト4は、たとえばポリイミド系樹脂からなり、基板母体1の主面および裏面の特定領域に形成されている。
The solder resist 4 is also called a solder mask or a stop-off, and prevents the solder from coming into contact with a conductor pattern that does not require soldering during soldering. It has a function as a protective film that protects from molten solder. In addition, prevention of solder bridge between conductors, protection from contamination and moisture, damage prevention, environmental resistance, migration prevention, maintenance of insulation between circuits and short circuit between circuit and other parts (chip, printed wiring board, etc.) It also has a prevention function. The solder resist 4 is made of, for example, a polyimide resin, and is formed in specific regions on the main surface and the back surface of the
次に、図6に示すように、基板母体1の部品搭載面の各製品領域DRに、たとえば銀入りペースト等の接着剤を使ってチップ6を搭載(工程P1)した後、たとえば超音波振動と熱圧着とを併用したワイヤボンダを用いて、チップ6のボンディングパッドと、基板母体1の部品搭載面の導体パターン3Bとを、金からなるボンディングワイヤ7により電気的に接続する(工程P2)。
Next, as shown in FIG. 6, after the
次に、図7および図8に示すように、基板母体1の主面の複数のチップ6およびボンディングワイヤ7等を封止樹脂によって一括して封止する(工程P3)。なお、図8は、図7中のA−A線に沿った断面を示したものであるが、チップ6およびボンディングワイヤ7については図示を省略している。これにより、基板母体1の主面側に複数のチップ6を内包する一括封止体9を成型することができる。
Next, as shown in FIGS. 7 and 8, the plurality of
次に、図9および図10に示すように、バンプ保持ツールに保持された複数の球状のはんだバンプをフラックス槽に浸漬して、はんだバンプの表面にフラックスを塗布した後、その複数のはんだバンプをフラックスの粘着力を利用して、基板母体1のバンプ電極形成面の導体パターン3dに同時に仮付けする。上記はんだバンプは、たとえば鉛(Pb)/錫(Sn)はんだからなる。はんだバンプの材料として、たとえば錫/銀(Ag)系はんだ等のような鉛フリーはんだを用いても良い。はんだバンプは、1個分の製品領域DR毎に一括接続しても良いが、はんだバンプ接続工程のスループットを向上させる観点からは、複数の製品領域DRのはんだバンプを一括して接続する方が好ましい。その後、はんだバンプを、たとえば220℃程度の温度で加熱リフローすることで導体パターン3Dに固着させて、バンプ電極12を形成する。その後、基板母体1の表面に残されたフラックス残渣等を中性洗剤等を用いて除去することで、はんだバンプ接続工程が完了する。
Next, as shown in FIGS. 9 and 10, a plurality of spherical solder bumps held by a bump holding tool are immersed in a flux bath, and flux is applied to the surface of the solder bumps. Is temporarily attached to the conductor pattern 3d on the bump electrode forming surface of the
次に、レーザー(第2のレーザー)照射によって一括封止体9に製品名および使用等を表す記号を付与する(工程P4)。ここで、図11は、一括封止体9にその記号を付与する際に基板母体1が載置されるステージ(第1のステージ)STGの平面図であり、図12および図13は、それぞれ図11中のB−B線およびC−C線に沿った要部断面図である。本実施の形態1において、このステージSTGは、後の工程である基板母体1および一括封止体9を切断する工程においても使用される。
Next, a symbol representing the product name, use, etc. is given to the
ステージSTGは、基板母体1に設けられた複数の製品領域DRの数および平面サイズに対応した複数の吸着ブロックKBCが筐体KT1に配置された構造となっている。各々の吸着ブロックKBCの平面中央付近には、真空吸引によって基板母体1を真空吸着する吸着穴KTAが設けられている。隣接する2つの吸着ブロックKBC間は、真空吸引によって集塵を行う集塵溝(第2の集塵口)SJMによって隔てられ、また複数の吸着ブロックKBCの全体は、真空吸引によって集塵を行う集塵口(第1の集塵口)SJKで取り囲まれている。本実施の形態1において、吸着穴KTAに接続する真空系統(図示は省略)と、集塵溝SJMおよび集塵口SJKに接続する真空系統(図示は省略)とは、別系統となっている。なお、集塵溝SJMおよび集塵口SJKによる集塵については、後の工程である基板母体1および一括封止体9を切断する工程を説明する際に詳しく説明する。
The stage STG has a structure in which a plurality of suction blocks KBC corresponding to the number and the planar size of a plurality of product regions DR provided on the
図14および図15に示すように、一括封止体9に上記記号を付与する際には、下面(バンプ電極形成面)を吸着ブロックKBCと対向させて基板母体1をステージSTGに載置する。次いで、レーザー照射時における基板母体1のステージSTG上での位置ずれを防ぐために、矩形枠型の金属製のクランプKRPを基板母体1上に乗せる。平面では、クランプKRPの枠型内に複数の製品領域DR(図14中では破線で図示)の全体が見えるようになっている。次いで、平面における基板母体1と上記記号の付与を行うレーザー照射器(図示は省略)との相対的な位置および傾きを合わせるために、ステージSTGを動作および回転させる。この時のステージSTGの動作方向は図14が示された紙面における左右方向および上下方向であり、回転方向は図14が示された紙面と水平な方向である。次いで、レーザー照射により一括封止体9に記号(第2のマーク)KGを付与する。レーザー照射は、ステージSTGを予め設定された製品領域DRのサイズに合わせた等ピッチで平行移動させつつ、ステージの平行移動に合わせて行うものであり、記号KGは、製品領域DR毎に付与される。このような方法で一括封止体9に記号KGを付与することにより、基板母体1および一括封止体9を切断して個々の半導体パッケージへ分割した後に一括封止体9に記号KGを付与する場合に比べて、記号KGの付与に要する時間を大幅に短縮することができる。
As shown in FIGS. 14 and 15, when the above symbols are given to the
次に、基板母体1および一括封止体9を切断し、複数個のCSP(Chip Size Package)型の半導体パッケージへと分割する(工程P5)。本実施の形態1において、この分割作業は、図11および図12を用いて説明したステージSTGを用いたレーザー照射により行う。また、この分割作業の際にレーザーを発振するレーザー発振器(第1のレーザー発振器)は、前記一括封止体9に記号KGを付与する際のレーザーを発振するレーザー発振器(第3のレーザー発振器)とは異なるものである。
Next, the
ここで、そのレーザー照射による基板母体1および一括封止体9の切断工程を詳しく説明する。まず、上記一括封止体9への記号KGの付与を行った後、図16および図17に示すように、基板母体1を裏返し、一括封止体9を吸着ブロックKBCと対向させて基板母体1をステージSTGに載置する。この時、各々の製品領域DRがそれぞれ対応する吸着ブロックKBC上に配置され、隣り合う製品領域DR間の分割線(図16中の一点鎖線(B−B線を除く))が集塵溝SJM上に配置されるようにする。次いで、吸着穴KTAから真空吸引し、一括封止体9(基板母体1)を吸着ブロックKBCに吸着する。次いで、レーザー照射時における基板母体1のステージSTG上での位置ずれを防ぐために、上記クランプKRPと同様のクランプKRPを基板母体1上に乗せる。次いで、基板母体1とレーザー照射器との相対的な位置および傾きを合わせるために、ステージSTGを動作および回転させる。この時のステージSTGの動作方向は図16が示された紙面における左右方向(X方向)、および上下方向(Y方向)であり、回転方向は図16が示された紙面と水平な方向(θ方向)である。X方向、Y方向およびθ方向での位置合わせは、ステージSTG上に配置されたカメラCMRによって基板母体1の下面(バンプ電極形成面)の画像を取得し、その画像に写る複数のターゲットポイント(第1のマーク)TPの座標(第1の位置)を解析することによって必要なステージSTGの動作量および回転量を求め、求めた動作量および回転量に基づいて行うことができる。また、ステージSTGのZ方向の動作量は、基板母体1および一括封止体9の材質および厚さに基づいて、レーザー焦点が最適となるように設定するものである。
Here, the cutting process of the
次に、図18に示すように、基板母体1の下面(バンプ電極形成面)に対しレーザー照射器LSKから上記分割線(図16中の一点鎖線)に沿ってレーザー(第1のレーザー)LS1を照射し、基板母体1および一括封止体9を切断する。また、図19、図20および図21は、基板母体1および一括封止体9の切断時の断面を拡大して示したものであり、図19は基板母体1の切断中を示し、図20は一括封止体9の切断中を示し、図21は基板母体1および一括封止体9の切断が完了した時点(レーザーLS1は照射中)を示している。本実施の形態1において、レーザーLS1は、第二高調波のYAGレーザーである。レーザー照射器LSKは設置位置が固定されており、ステージSTGが水平移動することによってレーザーLS1が2つのターゲットポイントTPを結ぶ1本の分割線(図16参照)に沿って照射されるようになっている。本実施の形態1において、レーザーLS1は、切断する基板母体1および一括封止体9にレーザーLS1の熱による影響を及ぼさない条件で照射するものである。すなわち、その条件とは、レーザーLS1の照射強度、照射回数およびステージSTGの水平移動速度である。たとえば、レーザーLS1を1回照射するだけで基板母体1および一括封止体9を切断する場合には、レーザーLS1の照射強度を上げるか、もしくはステージSTGの水平移動速度を下げる方法が考えられるが、その場合には、基板母体1および一括封止体9に一度に加わる熱量が大きくなり、基板母体1中の導体パターン3A〜3Eが溶けて短絡してしまう不具合の発生が懸念される。そこで、本実施の形態1では、レーザーLS1が1本の分割線を複数回(たとえば10回)トレースすることで基板母体1および一括封止体9を切断できるレーザーLS1の照射強度およびステージSTGの水平移動速度とすることで、基板母体1および一括封止体9に一度に加わる熱量を抑制する手段を例示する。それにより、基板母体1中の導体パターン3A〜3Eが溶けて短絡してしまう不具合を防ぐことができる。また、基板母体1の切断時と一括封止体9の切断時とで、レーザーLS1の照射強度およびステージSTGの水平移動速度を適宜変更してもよい。
Next, as shown in FIG. 18, the laser (first laser) LS1 is applied to the lower surface (bump electrode forming surface) of the
レーザーLS1による基板母体1および一括封止体9の切断中には、ステージSTGに設けられた集塵溝SJMおよび集塵口SJKによる真空吸引により、切断作業中に発生した基板母体1および一括封止体9の塵が吸引される。それにより、切断後の基板母体1および一括封止体9にその塵が付着して半導体パッケージの歩留まりを低下させてしまうことを防ぐことができる。
During the cutting of the
また、図22に示すように、レーザー照射器LSKは、レーザーLS1と共にドライエアーDA1も照射する。ドライエアーDA1の基板母体1(一括封止体9)への照射位置は、レーザーLS1の基板母体1(一括封止体9)照射位置と一致するように調整されている。このようなドライエアーDA1の吹き付けにより、レーザーLS1が照射される基板母体1(一括封止体9)の過熱を抑制し、前述したような基板母体1中の導体パターン3A〜3Eが溶けて短絡してしまう不具合をさらに効果的に防ぐことができる。
Further, as shown in FIG. 22, the laser irradiator LSK irradiates dry air DA1 together with the laser LS1. The irradiation position of the dry air DA1 to the substrate matrix 1 (collective sealing body 9) is adjusted to coincide with the irradiation position of the substrate matrix 1 (collective sealing body 9) of the laser LS1. By blowing such dry air DA1, overheating of the substrate base 1 (collective sealing body 9) irradiated with the laser LS1 is suppressed, and the
ところで、基板母体1および一括封止体9の切断をダイサを用いたブレードダイシングにより行う方法がある。ブレードダイシングの場合には、切断する基板母体1および一括封止体9の材質と、基板母体1および一括封止体9の切断により個片化される半導体パッケージのサイズに応じてダイサのブレードを交換する必要が生じる。また、ブレードダイシングにより切断を行う場合には、冷却並びに切り屑除去用の大量の切削水(純水)が必要となる。そのため、半導体パッケージの製造コストが高くなる不具合を生じることになる。さらに、ブレードの回転速度、送り込み速度および切り込み寸法等の加工条件を設定する必要があり、特に、ブレードの送り込み速度は遅くなる。また、ブレードが切断屑によって目詰まりを起こしてしまう可能性があり、目詰まりを起こした場合には、ダイサのメンテナンス作業のために短時間で切断処理を行うことを阻害してしまうことになる。
By the way, there is a method of cutting the
一方、上記の本実施の形態1によれば、切断する基板母体1および一括封止体9の材質と、基板母体1および一括封止体9の切断により個片化される半導体パッケージのサイズが変わっても、レーザー照射器LSKから照射されるレーザーLS1の照射強度、照射回数およびステージSTGの水平移動速度を適宜設定するのみである。レーザー照射器LSKにおいては、定期的(たとえば約1〜2年)にレーザー照射器内のレーザーダイオードの交換の必要はあるものの、切断する基板母体1および一括封止体9の材質と、基板母体1および一括封止体9の切断により個片化される半導体パッケージのサイズによってレーザー照射器LSK自体を交換する必要はない。また、基板母体1および一括封止体9の切断により発生した塵は、前述の集塵溝SJMおよび集塵口SJKによる真空吸引により除去することができるので、ダイサを用いた場合に必要だった純水は不要となる。それにより、本実施の形態1の半導体パッケージの製造コストを大幅に安価にすることができる。また、レーザーLS1の照射によって発生した塵は集塵溝SJMおよび集塵口SJKによる真空吸引により除去することができるので、ダイサを用いた場合の目詰まりといった不具合を防ぐことができる。それにより、メンテナンス作業を省略できるので、基板母体1および一括封止体9の切断処理に要する時間を短縮化することが可能となる。また、レーザーLS1の照射強度、照射回数およびステージSTGの水平移動速度を適宜最適な設定とすることにより、前述したような切断する基板母体1および一括封止体9にレーザーLS1の熱による影響を及ぼさない条件となるだけでなく、その熱影響を抑制しつつ高速で切断を行うことが可能となる。
On the other hand, according to the above-described first embodiment, the material of the
次に、図23に示すように、個片化された半導体パッケージHPKGを吸着コレットKKRによりピックアップしトレイ詰めを行う(工程P6)。ここで、図24は、吸着コレットKKRの要部断面図である。図24に示すように、吸着コレットKKRは、樹脂コレットJKRとノズルNZRとからなり、ノズルNZRの先端部NSBを樹脂コレットJKRの挿入口SNKに挿入することで組み立てられ、半導体パッケージHPKGとは樹脂コレットJKRで接し、真空吸着で半導体パッケージHPKGをピックアップする構造となっている。また、吸着コレットKKRは、ノズルNZR内の真空路SKR1および樹脂コレットJKR内の真空路SKR2を通じて真空が供給され、半導体パッケージHPKGを真空吸着できる構造となっている。 Next, as shown in FIG. 23, the separated semiconductor package HPKG is picked up by the suction collet KKR and packed in a tray (step P6). Here, FIG. 24 is a fragmentary cross-sectional view of the suction collet KKR. As shown in FIG. 24, the suction collet KKR includes a resin collet JKR and a nozzle NZR, and is assembled by inserting the tip end NSB of the nozzle NZR into the insertion port SNK of the resin collet JKR. The semiconductor package HPKG is a resin The semiconductor package HPKG is picked up by contact with the collet JKR and vacuum suction. Further, the suction collet KKR is structured such that vacuum is supplied through the vacuum path SKR1 in the nozzle NZR and the vacuum path SKR2 in the resin collet JKR, and the semiconductor package HPKG can be vacuum-sucked.
本実施の形態1において、前述のステージSTG、カメラCMR、レーザー照射器LSKおよび吸着コレットKKRは、1台の装置(ユニット)としてまとめて形成されている。それにより、前述の記号KGを付与する工程P4から半導体パッケージHPKGをピックアップしトレイ詰めを行う工程P6までを1台の装置で一貫工程として行うことができる。それにより、基板母体1等の搬送に要する時間や、各処理が実施されるまでの待機時間を大幅に短縮できるので、本実施の形態1の半導体パッケージの製造のTAT(Turn Around Time)を大幅に短縮することができる。
In the first embodiment, the above-described stage STG, camera CMR, laser irradiator LSK, and suction collet KKR are collectively formed as a single device (unit). Thereby, the process from the process P4 for assigning the symbol KG to the process P6 for picking up the semiconductor package HPKG and packing the tray can be performed as a consistent process with one apparatus. As a result, the time required for transporting the
次いで、トレイ詰めされた複数個の半導体パッケージHPKGに対しては、外観検査等の検査によって選別処理(工程P7)が行われる。その後、良品と判定された半導体パッケージHPKGが出荷される(工程P8)。 Next, a sorting process (process P7) is performed on the plurality of semiconductor packages HPKG packed in the tray by an inspection such as an appearance inspection. Thereafter, the semiconductor package HPKG determined to be non-defective is shipped (process P8).
ここで、図25は半導体パッケージHPKGの一例の斜視図、図26は図25の半導体パッケージHPKGの一部を破断して示した側面図である。配線基板1Aは、上記基板母体1を切断することで得られた部材である。配線基板1Aの部品搭載面の導体パターン3A上には上記銀入りペースト等の接着剤17によりチップ6が主面を上に向けた状態で搭載されている。チップ6の主面上の上記ボンディングパッドBPは、上記ボンディングワイヤ7を通じて配線基板1Aの部品搭載面の導体パターン3Bと電気的に接続されている。配線基板1Aの部品搭載面には封止体9Aが成型されており、この封止体9Aにより上記チップ6やボンディングワイヤ7が封止されている。この封止体9Aは、上記一括封止体9を切断することで得られた部材である。一方、配線基板1Aのバンプ電極形成面の導体パターン3Dにはバンプ電極12が接続されている。上記部品搭載面の導体パターン3A等は、配線基板1Aの導体パターン3CおよびスルーホールTHを通じてバンプ電極形成面の導体パターン3Dおよびバンプ電極12と電気的に接続されている。
Here, FIG. 25 is a perspective view of an example of the semiconductor package HPKG, and FIG. 26 is a side view showing a part of the semiconductor package HPKG in FIG. The
(実施の形態2)
本実施の形態2は、たとえばQFN型(Quad Flat Non-lead)型の半導体パッケージ(半導体装置)の製造方法に本発明を適用したものである。このような本実施の形態2について図27〜図38を用いて説明する。
(Embodiment 2)
In the second embodiment, the present invention is applied to a method of manufacturing a QFN (Quad Flat Non-lead) type semiconductor package (semiconductor device), for example. Such a second embodiment will be described with reference to FIGS.
図27は本実施の形態2の半導体パッケージの製造に用いられる銅または銅合金からなるリードフレーム(実装基体)21の構造の一例を示す平面図であり、図28は図27中のD−D線に沿った位置での断面図である。本実施の形態2の半導体パッケージは、図27および図28に示すような多数個取りのリードフレーム21を用い、かつリードフレーム21における複数のデバイス領域(装置領域(チップ搭載領域))21Kをモールド金型の1つのキャビティで覆ってモールドする一括モールドを行い、その後、個片化されて組み立てられるものである。各デバイス領域21Kには、複数のリード21A、チップが搭載されるタブ21E、吊りリード21Gおよび内枠部21Jが形成されており、複数のデバイス領域21Kは外枠部21Hによって囲まれている。
FIG. 27 is a plan view showing an example of the structure of a lead frame (mounting base) 21 made of copper or a copper alloy used for manufacturing the semiconductor package of the second embodiment, and FIG. 28 is a DD in FIG. It is sectional drawing in the position along a line. The semiconductor package of the second embodiment uses a
上記のような本実施の形態2のリードフレーム21を用い、まず図29および図30に示すように、リードフレーム21の複数のデバイス領域21K(図27参照)のそれぞれのタブ21E上に、複数のパッドを有する複数のチップ6を固定するダイボンディングを行う。ここでは、銀ペーストなどのダイボンド材を介してチップ6をタブ21Eに固定することを例示できる。
Using the
次に、複数のチップ6のそれぞれのパッドと、これに対応するリードフレーム21における複数の電極部分であるリード21Aとのそれぞれを、複数のボンディングワイヤ7を介して電気的に接続するワイヤボンディングを行う。その際、タブ21Eの上げ加工を行っていないタブ露出構造であるため、ワイヤボンダのボンディングステージのヒータによる加熱がタブ21Eを介して効率的、かつ、より均一にチップ6に伝わり、その結果、ワイヤボンディングの信頼性を向上できる。
Next, wire bonding for electrically connecting the pads of the plurality of
次に、図31および図32に示すように、複数のチップ6、複数のボンディングワイヤ7およびリードフレーム21のリード21Aやタブ21Eの一部を封止樹脂によって封止するモールドを行う。ここでは、リードフレーム21の相対的に左半分および右半分に対してそれぞれモールド金型の1つのキャビティが対応し、それぞれのキャビティで複数のチップ6、複数のボンディングワイヤ7およびリードフレーム21のリード21Aやタブ21Eの一部を覆い、このキャビティに封止樹脂を充填させる一括モールドを行う。これによって、複数のチップ6や複数のボンディングワイヤ7を一括で樹脂封止した一括封止体9が形成される。
Next, as shown in FIGS. 31 and 32, a molding is performed in which a plurality of
次に、一括封止体9から露出しているリードフレーム21の表面の油脂、酸化膜および錆等を除去するための清浄化と活性化処理とを施す前処理作業、および封止樹脂のバリ除去処理を行った後にめっき処理を施し、たとえばリードフレーム21の表面に錫−ビスマスやピュア錫のようなはんだ等の皮膜を形成する(工程P3A(図1参照))。
Next, a pretreatment operation for performing cleaning and activation treatment for removing oil, fat, oxide film, rust and the like on the surface of the
次に、図33に示すように、前記実施の形態1において図11〜図15を用いて説明した工程と同様の工程、すなわちレーザー照射によって一括封止体9に製品名および使用等を表す記号KGをデバイス領域21K毎に付与する。前記実施の形態1と同様に、レーザー照射は、ステージSTGを予め設定されたデバイス領域21K(前記実施の形態1では製品領域DRに相当)のサイズに合わせた等ピッチで平行移動させつつ、ステージの平行移動に合わせて行うものであり、記号KGは、デバイス領域21K毎に付与されていく。このような方法で一括封止体9に記号KGを付与することにより、リードフレーム21および一括封止体9を切断して個々の半導体パッケージへ分割した後に一括封止体9に記号KGを付与する場合に比べて、記号KGの付与に要する時間を大幅に短縮することができる。
Next, as shown in FIG. 33, symbols representing the product name, use, and the like on the
次に、リードフレーム21および一括封止体9を切断し、複数個のQFN型の半導体パッケージへと分割する。本実施の形態2において、この分割作業は、前記実施の形態1において説明した工程P5と同様のステージSTGを用いたレーザー照射(図16〜図22も参照)により行う。
Next, the
ここで、そのレーザー照射によるリードフレーム21および一括封止体9の切断工程を図34〜図36を用いて詳しく説明する。まず、上記一括封止体9への記号KGの付与を行った後、リードフレーム21を裏返し、一括封止体9をステージSTGの吸着ブロックKBC(図11および図12参照)と対向させてリードフレーム21をステージSTGに載置する。この時、各々のデバイス領域21K(図34中では一点鎖線で囲まれた平面矩形の領域に相当)がそれぞれ対応する吸着ブロックKBC上に配置され、隣り合うデバイス領域21K間の分割線(図34中の一点鎖線(D−D線を除く))が集塵溝SJM(図11および図12参照)上に配置されるようにする。次いで、吸着穴KTA(図11および図12参照)から真空吸引し、一括封止体9(リードフレーム21)を吸着ブロックKBCに吸着する。次いで、レーザー照射時におけるリードフレーム21のステージSTG上での位置ずれを防ぐために、クランプKRP(図14および図15参照)をリードフレーム21上に乗せる。次いで、リードフレーム21とレーザー照射器LSKとの相対的な位置および傾きを合わせるために、ステージSTGを動作および回転させる。前記実施の形態1でも図16および図17を用いて説明したX方向、Y方向およびθ方向での位置合わせは、ステージSTG上に配置されたカメラCMR(図17参照)によってリードフレーム21の下面(一括封止体9が形成された面とは反対側)の画像を取得し、その画像に写る複数のターゲットポイントTPの座標を解析することによって必要なステージSTGの動作量および回転量を求め、求めた動作量および回転量に基づいて行うことができる。また、ステージSTGのZ方向(図17参照)の動作量は、リードフレーム21および一括封止体9の材質および厚さに基づいて、レーザー焦点が最適となるように設定するものである。
Here, the cutting process of the
次に、リードフレーム21の下面に対しレーザー照射器LSKから上記分割線(図34中の一点鎖線)に沿ってレーザーLS1を照射し、リードフレーム21および一括封止体9を切断することによって、個々の半導体パッケージHPKG2へ分割する。本実施の形態2においては、1枚のリードフレーム21上に形成された2つの一括封止体9とその下方のリードフレーム21とに対してまず切断処理が施され、他方はバッファとなる。すなわち、図34および図35に示す領域RA、RBの一方に対しての切断処理が完了した後に他方の切断処理を行うものである。本実施の形態2においてもレーザーLS1はYAGレーザーであるが、リードフレーム21を切断する際には基本波のYAGレーザーを用い、一括封止体9を切断する際には第二高調波のYAGレーザーを用いる。また、本実施の形態2において、レーザー照射器LSKは、異なる波長のYAGレーザーの発振を行うことのできるレーザー発振器を備えているか、もしくは基本波のYAGレーザーを発振する第1のレーザー発振器および第二高調波のYAGレーザーを発振する第2のレーザー発振器の2つのレーザー発振器を備えたものである。前記実施の形態1と同様に、レーザー照射器LSKは設置位置が固定されており、ステージSTGが水平移動することによってレーザーLS1が2つのターゲットポイントTPを結ぶ1本の分割線(図34参照)に沿って照射されるようになっている。
Next, by irradiating the lower surface of the
本実施の形態2においても、レーザーLS1は、切断する基板母体1および一括封止体9にレーザーLS1の熱による影響を及ぼさない条件で照射するものである。すなわち、リードフレーム21から一括封止体9までの全体の厚さが約0.8mmであり、1つのデバイス領域21K(図34中では一点鎖線に囲まれた領域)が平面で一辺が約3mmの矩形になる場合において、その条件として次の条件を例示することができる。YAGレーザーは、出力を67W程度として1つの分割線に沿って10回(5往復)トレースさせ、3往復分をリードフレーム21の切断に用い、残りの2往復分で一括封止体9の切断に用いる。その際、YAGレーザーのトレース速度となるステージSTGの水平移動速度については、リードフレーム21の切断時には約60mm(ステージSTGの平面一辺の長さに相当)を約0.1秒で移動する速度とし、一括封止体9の切断時には約60mmを約0.3秒で移動する速度とする。それにより、リードフレーム21中の複数のリード21Aが溶けて短絡してしまう等の不具合を防ぐことができる。
Also in the second embodiment, the laser LS1 irradiates the
また、本実施の形態2においても、前記実施の形態1と同様に、レーザーLS1によるリードフレーム21および一括封止体9の切断中には、ステージSTGに設けられた集塵溝SJMおよび集塵口SJKによる真空吸引により、切断作業中に発生したリードフレーム21および一括封止体9の塵が吸引される。それにより、切断後のリードフレーム21および一括封止体9にその塵が付着して半導体パッケージの歩留まりを低下させてしまうことを防ぐことができる。
Also in the second embodiment, as in the first embodiment, during the cutting of the
また、本実施の形態2においても、前記実施の形態1と同様に、レーザー照射器LSKは、レーザーLS1と共にドライエアーDA1も照射する(図22参照)。このようなドライエアーDA1の吹き付けにより、レーザーLS1が照射されるリードフレーム21(一括封止体9)の過熱を抑制し、リードフレーム21中のリード21Aが溶けて短絡してしまう不具合をさらに効果的に防ぐことができる。
Also in the second embodiment, as in the first embodiment, the laser irradiator LSK irradiates the dry air DA1 together with the laser LS1 (see FIG. 22). By blowing such dry air DA1, overheating of the lead frame 21 (collective sealing body 9) irradiated with the laser LS1 is suppressed, and the problem that the
次に、前記実施の形態1と同様の工程により、個片化された半導体パッケージHPKG2を吸着コレットKKR(図23および図24参照)によりピックアップしトレイ詰めを行う。 Next, in the same process as in the first embodiment, the separated semiconductor package HPKG2 is picked up by the suction collet KKR (see FIG. 23 and FIG. 24) and packed in a tray.
本実施の形態2においても、前記実施の形態1と同様に、ステージSTG、カメラCMR、レーザー照射器LSKおよび吸着コレットKKRは、1台の装置(ユニット)としてまとめて形成されている。それにより、前述の記号KGを付与する工程から半導体パッケージHPKG2をピックアップしトレイ詰めを行う工程までを1台の装置で一貫工程として行うことができるので、本実施の形態2の半導体パッケージの製造のTAT(Turn Around Time)を大幅に短縮することができる。このような本実施の形態2によれば、たとえばダイサを用いてリードフレーム21および一括封止体9を切断し、個々の半導体パッケージHPKG2へ分割された後で記号KGを付与する工程とした場合に比べて、半導体パッケージの製造のTATを約1/6に短縮することができる。
Also in the second embodiment, as in the first embodiment, the stage STG, the camera CMR, the laser irradiator LSK, and the suction collet KKR are collectively formed as one device (unit). As a result, the process from adding the symbol KG to the process of picking up the semiconductor package HPKG2 and packing the tray can be performed as one integrated process, so that the manufacturing of the semiconductor package of the second embodiment can be performed. TAT (Turn Around Time) can be greatly shortened. According to the second embodiment, for example, the
次いで、トレイ詰めされた複数個の半導体パッケージHPKG2に対しては、外観検査等の検査によって選別処理が行われる。その後、良品と判定された半導体パッケージHPKG2が出荷される。 Next, the plurality of semiconductor packages HPKG2 packed in the tray are subjected to sorting processing by inspection such as appearance inspection. Thereafter, the semiconductor package HPKG2 determined to be non-defective is shipped.
ここで、図37はリード21Aが露出する半導体パッケージHPKG2の下面の平面図であり、図38は半導体パッケージHPKG2の側面図である。タブ21Eおよびリード21上には封止体9Aが成型されており、この封止体9Aにより上記チップ6やボンディングワイヤ7が封止されている。この封止体9Aは、上記一括封止体9を切断することで得られた部材である。
Here, FIG. 37 is a plan view of the lower surface of the semiconductor package HPKG2 from which the
(実施の形態3)
次に、本実施の形態3の半導体装置の製造方法について説明する。
(Embodiment 3)
Next, a method for manufacturing the semiconductor device according to the third embodiment will be described.
図39は本実施の形態3の半導体パッケージ(半導体装置)の製造に用いられる銅または銅合金からなるリードフレーム(実装基体)31の構造の一例を示す平面図であり、図40は図39中のE−E線に沿った位置での断面図である。本実施の形態3の半導体パッケージは、図39および図40に示すような多数個取りのリードフレーム31を用いて組み立てられるものである。リードフレーム31において、個々の半導体パッケージとなる各領域には、複数のリード31Aが形成されており、これら複数のリード31Aを含む個々の半導体パッケージとなる複数の領域は、外枠部31Hによって囲まれている。
FIG. 39 is a plan view showing an example of the structure of a lead frame (mounting substrate) 31 made of copper or a copper alloy used for manufacturing the semiconductor package (semiconductor device) of the third embodiment, and FIG. It is sectional drawing in the position along line EE. The semiconductor package of the present third embodiment is assembled using a
上記のような本実施の形態3のリードフレーム31を用い、まず図41および図42に示すように、たとえば半導体パッケージとなる各領域の複数のリード31Aとチップ6とを接着テープを用いて接着する。続いて、複数のチップ6のそれぞれのパッドと、これに対応するリードフレーム31における複数の電極部分であるリード31Aとのそれぞれを、複数のボンディングワイヤ7を介して電気的に接続するワイヤボンディングを行う。
Using the
次に、半導体パッケージとなる領域毎にチップ6、複数のボンディングワイヤ7および複数のリード31Aを封止樹脂によって封止するモールドを行う。これによって、チップ6、複数のボンディングワイヤ7および複数のリード31Aを樹脂封止した封止体9Aが形成される。
Next, a mold for sealing the
次に、図43に示すように、前記実施の形態1において図11〜図15を用いて説明した工程と同様の工程、すなわちレーザー照射によって各封止体9Aに製品名および使用等を表す記号KGを付与する。 Next, as shown in FIG. 43, the same steps as those described in the first embodiment with reference to FIG. 11 to FIG. KG is given.
次に、図44および図45に示すように、搬送レールHRおよびレーザー照射ユニットLSUを用い、レーザー照射によって複数のリード31Aを外枠部31Hから切り離す。なお、図45に示す搬送レールは、図44中のF−F線に対応する断面である。
Next, as shown in FIGS. 44 and 45, the plurality of
レーザー照射ユニットLSUは、レーザーをリード31Aの切断位置へ照射する複数(図45中では4本)のファイバ光学系FK1〜FK4を備え、これらファイバ光学系FK1〜FK4は、各々から照射されるレーザー(第1のレーザー)LS1〜LS4がそれぞれ対応するリード31Aの正確な位置に照射されるように搬送レールHR上にて配備されている。また、本実施の形態3において、ファイバ光学系FK1〜FK4から照射されるレーザーは、基本波のYAGレーザーである。レーザー照射ユニットLSU中には、そのレーザーを発振する発振ヘッドおよび発振ヘッドから発振されたレーザーをファイバ光学系FK1〜FK4へ分岐する分岐ユニットが備えられている。
The laser irradiation unit LSU includes a plurality of (four in FIG. 45) fiber optical systems FK1 to FK4 that irradiate the laser to the cutting position of the
搬送レールHRは、搬送レールHRの延在方向(リードフレーム31の搬送方向)FW(図44参照)に沿って延在する突起TK1〜TK3を備え、両端の突起TK1と突起TK3との間は、搬送レールHR上を搬送されるリードフレーム31の幅に合わせて離間されている。また、搬送レールHRは、リードフレーム31が突起TK1〜TK3上を搬送される構造となっており、外枠部31Hから切り離された構造物を収容することのできる収容穴SYAが設けられている。
The transport rail HR includes protrusions TK1 to TK3 extending along the extending direction of the transport rail HR (the transport direction of the lead frame 31) FW (see FIG. 44), and the gap between the protrusions TK1 and TK3 at both ends is provided. These are separated according to the width of the
本実施の形態3においては、搬送レールHR上にてリードフレーム31を搬送しつつ、ファイバ光学系FK1〜FK4から複数のリード31Aに向かってレーザーを照射することによって複数のリード31Aを外枠部31Hから切り離す。リードフレーム31を搬送しつつレーザーを照射することから、リード31Aへの一度のレーザー走査でリード31Aを切断することになる。外枠部31Hから切り離されたリード31A、封止体9A、チップ6およびボンディングワイヤ7等からなる構造体は、搬送レールHRの収容穴SYAに落下し収容される。本発明者が行った実験によれば、このようなレーザーを用いたリード31Aの切断手段を適用した場合には、金型を用いてリード31Aを切断する場合に比べて、リード31Aの切断工程に要する時間を約60%〜70%に短縮することができた。それにより、本実施の形態3の半導体パッケージの製造のTATを短縮することが可能となる。また、金型を用いた場合には、定期的に金型の構成部品の保守および管理が必要となり、半導体パッケージの製造コストを上昇させてしまう不具合を招くが、本実施の形態3によれば、このような構成部品の保守および管理は省略もしくは大幅に省略できるので、半導体パッケージの製造コストを低減することができる。また、金型を用いた場合には、金型内で発生するトラブルによって半導体パッケージの歩留まりを低下させてしまう懸念があるが、本実施の形態3によればそのような懸念は解消できるので、半導体パッケージの歩留まりを向上することができる。
In the third embodiment, the
本実施の形態3では、たとえば図46に示すように、平面でリード31Aが封止体9Aの左右方向にのみ引き出される場合には、上記レーザーによる複数のリード31Aの切断工程の際に、封止体9Aの右側と左側とで切断後のリード31Aの長さが異なるように切断処理を実施する。この時、常に同じ位置のリード31Aが長くなる(短くなる)ので、この長さの違いを利用して半導体パッケージの特定の端子の目印とすることによって、電気的特性検査等による半導体パッケージの良品選別を容易に実施することが可能となる。
In the third embodiment, for example, as shown in FIG. 46, when the
その後、図47に示すように、複数のリード31Aを切断して適当な長さで揃え、さらに整形することによって本実施の形態3の半導体パッケージHPKG3を製造する。
Thereafter, as shown in FIG. 47, the semiconductor package HPKG3 of the third embodiment is manufactured by cutting the plurality of
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
たとえば、前記実施の形態1では、チップを実装する基板母体として樹脂製の基板母体を用いる場合について説明したが、樹脂製の基板母体の代わりにセラミック製の基板母体を用いてもよく、その場合でも基板母体を切断するレーザーとしては、第二高調波のYAGレーザーを用いる。 For example, in the first embodiment, the case where the resin substrate matrix is used as the substrate matrix on which the chip is mounted has been described. However, instead of the resin substrate matrix, a ceramic substrate matrix may be used. However, a second harmonic YAG laser is used as a laser for cutting the substrate matrix.
また、前記実施の形態では、基板母体、リードフレームおよび封止樹脂からなる封止体を切断する際にYAGレーザーを用いる場合について説明したが、YAGレーザーの代わりにCO2レーザーを用いてもよい。CO2レーザーを用いた場合でも、CO2レーザーの出力条件は、基板母体もしくはリードフレームに熱影響を及ぼさない条件とすることはいうまでもない。 In the above embodiment, the case where the YAG laser is used when cutting the sealing body made of the substrate base, the lead frame, and the sealing resin has been described. However, a CO 2 laser may be used instead of the YAG laser. . Even when a CO 2 laser is used, it goes without saying that the output condition of the CO 2 laser is a condition that does not affect the substrate base or the lead frame.
本発明の半導体装置の製造方法は、たとえば半導体パッケージの製造工程において配線基板(もしくはリードフレーム)および封止体を切断し、個々の半導体パッケージへ分割する工程に適用することができる。 The method for manufacturing a semiconductor device of the present invention can be applied to a process of cutting a wiring board (or a lead frame) and a sealing body and dividing them into individual semiconductor packages in a semiconductor package manufacturing process, for example.
1 配線基板母体(基板母体(実装基体))
1A 配線基板
2 絶縁基材(コア材)
3 配線層
3A〜3E 導体パターン
4 ソルダレジスト
4A 開口部
6 チップ
7 ボンディングワイヤ
9 一括封止体
9A 封止体
12 バンプ電極
17 接着剤
21 リードフレーム(実装基体)
21A リード
21E タブ
21G 吊りリード
21H 外枠部
21J 内枠部
21K デバイス領域(装置領域(チップ搭載領域))
31 リードフレーム(実装基体)
31A リード
31H 外枠部
BP ボンディングパッド
CMR カメラ
DA1 ドライエアー
DR 製品領域(チップ搭載領域)
FK1〜FK4 ファイバ光学系
GH ガイドホール
HPKG、HPKG2、HPKG3 半導体パッケージ
HR 搬送レール
JKR 樹脂コレット
KBC 吸着ブロック
KG 記号(第2のマーク)
KKR 吸着コレット
KRP クランプ
KT1 筐体
KTA 吸着穴
LS1〜LS4 レーザー(第1のレーザー)
LSK レーザー照射器
LSU レーザー照射ユニット
NSB 先端部
NZR ノズル
P1〜P8、P3A 工程
RA、RB 領域
SJK 集塵口(第1の集塵口)
SJM 集塵溝(第2の集塵口)
SKR1、SKR2 真空路
SNK 挿入口
STG ステージ(第1のステージ)
SYA 収容穴
TH スルーホール
TK1〜TK3 突起
TP ターゲットポイント(第1のマーク)
1 Wiring board matrix (Board matrix (mounting substrate))
3 Wiring Layers 3A-
31 Lead frame (mounting substrate)
FK1 to FK4 Fiber optics GH Guide hole HPKG, HPKG2, HPKG3 Semiconductor package HR Transport rail JKR Resin collet KBC Suction block KG Symbol (2nd mark)
KKR Suction collet KRP Clamp KT1 Housing KTA Suction holes LS1 to LS4 Laser (first laser)
LSK Laser Irradiator LSU Laser Irradiation Unit NSB Tip NZR Nozzles P1 to P8, P3A Process RA, RB Area SJK Dust Collection Port (First Dust Collection Port)
SJM Dust collection groove (second dust collection port)
SKR1, SKR2 Vacuum path SNK Insertion slot STG Stage (first stage)
SYA accommodation hole TH through hole TK1 to TK3 protrusion TP target point (first mark)
Claims (16)
(b)分割線によって複数のチップ搭載領域に区画された実装基体を用意する工程、
(c)前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
(d)前記実装基体の前記複数のチップ搭載領域および前記複数の半導体チップを樹脂で封止する工程、
(e)前記分割線に沿って第1のレーザーを複数回走査および照射することにより、前記実装基体および前記分割線上の前記樹脂を切断し、複数の半導体装置に個片化する工程、
を含むことを特徴とする半導体装置の製造方法。 (A) preparing a plurality of semiconductor chips;
(B) preparing a mounting substrate partitioned into a plurality of chip mounting areas by dividing lines;
(C) mounting the semiconductor chip on each of the plurality of chip mounting regions;
(D) sealing the plurality of chip mounting regions of the mounting substrate and the plurality of semiconductor chips with a resin;
(E) a step of cutting and irradiating the first laser a plurality of times along the dividing line to cut the resin on the mounting substrate and the dividing line and to separate the semiconductor into a plurality of semiconductor devices;
A method for manufacturing a semiconductor device, comprising:
前記実装基体は金属を主成分とし、
前記(e)工程において、前記実装基体を切断する時の前記第1のレーザーは基本波レーザーであり、前記樹脂を切断する時の前記第1のレーザーは第二高調波レーザーであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The mounting substrate is mainly composed of metal,
In the step (e), the first laser when cutting the mounting substrate is a fundamental wave laser, and the first laser when cutting the resin is a second harmonic laser. A method for manufacturing a semiconductor device.
前記基本波レーザーおよび前記第二高調波レーザーを照射するレーザー照射手段は、異なる波長のレーザー発振を行うレーザー発振器を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
A method of manufacturing a semiconductor device, wherein the laser irradiation means for irradiating the fundamental laser and the second harmonic laser includes a laser oscillator that performs laser oscillation of different wavelengths.
前記基本波レーザーおよび前記第二高調波レーザーを照射するレーザー照射手段は、前記基本波レーザーを発振する第1のレーザー発振器と、前記第二高調波レーザーを発振する第2のレーザー発振器とを有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
Laser irradiation means for irradiating the fundamental laser and the second harmonic laser includes a first laser oscillator that oscillates the fundamental laser and a second laser oscillator that oscillates the second harmonic laser. A method for manufacturing a semiconductor device.
前記実装基体は樹脂基体またはセラミック基体であり、
前記(e)工程において用いる前記第1のレーザーは第二高調波レーザーであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The mounting substrate is a resin substrate or a ceramic substrate,
The method for manufacturing a semiconductor device, wherein the first laser used in the step (e) is a second harmonic laser.
前記(e)工程において、前記第1のレーザーは、前記実装基体および前記樹脂に熱影響を及ぼさない走査速度および照射強度で走査および照射することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (e), the first laser scans and irradiates at a scanning speed and irradiation intensity that does not affect the mounting substrate and the resin.
前記(e)工程において、前記第1のレーザーの照射部にドライエアーを吹き付けることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (e), dry air is blown onto the irradiation portion of the first laser.
前記(e)工程は、前記実装基体を第1のステージ上に載置し、前記第1のステージの載置面に前記実装基体を吸着した状況下で行い、
前記第1のステージには、前記載置面および前記実装基体を取り囲む第1の集塵口が設けられ、
前記第1のステージの前記載置面には、前記実装基体の前記分割線下にて第2の集塵口が設けられ、
前記(e)工程は、前記(e)工程時に生じる塵を前記第1の集塵口および前記第2の集塵口から真空吸引しつつ行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7.
The step (e) is performed under the condition that the mounting substrate is placed on the first stage, and the mounting substrate is adsorbed on the placement surface of the first stage,
The first stage is provided with a first dust collection port surrounding the mounting surface and the mounting substrate,
The placement surface of the first stage is provided with a second dust collection port under the dividing line of the mounting substrate,
The method of manufacturing a semiconductor device, wherein the step (e) is performed while vacuuming dust generated during the step (e) from the first dust collection port and the second dust collection port.
前記(e)工程は、前記実装基体を第1のステージ上に載置し、前記第1のステージの載置面に前記実装基体を吸着した状況下で行い、
前記実装基体は、前記分割線の端部に付与された複数の第1のマークを含み、
前記(e)工程は、前記第1のレーザーの照射前に前記第1のステージ上の前記実装基体の画像を取得し、前記画像から前記複数の第1のマークが配置されている第1の位置を認識し、前記第1のステージの位置ずれおよび傾きを補正した後に実施することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step (e) is performed under the condition that the mounting substrate is placed on the first stage, and the mounting substrate is adsorbed on the placement surface of the first stage,
The mounting substrate includes a plurality of first marks applied to end portions of the dividing line,
In the step (e), an image of the mounting substrate on the first stage is acquired before the irradiation with the first laser, and the first mark in which the plurality of first marks are arranged from the image. A method of manufacturing a semiconductor device, comprising: recognizing a position and correcting a positional shift and an inclination of the first stage.
前記第1のレーザーは、YAGレーザーであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the first laser is a YAG laser.
さらに、
(f)前記複数のチップ搭載領域の各々の上部の前記樹脂に第2のレーザーを照射することにより第2のマークを付与する工程、
(g)個片化された前記半導体装置の各々をピックアップする工程、
を含み、
前記(e)工程、前記(f)工程および前記(g)工程は、前記第1のレーザーを照射する第1のレーザー発振器と、前記第2のレーザーを照射する第3のレーザー発振器と、前記半導体装置の各々をピックアップする吸着コレットとを有する複合装置を用いて行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
further,
(F) applying a second mark by irradiating a second laser to the resin on each of the plurality of chip mounting regions;
(G) a step of picking up each of the separated semiconductor devices;
Including
The steps (e), (f), and (g) include a first laser oscillator that irradiates the first laser, a third laser oscillator that irradiates the second laser, A method of manufacturing a semiconductor device, comprising: using a composite device having an adsorption collet for picking up each of the semiconductor devices.
前記(f)工程は、前記(e)工程の前に行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The method of manufacturing a semiconductor device, wherein the step (f) is performed before the step (e).
さらに、
(f)前記複数のチップ搭載領域の各々の上部の前記樹脂に第2のレーザーを照射することにより第2のマークを付与する工程、
(g)個片化された前記半導体装置の各々をピックアップする工程、
を含み、
前記(e)工程、前記(f)工程および前記(g)工程は、前記第1のレーザーおよび前記第2のレーザーを照射する第1のレーザー発振器と、前記半導体装置の各々をピックアップする吸着コレットとを有する複合装置を用いて行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
further,
(F) applying a second mark by irradiating a second laser to the resin on each of the plurality of chip mounting regions;
(G) a step of picking up each of the separated semiconductor devices;
Including
In the step (e), the step (f) and the step (g), the first laser oscillator for irradiating the first laser and the second laser, and the suction collet for picking up each of the semiconductor devices A method for manufacturing a semiconductor device, comprising: using a composite device including:
前記(f)工程は、前記(e)工程の前に行うことを特徴とする半導体装置の製造方法。 14. The method of manufacturing a semiconductor device according to claim 13,
The method of manufacturing a semiconductor device, wherein the step (f) is performed before the step (e).
(b)分割線によって複数のチップ搭載領域に区画された金属を主成分とするリードフレームを用意する工程、
(c)前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
(d)前記複数の半導体チップの各々を樹脂で封止する工程、
(e)前記分割線に沿って第1のレーザーを走査および照射することにより、前記リードフレームを切断し、長さの異なる複数の端子を有する複数の半導体装置に個片化する工程、
(f)前記(e)工程後、個片化された前記半導体装置の各々に対して良品判定を行う工程、
(g)前記(f)工程において良品と判定された前記半導体装置の前記複数のリードを長さをそろえるように切断および成型する工程、
を含むことを特徴とする半導体装置の製造方法。 (A) preparing a plurality of semiconductor chips;
(B) preparing a lead frame mainly composed of metal partitioned into a plurality of chip mounting areas by dividing lines;
(C) mounting the semiconductor chip on each of the plurality of chip mounting regions;
(D) a step of sealing each of the plurality of semiconductor chips with a resin;
(E) scanning and irradiating the first laser along the dividing line to cut the lead frame and to separate into a plurality of semiconductor devices having a plurality of terminals having different lengths;
(F) After the step (e), a step of performing non-defective product determination for each of the separated semiconductor devices;
(G) a step of cutting and molding the plurality of leads of the semiconductor device determined to be non-defective in the step (f) so as to have the same length;
A method for manufacturing a semiconductor device, comprising:
前記(f)工程では、前記複数の端子の長さの違いをもとに前記半導体装置の前記端子を識別することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 15,
In the step (f), the terminal of the semiconductor device is identified based on a difference in length of the plurality of terminals.
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