JP2008129157A - 画素回路および表示装置、並びに画素回路の製造方法 - Google Patents

画素回路および表示装置、並びに画素回路の製造方法 Download PDF

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Abstract

【課題】発光領域の段差を緩和でき、高画質の画像を得ることが可能な画素回路および表示装置、並びに画素回路の製造方法を提供する。
【解決手段】画素回路１０１は、選択的に入力される制御端子への信号線からの信号レベルに応じて導通状態が制御される少なくとも一つのトランジスタ（ＴＦＴ１１１）と、信号線と直交するように配線される少なくとも一つの配線層ＰＳＬと、有し、配線層ＰＳＬと発光素子１１３の所定電極との間にＴＦＴ１１１が接続され、発光素子１１３の発光領域２００と層の積層方向において重なる領域において、互いに直交する配線のうちのいずれ一方が配線されている。
【選択図】図１０

Description

本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含む画素回路およびアクティブマトリクス型表示装置、並びに画素回路の製造方法に関するものである。
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報
上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。
これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
ところが、画素回路に接続される駆動配線や電源ラインの配線抵抗および配線容量の影響により、パルスの遅延、トランジェントの変化、電源ラインの電圧降下によって、シェーディングやスジムラが発生する。その結果、画像にはムラやザラツキとして発生する場合もある。
また、発光素子の発光領域は段差を持つように形成されるが、この段差が大きいと、外光による表示部表面の反射が多くなり、高品位な画質を得ることができない。
これらの問題は、パネルの大型化、高精細化が進むほど、影響が大きい。
本発明は、発光領域の段差を緩和でき、高画質の画像を得ることが可能な画素回路および表示装置、並びに画素回路の製造方法を提供することにある。
本発明の第１の観点の画素回路は、選択的に入力される制御端子への信号線からの信号レベルに応じて導通状態が制御される少なくとも一つのトランジスタと、発光素子と、上記信号線と直交するように配線される少なくとも一つの配線層と、有し、上記配線層と上記発光素子の所定電極との間に上記トランジスタが接続され、上記発光素子の発光領域と層の積層方向において重なる領域において、互いに直交する配線のうちのいずれ一方が配線されている。
本発明の第２の観点の表示装置は、マトリクス状に配列され、制御端子への信号レベルに応じて導通状態が制御される駆動トランジスタと、上記駆動トランジスタの制御端子に信号線の信号を転送するスイッチングトランジスタと、を含む複数の画素回路と、上記画素回路を形成する上記駆動トランジスタの接続ラインに供給する所定電圧を出力する第１のスキャナと、上記画素回路を形成する上記スイッチングトランジスタのゲートへの駆動信号を出力する第２のスキャナと、上記画素回路に上記第１のスキャナによる所定電圧を供給するための少なくとも一つの電源用配線と、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記第２のスキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記画素回路は、発光素子と、上記信号線と直交するように配線される少なくとも一つの配線層と、有し、上記配線層と上記発光素子の所定電極との間に上記トランジスタが接続され、上記発光素子の発光領域と層の積層方向において重なる領域において、互いに直交する配線のうちのいずれ一方が配線されている。
本発明の第３の観点は、発光素子と、制御端子への信号レベルに応じて導通状態が制御される少なくとも一つのトランジスタと、を含む画素回路の製造方法であって、上記トランジスタの制御電極を第１配線層で形成する第１工程と、絶縁膜を介して上記トランジスタのチャネル形成領域を挟むように第１電極および第２電極を形成する第２工程と、上記トランジスタ上に絶縁膜を形成する第３工程と、上記トランジスタの第１電極および第２電極に、絶縁膜に形成したコンタクトを介して接続されるように第１電極用第２配線層と第２電極用第２配線層を形成する第４工程と、第１電極用第２配線層と第２電極用第２配線層上に層間膜を形成する第５工程と、上記第１電極用第２配線層と第２電極用第２配線層に、上記層間膜に形成したコンタクトを介して接続されるように第１電極用第３配線層と第２電極用第３配線層を形成する第６工程と、上記第２電極用第３配線層に、上記平坦化膜に形成したコンタクトを介して接続されるように上記発光素子の所定電極用第４配線層を形成する第７工程と、上記第４配線層上に発光素子材料層を形成する第８工程と、周辺において段差を持つように上記発光素子の発光領域を形成する第９工程とを含む。
本発明によれば、信号線等の直交する配線層を発光素子と、発光領域の層の積層方向に重ならないように形成される。これにより、発光領域の段差が緩和される。
本発明によれば、発光領域の段差を緩和でき、高画質の画像を得ることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図６は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置１００は、図６および図７に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、第２のスキャナとしてのライトスキャナ（ＷＳＣＮ）１０４、第１のスキャナとしてのパワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
本実施形態に係る画素回路１０１は、図７に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソース（たとえば第２電極）が第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレイン（たとえば第１電極）がパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。
図８（Ａ）〜（Ｃ）は、図７の画素回路の基本的な動作を示すタイミングチャートである。
図８（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＳＰを、図８（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図８（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図８（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
本実施形態においては、たとえば信号線ＳＧＬ等の直交する配線層を発光素子１１３と発光領域の層の積層方向に重ならないようにすることにより、開口部の段差を緩和することができ、外光による表示部表面の反射を低減することができるように構成されている。
すなわち、図９（Ａ）に示すように、パワー駆動線ＰＳＬと走査線ＷＳＬは信号線ＳＧＬと直交するように形成されるが、本実施形態においては、図９（Ｂ）に示すように、信号線ＳＧＬが発光素子１１３の発光領域（開口エリア）２００に配置されず、非発光領域（非開口エリア）２１０にないように構成されている。
発光領域を大きくとる手法としてトップエミッション方式が挙げられる。
本実施形態では、このトップエミッション方式を採用し、かつ、この発光領域より下層に互いに直交する配線層を配置させずに段差緩和を図っている。
そして、本実施形態の表示装置１００においては、画素回路１０１への電源ラインの電圧降下等に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。
図１０は、段差緩和と画質等を改善するための対策例を説明するための断面図である。
本対策例においては、各画素回路１０１の駆動トランジスタであるＴＦＴ１１１の第１電極としてのドレインが接続される電源用配線である電源ラインＰＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等により形成し、かつ、多層配線化している。
これと並行して、ＴＦＴ１１２の第２電極としてのソースが接続される配線層も、電源ラインＰＳＬと同じ層で、かつ、同材料に配線層で多層配線化し、この多層配線されたソース電極を発光素子１１３のアノード電極に接続している。
なお、本実施形態の各画素回路１０１のＴＦＴ１１１，ＴＦＴ１１２はボトムゲート型であり、そのゲート電極（制御端子）は層の積層方向の下層側に第１配線層として形成される。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
具体的な構成を説明する。
たとえば、ボトムゲート構造のＴＦＴ１１１は、図１０に示すように、透明絶縁基板（たとえばガラス基板）１２１上にゲート絶縁膜１２２で覆われた第１配線層としてのゲート電極１２３が形成されている。ゲート電極１２３は第２のノードＮＤ１１２と接続される。
前述したように、ゲート電極は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
ＴＦＴ１１１は、ゲート絶縁膜１２２上に半導体膜（チャネル形成領域）１２４、並びに半導体膜１２４を挟んで一対のｎ＋拡散層１２５，１２６が形成されている。
そして、ゲート絶縁膜１２２、チャネル形成領域１２４、ｎ＋拡散層１２５，１２６を覆うように、たとえばＳｉＯ２により形成される酸化膜等からなる絶縁膜１２７が形成されている。
なお、図示していないが、チャネル形成領域１２４と各ｎ＋拡散層１２５，１２６との間にはそれぞれｎ-拡散層（ＬＤＤ）が形成される。ｎ＋拡散層１２５がＴＦＴ１１１のドレイン拡散層（第１電極に相当）を形成し、ｎ＋拡散層１２６がＴＦＴ１１１のソース拡散層（第２電極に相当）を形成している。
一方のｎ＋拡散層１２５には、絶縁膜１２７に形成されたコンタクトホール１２８ａを介して第１電極用第２配線層としてのドレイン電極１２９が接続され、他方のｎ＋拡散層１２６には、絶縁膜１２７に形成されたコンタクトホール１２８ｂを介して第２電極用第２配線層としてのソース電極１３０が接続されている。
ドレイン電極１２９およびソース電極１３０は、たとえば低抵抗であるアルミニウム（Ａｌ）をパターニングしたものである。
ドレイン電極１２９、ドレイン電極１３０、および絶縁膜１２７を覆うように、平坦化膜としての層間膜１３１が形成されている。
層間膜１３１は、たとえば酸化膜、ポリイミド、アクリル系樹脂、あるいは感光性樹脂により形成される。
ドレイン電極１２９には、層間膜１３１に形成されたコンタクトホール１３２ａを介して電源ラインＰＳＬとしての第３配線層（または第２配線層）１３３が接続され、ドレイン電極１３０には、層間膜１３１に形成されたコンタクトホール１３２ｂを介して第２電極用第３配線層（または第２配線層）１３４が接続されている。
これら第３配線層１３３，１３４は、たとえばアルミニウム（Ａｌ）をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀（Ａｇ）等により形成することも可能である。
第３配線層１３３，１３４、および層間膜１３１を覆うように、平坦化膜１３５が形成されている。
そして、第２電極用第３配線層１３４には、平坦化膜１３５に形成されたコンタクトホール１３６を介して発光素子１１３のアノード電極層１３７が接続されている。
さらに、アノード電極層１３７上にＥＬ発光素子材料層１３８が形成され、これらの側方に絶縁膜１３９が形成され、絶縁膜１３９上にカソード電極層１４０が形成される。
たとえば信号線ＳＧＬ等の直交する配線層を発光素子１１３と発光領域の層の積層方向に重ならないように構成され、また、多層配線化に伴って平坦化膜１３５が形成されて発光素子１１３のアノード電極層１３７、発光素子材料層１３８、およびカソード電極層１４０が形成されていることから、発光領域２００の段差２２０を緩和することができ、外光による表示部表面の反射を低減することができる。
なお、上記構成において、第２配線層１２９，１３０と第３配線層１３３，１３４の層間膜１３１に平坦化膜を使用した場合、第３配線層の成膜（スパッタリング）時のチャンバ汚染が懸念される。
そこで、第３配線層１２９，１３０にアノード電極層１３７と同材料、たとえばＡｇを用いることにより既存プロセスの流用が可能となる。
また、電源ラインＰＳＬとソース電極を多層配線化して低抵抗化を図ると製造プロセスの工程数が増加することがあるが、その工程数削減のために、たとえば層間膜１３１として感光性樹脂を用いて多層配線化することも可能である。
すなわち、感光性樹脂を用いて多層配線化する場合、第２配線層と第３配線層の層間膜１３１に感光性樹脂を用いることにより工程数を削減でき、短タクト、低コストで多層配線化が可能となる。層間膜１３１に酸化膜を使用した場合、成膜／フォトリソグラフィ／エッチング／レジスト剥離の４工程が最低限必要となるが、感光性樹脂の場合、フォトリソグラフィのみで可能となる。
また、画素回路における配線を多層化し、層間膜１３１に感光性樹脂を使用する場合には上層配線のエッチング時に層間膜が削られてしまい、平坦化膜１３５の塗布性に影響がでる場合がある。
そこで、本実施形態では、第３配線層１３３，１３４の配線厚みを次のように設定することにより、層間膜１３１が削られても平坦化膜１３５の塗布性に影響が出ないようにしている。
平坦化膜の膜厚をｔｐ、第３配線層の膜厚をｔｌ、層間膜材料による定数をＡとすると、次の関係を満足する。
（数２）
ｔｌ＝ｔｐ／（１＋Ａ）
図１１は、層間膜に感光性樹脂を使用した場合の多層配線構造を示す図である。
図１２は、上層配線エッチング時に層間膜が膜減りした様子を示す図である。
膜減りが生じると、平坦化膜１３５の塗布の際に実際の段差は配線膜厚以上となり、塗布性が悪化する。または平坦化膜１３５の材料を多量に使用するためコスト面での問題が生じる。
平坦化膜厚：tp、配線膜厚：tl、膜減り量：txとした場合、
平坦化膜を正常に塗布させるためには、tp≧tlとする。
また、膜減り量は配線膜厚に比例する。tx=A×tl（Aは定数であり、層間膜材料による）よって、tl=tp/(1+A)に設定することにより膜減りが生じても、平坦化膜１３１の塗布性に影響を与えない。
次に、このような構成を有する画素回路部分の製造方法について説明する。
ここでは、層間膜１３１に酸化膜を用いた場合と、感光性樹脂を用いた場合の２つの方法について説明する。
まず、図１３〜図１５に関連付けて層間膜１３１に酸化膜を用いた場合の製造方法について説明する。
図１３（Ａ）に示すように、透明絶縁基板（たとえばガラス基板）１２１上に第１配線層としてのゲート電極１２３を形成する。
前述したように、ゲート電極１２３は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
次に、図１３（Ｂ）に示すように、ＳｉＯ２によりゲート絶縁膜１２２を形成後、アモルファスシリコンを成膜し、多結晶化してチャネル形成領域１２４、ｎ＋拡散層１２５，１２６（ドレインおよびソース）を形成する。
次に、図１３（Ｃ）に示すように、ＳｉＯ２により層間絶縁膜１２７を形成する。
図１３（Ｄ）に示すように、層間絶縁膜１２７に、ドレイン１２５、ソース１２６に達するコンタクトホール１２８ａ，１２８ｂを開口する。
そして、図１３（Ｅ）に示すように、絶縁膜１２７に形成されたコンタクトホール１２８ａを介してドレイン１２５に接続するように第１電極用第２配線層としてのドレイン電極１２９を形成し、絶縁膜１２７に形成されたコンタクトホール１２８ｂを介してソース１２６に接続するように第２電極用第２配線層としてのソース電極１３０を形成する。
ドレイン電極１２９およびソース電極１３０は、たとえば低抵抗であるアルミニウム（Ａｌ）をパターニングにより形成する。
次に、図１４（Ｆ）に示すように、ＳｉＯ２により層間（絶縁）膜１３１を形成する。
図１４（Ｇ）に示すように、層間膜１３１にドレイン電極１２９、ソース電極１３０に達するコンタクトホール１３２ａ，１３２ｂを開口する。
そして、図１４（Ｈ）に示すように、層間膜１３１に形成されたコンタクトホール１３２ａを介してドレイン電極１２９に接続するように電源ラインＰＳＬとしての第３配線層（または第２配線層）１３３を形成し、層間膜１３１に形成されたコンタクトホール１３２ｂを介してソース電極１３０に接続するように第２電極用第３配線層（または第２配線層）１３４を形成する。
これら第３配線層１３３，１３４は、たとえばアルミニウム（Ａｌ）をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀（Ａｇ）等により形成することも可能である。
次に、図１５（Ｉ）に示すように、第３配線層１３３，１３４、および層間膜１３１を覆うように、平坦化膜１３５を形成する。続いて、平坦化膜１３５に第３配線層１３４に達するコンタクトホール１３６を開口する。
そして、図１５（Ｊ）に示すように、平坦化膜１３５に形成されたコンタクトホール１３６を介して第３配線層１３４に接続するように、発光素子１１３のアノード電極層１３７を形成する。
さらに、アノード電極層１３７上にＥＬ発光素子材料層１３８を形成し、これらの側方に絶縁膜１３９を形成し、絶縁膜１３９上にカソード電極層１４０を形成する。
次に、図１６〜図１８に関連付けて層間膜１３１に感光性樹脂を用いた場合の製造方法について説明する。
図１６（Ａ）に示すように、透明絶縁基板（たとえばガラス基板）１２１上に第１配線層としてのゲート電極１２３を形成する。
前述したように、ゲート電極１２３は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
次に、図１６（Ｂ）に示すように、ＳｉＯ２によりゲート絶縁膜１２２を形成後、アモルファスシリコンを成膜し、多結晶化してチャネル形成領域１２４、ｎ＋拡散層１２５，１２６（ドレインおよびソース）を形成する。
次に、図１６（Ｃ）に示すように、ＳｉＯ２により層間絶縁膜１２７を形成する。
図１６（Ｄ）に示すように、層間絶縁膜１２７に、ドレイン１２５、ソース１２６に達するコンタクトホール１２８ａ，１２８ｂを開口する。
そして、図１６（Ｅ）に示すように、絶縁膜１２７に形成されたコンタクトホール１２８ａを介してドレイン１２５に接続するように第１電極用第２配線層としてのドレイン電極１２９を形成し、絶縁膜１２７に形成されたコンタクトホール１２８ｂを介してソース１２６に接続するように第２電極用第２配線層としてのソース電極１３０を形成する。
ドレイン電極１２９およびソース電極１３０は、たとえば低抵抗であるアルミニウム（Ａｌ）をパターニングにより形成する。
次に、図１７（Ｆ）に示すように、感光性樹脂により層間（絶縁）膜１３１を形成するとともに、層間膜１３１にドレイン電極１２９、ソース電極１３０に達するコンタクトホール１３２ａ，１３２ｂを開口する。
このように、感光性樹脂を層間（絶縁）膜１３１に使用する場合、コンタクトホールの形成工程も含んで同時並列的に処理することができることから、前述した酸化膜を層間膜に使用する場合に比べて工程数を削減することが可能となっている。すなわち、図１４（Ｆ）および（Ｇ）の２工程を１工程で済ませることができる。
そして、図１７（Ｇ）に示すように、層間膜１３１に形成されたコンタクトホール１３２ａを介してドレイン電極１２９に接続するように電源ラインＰＳＬとしての第３配線層（または第２配線層）１３３を形成し、層間膜１３１に形成されたコンタクトホール１３２ｂを介してソース電極１３０に接続するように第２電極用第３配線層（または第２配線層）１３４を形成する。
これら第３配線層１３３，１３４は、たとえばアルミニウム（Ａｌ）をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀（Ａｇ）等により形成することも可能である。
次に、図１８（Ｈ）に示すように、第３配線層１３３，１３４、および層間膜１３１を覆うように、平坦化膜１３５を形成する。続いて、平坦化膜１３５に第３配線層１３４に達するコンタクトホール１３６を開口する。
そして、図１８（Ｉ）に示すように、平坦化膜１３５に形成されたコンタクトホール１３６を介して第３配線層１３４に接続するように、発光素子１１３のアノード電極層１３７を形成する。
さらに、アノード電極層１３７上にＥＬ発光素子材料層１３８を形成し、これらの側方に絶縁膜１３９を形成し、絶縁膜１３９上にカソード電極層１４０を形成する。
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１９（Ａ）〜（Ｅ）、および図２０〜図２７に関連付けて説明する。
なお、図１９（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１９（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１９（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１９（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１９（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。
まず、ＥＬ発光素子１１３の発光状態時は、図１９（Ｂ）および図２０に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。
次に、非発光期間において、図１９（Ｂ）および図２１に示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１９（Ｅ）に示すように、Ｖｓｓに充電される。
さらに、図１９（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図２２に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図２３に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図２３に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図２４に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
しきい値キャンセル動作終了後、図１９（Ａ），（Ｃ）、および図２５に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１９（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図２６に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
最後に、図１９（Ａ）〜（Ｃ）、および図２７に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ'をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ'という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。
このように駆動される画素回路においては、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善することが可能である。
そして、本実施形態によれば、有機EL(Electro Luminescence)素子を含む表示装置において、トランジスタの閾値変動補正と移動度変動補正、有機ＥＬ発光素子の経時変動補正機能を備えており、高品位な画質を得ることができる。また、素子数が少ないため高精細化が可能であることに加えて、既存プロセスを用いて多層配線化することにより低抵抗配線を実現し、良好な画質の表示装置を得ることができる。
また、素子数が少ないため高精細化が可能であることに加えて、配線数が少ないことを利用して、開口部の段差を緩和することにより、外光による表示部表面の反射を低減することができる。
また、素子数が少ないため高精細化が可能であることに加えて、感光性樹脂を用いて多層配線化することにより低抵抗配線を実現し、良好な画質の表示装置を得ることができる。
また、感光性樹脂を用いた場合に、平坦化膜の膜厚をｔｐ、第３配線層の膜厚をｔｌ、層間膜材料による定数をＡとすると、ｔｌ＝ｔｐ／（１＋Ａ）なる関係を満足するように構成することにより、層間膜が膜減りを起こしても平坦化膜の塗布性に影響を与えず、多層配線化を実現できる。
以上、本実施形態においては、電源ラインを多層配線化した場合に、開口部の段差を緩和することにより、外光による表示部表面の反射を低減することができることについて説明したが、この場合は、図２８に示すように、多層配線化しない場合であって、たとえば信号線ＳＧＬ等の直交する配線層を発光領域の層の積層方向に重ならないようにすることにより、開口部の段差を緩和することができ、外光による表示部表面の反射を低減することができる。
一般的な有機ＥＬ表示装置の構成を示すブロック図である。 図１の画素回路の一構成例を示す回路図である。 有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。 図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。 初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。 本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第実施形態に係る画素回路の具体的な構成を示す回路図である。 図７の画素回路の基本的な動作を示すタイミングチャートである。 信号線が発光素子の発光領域（開口エリア）に配置されず、非発光領域（非開口エリア）に配置されない構成を説明するための図である。 段差緩和と画質等を改善するための対策例を説明するための断面図である。 層間膜に感光性樹脂を使用した場合の多層配線構造を示す図である。 上層配線エッチング時に層間膜が膜減りした様子を示す図である。 層間膜に酸化膜を用いた場合の製造方法について説明するための図である。 図１３に続く、層間膜に酸化膜を用いた場合の製造方法について説明するための図である。 図１４に続く、層間膜に酸化膜を用いた場合の製造方法について説明するための図である。 層間膜に感光性樹脂を用いた場合の製造方法について説明するための図である。 図１６に続く、層間膜に感光性樹脂を用いた場合の製造方法について説明するための図である。 図１７に続く、層間膜に感光性樹脂を用いた場合の製造方法について説明する。 図７の画素回路の具体的な動作を示すタイミングチャートである。 図７の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。 図７の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。 図７の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。 図７の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、発光状態を示す図である。 電源ラインを多層配線化しない場合でも発光素子の発光領域の段差を緩和でき、外光による表示部表面の反射を低減できることを説明するための図である。
符号の説明
１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、Ｃ１１１・・・キャパシタ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、１２１・・・透明絶縁基板、１２２・・・ゲート絶縁膜、１２３・・・ゲート電極、１２４・・・半導体膜（チャネル形成領域）、１２５，１２６・・・ｎ＋拡散層、１２７・・・層間絶縁膜、１２８ａ，１２８ｂ・・・コンタクトホール、１２９・・・ソース電極、１３０・・・ドレイン電極、１３１・・・層間（絶縁）膜、１３２ａ，１３２ｂ・・・コンタクトホール、１３３・・・第１電極用第３配線層、１３４・・・第２電極用第３配線層、１３５・・・平坦化膜、１３６・・・コンタクトホール、１３７・・・アノード電極層、１３８・・・発光素子材料層、１３９・・・絶縁膜、１４０・・・カソード電極層。

Claims (9)

  1. 選択的に入力される制御端子への信号線からの信号レベルに応じて導通状態が制御される少なくとも一つのトランジスタと、
    発光素子と、
    上記信号線と直交するように配線される少なくとも一つの配線層と、を有し、
    上記配線層と上記発光素子の所定電極との間に上記トランジスタが接続され、
    上記発光素子の発光領域と層の積層方向において重なる領域において、互いに直交する配線のうちのいずれ一方が配線されている
    画素回路。
  2. 上記トランジスタは、第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域と、当該チャネル形成領域を挟むように形成された第１電極および第２電極と、を含み、
    上記電源用配線は、
    上記トランジスタの第１電極に絶縁膜に形成したコンタクトを介して接続されるように形成された第２配線層と、
    層間膜に形成したコンタクトを介して上記第２配線層と接続されるように形成された第３配線層と、を含み、
    層の積層方向において、上記第３配線層の上層に上記発光素子の発光領域が形成されている
    請求項１記載の画素回路。
  3. 上記トランジスタの第２電極は、上記トランジスタの第１電極に絶縁膜に形成したコンタクトを介して、第１電極用第２配線層と同層の第２電極用第２配線層に接続され、
    上記第２電極用第２配線層は、層間膜に形成したコンタクトを介して、上記第１電極用第３配線層と同層の第２電極用第３配線層に接続され、
    上記第２電極用第３配線層は、平坦化膜に形成したコンタクトを介して上記発光素子の所定電極用第４配線層に接続されている
    請求項２記載の画素回路。
  4. 上記画素回路は、
    異なる電圧が印加可能な電源用配線と、
    基準電位と、
    駆動信号が伝搬される駆動配線と、
    流れる電流によって輝度が変化する発光素子と、
    駆動トランジスタと、
    信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートに印加される駆動信号により導通状態が制御されるスイッチングトランジスタと、
    上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
    上記電源用配線と上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
    請求項３記載の画素回路。
  5. マトリクス状に配列され、制御端子への信号レベルに応じて導通状態が制御される駆動トランジスタと、上記駆動トランジスタの制御端子に信号線の信号を転送するスイッチングトランジスタと、を含む複数の画素回路と、
    上記画素回路を形成する上記駆動トランジスタの接続ラインに供給する所定電圧を出力する第１のスキャナと、
    上記画素回路を形成する上記スイッチングトランジスタのゲートへの駆動信号を出力する第２のスキャナと、
    上記画素回路に上記第１のスキャナによる所定電圧を供給するための少なくとも一つの電源用配線と、
    複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記第２のスキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
    上記画素回路は、
    発光素子と、
    上記信号線と直交するように配線される少なくとも一つの配線層と、有し、
    上記配線層と上記発光素子の所定電極との間に上記トランジスタが接続され、
    上記発光素子の発光領域と層の積層方向において重なる領域において、互いに直交する配線のうちのいずれ一方が配線されている
    表示装置。
  6. 上記トランジスタは、第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域と、当該チャネル形成領域を挟むように形成された第１電極および第２電極と、を含み、
    上記電源用配線は、
    上記トランジスタの第１電極に絶縁膜に形成したコンタクトを介して接続されるように形成された第２配線層と、
    層間膜に形成したコンタクトを介して上記第２配線層と接続されるように形成された第３配線層と、を含み、
    層の積層方向において、上記第３配線層の上層に上記発光素子の発光領域が形成されている
    請求項５記載の表示装置。
  7. 上記トランジスタの第２電極は、上記トランジスタの第１電極に絶縁膜に形成したコンタクトを介して、第１電極用第２配線層と同層の第２電極用第２配線層に接続され、
    上記第２電極用第２配線層は、層間膜に形成したコンタクトを介して、上記第１電極用第３配線層と同層の第２電極用第３配線層に接続され、
    上記第２電極用第３配線層は、平坦化膜に形成したコンタクトを介して上記発光素子の所定電極用第４配線層に接続されている
    請求項６記載の表示装置。
  8. 上記画素回路は、
    異なる電圧が印加可能な電源用配線と、
    基準電位と、
    駆動信号が伝搬される駆動配線と、
    流れる電流によって輝度が変化する発光素子と、
    駆動トランジスタと、
    信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートに印加される駆動信号により導通状態が制御されるスイッチングトランジスタと、
    上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
    上記電源用配線と上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
    請求項７記載の表示装置。
  9. 発光素子と、制御端子への信号レベルに応じて導通状態が制御される少なくとも一つのトランジスタと、を含む画素回路の製造方法であって、
    上記トランジスタの制御電極を第１配線層で形成する第１工程と、
    絶縁膜を介して上記トランジスタのチャネル形成領域を挟むように第１電極および第２電極を形成する第２工程と、
    上記トランジスタ上に絶縁膜を形成する第３工程と、
    上記トランジスタの第１電極および第２電極に、絶縁膜に形成したコンタクトを介して接続されるように第１電極用第２配線層と第２電極用第２配線層を形成する第４工程と、
    第１電極用第２配線層と第２電極用第２配線層上に層間膜を形成する第５工程と、
    上記第１電極用第２配線層と第２電極用第２配線層に、上記層間膜に形成したコンタクトを介して接続されるように第１電極用第３配線層と第２電極用第３配線層を形成する第６工程と、
    上記第２電極用第３配線層に、上記平坦化膜に形成したコンタクトを介して接続されるように上記発光素子の所定電極用第４配線層を形成する第７工程と、
    上記第４配線層上に発光素子材料層を形成する第８工程と、
    周辺において段差を持つように上記発光素子の発光領域を形成する第９工程と
    を含む画素回路の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859334B2 (en) 2016-05-27 2018-01-02 Samsung Display Co., Ltd. Display apparatus
WO2018047504A1 (ja) * 2016-09-09 2018-03-15 ソニーセミコンダクタソリューションズ株式会社 表示装置及び電子機器
US10276092B2 (en) 2016-04-28 2019-04-30 Samsung Display Co., Ltd. Display apparatus
WO2020032336A1 (ko) * 2018-08-08 2020-02-13 삼성디스플레이 주식회사 표시 장치
JP2020115406A (ja) * 2019-01-17 2020-07-30 株式会社Ｊｏｌｅｄ 表示パネルおよび電子機器
US11335749B2 (en) 2016-04-04 2022-05-17 Samsung Display Co., Ltd. Organic light-emitting display apparatus

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7022556B1 (en) 1998-11-11 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Exposure device, exposure method and method of manufacturing semiconductor device
JP4353237B2 (ja) 2006-11-17 2009-10-28 ソニー株式会社 画素回路および表示装置、並びに画素回路の製造方法
US20110227087A1 (en) * 2008-11-28 2011-09-22 Sharp Kabushiki Kaisha Substrate for display device, and display device
JP2010249935A (ja) * 2009-04-13 2010-11-04 Sony Corp 表示装置
KR101882297B1 (ko) 2012-02-03 2018-07-30 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
JP6056175B2 (ja) 2012-04-03 2017-01-11 セイコーエプソン株式会社 電気光学装置及び電子機器
CN103907190B (zh) * 2012-10-16 2017-05-17 深圳市柔宇科技有限公司 一种oled拼接显示屏及其制造方法
JP2014145857A (ja) * 2013-01-28 2014-08-14 Sony Corp 表示装置およびその製造方法、並びに電子機器
KR102294480B1 (ko) * 2013-10-25 2021-08-27 삼성디스플레이 주식회사 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막트랜지스터 기판을 포함하는 표시 장치
US9890835B2 (en) 2015-04-24 2018-02-13 Allison Transmission, Inc. Multi-speed transmission
KR102606279B1 (ko) 2016-04-04 2023-11-27 삼성디스플레이 주식회사 디스플레이 장치
CN106920804B (zh) 2017-04-28 2020-03-24 厦门天马微电子有限公司 一种阵列基板、其驱动方法、显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003271095A (ja) * 2002-03-14 2003-09-25 Nec Corp 電流制御素子の駆動回路及び画像表示装置
JP2003330387A (ja) * 2002-03-05 2003-11-19 Sanyo Electric Co Ltd 表示装置
JP2004119219A (ja) * 2002-09-26 2004-04-15 Seiko Epson Corp 電気光学装置、パネル基板及び電子機器
JP2006148040A (ja) * 2004-11-17 2006-06-08 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2006276143A (ja) * 2005-03-28 2006-10-12 Casio Comput Co Ltd ディスプレイパネル

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684365A (en) 1994-12-14 1997-11-04 Eastman Kodak Company TFT-el display panel using organic electroluminescent media
US7224118B2 (en) 2003-06-17 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus having a wiring connected to a counter electrode via an opening portion in an insulating layer that surrounds a pixel electrode
JP4552844B2 (ja) * 2005-06-09 2010-09-29 セイコーエプソン株式会社 発光装置、その駆動方法および電子機器
JP4939045B2 (ja) 2005-11-30 2012-05-23 セイコーエプソン株式会社 発光装置および電子機器
JP4353237B2 (ja) * 2006-11-17 2009-10-28 ソニー株式会社 画素回路および表示装置、並びに画素回路の製造方法
JP2009075231A (ja) * 2007-09-19 2009-04-09 Hitachi Displays Ltd 画像表示装置
US8482494B2 (en) * 2008-02-05 2013-07-09 Casio Computer Co., Ltd. Display drive apparatus, and display apparatus and display drive method thereof
JP2009258275A (ja) * 2008-04-15 2009-11-05 Sony Corp 表示装置および出力バッファ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003330387A (ja) * 2002-03-05 2003-11-19 Sanyo Electric Co Ltd 表示装置
JP2003271095A (ja) * 2002-03-14 2003-09-25 Nec Corp 電流制御素子の駆動回路及び画像表示装置
JP2004119219A (ja) * 2002-09-26 2004-04-15 Seiko Epson Corp 電気光学装置、パネル基板及び電子機器
JP2006148040A (ja) * 2004-11-17 2006-06-08 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2006276143A (ja) * 2005-03-28 2006-10-12 Casio Comput Co Ltd ディスプレイパネル

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335749B2 (en) 2016-04-04 2022-05-17 Samsung Display Co., Ltd. Organic light-emitting display apparatus
US10276092B2 (en) 2016-04-28 2019-04-30 Samsung Display Co., Ltd. Display apparatus
US9859334B2 (en) 2016-05-27 2018-01-02 Samsung Display Co., Ltd. Display apparatus
WO2018047504A1 (ja) * 2016-09-09 2018-03-15 ソニーセミコンダクタソリューションズ株式会社 表示装置及び電子機器
US10510820B2 (en) 2016-09-09 2019-12-17 Sony Semiconductor Solutions Corporation Display device and electronic apparatus
US10998394B2 (en) 2016-09-09 2021-05-04 Sony Semiconductor Solutions Corporation Display device and electronic apparatus
US11563070B2 (en) 2016-09-09 2023-01-24 Sony Semiconductor Solutions Corporation Display device and electronic apparatus
WO2020032336A1 (ko) * 2018-08-08 2020-02-13 삼성디스플레이 주식회사 표시 장치
US11723247B2 (en) 2018-08-08 2023-08-08 Samsung Display Co., Ltd. Display device
JP2020115406A (ja) * 2019-01-17 2020-07-30 株式会社Ｊｏｌｅｄ 表示パネルおよび電子機器
JP7373103B2 (ja) 2019-01-17 2023-11-02 ＪＤＩ Ｄｅｓｉｇｎ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ 合同会社 表示パネルおよび電子機器

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