JP2008124735A

JP2008124735A - Differential comparator

Info

Publication number: JP2008124735A
Application number: JP2006305670A
Authority: JP
Inventors: Toshio Yoshihara; 敏雄吉原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-11-10
Filing date: 2006-11-10
Publication date: 2008-05-29

Abstract

<P>PROBLEM TO BE SOLVED: To enable operation regardless of whether a common voltage of a differential input signal is high or low. <P>SOLUTION: A differential comparator has a first differential pair 11 which outputs currents from nodes 2 and 3 based on the differential input signal, a second differential pair 12 which is consisted of transistors that are the same conduction type as transistors of the first differential pair 11 and has a threshold voltage lower than that of the first differential pair 11, and outputs currents from nodes 4 and 6 based on the differential input signal, and an output synthesis circuit 13 which generates a first amplified signal based on at least either of signals outputted from the nodes 2 and 5, and generates a second amplified signal based on at least either of signals outputted from the nodes 3 and 6. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は差動比較器に関し、特に小振幅の差動信号を増幅してシングルエンド信号として出力する差動比較器に関する。 The present invention relates to a differential comparator, and more particularly to a differential comparator that amplifies a differential signal having a small amplitude and outputs it as a single-ended signal.

近年、半導体装置ではデータの処理速度が向上したことから、半導体装置間のデータ通信速度も向上している。そして、このような高速なデータ通信を実現するためにＬＶＤＳ（Low Voltage Differential Signal）等の通信規格が提唱されている。ＬＶＤＳでは、小振幅の差動信号によってデータを通信する。そのため、ＬＶＤＳの信号を受信する受信回路には、この小振幅信号を正確に受信し、受信した差動信号を大振幅のシングルエンド信号に変換する差動比較器が必要となる。このような差動比較器の従来例が特許文献１に開示されている。 In recent years, since the data processing speed has been improved in semiconductor devices, the data communication speed between semiconductor devices has also been improved. In order to realize such high-speed data communication, a communication standard such as LVDS (Low Voltage Differential Signal) has been proposed. In LVDS, data is communicated by a small amplitude differential signal. Therefore, a receiving circuit that receives an LVDS signal requires a differential comparator that accurately receives the small amplitude signal and converts the received differential signal into a single-ended signal having a large amplitude. A conventional example of such a differential comparator is disclosed in Patent Document 1.

従来例で開示されている差動比較器の回路図を図４に示す。図４に示すように、従来例の差動比較器は、ＮＭＯＳトランジスタＱ５、Ｑ６で構成される第１の差動対と、ＰＭＯＳトランジスタＱ９、Ｑ１０で構成される第２の差動対とを有している。この第１の差動対と第２の差動対とには、差動入力信号Ｄｉｎ＋、Ｄｉｎ−が同じように入力される。また、ＮＭＯＳトランジスタＱ６のドレインと電源端子との間には、低インピーダンスの抵抗Ｒ１０４が接続される。ＰＭＯＳトランジスタＱ１０のドレインと接地端子との間には、低インピーダンスの抵抗Ｒ１０９が接続される。 A circuit diagram of the differential comparator disclosed in the conventional example is shown in FIG. As shown in FIG. 4, the conventional differential comparator includes a first differential pair composed of NMOS transistors Q5 and Q6 and a second differential pair composed of PMOS transistors Q9 and Q10. Have. Differential input signals Din + and Din− are input in the same way to the first differential pair and the second differential pair. A low-impedance resistor R104 is connected between the drain of the NMOS transistor Q6 and the power supply terminal. A low-impedance resistor R109 is connected between the drain of the PMOS transistor Q10 and the ground terminal.

そして、ＮＭＯＳトランジスタＱ６のドレインと抵抗Ｒ１０４との間のノードには、ＰＭＯＳトランジスタＱ１１のゲートが接続される。また、ＰＭＯＳトランジスタＱ１０のドレインと抵抗Ｒ１０９との間のノードには、ＮＭＯＳトランジスタＱ１２のゲートが接続される。そして、このＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とを相補的に動作させる（以下では、プッシュプル動作と称す）ことで、入力される差動信号をシングルエンド信号に変換する。 The gate of the PMOS transistor Q11 is connected to the node between the drain of the NMOS transistor Q6 and the resistor R104. The gate of the NMOS transistor Q12 is connected to a node between the drain of the PMOS transistor Q10 and the resistor R109. Then, by operating the PMOS transistor Q11 and the NMOS transistor Q12 in a complementary manner (hereinafter referred to as push-pull operation), the input differential signal is converted into a single-ended signal.

従来例の差動比較器では、第１、第２の差動対の負荷抵抗として低インピーダンスの抵抗Ｒ１０４、１０９を使用することで、高速な信号を減衰させずに増幅することが可能となる。
特開２０００−１０１３６７号公報 In the conventional differential comparator, it is possible to amplify a high-speed signal without attenuating it by using low impedance resistors R104 and 109 as load resistors of the first and second differential pairs. .
JP 2000-101367 A

一般的に、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とをプッシュプル動作させるためには、抵抗Ｒ１０４、１０９にある程度大きな電流を流す必要がある。そのため、第１、第２の差動対に入力される差動信号の同相電圧（以下、コモン電圧と称す）は、第１、第２の差動対が十分に動作する電圧範囲でなければならない。しかしながら、従来例の差動比較器では、第１、第２の差動対として異なる導電型のトランジスタを用いているため、コモン電圧の電圧が低下又は上昇すると一方の差動対が十分に動作しない場合がある。つまり、従来例の差動比較器では、動作可能なコモン電圧の電圧範囲が狭くなる問題がある。近年の半導体装置は、動作電源電圧が低いため、入力される差動信号のコモン電圧も低くなる場合がある。このような場合、この問題はより顕著な問題となる。 Generally, in order to cause the PMOS transistor Q11 and the NMOS transistor Q12 to perform a push-pull operation, it is necessary to pass a certain amount of current through the resistors R104 and 109. Therefore, the common-mode voltage (hereinafter referred to as a common voltage) of the differential signal input to the first and second differential pairs is not within a voltage range in which the first and second differential pairs operate sufficiently. Don't be. However, since the differential comparator of the conventional example uses different conductivity type transistors as the first and second differential pairs, one differential pair operates sufficiently when the voltage of the common voltage decreases or increases. May not. That is, the conventional differential comparator has a problem that the voltage range of the operable common voltage is narrowed. In recent semiconductor devices, since the operating power supply voltage is low, the common voltage of the input differential signal may be low. In such a case, this problem becomes more prominent.

本発明にかかる差動比較器は、第１、第２の出力端子から差動入力信号に応じた信号を出力する第１の差動対と、前記第１の差動対を構成するトランジスタと同じ導電型であって、前記第１の差動対を構成するトランジスタよりも低い閾値電圧を有するトランジスタによって構成され、第３、第４の出力端子から前記差動入力信号に応じた信号を出力する第２の差動対と、前記第１の出力端子と前記第３の出力端子とから出力される信号のうち少なくとも一方の信号に基づき第１の増幅信号を生成し、前記第２の出力端子と前記第４の出力端子とから出力される信号のうち少なくとも一方の信号に基づき第２の増幅信号を生成する出力合成回路とを有することを特徴とするものである。 A differential comparator according to the present invention includes a first differential pair that outputs a signal corresponding to a differential input signal from first and second output terminals, and a transistor that constitutes the first differential pair. A transistor having the same conductivity type and having a threshold voltage lower than that of the transistor constituting the first differential pair, and outputting a signal corresponding to the differential input signal from the third and fourth output terminals Generating a first amplified signal based on at least one of the signals output from the second differential pair, the first output terminal, and the third output terminal, and the second output And an output combining circuit for generating a second amplified signal based on at least one of the signals output from the terminal and the fourth output terminal.

本発明にかかる差動比較器によれば、差動入力信号のコモン電圧が低く、第１の差動対が動作しない場合であっても、低い閾値を有する第２の差動対が動作する。一方、差動入力信号のコモン電圧が高く、第２の差動対が動作しない場合であっても第１の差動対が動作する。また、出力合成回路は、第２の差動対から出力される電流と第１の差動対から出力される信号のいずれか一方に基づき第１の増幅信号と第２の差動電圧を生成することが可能である。つまり、本発明にかかる差動比較器は、差動入力信号のコモン電圧が高い場合と低い場合とのいずれの場合に対しても動作が可能である。 According to the differential comparator of the present invention, even if the common voltage of the differential input signal is low and the first differential pair does not operate, the second differential pair having a low threshold operates. . On the other hand, even if the common voltage of the differential input signal is high and the second differential pair does not operate, the first differential pair operates. The output synthesis circuit generates the first amplified signal and the second differential voltage based on one of the current output from the second differential pair and the signal output from the first differential pair. Is possible. That is, the differential comparator according to the present invention can operate in both cases where the common voltage of the differential input signal is high and low.

本発明にかかる差動比較器によれば、本発明にかかる差動比較器は、動作可能なコモン電圧の電圧範囲を広く設定することが可能である。 According to the differential comparator according to the present invention, the differential comparator according to the present invention can set a wide voltage range of an operable common voltage.

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる差動比較器１の回路図を図１に示す。図１に示すように、差動比較器１は、第１の差動対１１、第２の差動対１２、出力合成回路１３、比較器１４を有している。 Embodiment 1
Embodiments of the present invention will be described below with reference to the drawings. A circuit diagram of the differential comparator 1 according to the present embodiment is shown in FIG. As shown in FIG. 1, the differential comparator 1 includes a first differential pair 11, a second differential pair 12, an output synthesis circuit 13, and a comparator 14.

第１の差動対１１は、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２を有している。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は、ソースがノード１にて共通接続されている。そして、ノード１と第２の電源端子（例えば、接地端子ＶＳＳ）との間にはＮＭＯＳトランジスタＭＮ３が接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには電流制御電圧入力端子から所定の電圧値を有する電流制御電圧が入力される。ＮＭＯＳトランジスタＭＮ３は、電流制御電圧の値に応じた電流を出力し、第１の差動対１１は、この電流に基づき動作する。 The first differential pair 11 includes NMOS transistors NTr1 and NTr2. The sources of the NMOS transistors NTr1 and NTr2 are commonly connected at the node 1. An NMOS transistor MN3 is connected between the node 1 and a second power supply terminal (for example, the ground terminal VSS). A current control voltage having a predetermined voltage value is input from the current control voltage input terminal to the gate of the NMOS transistor MN3. The NMOS transistor MN3 outputs a current corresponding to the value of the current control voltage, and the first differential pair 11 operates based on this current.

また、ＮＭＯＳトランジスタＮＴｒ１のゲートには入力端子ＩＮ１を介して差動入力信号のうち一方の差動入力信号が入力される。ＮＭＯＳトランジスタＮＴｒ２のゲートには入力端子ＩＮ２を介して差動入力信号のうち他方の差動入力信号が入力される。そして、第１の差動対１１は、差動入力信号の電圧レベルに応じて第１の出力端子（例えば、ＮＭＯＳトランジスタＮＴｒ１のドレインに接続されるノード２）及び第２の出力端子（例えば、ＮＭＯＳトランジスタＮＴｒ２のドレインに接続されるノード３）から信号（例えば、電流）を出力する。 Further, one differential input signal among the differential input signals is input to the gate of the NMOS transistor NTr1 via the input terminal IN1. The other differential input signal of the differential input signals is input to the gate of the NMOS transistor NTr2 via the input terminal IN2. Then, the first differential pair 11 has a first output terminal (for example, a node 2 connected to the drain of the NMOS transistor NTr1) and a second output terminal (for example, for example) according to the voltage level of the differential input signal. A signal (for example, current) is output from the node 3) connected to the drain of the NMOS transistor NTr2.

第２の差動対１２は、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２を有している。ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は、ソースがノード４にて共通接続されている。そして、ノード１と接地端子ＶＳＳとの間にはＮＭＯＳトランジスタＭＮ４が接続されている。ＮＭＯＳトランジスタＭＮ４のゲートには電流制御電圧入力端子から所定の電圧値を有する電流制御電圧が入力される。ＮＭＯＳトランジスタＭＮ４は、電流制御電圧の値に応じた電流を出力し、第２の差動対１２は、この電流に基づき動作する。 The second differential pair 12 includes NMOS transistors LTr1 and LTr2. The sources of the NMOS transistors LTr1 and LTr2 are commonly connected at the node 4. An NMOS transistor MN4 is connected between the node 1 and the ground terminal VSS. A current control voltage having a predetermined voltage value is input from the current control voltage input terminal to the gate of the NMOS transistor MN4. The NMOS transistor MN4 outputs a current corresponding to the value of the current control voltage, and the second differential pair 12 operates based on this current.

また、ＮＭＯＳトランジスタＬＴｒ１のゲートには入力端子ＩＮ１を介して差動入力信号のうち一方の差動入力信号が入力される。ＮＭＯＳトランジスタＬＴｒ２のゲートには入力端子ＩＮ２を介して差動入力信号のうち他方の差動入力信号が入力される。そして、第２の差動対１２は、差動入力信号の電圧レベルに応じて第３の出力端子（例えば、ＮＭＯＳトランジスタＬＴｒ１のドレインに接続されるノード５）及び第４の出力端子（例えば、ＮＭＯＳトランジスタＬＴｒ２のドレインに接続されるノード６）から信号（例えば、電流）を出力する。 Further, one differential input signal among the differential input signals is input to the gate of the NMOS transistor LTr1 via the input terminal IN1. The other differential input signal of the differential input signals is input to the gate of the NMOS transistor LTr2 via the input terminal IN2. Then, the second differential pair 12 has a third output terminal (for example, the node 5 connected to the drain of the NMOS transistor LTr1) and a fourth output terminal (for example, according to the voltage level of the differential input signal). A signal (for example, current) is output from the node 6) connected to the drain of the NMOS transistor LTr2.

なお、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２よりも閾値電圧が小さい。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２などの通常の閾値電圧を有するトランジスタは、ＮウェルやＰウェルの上層に形成される。これに対して、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は、Ｎウェル又はＰウェルが形成されない領域に形成されるトランジスタである。ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２をこのように形成することで、これらのトランジスタの閾値電圧を小さくすることが可能であり、比較的簡単に形成することが可能である。なお、以下で説明する例では、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は約０．６Ｖの閾値電圧であって、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は約０．１Ｖの閾値電圧である。 Note that the NMOS transistors LTr1 and LTr2 have a lower threshold voltage than the NMOS transistors NTr1 and NTr2. Transistors having normal threshold voltages, such as NMOS transistors NTr1 and NTr2, are formed in the upper layer of the N well or P well. On the other hand, the NMOS transistors LTr1 and LTr2 are transistors formed in a region where the N well or the P well is not formed. By forming the NMOS transistors LTr1 and LTr2 in this way, the threshold voltages of these transistors can be reduced and can be formed relatively easily. In the example described below, the NMOS transistors NTr1 and NTr2 have a threshold voltage of about 0.6V, and the NMOS transistors LTr1 and LTr2 have a threshold voltage of about 0.1V.

出力合成回路１３は、第１の出力端子と第３の出力端子とに流れる電流に基づき第１の増幅信号を生成し、第２の出力端子と第４の出力端子とに流れる電流に基づき第２の増幅信号を生成する。そして、出力合成回路１３は、第１のカスコード回路２１、第２のカスコード回路２２、第３のカスコード回路２３、第４のカスコード回路２４を有している。 The output synthesis circuit 13 generates a first amplified signal based on the current flowing through the first output terminal and the third output terminal, and generates the first amplified signal based on the current flowing through the second output terminal and the fourth output terminal. 2 amplified signals are generated. The output synthesis circuit 13 includes a first cascode circuit 21, a second cascode circuit 22, a third cascode circuit 23, and a fourth cascode circuit 24.

第１のカスコード回路２１と第３のカスコード回路２３は、第１の電源端子（例えば、電源端子ＶＤＤ）と接地端子ＶＳＳとの間に直列に接続されている。そして、第１のカスコード回路２１と第３のカスコード回路２３との接続点（ノード７）から第１の増幅信号を出力する。第２のカスコード回路２２と第４のカスコード回路２４は、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続されている。そして、第２のカスコード回路２２と第４のカスコード回路２４との接続点（ノード８）から第２の増幅信号を出力する。 The first cascode circuit 21 and the third cascode circuit 23 are connected in series between a first power supply terminal (for example, a power supply terminal VDD) and a ground terminal VSS. Then, the first amplified signal is output from the connection point (node 7) between the first cascode circuit 21 and the third cascode circuit 23. The second cascode circuit 22 and the fourth cascode circuit 24 are connected in series between the power supply terminal VDD and the ground terminal VSS. Then, the second amplified signal is output from the connection point (node 8) between the second cascode circuit 22 and the fourth cascode circuit 24.

第１のカスコード回路２１は、入力電圧よりも出力電圧の方が電圧値が低くなるフォールデッドカスコード回路として動作する。第１のカスコード回路２１は、抵抗Ｒ１と、第１のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ１）とを有している。抵抗Ｒ１の一方の端子は電源端子ＶＤＤに接続され、他方の端子はＰＭＯＳトランジスタＭＰ１のソースに接続される。そして、抵抗Ｒ１とＰＭＯＳトランジスタＭＰ１のソースとの間の接点が第１のカスコード回路２１の入力端子となっており、この入力端子にＮＭＯＳトランジスタＮＴｒ１のドレインが接続される。また、ＰＭＯＳトランジスタＭＰ１のゲートには、第１の定電圧（例えば、制御電圧Ｖｃｏｎｓｔ１）が入力されている。そして、ＰＭＯＳトランジスタＭＰ１は、制御電圧Ｖｃｏｎｓｔ１とＰＭＯＳトランジスタＭＰ１のソースの電圧との電圧差に応じた電流をソースからドレインに流す。ＰＭＯＳトランジスタＭＰ１のドレインは、第１のカスコード回路２１の出力端子となっており、ノード７に接続されている。 The first cascode circuit 21 operates as a folded cascode circuit in which the output voltage has a lower voltage value than the input voltage. The first cascode circuit 21 includes a resistor R1 and a first transistor (for example, a PMOS transistor MP1). One terminal of the resistor R1 is connected to the power supply terminal VDD, and the other terminal is connected to the source of the PMOS transistor MP1. A contact point between the resistor R1 and the source of the PMOS transistor MP1 serves as an input terminal of the first cascode circuit 21, and the drain of the NMOS transistor NTr1 is connected to this input terminal. In addition, a first constant voltage (for example, control voltage Vconst1) is input to the gate of the PMOS transistor MP1. The PMOS transistor MP1 causes a current corresponding to the voltage difference between the control voltage Vconst1 and the source voltage of the PMOS transistor MP1 to flow from the source to the drain. The drain of the PMOS transistor MP 1 is an output terminal of the first cascode circuit 21 and is connected to the node 7.

第２のカスコード回路２２は、入力電圧よりも出力電圧の方が電圧値が低くなるフォールデッドカスコード回路として動作する。第２のカスコード回路２２は、抵抗Ｒ２と、第２のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ２）とを有している。抵抗Ｒ２の一方の端子は電源端子ＶＤＤに接続され、他方の端子はＰＭＯＳトランジスタＭＰ２のソースに接続される。そして、抵抗Ｒ２とＰＭＯＳトランジスタＭＰ２のソースとの間の接点が第２のカスコード回路２２の入力端子となっており、この入力端子にＮＭＯＳトランジスタＮＴｒ２のドレインが接続される。また、ＰＭＯＳトランジスタＭＰ２のゲートには、制御電圧Ｖｃｏｎｓｔ１が入力されている。そして、ＰＭＯＳトランジスタＭＰ２は、制御電圧Ｖｃｏｎｓｔ１とＰＭＯＳトランジスタＭＰ２のソースの電圧との電圧差に応じた電流をソースからドレインに流す。ＰＭＯＳトランジスタＭＰ２のドレインは、第２のカスコード回路２２の出力端子となっており、ノード８に接続されている。 The second cascode circuit 22 operates as a folded cascode circuit in which the output voltage has a lower voltage value than the input voltage. The second cascode circuit 22 includes a resistor R2 and a second transistor (for example, a PMOS transistor MP2). One terminal of the resistor R2 is connected to the power supply terminal VDD, and the other terminal is connected to the source of the PMOS transistor MP2. A contact point between the resistor R2 and the source of the PMOS transistor MP2 serves as an input terminal of the second cascode circuit 22, and the drain of the NMOS transistor NTr2 is connected to this input terminal. The control voltage Vconst1 is input to the gate of the PMOS transistor MP2. The PMOS transistor MP2 allows a current corresponding to the voltage difference between the control voltage Vconst1 and the source voltage of the PMOS transistor MP2 to flow from the source to the drain. The drain of the PMOS transistor MP 2 is an output terminal of the second cascode circuit 22 and is connected to the node 8.

第３のカスコード回路２３は、入力電圧よりも出力電圧の方が電圧値が高くなるカスコード回路として動作する。第３のカスコード回路２３は、抵抗Ｒ３と、第３のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）とを有している。抵抗Ｒ３の一方の端子は接地端子ＶＳＳに接続され、他方の端子はＮＭＯＳトランジスタＭＮ１のソースに接続される。そして、抵抗Ｒ３とＮＭＯＳトランジスタＭＮ１のソースとの間の接点が第３のカスコード回路２３の入力端子となっており、この入力端子にＮＭＯＳトランジスタＬＴｒ１のドレインが接続される。また、ＮＭＯＳトランジスタＭＮ１のゲートには、第２の定電圧（例えば、制御電圧Ｖｃｏｎｓｔ２）が入力されている。そして、ＮＭＯＳトランジスタＭＮ１は、制御電圧Ｖｃｏｎｓｔ２とＮＭＯＳトランジスタＭＮ１のソースの電圧との電圧差に応じた電流をドレインからソースに流す。ＮＭＯＳトランジスタＭＮ１のドレインは、第３のカスコード回路２３の出力端子となっており、ノード７に接続されている。 The third cascode circuit 23 operates as a cascode circuit in which the output voltage has a higher voltage value than the input voltage. The third cascode circuit 23 includes a resistor R3 and a third transistor (for example, an NMOS transistor MN1). One terminal of the resistor R3 is connected to the ground terminal VSS, and the other terminal is connected to the source of the NMOS transistor MN1. A contact point between the resistor R3 and the source of the NMOS transistor MN1 serves as an input terminal of the third cascode circuit 23, and the drain of the NMOS transistor LTr1 is connected to this input terminal. A second constant voltage (for example, control voltage Vconst2) is input to the gate of the NMOS transistor MN1. The NMOS transistor MN1 causes a current corresponding to the voltage difference between the control voltage Vconst2 and the source voltage of the NMOS transistor MN1 to flow from the drain to the source. The drain of the NMOS transistor MN 1 is an output terminal of the third cascode circuit 23 and is connected to the node 7.

第４のカスコード回路２４は、入力電圧よりも出力電圧の方が電圧値が高くなるカスコード回路として動作する。第４のカスコード回路２４は、抵抗Ｒ４と、第４のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）とを有している。抵抗Ｒ４の一方の端子は接地端子ＶＳＳに接続され、他方の端子はＮＭＯＳトランジスタＭＮ２のソースに接続される。そして、抵抗Ｒ４とＮＭＯＳトランジスタＭＮ２のソースとの間の接点が第４のカスコード回路２４の入力端子となっており、この入力端子にＮＭＯＳトランジスタＬＴｒ２のドレインが接続される。また、ＮＭＯＳトランジスタＭＮ２のゲートには、制御電圧Ｖｃｏｎｓｔ２が入力されている。そして、ＮＭＯＳトランジスタＭＮ２は、制御電圧Ｖｃｏｎｓｔ２とＮＭＯＳトランジスタＭＮ２のソースの電圧との電圧差に応じた電流をドレインからソースに流す。ＮＭＯＳトランジスタＭＮ２のドレインは、第４のカスコード回路２４の出力端子となっており、ノード８に接続されている。 The fourth cascode circuit 24 operates as a cascode circuit in which the output voltage has a higher voltage value than the input voltage. The fourth cascode circuit 24 includes a resistor R4 and a fourth transistor (for example, an NMOS transistor MN2). One terminal of the resistor R4 is connected to the ground terminal VSS, and the other terminal is connected to the source of the NMOS transistor MN2. A contact point between the resistor R4 and the source of the NMOS transistor MN2 serves as an input terminal of the fourth cascode circuit 24, and the drain of the NMOS transistor LTr2 is connected to this input terminal. The control voltage Vconst2 is input to the gate of the NMOS transistor MN2. The NMOS transistor MN2 passes a current corresponding to the voltage difference between the control voltage Vconst2 and the source voltage of the NMOS transistor MN2 from the drain to the source. The drain of the NMOS transistor MN2 is an output terminal of the fourth cascode circuit 24 and is connected to the node 8.

比較器１４は、出力合成回路１３が生成する第１、第２の増幅信号が入力され、この２つの電圧の電圧レベルを比較し、その比較結果を出力する。そして、この比較結果はシングルエンド信号によって出力端子ＯＵＴを介して出力される。このシングルエンド信号は、例えば第１の増幅信号が第２の増幅信号よりも大きければ、ハイレベル（例えば、電源電圧）となり、第１の増幅信号が第２の増幅信号よりも小さければ、ロウレベル（例えば、接地電圧）となる。 The comparator 14 receives the first and second amplified signals generated by the output synthesis circuit 13, compares the voltage levels of the two voltages, and outputs the comparison result. The comparison result is output via the output terminal OUT as a single end signal. This single-ended signal is, for example, high level (for example, power supply voltage) if the first amplified signal is larger than the second amplified signal, and low level if the first amplified signal is smaller than the second amplified signal. (For example, ground voltage).

ここで、本実施の形態にかかる差動比較器１の動作について説明する。差動比較器１は、差動入力信号のコモン電圧ＶＣＭの電圧レベルに応じて動作が異なる。そのため、以下の説明では、コモン電圧ＶＣＭが０．４Ｖの場合の動作を第１の動作例とし、コモン電圧ＶＣＭが０．９Ｖの場合の動作を第２の動作例として説明する。なお、差動比較器１は、入力端子ＩＮ１から入力される差動入力信号に関する動作と入力端子ＩＮ２から入力される差動入力信号に関する動作とは互いに位相が反転した信号に基づく動作となる。そのため、以下の動作例の説明では、主に入力端子ＩＮ１から入力される差動入力信号に関する動作について説明する。 Here, the operation of the differential comparator 1 according to the present embodiment will be described. The differential comparator 1 operates differently according to the voltage level of the common voltage VCM of the differential input signal. Therefore, in the following description, the operation when the common voltage VCM is 0.4V is described as a first operation example, and the operation when the common voltage VCM is 0.9V is described as a second operation example. In the differential comparator 1, the operation related to the differential input signal input from the input terminal IN1 and the operation related to the differential input signal input from the input terminal IN2 are operations based on signals whose phases are inverted. Therefore, in the following description of the operation example, an operation related to a differential input signal input from the input terminal IN1 will be mainly described.

第１の動作例における差動比較器１の各ノードの電圧波形を図２に示し、第１の動作例を説明する。図２に示すように、第１の動作例の差動入力信号は、０．４Ｖのコモン電圧ＶＣＭを有し、数十ｍＶｐｐの振幅である。この差動入力信号のコモン電圧ＶＣＭに応じて、第１の差動対１１のノード１の電圧はほぼ０Ｖとなる。従って、第１の差動対１１に接続されるＮＭＯＳトランジスタＭＮ３は動作しない。また、第１の差動対１１の第１の出力端子（ノード２）及び第２の出力端子（ノード３）はオープンな状態となる。一方、第２の差動対１２のノード４の電圧は約０．３Ｖとなる。従って、第２の差動対１２に接続されるＮＭＯＳトランジスタＭＮ４は動作する。そして、第２の差動対１２が動作することによって、第２の差動対１２の第３の出力端子（ノード５）の電圧波形は、ノード４よりも約０．１Ｖ高いコモン電圧ＶＣＭを有し、差動入力信号とは反転した位相を有するものとなる。 The voltage waveform at each node of the differential comparator 1 in the first operation example is shown in FIG. 2, and the first operation example will be described. As shown in FIG. 2, the differential input signal of the first operation example has a common voltage VCM of 0.4V and an amplitude of several tens of mVpp. In accordance with the common voltage VCM of the differential input signal, the voltage of the node 1 of the first differential pair 11 is approximately 0V. Accordingly, the NMOS transistor MN3 connected to the first differential pair 11 does not operate. Further, the first output terminal (node 2) and the second output terminal (node 3) of the first differential pair 11 are in an open state. On the other hand, the voltage of the node 4 of the second differential pair 12 is about 0.3V. Accordingly, the NMOS transistor MN4 connected to the second differential pair 12 operates. When the second differential pair 12 operates, the voltage waveform of the third output terminal (node 5) of the second differential pair 12 has a common voltage VCM that is about 0.1V higher than that of the node 4. And have a phase that is inverted from that of the differential input signal.

そして、このノード５の電圧波形を入力信号として第３のカスコード回路２３は動作する。このとき、第３のカスコード回路２３は、ノード５の振幅に応じてＮＭＯＳトランジスタＭＮ１のゲート・ソース間の電圧が変動する。そして、ＮＭＯＳトランジスタＭＮ１は、ゲート・ソース間の電圧差の変動と当該トランジスタの相互コンダクタンスｇｍとに応じた電流を流す。 The third cascode circuit 23 operates using the voltage waveform of the node 5 as an input signal. At this time, in the third cascode circuit 23, the voltage between the gate and the source of the NMOS transistor MN1 varies according to the amplitude of the node 5. The NMOS transistor MN1 passes a current according to the variation in the voltage difference between the gate and the source and the mutual conductance gm of the transistor.

一方、第３のカスコード回路２３と直列に接続される第１のカスコード回路２１は入力端子がオープンな状態となっているため、制御電圧Ｖｃｏｎｓｔ１の電圧に応じた電流を出力する定電流源として動作する。従って、ノード７には第１のカスコード回路２１から出力される電流と第３のカスコード回路２３から出力される電流との差に応じて第１の増幅信号が生成される。この第１の動作例では、差動入力信号に対する第１の増幅信号の増幅率は約５倍である。なお、第２の増幅信号は、第１の増幅信号を反転させた信号となる。そして、比較器１４は、この第１、第２の増幅信号の電圧レベルの差に応じたシングルエンド信号を出力する（不図示）。 On the other hand, since the input terminal of the first cascode circuit 21 connected in series with the third cascode circuit 23 is in an open state, the first cascode circuit 21 operates as a constant current source that outputs a current corresponding to the voltage of the control voltage Vconst1. To do. Therefore, a first amplified signal is generated at the node 7 according to the difference between the current output from the first cascode circuit 21 and the current output from the third cascode circuit 23. In this first operation example, the amplification factor of the first amplified signal with respect to the differential input signal is about 5 times. Note that the second amplified signal is a signal obtained by inverting the first amplified signal. Then, the comparator 14 outputs a single-ended signal corresponding to the difference between the voltage levels of the first and second amplified signals (not shown).

つまり、第１の動作例では、第１の差動対１１が非動作状態であっても、第２の差動対１２の動作によって生成される信号に応じて出力合成回路１３で第１、第２の増幅信号を生成する。 In other words, in the first operation example, even if the first differential pair 11 is in the non-operating state, the output combining circuit 13 performs the first, first, and second output in response to the signal generated by the operation of the second differential pair 12. A second amplified signal is generated.

次に、第２の動作例における差動比較器１の各ノードの電圧波形を図３に示し、第２の動作例を説明する。図３に示すように、第２の動作例の差動入力信号は、０．９Ｖのコモン電圧ＶＣＭを有し、数十ｍＶｐｐの振幅である。この差動入力信号のコモン電圧ＶＣＭに応じて、第１の差動対１１のノード１の電圧は約０．３Ｖとなる。従って、第１の差動対１１に接続されるＮＭＯＳトランジスタＭＮ３は動作する。また、第１の差動対１１の第１の出力端子（ノード２）及び第２の出力端子（ノード３）の電圧波形は、差動入力信号の電圧レベルに応じたものとなる。例えば、ノード２の電圧波形は、約１．５Ｖのコモン電圧ＶＣＭを有し、差動入力信号とは反転したものとなる。 Next, the voltage waveform of each node of the differential comparator 1 in the second operation example is shown in FIG. 3, and the second operation example will be described. As shown in FIG. 3, the differential input signal of the second operation example has a common voltage VCM of 0.9 V and an amplitude of several tens of mVpp. According to the common voltage VCM of the differential input signal, the voltage of the node 1 of the first differential pair 11 is about 0.3V. Accordingly, the NMOS transistor MN3 connected to the first differential pair 11 operates. The voltage waveforms at the first output terminal (node 2) and the second output terminal (node 3) of the first differential pair 11 are in accordance with the voltage level of the differential input signal. For example, the voltage waveform at the node 2 has a common voltage VCM of about 1.5 V and is inverted from the differential input signal.

そして、このノード２の電圧波形を入力信号として第１のカスコード回路２１は動作する。このとき、第１のカスコード回路２１は、ノード２の振幅に応じてＰＭＯＳトランジスタＭＰ１のゲート・ソース間の電圧が変動する。そして、ＰＭＯＳトランジスタＭＰ１は、ゲート・ソース間の電圧差の変動と当該トランジスタの相互コンダクタンスｇｍとに応じた電流を流す。 The first cascode circuit 21 operates using the voltage waveform at the node 2 as an input signal. At this time, in the first cascode circuit 21, the voltage between the gate and the source of the PMOS transistor MP 1 varies according to the amplitude of the node 2. The PMOS transistor MP1 passes a current corresponding to the variation in the voltage difference between the gate and the source and the mutual conductance gm of the transistor.

一方、第３のカスコード回路２３は、制御電圧Ｖｃｏｎｓｔ２の電圧値に応じた電流を出力する定電流源として動作する。このとき、第３のカスコード回路２３が定電流源として動作しているために、第３のカスコード回路２３の入力端子の電圧は、制御電圧Ｖｃｏｎｓｔ２とＮＭＯＳトランジスタＭＮ１の閾値電圧との関係から約０．４Ｖとなる。そのため、第２の差動対１２のＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２のソース・ドレイン間の電圧差が十分な電圧にならず、第２の差動対１２は動作しない。 On the other hand, the third cascode circuit 23 operates as a constant current source that outputs a current corresponding to the voltage value of the control voltage Vconst2. At this time, since the third cascode circuit 23 operates as a constant current source, the voltage at the input terminal of the third cascode circuit 23 is about 0 due to the relationship between the control voltage Vconst2 and the threshold voltage of the NMOS transistor MN1. 4V. Therefore, the voltage difference between the source and drain of the NMOS transistors LTr1 and LTr2 of the second differential pair 12 does not become a sufficient voltage, and the second differential pair 12 does not operate.

従って、ノード７には第１のカスコード回路２１から出力される電流と第３のカスコード回路２３から出力される電流との差に応じて第１の増幅信号が生成される。この第２の動作例では、差動入力信号に対する第１の増幅信号の増幅率は約６倍である。なお、第２の増幅信号は、第１の増幅信号を反転させた信号となる。そして、比較器１４は、この第１、第２の増幅信号の電圧レベルの差に応じたシングルエンド信号を出力する（不図示）。 Therefore, a first amplified signal is generated at the node 7 according to the difference between the current output from the first cascode circuit 21 and the current output from the third cascode circuit 23. In the second operation example, the amplification factor of the first amplified signal with respect to the differential input signal is about 6 times. Note that the second amplified signal is a signal obtained by inverting the first amplified signal. Then, the comparator 14 outputs a single-ended signal corresponding to the difference between the voltage levels of the first and second amplified signals (not shown).

つまり、第２の動作例では、第１の差動対１１の動作によって生成される信号に応じて出力合成回路１３で第１、第２の増幅信号を生成する。そして、第２の差動対１２は、出力合成回路１３の動作と差動入力信号のコモン電圧ＶＣＭとの関係に応じて非動作状態となる。なお、差動入力信号のコモン電圧ＶＣＭによっては、第１の差動対１１及び第２の差動対１２が共に動作する場合がある。この場合であっても、出力合成回路１３は、直列に接続されるカスコード回路が出力する電流の差に応じて第１、第２の増幅信号を生成する。 That is, in the second operation example, the output synthesis circuit 13 generates the first and second amplified signals according to the signal generated by the operation of the first differential pair 11. Then, the second differential pair 12 becomes inoperative according to the relationship between the operation of the output synthesis circuit 13 and the common voltage VCM of the differential input signal. Depending on the common voltage VCM of the differential input signal, both the first differential pair 11 and the second differential pair 12 may operate. Even in this case, the output synthesizing circuit 13 generates the first and second amplified signals according to the difference in current output from the cascode circuits connected in series.

なお、本実施の形態にかかる差動比較器１は、第１の差動対１１と第２の差動対１２とのどちらの差動対の動作に基づき第１、第２の増幅信号が生成されるかによって、差動入力信号に対する第１、第２の増幅信号の増幅率が変動する。このようなことから、増幅率の設定は、最も増幅率が低くなる状態において、十分な増幅率となるように各制御電圧の値を設定することが好ましい。 In the differential comparator 1 according to the present embodiment, the first and second amplified signals are generated based on the operation of either the first differential pair 11 or the second differential pair 12. The amplification factors of the first and second amplified signals with respect to the differential input signal vary depending on whether they are generated. For this reason, it is preferable to set the value of each control voltage so that the amplification factor is set to a sufficient amplification factor when the amplification factor is the lowest.

上記説明より、本実施の形態の差動比較器によれば、差動入力信号のコモン電圧ＶＣＭが高い場合は、第１の差動対１１が動作する。また、第１の差動対１１が動作可能なコモン電圧ＶＣＭよりも低いコモン電圧ＶＣＭを有する差動入力信号が入力された場合は、閾値の低いトランジスタで構成される第２の差動対１２が動作する。また、出力合成回路１３は、第１の差動対１１から出力される信号と第２の差動対１２から出力される信号とのいずれか一方の信号しか入力されない場合であっても、第１、第２の増幅信号を生成することが可能である。 From the above description, according to the differential comparator of the present embodiment, the first differential pair 11 operates when the common voltage VCM of the differential input signal is high. Further, when a differential input signal having a common voltage VCM lower than the common voltage VCM at which the first differential pair 11 can operate is input, the second differential pair 12 composed of transistors having a low threshold value. Works. Further, even if the output synthesis circuit 13 receives only one of the signal output from the first differential pair 11 and the signal output from the second differential pair 12, It is possible to generate first and second amplified signals.

つまり、本実施の形態の差動比較器は、第１の差動対１１を構成するトランジスタの閾値電圧よりも第２の差動対１２を構成するトランジスタの閾値電圧を小さくすることで、第１の差動対１１が非動作状態となるコモン電圧ＶＣＭを有する差動入力信号が入力された場合であっても動作が可能である。 That is, the differential comparator of the present embodiment reduces the threshold voltage of the transistors constituting the second differential pair 12 to be smaller than the threshold voltage of the transistors constituting the first differential pair 11. Operation is possible even when a differential input signal having a common voltage VCM in which one differential pair 11 is inactive is input.

また、出力合成回路１３のカスコード回路は、トランジスタと電源端子ＶＤＤ又は接地端子ＶＳＳとの間に抵抗を有している。この抵抗の抵抗値は、トランジスタのソース側のインピーダンスよりも小さなインピーダンスとなるように設定される。つまり、カスコード回路の入力端子のインピーダンスは低くなる。一方、入力される信号は、カスコード回路のトランジスタの相互コンダクタンスｇｍによって増幅される。そのため、カスコード回路の入力端子のインピーダンスが低い状態であっても、出力合成回路１３は入力信号を十分な振幅まで増幅することが可能である。従って、本実施の形態の出力合成回路１３は、第１の差動対１１の動作に基づく動作と、第２の差動対１２の動作に基づく動作とのいずれの場合であっても高速動作が可能である。 The cascode circuit of the output synthesis circuit 13 has a resistor between the transistor and the power supply terminal VDD or the ground terminal VSS. The resistance value of this resistor is set to be smaller than the impedance on the source side of the transistor. That is, the impedance of the input terminal of the cascode circuit is low. On the other hand, the input signal is amplified by the mutual conductance gm of the transistor of the cascode circuit. Therefore, even if the impedance of the input terminal of the cascode circuit is low, the output synthesis circuit 13 can amplify the input signal to a sufficient amplitude. Therefore, the output synthesizing circuit 13 according to the present embodiment operates at high speed regardless of whether the operation is based on the operation of the first differential pair 11 or the operation based on the operation of the second differential pair 12. Is possible.

このようなことから、本実施の形態の差動比較器１は、広い入力電圧範囲と高速動作とを同時に実現することが可能である。近年の低電源電圧環境では、伝達される信号のコモン電圧ＶＣＭの電圧レベルが低い場合も多く、本実施の形態の差動比較器の入力電圧範囲を拡大することはシステム設計において非常に有効である。 For this reason, the differential comparator 1 of the present embodiment can simultaneously realize a wide input voltage range and high-speed operation. In a recent low power supply voltage environment, the voltage level of the common voltage VCM of the transmitted signal is often low, and it is very effective in system design to expand the input voltage range of the differential comparator of this embodiment. is there.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、カスコード回路のトランジスタのソースと電源端子ＶＤＤ又は接地端子ＶＳＳの間に抵抗を接続したが、特に高速動作が必要ない場合は、この抵抗を接続する必要はない。また、差動対を構成するトランジスタはＰＭＯＳトランジスタであっても構わない。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, in the above-described embodiment, a resistor is connected between the source of the transistor of the cascode circuit and the power supply terminal VDD or the ground terminal VSS. However, this resistor does not need to be connected when high-speed operation is not particularly required. Further, the transistors constituting the differential pair may be PMOS transistors.

実施の形態１にかかる差動比較器の回路図である。1 is a circuit diagram of a differential comparator according to a first exemplary embodiment. 実施の形態１にかかる差動比較器において入力信号のコモン電圧ＶＣＭが０．４Ｖとなる場合の各ノードの電圧波形図である。FIG. 6 is a voltage waveform diagram at each node when a common voltage VCM of an input signal is 0.4 V in the differential comparator according to the first exemplary embodiment; 実施の形態１にかかる差動比較器において入力信号のコモン電圧ＶＣＭが０．９Ｖとなる場合の各ノードの電圧波形図である。FIG. 6 is a voltage waveform diagram at each node when the common voltage VCM of the input signal is 0.9 V in the differential comparator according to the first exemplary embodiment; 従来の差動比較器の回路図である。It is a circuit diagram of the conventional differential comparator.

Explanation of symbols

１差動比較器
１１、１２差動対
１３出力合成回路
１４比較器
２１〜２４カスコード回路
ＩＮ１、ＩＮ２入力端子
ＮＴｒ１、ＮＴｒ２ＮＭＯＳトランジスタ
ＬＴｒ１、ＬＴｒ２ＮＭＯＳトランジスタ
ＭＮ１〜ＭＮ４ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２ＰＭＯＳトランジスタ
ＯＵＴ出力端子
Ｒ１〜Ｒ４抵抗 DESCRIPTION OF SYMBOLS 1 Differential comparator 11, 12 Differential pair 13 Output synthetic | combination circuit 14 Comparator 21-24 Cascode circuit IN1, IN2 Input terminal NTr1, NTr2 NMOS transistor LTr1, LTr2 NMOS transistor MN1-MN4 NMOS transistor MP1, MP2 PMOS transistor OUT Output Terminal R1-R4 resistance

Claims

A first differential pair for outputting a signal corresponding to a differential input signal from the first and second output terminals;
Third and fourth output terminals each having the same conductivity type as that of the transistors constituting the first differential pair and having a lower threshold voltage than the transistors constituting the first differential pair A second differential pair for outputting a signal corresponding to the differential input signal from
Generating a first amplified signal based on at least one of the signals output from the first output terminal and the third output terminal, the second output terminal and the fourth output terminal; And an output synthesis circuit for generating a second amplified signal based on at least one of the signals output from the differential comparator.

The output synthesis circuit includes a first cascode circuit that generates a voltage based on a signal output from the first output terminal, and a second that generates a voltage based on a signal output from the second output terminal. A cascode circuit; a third cascode circuit that generates a voltage based on a signal output from the third output terminal; and a fourth cascode circuit that generates a voltage based on a signal output from the fourth output terminal. And
The output of the first cascode circuit and the output of the third cascode circuit are connected, and the output of the second cascode circuit and the output of the fourth cascode circuit are connected. Differential comparator.

The first cascode circuit has a first constant voltage input to the gate, the first output terminal connected to the source, and a connection between the source and the first power supply terminal. And having resistance
The second cascode circuit includes a second transistor in which the first constant voltage is input to a gate and the second output terminal is connected to a source, and between the source and the first power supply terminal. And a resistor connected to
The third cascode circuit is connected between the source and the second power supply terminal, and a third transistor in which a second constant voltage is input to the gate and the third output terminal is connected to the source. And having resistance
The fourth cascode circuit includes a fourth transistor in which the second constant voltage is input to a gate and the fourth output terminal is connected to a source, and between the source and the second power supply terminal. The differential comparator according to claim 2, further comprising a resistor connected to the differential comparator.

The first and second cascode circuits are folded cascode circuits whose output voltage is lower than the input voltage, and the third and fourth cascode circuits have an output voltage higher than the input voltage. The differential comparator according to claim 2, wherein the differential comparator is a cascode circuit.

The differential comparator according to claim 1, further comprising a comparator that compares voltage levels of the first and second amplified signals.