KR20230026202A - Complementary structed opamp with common mode feedback gain and method for operating the same - Google Patents
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Abstract
Description
본원은 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기 및 그의 구동 방법에 관한 것이다. 예를 들어, 본원은 높은 OP1dB 및 공통모드 부궤환 이득을 가지는 상보적 구조를 갖는 광대역 연산 증폭기 및 그의 구동 방법에 관한 것이다.The present invention relates to an operational amplifier having a complementary structure having a common mode negative feedback gain and a method for driving the same. For example, the present disclosure relates to a wideband operational amplifier having a complementary structure having a high OP1dB and a common mode negative feedback gain, and a driving method thereof.
연산 증폭기(Operational amplifier, op-amp)는 신호를 증폭하는 기능과 연산을 수행하는 기능을 가지도록 설계되는 집적 회로로서, 이러한 연산 증폭기는 보다 정확한 이득을 얻기 위해 부궤환(negative feedback) 시스템으로 구성되어 사용될 수 있다.Operational amplifier (op-amp) is an integrated circuit designed to have a function of amplifying a signal and a function of performing an operation. Such an operational amplifier is composed of a negative feedback system to obtain a more accurate gain. and can be used
이와 관련하여, 정확한 이득을 가지기 위해 연산증폭기는 넓은 입력범위, 빠른 동작속도, 높은 이득을 가지는 것이 중요하다. 또한 이러한 설계 요건들을 공정 이슈에 의한 변화율을 최소로 해야 하며, 출력 직류 레벨의 포화를 막는 높은 이득을 가지는 공통모드 부궤환 시스템이 필요하게 된다.In this regard, it is important for an operational amplifier to have a wide input range, fast operating speed, and high gain in order to have an accurate gain. In addition, these design requirements require a minimum change rate due to process issues and a common mode negative feedback system having a high gain that prevents saturation of the output DC level.
특히, 이러한 연산 증폭기는 넓은 입력 및 높은 이득을 요하는 애플리케이션에 유용하게 적용될 수 있는데, 이러한 전자 시스템에서의 부궤환 시스템은 정확한 이득을 얻기 위해 매우 중요하다. 구체적으로, 연산 증폭기는 송수신기 및 센서의 신호처리를 위한 기저대역단에서 신호 전달을 위한 용도로 활용되어 최근들어 중요성이 높아지고 있는 저전압 설계에 필요한 소형화 및 광대역 기기에 활용될 수 있다.In particular, these operational amplifiers can be usefully applied to applications requiring a wide input and high gain, and a negative feedback system in such an electronic system is very important to obtain accurate gain. Specifically, operational amplifiers are used for signal transmission in the baseband stage for signal processing of transceivers and sensors, and can be used for miniaturized and broadband devices required for low-voltage design, which has recently become increasingly important.
본원의 배경이 되는 기술은 한국등록특허공보 제10-2070394호에 개시되어 있다.The background technology of the present application is disclosed in Korean Patent Registration No. 10-2070394.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, N타입 모스펫 소자(NMOS)와 P타입 모스펫 소자(PMOS)가 상호 대칭을 이루는 구조로 설계하여 넓은 입력 범위, 빠른 동작속도, 높은 이득, 출력 직류 레벨 포화방지 등의 성능 개선 효과를 갖는 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기 및 그의 구동 방법을 제공하려는 것을 목적으로 한다.The present application is to solve the problems of the prior art described above, and by designing a structure in which an N-type MOSFET device (NMOS) and a P-type MOSFET device (PMOS) are mutually symmetrical, a wide input range, fast operating speed, high gain, and output An object of the present invention is to provide an operational amplifier of a complementary structure having a common mode negative feedback gain having a performance improvement effect such as preventing DC level saturation and a driving method thereof.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problem to be achieved by the embodiments of the present application is not limited to the technical problems described above, and other technical problems may exist.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기는, 한 쌍의 입력 신호에 따른 한 쌍의 출력 신호를 생성하기 위한 복수의 기준 신호를 상기 한 쌍의 입력 신호에 기초하여 생성하는 입력부, 상기 한 쌍의 출력 신호에 대응하는 피드백 신호 및 공통모드 전압에 기초하여 한 쌍의 공통모드 신호를 생성하는 피드백부 및 상기 복수의 기준 신호 및 상기 한 쌍의 공통모드 신호에 기초하여 상기 한 쌍의 출력 신호를 생성하는 출력부를 포함할 수 있다.As a technical means for achieving the above technical problem, an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention is for generating a pair of output signals according to a pair of input signals. An input unit for generating a plurality of reference signals based on the pair of input signals, a feedback unit for generating a pair of common mode signals based on a feedback signal and a common mode voltage corresponding to the pair of output signals, and the plurality of reference signals. and an output unit configured to generate the pair of output signals based on the reference signal of and the pair of common mode signals.
또한, 상기 한 쌍의 입력 신호는 N타입 입력 신호인 제1입력 및 P타입 입력 신호인 제2입력을 포함할 수 있다.Also, the pair of input signals may include a first input that is an N-type input signal and a second input that is a P-type input signal.
또한, 상기 입력부는, 상기 제1입력 및 상기 제2입력에 기초하여 상기 복수의 기준 신호 중 제1기준 신호 및 제2기준 신호를 출력하는 한 쌍의 NMOS 소자를 포함하는 제1입력부 및 상기 제1입력 및 상기 제2입력에 기초하여 상기 복수의 기준 신호 중 제3기준 신호 및 제4기준 신호를 출력하는 한 쌍의 PMOS 소자를 포함하는 제2입력부를 포함할 수 있다.In addition, the input unit includes a first input unit including a pair of NMOS devices outputting a first reference signal and a second reference signal among the plurality of reference signals based on the first input and the second input, and the first input unit and the second input unit. and a second input unit including a pair of PMOS devices outputting a third reference signal and a fourth reference signal among the plurality of reference signals based on one input and the second input.
또한, 상기 제1입력은 상기 한 쌍의 NMOS 소자 중 어느 하나의 게이트로 인가되고, 상기 제2입력은 상기 한 쌍의 NMOS 소자 중 나머지 하나의 게이트로 인가되어 N타입 신호 경로를 형성할 수 있다.In addition, the first input is applied to the gate of any one of the pair of NMOS devices, and the second input is applied to the gate of the other one of the pair of NMOS devices to form an N-type signal path. .
또한, 상기 제1입력은 상기 한 쌍의 PMOS 소자 중 어느 하나의 게이트로 인가되고, 상기 제2입력은 상기 한 쌍의 PMOS 소자 중 나머지 하나의 게이트로 인가되어 P타입 신호 경로를 형성할 수 있다.In addition, the first input is applied to the gate of any one of the pair of PMOS devices, and the second input is applied to the gate of the other one of the pair of PMOS devices to form a P-type signal path. .
또한, 상기 한 쌍의 NMOS 소자의 공통된 소스 노드와 접지 전압 노드 사이에 제1전류원이 배치될 수 있다.In addition, a first current source may be disposed between a common source node and a ground voltage node of the pair of NMOS devices.
또한, 상기 한 쌍의 PMOS 소자의 공통된 소스 노드와 전원 전압 노드 사이에 제2전류원이 배치될 수 있다.In addition, a second current source may be disposed between a common source node and a power voltage node of the pair of PMOS devices.
또한, 상기 피드백부는, 상기 피드백 신호 및 상기 공통모드 전압에 기초하여 상기 한 쌍의 공통모드 신호 중 제1공통모드 신호를 생성하도록 한 쌍의 PMOS 소자를 포함하는 제1피드백부 및 상기 피드백 신호 및 상기 공통모드 전압에 기초하여 상기 한 쌍의 공통모드 신호 중 제2공통모드 신호를 생성하도록 한 쌍의 NMOS 소자를 포함하는 제2피드백부를 포함할 수 있다.The feedback unit may include a first feedback unit including a pair of PMOS devices to generate a first common mode signal from among the pair of common mode signals based on the feedback signal and the common mode voltage, and the feedback signal and and a second feedback unit including a pair of NMOS devices to generate a second common mode signal from among the pair of common mode signals based on the common mode voltage.
또한, 상기 출력부는, 상기 제2공통모드 신호, 제1바이어스 전압, 상기 제1기준 신호 및 상기 제2기준 신호를 기초로 상기 N타입 신호 경로를 형성하거나 상기 제1공통모드 신호, 제2바이어스 전압, 상기 제3기준 신호 및 상기 제4기준 신호에 기초하여 상기 P타입 신호 경로를 형성하는 복수의 소자를 포함하는 제1스테이지 및 상기 제1스테이지의 출력 신호에 기초하여 상기 한 쌍의 출력 신호를 생성하는 제2스테이지를 포함할 수 있다.The output unit forms the N-type signal path based on the second common mode signal, the first bias voltage, the first reference signal, and the second reference signal, or the first common mode signal and the second bias voltage. A first stage including a plurality of elements forming the P-type signal path based on a voltage, the third reference signal, and the fourth reference signal, and the pair of output signals based on the output signal of the first stage It may include a second stage to generate.
또한, 상기 제1스테이지는, 상기 N타입 신호 경로에 관여하는 복수의 PMOS 소자 및 상기 P타입 신호 경로에 관여하는 복수의 NMOS 소자가 대칭되도록 배치되는 상보적 구조로 구비될 수 있다.In addition, the first stage may have a complementary structure in which a plurality of PMOS devices involved in the N-type signal path and a plurality of NMOS devices involved in the P-type signal path are symmetrically arranged.
또한, 상기 제2스테이지는, 소스 노드가 전원 전압 노드에 접속되는 한 쌍의 PMOS 소자 및 소스 노드가 접지 전압 노드에 접속되는 한 쌍의 NMOS 소자가 대칭되도록 배치되는 상보적 구조로 구비될 수 있다.In addition, the second stage may have a complementary structure in which a pair of PMOS devices having a source node connected to a power supply voltage node and a pair of NMOS devices having a source node connected to a ground voltage node are symmetrically arranged. .
또한, 상기 제2스테이지의 한 쌍의 NMOS 소자의 게이트 노드와 연결되는 상기 제1스테이지의 상기 복수의 소자 중 일부는 상기 제1피드백부와 연계된 N타입 피드백 경로를 형성할 수 있다.Also, some of the plurality of devices of the first stage connected to gate nodes of the pair of NMOS devices of the second stage may form an N-type feedback path associated with the first feedback unit.
또한, 상기 제2스테이지의 한 쌍의 PMOS 소자의 게이트 노드와 연결되는 상기 제1스테이지의 상기 복수의 소자 중 일부는 상기 제2피드백부와 연계된 P타입 피드백 경로를 형성할 수 있다.Also, some of the plurality of devices of the first stage connected to the gate node of the pair of PMOS devices of the second stage may form a P-type feedback path associated with the second feedback unit.
한편, 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법은, (a) 입력부가 한 쌍의 입력 신호에 따른 한 쌍의 출력 신호를 생성하기 위한 복수의 기준 신호를 상기 한 쌍의 입력 신호에 기초하여 생성하는 단계, (b) 출력부가 상기 복수의 기준 신호 및 한 쌍의 공통모드 신호에 기초하여 상기 한 쌍의 출력 신호를 생성하는 단계 및 (c) 피드백부가 상기 한 쌍의 출력 신호에 대응하는 피드백 신호 및 공통모드 전압에 기초하여 상기 한 쌍의 공통모드 신호를 생성하는 단계를 포함할 수 있다.Meanwhile, a method of driving an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention includes: (a) a plurality of input units for generating a pair of output signals according to a pair of input signals; generating a reference signal based on the pair of input signals; (b) generating, by an output unit, the pair of output signals based on the plurality of reference signals and a pair of common mode signals; and (c) The method may include generating, by a feedback unit, the pair of common mode signals based on a feedback signal corresponding to the pair of output signals and a common mode voltage.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.The above-described problem solving means are merely exemplary and should not be construed as limiting the present disclosure. In addition to the exemplary embodiments described above, additional embodiments may exist in the drawings and detailed description of the invention.
전술한 본원의 과제 해결 수단에 의하면, N타입 모스펫 소자(NMOS)와 P타입 모스펫 소자(PMOS)가 상호 대칭을 이루는 구조로 설계하여 넓은 입력 범위, 빠른 동작속도, 높은 이득, 출력 직류 레벨 포화방지 등의 성능 개선 효과를 갖는 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기 및 그의 구동 방법을 제공할 수 있다.According to the above-described problem solving means of the present application, the N-type MOSFET device (NMOS) and the P-type MOSFET device (PMOS) are designed in a mutually symmetrical structure, resulting in a wide input range, fast operating speed, high gain, and prevention of output DC level saturation It is possible to provide an operational amplifier of a complementary structure having a common mode negative feedback gain having performance improvement effects such as and the like, and a driving method thereof.
전술한 본원의 과제 해결 수단에 의하면, NMOS와 PMOS를 대칭시킨 구조를 통해 입력 직류 레벨을 전원 전압에서 접지 전압까지의 넓은 범위로 확장시킬 수 있다.According to the above-described problem solving means of the present application, the input DC level can be extended to a wide range from the power supply voltage to the ground voltage through a structure in which NMOS and PMOS are symmetrical.
전술한 본원의 과제 해결 수단에 의하면, 출력 직류 레벨의 포화를 방지하기 위한 공통모드 부궤환 시스템을 NMOS와 PMOS를 대칭시킨 구조로 설계하여 공통모드 입력 전압에 따라 출력 직류 레벨이 전원 전압에서 접지 전압까지의 넓은 범위 내에서 조정될 수 있다.According to the above-described problem solving means of the present application, the common mode negative feedback system for preventing saturation of the output DC level is designed in a structure in which NMOS and PMOS are symmetrical, so that the output DC level is changed from the power supply voltage to the ground voltage according to the common mode input voltage. can be adjusted within a wide range.
전술한 본원의 과제 해결 수단에 의하면, 높은 공통모드 부궤환 이득으로 인해 공통모드 전압의 레벨과 출력 직류 레벨이 동등해짐에 따라 NMOS 소자와 PMOS 소자 사이의 전류 오차로 인해 발생하는 출력 측 DC 오프셋이 보정될 수 있다.According to the above-mentioned problem solving means of the present invention, as the level of the common mode voltage and the output direct current level become equal due to the high common mode negative feedback gain, the DC offset on the output side caused by the current error between the NMOS device and the PMOS device is reduced. can be corrected.
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.However, the effects obtainable herein are not limited to the effects described above, and other effects may exist.
도 1은 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 전체 회로도이다.
도 2a 및 도 2b는 제1입력부 및 제2입력부를 포함하는 상보적 구조로 구비되는 입력부와 이에 대응하는 서로 다른 신호 경로를 나타낸 도면이다.
도 3a 및 도 3b는 제1피드백부 및 지2피드백부를 포함하는 상보적 구조로 구비되는 피드백부와 이에 대응하는 서로 다른 피드백 경로를 나타낸 도면이다.
도 4a 및 도 4b는 출력부의 스테이지 구조를 나타낸 도면이다.
도 5는 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 주 경로(Main Path)의 소신호 등가회로를 나타낸 도면이다.
도 6a 및 도 6b는 피드백부에 의한 공통모드 피드백(Common Mode Feedback, CMFB) 파트의 소신호 등가회로를 나타낸 도면이다.
도 7은 공통모드 입력 전압에 따른 출력 전압을 나타낸 그래프이다.
도 8은 입력 전압에 따른 트랜스컨덕턴스(Transconductance) 값을 나타낸 그래프이다.
도 9는 입력 전압에 따른 주파수 전달 함수를 나타낸 그래프이다.
도 10은 공통모드 입력 전압에 따른 공통모드 부궤환 안정성을 나타낸 그래프이다.
도 11은 입력 전압과 공통모드 전압에 따른 위상 여유(Phase Margin)를 나타낸 그래프이다.
도 12는 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법에 대한 동작 흐름도이다.1 is an overall circuit diagram of an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention.
2A and 2B are diagrams illustrating an input unit provided in a complementary structure including a first input unit and a second input unit and different signal paths corresponding thereto.
3A and 3B are diagrams illustrating a feedback unit provided in a complementary structure including a first feedback unit and a second feedback unit and different feedback paths corresponding thereto.
4A and 4B are diagrams illustrating a stage structure of an output unit.
5 is a diagram showing a small signal equivalent circuit of a main path of an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention.
6A and 6B are diagrams illustrating a small signal equivalent circuit of a common mode feedback (CMFB) part by a feedback unit.
7 is a graph showing an output voltage according to a common mode input voltage.
8 is a graph showing a transconductance value according to an input voltage.
9 is a graph showing a frequency transfer function according to an input voltage.
10 is a graph showing common mode negative feedback stability according to common mode input voltage.
11 is a graph showing a phase margin according to an input voltage and a common mode voltage.
12 is an operation flowchart of a method of driving an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present application will be described in detail so that those skilled in the art can easily practice with reference to the accompanying drawings. However, the present disclosure may be implemented in many different forms and is not limited to the embodiments described herein. And in order to clearly describe the present application in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 또는 "간접적으로 연결"되어 있는 경우도 포함한다. Throughout the present specification, when a part is said to be “connected” to another part, it is not only “directly connected”, but also “electrically connected” or “indirectly connected” with another element in between. "Including cases where
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout the present specification, when a member is referred to as being “on,” “above,” “on top of,” “below,” “below,” or “below” another member, this means that a member is located in relation to another member. This includes not only the case of contact but also the case of another member between the two members.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the present specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.
본원은 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기 및 그의 구동 방법에 관한 것이다. 예를 들어, 본원은 높은 OP1dB 및 공통모드 부궤환 이득을 가지는 상보적 구조를 갖는 광대역 연산 증폭기 및 그의 구동 방법에 관한 것이다.The present invention relates to an operational amplifier having a complementary structure having a common mode negative feedback gain and a method for driving the same. For example, the present disclosure relates to a wideband operational amplifier having a complementary structure having a high OP1dB and a common mode negative feedback gain, and a driving method thereof.
도 1은 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 전체 회로도이다.1 is an overall circuit diagram of an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention.
도 1을 참조하면, 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기(10)(이하, '연산 증폭기(10)라 한다.)는, 입력부(100), 피드백부(200) 및 출력부(300)를 포함할 수 있다.Referring to FIG. 1, an
도 1을 참조하면, 본원에서 개시하는 연산 증폭기(10)는 NMOS(N-MOSFET) 소자와 PMOS(P-MOSFET) 소자의 게이트로 신호를 동시에 입력받아 신호를 전달하는 구조로 설계되며, 한 가지 타입의 MOSFET만을 포함하도록 설계되는 종래의 일반적인 연산 증폭기의 경우, 입력 범위가 구조적으로 제한되는 것과 달리, 본원의 일 실시예에 따른 연산 증폭기(10)는 전원 전압(VDD)에서부터 접지 전압까지의 넓은 범위를 가지는 입력 직류 레벨을 인가할 수 있고, NMOS 파트와 PMOS 파트의 대칭적(상보적)인 구조를 통해 공통모드 부궤환(Common Mode Negative Feedback) 이득 역시 전원 전압(VDD)에서 접지 전압(GND)까지의 넓은 범위를 사용할 수 있다.Referring to FIG. 1, the
한편, 본원에서 개시하는 연산 증폭기(100는 이러한 높은 공통모드 부궤환 이득으로 인해 공통모드 전압의 레벨과 출력 직류 레벨이 동등해질 수 있어, 이에 따라 NMOS(N-MOSFET) 소자와 PMOS(P-MOSFET) 소자 사이에서 발생하는 전류 오차로 인한 출력 직류 오프셋(DC offset)을 보정하도록 동작할 수 있다.Meanwhile, in the
이하에서는, 도 2a 및 도 2b를 참조하여 연산 증폭기(10)의 입력부(100)의 기능 및 동작에 대해 설명하도록 한다.Hereinafter, the function and operation of the
도 2a 및 도 2b는 제1입력부 및 제2입력부를 포함하는 상보적 구조로 구비되는 입력부와 이에 대응하는 서로 다른 신호 경로를 나타낸 도면이다.2A and 2B are diagrams illustrating an input unit provided in a complementary structure including a first input unit and a second input unit and different signal paths corresponding thereto.
도 2a 및 도 2b를 참조하면, 입력부(100)는 한 쌍의 입력 신호(INN, INP)에 따른 한 쌍의 출력 신호(OUTN, OUTP)를 생성하기 위한 복수의 기준 신호(NOUTN, NOUTP, POUTN, POUTP)를 한 쌍의 입력 신호(INN, INP)에 기초하여 생성할 수 있다.2A and 2B, the
여기서, 한 쌍의 입력 신호는 N타입 입력 신호인 제1입력(INN) 및 P타입 입력 신호인 제2입력(INP)을 포함할 수 있다.Here, the pair of input signals may include a first input INN that is an N-type input signal and a second input INP that is a P-type input signal.
달리 말해, 종래의 연산 증폭기의 통상적인 구조와 달리 본원에서 개시하는 연산 증폭기(10)는 입력부(100)가 NMOS와 PMOS의 상보적(대칭적)인 구조로 마련되어 입력 전압에 의해 NMOS 소자의 Vgs 전압과 PMOS의 Vsg의 전압이 동시에 증폭될 수 있는 것이다.In other words, unlike the typical structure of a conventional operational amplifier, the
구체적으로, 도 2a를 참조하면, 입력부(100)는 제1입력(INN) 및 제2입력(INP)에 기초하여 복수의 기준 신호 중 제1기준 신호(NOUTN) 및 제2기준 신호(NOUTP)를 출력하는 한 쌍의 NMOS 소자(111, 112)를 포함하는 제1입력부(110)를 구비할 수 있다.Specifically, referring to FIG. 2A , the
또한, 도 2a를 참조하면, 제1입력부(110)의 한 쌍의 NMOS 소자(111, 112)의 공통된 소스(Source) 노드와 접지 전압 노드(GND) 사이에는 제1전류원(113)이 배치될 수 있다.In addition, referring to FIG. 2A , a first
도 2b를 참조하면, 입력부(100)는 제1입력(INN) 및 제2입력(INP)에 기초하여 복수의 기준 신호 중 제3기준 신호(POUTN) 및 제4기준 신호(POUTP)를 출력하는 한 쌍의 PMOS 소자(121, 122)를 포함하는 제2입력부(120)를 구비할 수 있다.Referring to FIG. 2B , the
또한, 도 2b를 참조하면, 제2입력부(120)의 한 쌍의 PMOS 소자(121, 122)의 공통된 소스(Source) 노드와 전원 전압 노드(VDD) 사이에는 제2전류원(123)이 배치될 수 있다.In addition, referring to FIG. 2B , a second
본원의 일 실시예에 따르면, 연산 증폭기(10)는 입력부(100)에 각 MOSFET 소자의 소스(Source) 노드와 연계된 전류원(113, 123)을 구비하는 구조로 설계됨으로써, 입력단에 배치되는 전류원(달리 말해, 꼬리 전류원)에 의해 전류의 크기가 정해질 수 있어 추가적인 전류 소모 없이도 트랜스컨덕턴스를 높일 수 있으며, 이에 따라 입력 전원의 범위가 상대적으로 넓어질 수 있는 이점이 있다.According to one embodiment of the present application, the
또한, 도 2a 및 도 2b를 참조하면, 제1입력부(110) 및 제2입력부(120)의 상보적(대칭적) 구조로 인하여 상호 구분되는 N타입 신호 경로 및 P타입 신호 경로가 형성될 수 있다.In addition, referring to FIGS. 2A and 2B, due to the complementary (symmetrical) structures of the first input unit 110 and the
이와 관련하여, 도 2a는 제1입력부(110)와 연동하는 출력부(300)의 파트를 포함하도록 이루어지는 N타입 신호 경로를 나머지 경로와 구분하여 상대적으로 진한 선으로 도시한 것이고, 도 2b는 제2입력부(120)와 연동하는 출력부(30)의 파트를 포함하도록 이루어지는 P타입 신호 경로를 나머지 경로와 구분하여 상대적으로 진한 선으로 도시한 것이다.In this regard, FIG. 2A shows an N-type signal path including a part of the
구체적으로, 제1입력부(110)에서 제1입력(INN)은 제1입력부(110)의 한 쌍의 NMOS 소자(111, 112) 중 어느 하나 (예를 들어, 도 2a를 참조하면, 도면부호 111의 NMOS 소자)의 게이트(Gate)로 인가되고, 제2입력(INP)은 제1입력부(110)의 한 쌍의 NMOS 소자(111, 112) 중 나머지 하나(예를 들어, 도 2a를 참조하면, 도면부호 112의 NMOS 소자)의 게이트(Gate)로 인가되어 N타입 신호 경로를 형성할 수 있다.Specifically, the first input INN in the first input unit 110 is any one of the pair of
이와 대비하여, 제2입력부(120)에서 제1입력(INN)은 제2입력부(120)의 한 쌍의 PMOS 소자(121, 122) 중 어느 하나 (예를 들어, 도 2b를 참조하면, 도면부호 121의 PMOS 소자)의 게이트(Gate)로 인가되고, 제2입력(INP)은 제2입력부(120)의 한 쌍의 PMOS 소자(121, 122) 중 나머지 하나(예를 들어, 도 2b를 참조하면, 도면부호 122의 PMOS 소자)의 게이트(Gate)로 인가되어 P타입 신호 경로를 형성할 수 있다.In contrast, the first input ( INN ) of the
또한, 도 2a를 참조하면, N타입 신호 경로에는 출력부(300)에 구비되는 복수의 PMOS 소자가 관여하고, 도 2b를 참조하면, P타입 신호 경로에는 출력부(300)에 구비되는 복수의 NMOS 소자가 관여하는 형태로 출력부(300)가 상보적(대칭적)으로 각 경로에 관여할 수 있으며, 이와 관련하여는 도 4a 및 도 4b를 참조하여 후술하도록 한다.In addition, referring to FIG. 2A, a plurality of PMOS devices provided in the
이하에서는, 도 3a 및 도 3b를 참조하여 연산 증폭기(10)의 피드백부(200)의 기능 및 동작에 대해 설명하도록 한다.Hereinafter, the function and operation of the
도 3a 및 도 3b는 제1피드백부 및 지2피드백부를 포함하는 상보적 구조로 구비되는 피드백부와 이에 대응하는 서로 다른 피드백 경로를 나타낸 도면이다.3A and 3B are diagrams illustrating a feedback unit provided in a complementary structure including a first feedback unit and a second feedback unit and different feedback paths corresponding thereto.
도 3a 및 도 3b를 참조하면, 피드백부(200)는 한 쌍의 출력 신호(OUTN, OUTP)에 대응하는 피드백 신호(VCMFB) 및 공통모드 전압(VCM)에 기초하여 한 쌍의 공통모드 신호(NVCM, PVCM)를 생성할 수 있다.Referring to FIGS. 3A and 3B , the
구체적으로, 도 3a를 참조하면, 피드백부(200)는 피드백 신호(VCMFB) 및 공통모드 전압(VCM)에 기초하여 한 쌍의 공통모드 신호 중 제1공통모드 신호(NVCM)를 생성하도록 한 쌍의 PMOS 소자(211, 212)를 포함하는 제1피드백부(210)를 구비할 수 있다.Specifically, referring to FIG. 3A , the
또한, 도 3b를 참조하면, 피드백부(200)는 피드백 신호(VCMFB) 및 공통모드 전압(VCM)에 기초하여 한 쌍의 공통모드 신호 중 제2공통모드 신호(PVCM)를 생성하도록 한 쌍의 NMOS 소자(221, 222)를 포함하는 제2피드백부(220)를 구비할 수 있다.Also, referring to FIG. 3B , the
이와 관련하여, 피드백부(200)는 연산 증폭기(10)의 높은 이득에 의한 출력 직류 레벨의 포화를 방지하기 위해 N-Type구조 및 P-type 구조가 상보적(대칭적)으로 형성되는 공통 모드 부궤환(Common Mode Negative Feedback) 시스템을 이룸으로써 연산 증폭기(10)의 출력이 공통모드 전압(VCM)과 동등해질 수 있도록 구현된 것으로 이해될 수 있다.In this regard, the
한편, 제1피드백부(210)는 후술하는 출력부(300)에 구비되는 복수의 소자 중 일부 소자가 관여하는 N타입 피드백 경로(N-type CMFB Line)를 형성하고, 제2피드백부(220)는 출력부(300)의 복수의 소자 중 나머지 소자가 관여하는 P타입 피드백 경로(P-type CMFB Line)를 형성할 수 있다. 즉, 출력부(300)는 피드백부(200)와 연계하여 상보적(대칭적)으로 각각의 피드백 경로에 관여할 수 있다.On the other hand, the first feedback unit 210 forms an N-type feedback path (N-type CMFB Line) in which some of the plurality of elements included in the
이하에서는, 도 4a 및 도 4b를 참조하여 연산 증폭기(10)의 출력부(300)의 기능 및 동작에 대해 설명하도록 한다.Hereinafter, the function and operation of the
도 4a 및 도 4b는 출력부의 스테이지 구조를 나타낸 도면이다.4A and 4B are diagrams illustrating a stage structure of an output unit.
도 4a를 참조하면, 출력부(300)는 제1스테이지(1st Stage) 및 제2스테이지(2nd Stage)를 포함하는 계층적 구조로 이루어질 수 있다.Referring to FIG. 4A , the
구체적으로, 도 4a를 참조하면, 출력부(300)의 제1스테이지는 제2공통모드 신호(PVCM), 제1바이어스 전압(BIAS1), 제1기준 신호(NOUTN) 및 제2기준 신호(NOUTP)를 기초로 전술한 N타입 신호 경로(N-type Signal Line)를 형성하거나 제1공통모드 신호(NVCM), 제2바이어스 전압(BIAS2), 제3기준 신호(POUTN) 및 제4기준 신호(POUTP)에 기초하여 전술한 P타입 신호 경로(P-type Signal Line)를 형성하는 복수의 소자를 포함할 수 있다.Specifically, referring to FIG. 4A , the first stage of the
달리 말해, 출력부(300)의 제1스테이지는 N타입 신호 경로에 관여하는 복수의 PMOS 소자 및 P타입 신호 경로에 관여하는 복수의 NMOS 소자가 대칭되도록 배치되는 상보적 구조로 구비될 수 있다.In other words, the first stage of the
이와 관련하여, 도 4b를 참조하면, 제1스테이지의 N타입 신호 경로에 관여하는 복수의 PMOS 소자는 도면부호 S11 및 도면부호 S12로 도 4b 내에 표시된 영역 내에 배치된 MOSFET 소자를 의미할 수 있다. 마찬가지로, 도 4b를 참조하면, 제1스테이지의 P타입 신호 경로에 관여하는 복수의 NMOS 소자는 도면부호 S13 및 도면부호 S14로 도 4b 내에 표시된 영역 내에 배치된 MOSFET 소자를 의미할 수 있다.In this regard, referring to FIG. 4B , the plurality of PMOS devices participating in the N-type signal path of the first stage may refer to MOSFET devices arranged in regions indicated in FIG. 4B by reference numerals S 11 and S 12 . there is. Similarly, referring to FIG. 4B , the plurality of NMOS devices participating in the P-type signal path of the first stage may refer to MOSFET devices arranged in regions indicated in FIG. 4B by reference numerals S 13 and S 14 .
또한, 도 4a를 참조하면, 출력부(300)의 제2스테이지는 제1스테이지의 출력 신호에 기초하여 한 쌍의 출력 신호(OUTN, OUTP)를 생성할 수 있다.Also, referring to FIG. 4A , the second stage of the
구체적으로, 출력부(300)의 제2스테이지는 소스(Source) 노드가 전원 전압 노드(VDD)에 접속되는 한 쌍의 PMOS 소자(도 4b의 S21) 및 소스(Source) 노드가 접지 전압 노드(GND)에 접속되는 한 쌍의 NMOS 소자(도 4b의 S22)가 대칭형으로 배치되는 상보적 구조로 구비될 수 있다.Specifically, in the second stage of the
한편, 앞서 설명한 도 3a를 다시 참조하면, 제2스테이지의 한 쌍의 NMOS 소자(도 4b의 S22)의 게이트(Gate) 노드와 연결되는 제1스테이지의 복수의 소자 중 일부의 소자(도 4b의 S12 및 S14)는 제1피드백부(210)와 연계된 N타입 피드백 경로를 형성할 수 있다.Meanwhile, referring again to FIG. 3A described above, some of the plurality of devices of the first stage connected to the gate node of the pair of NMOS devices (S 22 of FIG. 4B) of the second stage (FIG. 4B). S 12 and S 14 of ) may form an N-type feedback path associated with the first feedback unit 210 .
또한, 앞서 설명한 도 3b를 다시 참조하면, 제2스테이지의 한 쌍의 PMOS 소자(도 4b의 S21)의 게이트(Gate) 노드와 연결되는 제1스테이지의 복수의 소자 중 일부의 소자(도 4b의 S11 및 S13)는 제2피드백부(220)와 연계된 P타입 피드백 경로를 형성할 수 있다.In addition, referring again to FIG. 3B described above, some of the plurality of devices of the first stage connected to the gate node of the pair of PMOS devices (S 21 of FIG. 4B) of the second stage (FIG. 4B). S 11 and S 13 of ) may form a P-type feedback path associated with the
도 5는 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 주 경로(Main Path)의 소신호 등가회로를 나타낸 도면이다.5 is a diagram showing a small signal equivalent circuit of a main path of an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention.
도 5를 참조하여 주 경로(Main Path)의 소신호 등가회로를 통해 본원에서 개시하는 연산 증폭기(10)의 전체 전달 함수(Av = Vout/Vin, Total Transfer function)을 연산하면 하기 식 1과 같다.Referring to FIG. 5, calculating the total transfer function (A v = V out /V in , Total Transfer function) of the
[식 1][Equation 1]
또한, 상기 식 1을 근사하여 하기 식 2를 얻을 수 있다.In addition, the following
[식 2][Equation 2]
도 6a 및 도 6b는 피드백부에 의한 공통모드 피드백(Common Mode Feedback, CMFB) 파트의 소신호 등가회로를 나타낸 도면이다.6A and 6B are diagrams illustrating a small signal equivalent circuit of a common mode feedback (CMFB) part by a feedback unit.
도 6a 및 도 6b를 참조하여 공통모드 피드백 파트의 소신호 등가회로를 통해 부궤환 피드백 시스템의 전체 이득(Total Gain)을 연산하면, 하기 식 3과 같다.Referring to FIGS. 6A and 6B , the total gain of the negative feedback feedback system is calculated through the small signal equivalent circuit of the common mode feedback part as shown in Equation 3 below.
[식 3][Equation 3]
한편, 연산 증폭기(10)의 부궤환 피드백 시스템의 상기의 전달 함수와 관련하여, 3개의 Pole과 2개의 Zero 존재할 수 있으며, 두 번째 Zero는 RHP Zero - Phase 가 감소하는 영향의 Phase이며, 이 때 GBW보다 10배 이상 크므로 루프 안정성(Loop Stability)에 미치는 영향이 미비할 수 있다.On the other hand, in relation to the above transfer function of the negative feedback feedback system of the
도 7은 공통모드 입력 전압에 따른 출력 전압을 나타낸 그래프이다.7 is a graph showing an output voltage according to a common mode input voltage.
도 7을 참조하면, 연산 증폭기(10)에 의할 때 공통모드 전압(VCM)에 따라 출력 직류 전압이 선형적으로 변하는 것을 확인 할 수 있으며, 이를 통해 앞서 상세히 설명한 상보적(대칭적, Complementary) 구조로 인한 높은 공통모드 부궤환(Common Mode Feedback) 이득으로 인하여 접지 전압(GND)에서부터 전원 전압(VDD)까지의 넓은 범위에서 연산 증폭기(10)가 안정적으로 동작할 수 있음을 알 수 있다.Referring to FIG. 7 , it can be confirmed that the output DC voltage is linearly changed according to the common mode voltage (VCM) when the
도 8은 입력 전압에 따른 트랜스컨덕턴스(Transconductance) 값을 나타낸 그래프이다.8 is a graph showing a transconductance value according to an input voltage.
도 8을 참조하면, 종래의 일반적인 연산 증폭기의 경우, NMOS 혹은 PMOS의 단일 입력으로 접지 전압(GND) 혹은 전원 전압(VDD)에 입력이 근접하면 트랜스컨덕턴스 값이 0에 가까워져 정상적인 동작을 하기 어려운 것과 달리, 본원에서 개시하는 연산 증폭기(10)는 접지 전압(GND) 혹은 전원 전압(VDD)에 입력 전압이 근접하더라도 상대적으로 높은 트랜스컨덕턴스를 유지하는 경향을 보이는 것을 확인할 수 있고, 이를 통해 연산 증폭기(10)가 넓은 입력범위를 가질 수 있음을 확인할 수 있다.Referring to FIG. 8, in the case of a conventional general operational amplifier, when the input is close to the ground voltage ( GND ) or the power supply voltage ( VDD ) with a single input of NMOS or PMOS, the transconductance value approaches 0, making it difficult to operate normally. Alternatively, it can be seen that the
도 9는 입력 전압에 따른 주파수 전달 함수를 나타낸 그래프이다.9 is a graph showing a frequency transfer function according to an input voltage.
도 9를 참조하면, 본원에서 개시하는 연산 증폭기(10)에 의할 때, 입력 전압에 따른 이득의 변화(도 9의 (a) 참조) 및 위상의 변화(도 9의 (b) 참조)가 상대적으로 적게 나타나는 것을 확인할 수 있다.Referring to FIG. 9, when using the
도 10은 공통모드 입력 전압에 따른 공통모드 부궤환 안정성(CMFB Stability)을 나타낸 그래프이다.10 is a graph showing common mode negative feedback stability (CMFB Stability) according to common mode input voltage.
도 10을 참조하면, 본원에서 개시하는 연산 증폭기(10)에 의할 때, 공통모드 전압(VCM)에 따른 이득의 변화(도 10의 (a) 참조) 및 위상의 변화(도 10의 (b) 참조)가 상대적으로 적게 나타나는 것을 확인할 수 있다.Referring to FIG. 10 , when using the
도 11은 입력 전압과 공통모드 전압에 따른 위상 여유(Phase Margin)를 나타낸 그래프이다.11 is a graph showing a phase margin according to an input voltage and a common mode voltage.
도 11을 참조하면, 본원에서 개시하는 연산 증폭기(10)에 의할 때 약 70도 이상의 위상 여유를 보이는 것을 통해 연산 증폭기(10)의 회로가 안정적으로 동작하는 것을 합리적으로 추론할 수 있다.Referring to FIG. 11 , it can be reasonably inferred that the circuit of the
이하에서는 상기에 자세히 설명된 내용을 기반으로, 본원의 동작 흐름을 간단히 살펴보기로 한다.Hereinafter, based on the details described above, the operation flow of the present application will be briefly reviewed.
도 12는 본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법에 대한 동작 흐름도이다.12 is an operation flowchart of a method of driving an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present invention.
도 12에 도시된 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법은 앞서 설명된 연산 증폭기(10)에 의하여 수행될 수 있다. 따라서, 이하 생략된 내용이라고 하더라도 연산 증폭기(10)에 대하여 설명된 내용은 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법에 대한 설명에도 동일하게 적용될 수 있다.The driving method of the operational amplifier of the complementary structure having the common mode negative feedback gain shown in FIG. 12 can be performed by the
도 12를 참조하면, 단계 S11에서 (a) 입력부(100)가 한 쌍의 입력 신호(INN, INP)에 따른 한 쌍의 출력 신호(OUTN, OUTP)를 생성하기 위한 복수의 기준 신호(NOUTN, NOUTP, POUTN, POUTP)를 한 쌍의 입력 신호(INN, INP)에 기초하여 생성할 수 있다.Referring to FIG. 12, in step S11 (a) the
다음으로, 단계 S12에서 (b) 출력부(300)가 복수의 기준 신호(NOUTN, NOUTP, POUTN, POUTP) 및 한 쌍의 공통모드 신호(NVCM, PVCM)에 기초하여 한 쌍의 출력 신호(OUTN, OUTP)를 생성할 수 있다.Next, in step S12 (b) the
다음으로, 단계 S13에서 (c) 피드백부(200)가 한 쌍의 출력 신호(OUTN, OUTP)에 대응하는 피드백 신호 피드백 신호(VCMFB) 및 공통모드 전압 공통모드 전압(VCM)에 기초하여 한 쌍의 공통모드 신호(NVCM, PVCM)를 생성할 수 있다.Next, in step S13 (c) the
상술한 설명에서, 단계 S11 내지 S13은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.In the foregoing description, steps S11 to S13 may be further divided into additional steps or combined into fewer steps, depending on an embodiment of the present invention. Also, some steps may be omitted if necessary, and the order of steps may be changed.
본원의 일 실시예에 따른 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.A method of driving an operational amplifier having a complementary structure having a common mode negative feedback gain according to an embodiment of the present disclosure may be implemented in the form of program instructions that can be executed by various computer means and recorded on a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. Program instructions recorded on the medium may be those specially designed and configured for the present invention or those known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. - includes hardware devices specially configured to store and execute program instructions, such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include high-level language codes that can be executed by a computer using an interpreter, as well as machine language codes such as those produced by a compiler. The hardware devices described above may be configured to act as one or more software modules to perform the operations of the present invention, and vice versa.
또한, 전술한 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기의 구동 방법은 기록 매체에 저장되는 컴퓨터에 의해 실행되는 컴퓨터 프로그램 또는 애플리케이션의 형태로도 구현될 수 있다.In addition, the above-described method of driving an operational amplifier having a complementary structure having a common mode negative feedback gain may be implemented in the form of a computer program or application stored in a recording medium and executed by a computer.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The above description of the present application is for illustrative purposes, and those skilled in the art will understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present application. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present application is indicated by the following claims rather than the detailed description above, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts thereof should be construed as being included in the scope of the present application.
10: 공통모드 부궤환 이득을 가지는 상보적 구조의 연산 증폭기
100: 입력부
200: 피드백부
300: 출력부10: Complementary structure operational amplifier with common mode negative feedback gain
100: input unit
200: feedback unit
300: output unit
Claims (10)
한 쌍의 입력 신호에 따른 한 쌍의 출력 신호를 생성하기 위한 복수의 기준 신호를 상기 한 쌍의 입력 신호에 기초하여 생성하는 입력부;
상기 한 쌍의 출력 신호에 대응하는 피드백 신호 및 공통모드 전압에 기초하여 한 쌍의 공통모드 신호를 생성하는 피드백부; 및
상기 복수의 기준 신호 및 상기 한 쌍의 공통모드 신호에 기초하여 상기 한 쌍의 출력 신호를 생성하는 출력부,
를 포함하는, 연산 증폭기.An operational amplifier with a complementary structure having a common mode negative feedback gain,
an input unit configured to generate a plurality of reference signals for generating a pair of output signals according to the pair of input signals based on the pair of input signals;
a feedback unit generating a pair of common mode signals based on a feedback signal corresponding to the pair of output signals and a common mode voltage; and
an output unit configured to generate the pair of output signals based on the plurality of reference signals and the pair of common mode signals;
Including, operational amplifier.
상기 한 쌍의 입력 신호는 N타입 입력 신호인 제1입력 및 P타입 입력 신호인 제2입력을 포함하고,
상기 입력부는,
상기 제1입력 및 상기 제2입력에 기초하여 상기 복수의 기준 신호 중 제1기준 신호 및 제2기준 신호를 출력하는 한 쌍의 NMOS 소자를 포함하는 제1입력부; 및
상기 제1입력 및 상기 제2입력에 기초하여 상기 복수의 기준 신호 중 제3기준 신호 및 제4기준 신호를 출력하는 한 쌍의 PMOS 소자를 포함하는 제2입력부,
를 포함하는 상보적 구조로 구비되는 것인, 연산 증폭기.According to claim 1,
The pair of input signals include a first input that is an N-type input signal and a second input that is a P-type input signal,
The input unit,
a first input unit including a pair of NMOS devices outputting a first reference signal and a second reference signal among the plurality of reference signals based on the first input and the second input; and
A second input unit including a pair of PMOS devices outputting a third reference signal and a fourth reference signal among the plurality of reference signals based on the first input and the second input;
Which is provided with a complementary structure comprising a, operational amplifier.
상기 제1입력은 상기 한 쌍의 NMOS 소자 중 어느 하나의 게이트로 인가되고, 상기 제2입력은 상기 한 쌍의 NMOS 소자 중 나머지 하나의 게이트로 인가되어 N타입 신호 경로를 형성하고,
상기 제1입력은 상기 한 쌍의 PMOS 소자 중 어느 하나의 게이트로 인가되고, 상기 제2입력은 상기 한 쌍의 PMOS 소자 중 나머지 하나의 게이트로 인가되어 P타입 신호 경로를 형성하는 것인, 연산 증폭기.According to claim 2,
The first input is applied to the gate of any one of the pair of NMOS devices, and the second input is applied to the gate of the other of the pair of NMOS devices to form an N-type signal path;
The first input is applied to a gate of any one of the pair of PMOS devices, and the second input is applied to a gate of the other one of the pair of PMOS devices to form a P-type signal path. amplifier.
상기 한 쌍의 NMOS 소자의 공통된 소스 노드와 접지 전압 노드 사이에 제1전류원이 배치되고,
상기 한 쌍의 PMOS 소자의 공통된 소스 노드와 전원 전압 노드 사이에 제2전류원이 배치되는 것을 특징으로 하는, 연산 증폭기.According to claim 3,
A first current source is disposed between a common source node and a ground voltage node of the pair of NMOS devices,
An operational amplifier, characterized in that a second current source is disposed between a common source node and a power supply voltage node of the pair of PMOS devices.
상기 피드백부는,
상기 피드백 신호 및 상기 공통모드 전압에 기초하여 상기 한 쌍의 공통모드 신호 중 제1공통모드 신호를 생성하도록 한 쌍의 PMOS 소자를 포함하는 제1피드백부; 및
상기 피드백 신호 및 상기 공통모드 전압에 기초하여 상기 한 쌍의 공통모드 신호 중 제2공통모드 신호를 생성하도록 한 쌍의 NMOS 소자를 포함하는 제2피드백부,
를 포함하는 것인, 연산 증폭기.According to claim 3,
The feedback unit,
a first feedback unit including a pair of PMOS devices to generate a first common mode signal from among the pair of common mode signals based on the feedback signal and the common mode voltage; and
a second feedback unit including a pair of NMOS devices to generate a second common mode signal from among the pair of common mode signals based on the feedback signal and the common mode voltage;
An operational amplifier comprising:
상기 출력부는,
상기 제2공통모드 신호, 제1바이어스 전압, 상기 제1기준 신호 및 상기 제2기준 신호를 기초로 상기 N타입 신호 경로를 형성하거나 상기 제1공통모드 신호, 제2바이어스 전압, 상기 제3기준 신호 및 상기 제4기준 신호에 기초하여 상기 P타입 신호 경로를 형성하는 복수의 소자를 포함하는 제1스테이지; 및
상기 제1스테이지의 출력 신호에 기초하여 상기 한 쌍의 출력 신호를 생성하는 제2스테이지,
를 포함하는 것인, 연산 증폭기.According to claim 5,
the output unit,
The N-type signal path is formed based on the second common mode signal, the first bias voltage, the first reference signal, and the second reference signal, or the first common mode signal, the second bias voltage, and the third reference signal. a first stage including a plurality of elements forming the P-type signal path based on a signal and the fourth reference signal; and
a second stage generating the pair of output signals based on the output signals of the first stage;
An operational amplifier comprising:
상기 제1스테이지는,
상기 N타입 신호 경로에 관여하는 복수의 PMOS 소자 및 상기 P타입 신호 경로에 관여하는 복수의 NMOS 소자가 대칭되도록 배치되는 상보적 구조로 구비되는 것인, 연산 증폭기.According to claim 6,
The first stage,
The operational amplifier having a complementary structure in which a plurality of PMOS elements involved in the N-type signal path and a plurality of NMOS elements involved in the P-type signal path are symmetrically arranged.
상기 제2스테이지는,
소스 노드가 전원 전압 노드에 접속되는 한 쌍의 PMOS 소자 및 소스 노드가 접지 전압 노드에 접속되는 한 쌍의 NMOS 소자가 대칭되도록 배치되는 상보적 구조로 구비되는 것인, 연산 증폭기.According to claim 6,
The second stage,
An operational amplifier having a complementary structure in which a pair of PMOS elements having a source node connected to a power supply voltage node and a pair of NMOS elements having a source node connected to a ground voltage node are symmetrically arranged.
상기 제2스테이지의 한 쌍의 NMOS 소자의 게이트 노드와 연결되는 상기 제1스테이지의 상기 복수의 소자 중 일부는 상기 제1피드백부와 연계된 N타입 피드백 경로를 형성하고,
상기 제2스테이지의 한 쌍의 PMOS 소자의 게이트 노드와 연결되는 상기 제1스테이지의 상기 복수의 소자 중 일부는 상기 제2피드백부와 연계된 P타입 피드백 경로를 형성하는 것인, 연산 증폭기.According to claim 8,
Some of the plurality of elements of the first stage connected to gate nodes of a pair of NMOS elements of the second stage form an N-type feedback path associated with the first feedback unit;
Wherein some of the plurality of elements of the first stage connected to gate nodes of the pair of PMOS elements of the second stage form a P-type feedback path associated with the second feedback unit.
(a) 입력부가 한 쌍의 입력 신호에 따른 한 쌍의 출력 신호를 생성하기 위한 복수의 기준 신호를 상기 한 쌍의 입력 신호에 기초하여 생성하는 단계;
(b) 출력부가 상기 복수의 기준 신호 및 한 쌍의 공통모드 신호에 기초하여 상기 한 쌍의 출력 신호를 생성하는 단계; 및
(c) 피드백부가 상기 한 쌍의 출력 신호에 대응하는 피드백 신호 및 공통모드 전압에 기초하여 상기 한 쌍의 공통모드 신호를 생성하는 단계,
를 포함하는, 연산 증폭기의 구동 방법.A driving method of an operational amplifier having a complementary structure having a common mode negative feedback gain,
(a) generating a plurality of reference signals for generating a pair of output signals according to the pair of input signals by an input unit based on the pair of input signals;
(b) generating, by an output unit, the pair of output signals based on the plurality of reference signals and the pair of common mode signals; and
(c) generating the pair of common mode signals by a feedback unit based on a feedback signal corresponding to the pair of output signals and a common mode voltage;
A driving method of an operational amplifier comprising a.
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