JP5298285B2

JP5298285B2 - Receiver circuit

Info

Publication number: JP5298285B2
Application number: JP2009049058A
Authority: JP
Inventors: 直也岸本
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2009-03-03
Filing date: 2009-03-03
Publication date: 2013-09-25
Anticipated expiration: 2029-03-03
Also published as: JP2010206458A

Description

本発明は、レールツーレールの小振幅差動信号を受け取って増幅出力するレシーバ回路に関するものである。 The present invention relates to a receiver circuit that receives and amplifies and outputs a rail-to-rail small amplitude differential signal.

ＬＶＤＳ（Low voltage differential signaling）規格など、多くの小振幅差動信号の送受信規格がレールツーレール（Rail-to-Rail）に対応したレシーバ回路を想定した規格となっている。レールツーレールは、レシーバ回路の電源電圧の全ての範囲、例えばグランドレベルから電源レベルまでの全ての範囲において、小振幅差動入力信号の同相入力電圧レベルを対応させるものである。 Many low-amplitude differential signal transmission / reception standards such as the LVDS (Low voltage differential signaling) standard are standards that assume a receiver circuit that supports rail-to-rail. In the rail-to-rail, the common-mode input voltage level of the small-amplitude differential input signal is associated with the entire range of the power supply voltage of the receiver circuit, for example, the entire range from the ground level to the power supply level.

また多くの場合、さらに、ＩＯ系電源電圧レベルからコア系電源電圧レベルへの変換が求められる。すなわち、ＩＯ系電源で動作するレシーバ回路において、小振幅差動入力信号のＩＯ系電源レールツーレール電圧から、コア系電源で動作する内部回路のコア系電源電圧レベルへのレベルシフタが必要となる。市場競争力を鑑みると、レシーバ回路には、低消費電力、低ゆがみ、高速、かつ、簡易な回路が求められる。 In many cases, conversion from the IO system power supply voltage level to the core system power supply voltage level is also required. That is, in the receiver circuit that operates with the IO system power supply, a level shifter from the IO system power supply rail-to-rail voltage of the small amplitude differential input signal to the core system power supply voltage level of the internal circuit that operates with the core system power supply is required. In view of market competitiveness, receiver circuits are required to have low power consumption, low distortion, high speed, and simple circuit.

ここで、本発明に関連性のある先行技術文献として特許文献１，２がある。 Here, there are Patent Documents 1 and 2 as prior art documents relevant to the present invention.

特許文献１に開示の回路は、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）／ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）両受けの差動レールツーレール入力増幅段となっており、出力はＩＯ系電源電圧レベルとなっている。つまり、特許文献１の回路は、入力段を両受けにすることによりレールツーレールに対応している。 The circuit disclosed in Patent Document 1 is a differential rail-to-rail input amplification stage of both NMOS (N-type MOS transistor) / PMOS (P-type MOS transistor), and the output is at the IO system power supply voltage level. Yes. In other words, the circuit of Patent Document 1 supports rail-to-rail by using the input stage as a double-sided receiver.

しかし、特許文献１の回路では、出力電圧をレールツーレール化するためにカレントミラーパスを増加させるという手段をとっているため、トータルの消費電流が甚だしく大きい構成となっている。また、同相入力電圧レベルが電源電圧の約半分にある場合、ＮＭＯＳ／ＰＭＯＳ入力段は両方ともオンすることが予想される。この時、回路消費電流は一気に増加し、トランスコンダクタンスＧｍは、この入力同相電圧レベルの場合のみ増加し、出力波形にゆがみをもたらす。 However, the circuit disclosed in Patent Document 1 has a configuration in which the total current consumption is extremely large because the current mirror path is increased in order to make the output voltage rail-to-rail. Also, if the common-mode input voltage level is approximately half the supply voltage, both NMOS / PMOS input stages are expected to turn on. At this time, the circuit consumption current increases at a stretch, and the transconductance Gm increases only at this input common-mode voltage level, causing distortion in the output waveform.

一方、特許文献２に開示の回路は、ＮＭＯＳ／ＰＭＯＳ両受けの差動レールツーレールの入力増幅段となっており、出力はほぼ電源電圧の１／２の電圧を中心とした小振幅差動信号となっている。特許文献２の回路では、通常のレールツーレール回路におけるトランスコンダクタンスＧｍの入力同相電圧レベル依存性を解消すべく、ＮＭＯＳ／ＰＭＯＳそれぞれの入力段の前にレベルシフタを設けている。 On the other hand, the circuit disclosed in Patent Document 2 is an NMOS / PMOS differential rail-to-rail input amplification stage, and the output is a small-amplitude differential centered about a half of the power supply voltage. It is a signal. In the circuit of Patent Document 2, a level shifter is provided in front of each input stage of the NMOS / PMOS in order to eliminate the dependency of the transconductance Gm on the input common-mode voltage level in a normal rail-to-rail circuit.

しかし、特許文献２の回路では、出力構成がレールツーレールになっておらず、後段にインバータなどが具備されている場合などは、いわゆる貫通電流が流れて消費電力の増大に繋がる。また、出力をレールツーレールに近づけるためにはテールカレント部（ＣＭＯＳの定電流源）の消費電流を増す必要があるが、たとえ電流を増やしたとしても、出力段がＭＯＳ縦積みになっているため出力電圧幅を十分確保することができず、レールツーレールに対応することは難しい。 However, in the circuit of Patent Document 2, when the output configuration is not rail-to-rail and an inverter or the like is provided in the subsequent stage, a so-called through current flows, leading to an increase in power consumption. In order to bring the output closer to rail-to-rail, it is necessary to increase the current consumption of the tail current part (CMOS constant current source), but even if the current is increased, the output stage is vertically stacked in MOS. Therefore, a sufficient output voltage width cannot be secured, and it is difficult to cope with rail-to-rail.

さらに、特許文献２で提案されている初段レベルシフタのどれもが実施可能性という観点から問題を抱えており、この初段レベルシフタが期待通りに働くのであれば、そもそも入力段をＮＭＯＳ／ＰＭＯＳの両受けにする必要もない。 Furthermore, any of the first level shifters proposed in Patent Document 2 has a problem from the viewpoint of feasibility, and if this first level shifter works as expected, the input stage should be both NMOS / PMOS in the first place. There is no need to make it.

また、ＬＶＤＳ規格のような電圧の異なる複数の電源が存在する系においては、出力電圧をレベルシフトする必要があるが、特許文献１，２の回路では考慮されていない。よって、特許文献１，２の回路は、複数の電源が存在する系においてはそれら単独では使用することができない。 Further, in a system having a plurality of power supplies having different voltages as in the LVDS standard, it is necessary to level shift the output voltage, but this is not considered in the circuits of Patent Documents 1 and 2. Therefore, the circuits of Patent Documents 1 and 2 cannot be used alone in a system in which a plurality of power supplies exist.

特開２００５−３５４２６６号公報JP-A-2005-354266 特開２００２−３４４２６０号公報JP 2002-344260 A

本発明の目的は、簡易な回路構成であり、かつ、レールツーレールの小振幅差動信号を受信して、低消費電力、低ゆがみ、高速に増幅出力することができ、電圧が異なる複数の電源が存在する系においても使用することができるレシーバ回路を提供することにある。 It is an object of the present invention to receive a rail-to-rail small-amplitude differential signal with a simple circuit configuration, and to amplify and output with low power consumption, low distortion, and high speed, and a plurality of different voltages. It is an object of the present invention to provide a receiver circuit that can be used even in a system in which a power supply exists.

上記目的を達成するために、本発明は、ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、
前記ＮＭＯＳの差動回路が動作状態の場合に流すテールカレントを生成する第１の定電流源と、前記ＰＭＯＳの差動回路が動作状態の場合に流すテールカレントを生成する第２の定電流源と、
前記差動回路の一方が停止状態の場合に、該停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流す電流補償ミラー回路と、
を備えていることを特徴とするレシーバ回路を提供するものである。 In order to achieve the above object, the present invention has an NMOS / PMOS differential circuit, and receives a rail-to-rail small-amplitude differential input signal by each differential circuit and rail-to-rail of an IO system power supply. A differential amplifier circuit for generating a differential output signal of
A first constant current source that generates a tail current that flows when the NMOS differential circuit is in an operating state, and a second constant current source that generates a tail current that flows when the PMOS differential circuit is in an operating state When,
A current compensation mirror circuit that mirrors a tail current that flows when one of the differential circuits is in a stopped state, and flows to the other of the NMOS / PMOS differential circuits when the stopped differential circuit is in an operating state ; ,
That it comprises a there is provided a receiver circuit according to claim.

ここで、前記小振幅差動入力信号のレベルが中間電位の時に、前記ＮＭＯＳ／ＰＭＯＳの差動回路の両方が動作状態になることが好ましい。 Here, it is preferable that both the NMOS / PMOS differential circuits are in an operating state when the level of the small amplitude differential input signal is an intermediate potential .

また、前記電流補償ミラー回路は、バイアス電圧の発生回路と、前記小振幅差動入力信号のレベルおよび前記発生回路により発生されたバイアス電圧に応じて、それぞれ、前記ＮＭＯＳ／ＰＭＯＳの差動回路の一方が停止状態の場合、該停止状態のＮＭＯＳ／ＰＭＯＳの差動回路が動作状態の場合に流すテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流すＮＭＯＳ／ＰＭＯＳの差動回路の電流補償回路を有することが好ましい。 The current compensation mirror circuit includes a bias voltage generating circuit, a level of the small amplitude differential input signal, and a bias voltage generated by the generating circuit, respectively. An NMOS / PMOS differential circuit that mirrors a tail current that flows when one of the stopped NMOS / PMOS differential circuits is in an operating state when one is in a stopped state and flows to the other of the NMOS / PMOS differential circuits it is preferred to have the current compensation circuitry.

また、前記ＮＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第１の電流源と、ＩＯ系電源の低電位電圧側の第２の電流源と、前記第１および第２の電流源の間に接続されたスイッチング素子のＮＭＯＳとを有し、
前記ＰＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第３の電流源と、ＩＯ系電源の低電位電圧側の第４の電流源と、前記第３および第４の電流源の間に接続されたスイッチング素子のＰＭＯＳとを有し、
前記第１および第３の電流源はカレントミラー回路を構成し、
前記第２および第４の電流源はカレントミラー回路を構成し、
前記ＮＭＯＳおよび前記ＰＭＯＳのゲートには前記バイアス電圧が接続され、
前記ＮＭＯＳのソースは、前記ＮＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の低電位電圧側の定電流源との間に接続され、
前記ＰＭＯＳのソースは、前記ＰＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の高電位電圧側の定電流源との間に接続されていることが好ましい。 Further, the current compensation circuit of the NMOS differential circuit includes a first current source on the high potential voltage side of the IO system power supply, a second current source on the low potential voltage side of the IO system power supply, A switching element NMOS connected between the second current sources,
The PMOS current compensation circuit includes a third current source on the high potential voltage side of the IO system power supply, a fourth current source on the low potential voltage side of the IO system power supply, and the third and fourth current sources. Switching element PMOS connected between the current sources of
The first and third current sources constitute a current mirror circuit,
The second and fourth current sources constitute a current mirror circuit,
The bias voltage is connected to the gates of the NMOS and PMOS,
The NMOS source is connected between a switching element of the NMOS differential circuit which is turned on / off according to the level of the small amplitude differential input signal and a constant current source on the low potential voltage side of the IO system power supply. And
The source of the PMOS is connected between a switching element of the PMOS differential circuit that is turned on / off according to the level of the small amplitude differential input signal and a constant current source on the high potential voltage side of the IO system power supply. It is preferable that

また、前記差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタをさらに備え、
前記ＮＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第１および第２の電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＮＭＯＳと、ＩＯ系電源の低電位電圧側の第１の定電流源とを有し、
前記第１のＮＭＯＳは、前記第１の電流源と前記第１の定電流源との間に接続され、前記第２のＮＭＯＳは、前記第２の電流源と前記第１の定電流源との間に接続され、前記第１および第２のＮＭＯＳのゲートには、それぞれ、前記小振幅差動入力信号が接続され、
前記ＰＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第２の定電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＰＭＯＳとを有し、
前記第１および第２のＰＭＯＳの一方の端子は前記第２の定電流源に接続され、
前記レベルシフタは、第５および第６の電流源と、第７および第８の電流源と、第３および第４のＮＭＯＳとを有し、
前記第５および第７の電流源ならびに前記第３のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第３のＮＭＯＳのゲートとドレインが接続され、
前記第６および第８の電流源ならびに前記第４のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第４のＮＭＯＳのゲートとドレインが接続され、
前記第１および第６の電流源はカレントミラー回路を構成し、
前記第２および第５の電流源はカレントミラー回路を構成し、
前記第７の電流源と前記第３のＮＭＯＳとの間の第１のノードに前記ＰＭＯＳの差動回路の第２のＰＭＯＳの他方の端子が接続され、
前記第８の電流源と前記第４のＮＭＯＳとの間の第２のノードに前記ＰＭＯＳの差動回路の第１のＰＭＯＳの他方の端子が接続され、
前記第１および第２のノードから、それぞれ、前記レベルシフタによりレベルシフトされた差動出力信号が出力されることが好ましい。 And a level shifter for level-shifting and outputting a rail-to-rail differential output signal of the IO power supply generated by the differential amplifier circuit to a rail-to-rail differential signal of the core power supply,
The NMOS differential circuit is a first and second current sources on the high potential voltage side of the IO system power supply, and switching elements that are turned on according to the level of the small amplitude differential input signal. A second NMOS and a first constant current source on the low potential voltage side of the IO power supply;
The first NMOS is connected between the first current source and the first constant current source, and the second NMOS is connected to the second current source and the first constant current source. The small-amplitude differential input signal is connected to the gates of the first and second NMOSs, respectively,
The PMOS differential circuit includes a second constant current source on the high-potential voltage side of the IO power supply and first and second switching elements that are switched on according to the level of the small amplitude differential input signal. And a PMOS
One terminal of the first and second PMOS is connected to the second constant current source,
The level shifter includes fifth and sixth current sources, seventh and eighth current sources, and third and fourth NMOSs,
The fifth and seventh current sources and the third NMOS are connected in series between the high potential voltage and the low potential voltage of the IO system power supply in this order, and the gate and drain of the third NMOS are connected to each other. Connected,
The sixth and eighth current sources and the fourth NMOS are connected in series between the high potential voltage and the low potential voltage of the IO power supply in this order, and the gate and drain of the fourth NMOS are connected to each other. Connected,
The first and sixth current sources constitute a current mirror circuit,
The second and fifth current sources constitute a current mirror circuit,
A second node of the second PMOS of the PMOS differential circuit is connected to a first node between the seventh current source and the third NMOS;
The other terminal of the first PMOS of the PMOS differential circuit is connected to a second node between the eighth current source and the fourth NMOS,
It is preferable that differential output signals level-shifted by the level shifter are output from the first and second nodes, respectively.

本発明によれば、同相入力電圧（入力コモンモード電圧）への依存性を改善することができ、同相入力電圧のレベルに応じて流れる電流を従来よりも平滑化できる。また、同相入力電圧が中間電位の時のトランスコンダクタンスを、従来よりも下げることができる。これにより、同相入力電圧への依存性を改善することができ、トランスコンダクタンスを従来よりも平滑化できる。 According to the present invention, the dependency on the common-mode input voltage (input common mode voltage) can be improved, and the current flowing in accordance with the level of the common-mode input voltage can be smoothed as compared with the prior art. In addition, the transconductance when the common-mode input voltage is an intermediate potential can be reduced as compared with the conventional case. As a result, the dependency on the common-mode input voltage can be improved, and the transconductance can be smoothed more than before.

また、本発明に関わるレベルシフタはサイズが小さく非常に簡易な構成である。また、１／Ｇｍといった低出力抵抗であり、そのため、高速動作が可能で、消費電力も大幅に削減でき、より効率的にレベルシフトすることができる。 The level shifter according to the present invention has a small size and a very simple configuration. Further, the output resistance is as low as 1 / Gm, so that high speed operation is possible, power consumption can be greatly reduced, and level shift can be performed more efficiently.

以下に、添付の図面に示す好適実施形態に基づいて、本発明のレシーバ回路を詳細に説明する。 Hereinafter, a receiver circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明のレシーバ回路の構成を表す一実施形態のブロック図である。同図に示すレシーバ回路１０は、ＩＯ系入力レールツーレール差動増幅回路１２と、コア（Ｃｏｒｅ）系ＣＭＬ（小信号）ｔｏＣＭＯＳレベル（コア系電源の基準電位ＧＮＤから電源電圧ＶＤＤの間でフル振幅で変化するシングルエンド信号）変換回路１４とによって構成されている。 FIG. 1 is a block diagram of an embodiment showing a configuration of a receiver circuit of the present invention. The receiver circuit 10 shown in the figure includes an IO system input rail-to-rail differential amplifier circuit 12, a core system CML (small signal) to CMOS level (full power between the reference potential GND of the core system power supply and the power supply voltage VDD). A single-end signal that changes with amplitude) and a conversion circuit 14.

差動増幅回路１２は、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号を受け取り、これを増幅して、さらに、コア系電源のＣＭＬレベル（小信号）の差動信号にレベルシフトして出力する。 The differential amplifier circuit 12 receives a small-amplitude differential input signal that can take the rail-to-rail common-mode input voltage range of the IO system power supply, amplifies this, and further, the CML level (small signal) of the core system power supply. Level-shift to differential signal and output.

コア系ＣＭＬｔｏＣＭＯＳレベル変換回路１４は、ＣＭＬ（コモンモードロジック＝小信号回路）である差動増幅回路１２から出力されるコア系電源のレールツーレールの差動信号を、コア系電源の信号であってシングルエンドの信号、つまりＣＭＯＳレベル信号に変換する。 The core CML to CMOS level conversion circuit 14 converts the rail-to-rail differential signal of the core power supply output from the differential amplifier circuit 12 which is CML (common mode logic = small signal circuit) into a signal of the core power supply. To a single-ended signal, that is, a CMOS level signal.

次に、図２を参照して、差動増幅回路１２の具体例を挙げて説明する。 Next, a specific example of the differential amplifier circuit 12 will be described with reference to FIG.

差動増幅回路１２は、ＮＭＯＳ／ＰＭＯＳ両受けの差動回路１８ａ、１８ｂと、電流補償ミラー回路２０と、一部がコア用デバイスを用いて構成されたレベルシフタ２２とによって構成されている。 The differential amplifier circuit 12 includes NMOS / PMOS differential circuits 18a and 18b, a current compensation mirror circuit 20, and a level shifter 22 partially configured using a core device.

差動回路１８ａ、１８ｂは、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号ＩＮＰ，ＩＮＮを受け取り、これを増幅する部分である。 The differential circuits 18a and 18b are portions that receive and amplify small-amplitude differential input signals INP and INN that can take the rail-to-rail common-mode input voltage range of the IO system power supply.

差動回路１８ａは、電流源となる２つのＰＭＯＳ２４ａ、２４ｂと、差動入力信号ＩＮＰ，ＩＮＮを受け取って検出するスイッチング素子となる２つのＮＭＯＳ２６ａ、２６ｂと、定電流源となるＮＭＯＳ２８とによって構成されている。 The differential circuit 18a includes two PMOSs 24a and 24b serving as current sources, two NMOSs 26a and 26b serving as switching elements that receive and detect the differential input signals INP and INN, and an NMOS 28 serving as a constant current source. ing.

ＰＭＯＳ２４ａ、２４ｂのソースはＩＯ系電源の高電位電圧ＩＯＶＤＤに接続され、ゲートとドレインが接続されている。ＮＭＯＳ２６ａ、２６ｂは、それぞれ、ドレインがＰＭＯＳ２４ａ、２４ｂのドレインに接続され、ゲートには差動入力信号ＩＮＰ，ＩＮＮが接続されている。また、ＮＭＯＳ２６ａ、２６ｂのソースは接続されている。ＮＭＯＳ２８は、ＮＭＯＳ２６ａ、２６ｂのソースとＩＯ系電源の低電位電圧ＩＯＧＮＤとの間に接続され、ゲートは、図示していないバイアスジェネレータから供給されるバイアス電圧（バイアス電圧Ｖｂ２とは異なる）に接続されている。 The sources of the PMOS 24a and 24b are connected to the high potential voltage IOVDD of the IO system power supply, and the gate and drain are connected. The NMOSs 26a and 26b have drains connected to the drains of the PMOSs 24a and 24b, respectively, and gates connected to differential input signals INP and INN. The sources of the NMOSs 26a and 26b are connected. The NMOS 28 is connected between the sources of the NMOSs 26a and 26b and the low potential voltage IOGND of the IO power supply, and the gate is connected to a bias voltage (different from the bias voltage Vb2) supplied from a bias generator (not shown). ing.

差動回路１８ａは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じて動作する。信号ＩＮＰが高電位（Ｈ）で、信号ＩＮＮが低電位（Ｌ）の時、ＮＭＯＳ２６ａを流れる電流＞ＮＭＯＳ２６ｂを流れる電流となる。この時、ＮＭＯＳ２８には、ＰＭＯＳ２４ａ、ＮＭＯＳ２６ａ、およびＰＭＯＳ２４ｂ、ＮＭＯＳ２６ｂを介して合計された電流が流れる。ＮＭＯＳ２８を介して流れる電流（テールカレント）はＮＭＯＳ２８のゲートに入力されるバイアス電圧によって決定される。 The differential circuit 18a operates in accordance with the levels of the differential input signals INP and INN when in the operating state. When the signal INP is at a high potential (H) and the signal INN is at a low potential (L), the current flowing through the NMOS 26a> the current flowing through the NMOS 26b. At this time, the total current flows through the NMOS 28 via the PMOS 24a and NMOS 26a, and the PMOS 24b and NMOS 26b. A current (tail current) flowing through the NMOS 28 is determined by a bias voltage input to the gate of the NMOS 28.

信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作は同様である。 The operation when the signal INP is L and the signal INN is H is the same.

また、差動回路１８ａが停止状態の場合、ＮＭＯＳ２６ａ、２６ｂはオフとなる。この時、ＮＭＯＳ２６ａ、２６ｂのドレイン、すなわち、ＰＭＯＳ２４ａ、２４ｂのゲートおよびドレインはＨとなってＰＭＯＳ２４ａ、２４ｂもオフする。 When the differential circuit 18a is in a stopped state, the NMOSs 26a and 26b are turned off. At this time, the drains of the NMOSs 26a and 26b, that is, the gates and drains of the PMOSs 24a and 24b become H, and the PMOSs 24a and 24b are also turned off.

差動回路１８ｂは、定電流源となるＰＭＯＳ３０と、差動入力信号ＩＮＮ，ＩＮＰを受け取って検出するスイッチング素子となる２つのＰＭＯＳ３２ａ、３２ｂとによって構成されている。 The differential circuit 18b includes a PMOS 30 serving as a constant current source and two PMOSs 32a and 32b serving as switching elements that receive and detect the differential input signals INN and INP.

ＰＭＯＳ３０のソースはＩＯ系電源の高電位電圧ＩＯＶＤＤに接続され、ゲートは同じくバイアスジェネレータから供給されるバイアス電圧（バイアス電圧Ｖｂ２とは異なる）に接続されている。ＰＭＯＳ３２ａ、３２ｂのソースはＰＭＯＳ３０のドレインに接続され、ゲートには、それぞれ、差動入力信号ＩＮＮ，ＩＮＰが接続されている。ＰＭＯＳ３２ａ、３２ｂのドレインは、後述するレベルシフタ２２に接続されるとともに、その一部を構成している。 The source of the PMOS 30 is connected to the high potential voltage IOVDD of the IO system power supply, and the gate is connected to a bias voltage (different from the bias voltage Vb2) supplied from the bias generator. The sources of the PMOSs 32a and 32b are connected to the drain of the PMOS 30, and the differential input signals INN and INP are connected to the gates, respectively. The drains of the PMOSs 32a and 32b are connected to a level shifter 22 to be described later and constitute a part thereof.

差動回路１８ｂは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じて動作する。信号ＩＮＰが高電位（Ｈ）で、信号ＩＮＮが低電位（Ｌ）の時、ＰＭＯＳ３２ｂを流れる電流＜ＰＭＯＳ３２ａを流れる電流となる。この時、ＰＭＯＳ３０には、ＰＭＯＳ３２ｂおよび３２ａを介して合計電流が流れる。ＰＭＯＳ３０を介して流れる電流はＰＭＯＳ３０のゲートに入力されるバイアス電圧によって決定される。 In the operating state, the differential circuit 18b operates according to the levels of the differential input signals INP and INN. When the signal INP is at a high potential (H) and the signal INN is at a low potential (L), the current flowing through the PMOS 32b <the current flowing through the PMOS 32a. At this time, the total current flows through the PMOS 30 via the PMOSs 32b and 32a. The current flowing through the PMOS 30 is determined by the bias voltage input to the gate of the PMOS 30.

信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作は同様であるから説明を省略する。 Since the operation when the signal INP is L and the signal INN is H is the same, the description is omitted.

また、差動回路１８ｂが停止状態の場合、ＰＭＯＳ３２ａ、３２ｂはオフとなる。 When the differential circuit 18b is in a stopped state, the PMOSs 32a and 32b are turned off.

ここで、動作状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じて、スイッチング素子であるＭＯＳのオン状態が切り替わることのできる状態である。一方、停止状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベルに関わらずスイッチング素子のＭＯＳがオフする状態である。 Here, the operating state is a state in which the ON state of the MOS serving as the switching element can be switched according to the levels of the differential input signals INP and INN. On the other hand, the stopped state is a state in which the MOS of the switching element is turned off regardless of the levels of the differential input signals INP and INN.

続いて、電流補償ミラー回路２０は、差動増幅回路１２により生成される差動出力信号の同相入力電圧レベルに応じて、差動回路１８ａ、１８ｂのテールカレントを補償する部分であり、本実施形態の場合、差動回路１８ａ、１８ｂの一方が停止状態の場合に、その停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして他方に流す。電流補償ミラー回路２０は、バイアス電圧Ｖｂ２の発生回路３４と、ＮＭＯＳ差動回路１８ａの電流補償回路３６ａおよびＰＭＯＳ差動回路１８ｂの電流補償回路３６ｂとによって構成されている。 Subsequently, the current compensation mirror circuit 20 is a part that compensates for the tail current of the differential circuits 18a and 18b in accordance with the common-mode input voltage level of the differential output signal generated by the differential amplifier circuit 12, and this embodiment In the case of the embodiment, when one of the differential circuits 18a and 18b is in the stopped state, the tail current that flows when the stopped differential circuit is in the operating state is mirrored and sent to the other. The current compensation mirror circuit 20 includes a bias voltage Vb2 generation circuit 34, a current compensation circuit 36a of the NMOS differential circuit 18a, and a current compensation circuit 36b of the PMOS differential circuit 18b.

バイアス電圧Ｖｂ２の発生回路３４は、バイアス電圧Ｖｂ２を発生する部分であり、２つの抵抗素子３８ａ、３８ｂによって構成されている。 The generation circuit 34 for the bias voltage Vb2 is a part that generates the bias voltage Vb2, and includes two resistance elements 38a and 38b.

抵抗素子３８ａ、３８ｂは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続され、抵抗素子３８ａと抵抗素子３８ｂとの接続点のノードからバイアス電圧Ｖｂ２が出力される。本実施形態の場合、例えば、ＩＯＶＤＤ＝５Ｖ，Ｖｂ２＝３Ｖ，抵抗素子３８ａ、３８ｂを流れる電流を０．１ｍＡとするよう各々の素子の抵抗値は、それぞれ、３０ＫΩおよび２０ＫΩに設定されている。 The resistance elements 38a and 38b are connected in series between the high potential voltage IOVDD and the low potential voltage IOGND of the IO power supply in this order, and the bias voltage Vb2 is applied from the node of the connection point between the resistance element 38a and the resistance element 38b. Is output. In the present embodiment, for example, the resistance values of the respective elements are set to 30 KΩ and 20 KΩ so that IOVDD = 5 V, Vb2 = 3 V, and the current flowing through the resistance elements 38a and 38b is 0.1 mA.

バイアス電圧Ｖｂ２の発生回路３４では、抵抗素子３８ａ、３８ｂによる抵抗分割によりバイアス電圧Ｖｂ２が発生される。バイアス電圧Ｖｂ２は、本実施形態の場合、ＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧電源ＩＯＧＮＤとの間の電圧の４０％の電圧（２０ｋΩ／（３０ｋΩ＋２０ｋΩ））となる。 In the bias voltage Vb2 generating circuit 34, the bias voltage Vb2 is generated by resistance division by the resistance elements 38a and 38b. In the case of this embodiment, the bias voltage Vb2 is 40% of the voltage between the high potential voltage IOVDD and the low potential voltage power supply IOGND (20 kΩ / (30 kΩ + 20 kΩ)).

バイアス電圧Ｖｂ２は、ＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間の電圧の４０％の電圧に限定されるわけではなく、同相入力電圧Ｖｉｃｍとして中間電位（Ｍ）が入力された時に、後述する電流補償回路３６ａのＮＭＯＳ４４と電流補償回路３６ｂのＰＭＯＳ４８の両方がオンし、後述するトランスコンダクタンス平滑化の効果を現出させたい電圧とすれば良い。 The bias voltage Vb2 is not limited to 40% of the voltage between the high potential voltage IOVDD and the low potential voltage IOGND of the IO system power supply, and an intermediate potential (M) is input as the common-mode input voltage Vicm. Sometimes, both the NMOS 44 of the current compensation circuit 36a, which will be described later, and the PMOS 48 of the current compensation circuit 36b are turned on, and a voltage at which a transconductance smoothing effect, which will be described later, is desired to appear.

電流補償回路３６ａ、３６ｂは、同相入力電圧Ｖｉｃｍのレベルとバイアス電圧Ｖｂ２に応じて、それぞれ、差動回路１８ａ、１８ｂの一方が停止状態の場合、または同相入力電圧が中間で、差動回路１８ａ、１８ｂともに動作状態の場合、その一方または両方の差動回路のテールカレントをミラーして差動回路１８ａ、１８ｂの他方に流す部分である。 The current compensation circuits 36a and 36b are configured so that, depending on the level of the common-mode input voltage Vicm and the bias voltage Vb2, when one of the differential circuits 18a and 18b is in a stopped state or the common-mode input voltage is intermediate, the differential circuit 18a , 18b is a portion in which the tail current of one or both of the differential circuits is mirrored to flow to the other of the differential circuits 18a, 18b.

電流補償回路３６ａは、電流源となるＰＭＯＳ４２ａと、スイッチング素子となるＮＭＯＳ４４と、電流源となるＮＭＯＳ４６ａとによって構成されている。 The current compensation circuit 36a includes a PMOS 42a serving as a current source, an NMOS 44 serving as a switching element, and an NMOS 46a serving as a current source.

ＰＭＯＳ４２ａ、ＮＭＯＳ４４，４６ａは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。ＰＭＯＳ４２ａのゲートとドレインが接続され、ＮＭＯＳ４４のゲートにはバイアス電圧Ｖｂ２が接続されている。また、ＮＭＯＳ４４とＮＭＯＳ４６ａとの間のノード（ＮＭＯＳ４４のソースおよびＮＭＯＳ４６ａのドレイン）が差動回路１８ａのＮＭＯＳ２６ａ、２６ｂのソースおよびＮＭＯＳ２８のドレインに接続されている。 The PMOS 42a and the NMOSs 44 and 46a are connected in series between the high potential voltage IOVDD and the low potential voltage IOGND of the IO power supply in this order. The gate and drain of the PMOS 42a are connected, and the bias voltage Vb2 is connected to the gate of the NMOS 44. A node between the NMOS 44 and the NMOS 46a (the source of the NMOS 44 and the drain of the NMOS 46a) is connected to the sources of the NMOS 26a and 26b and the drain of the NMOS 28 of the differential circuit 18a.

電流補償回路３６ａは、差動回路１８ａが例えば停止状態の場合にＮＭＯＳ４４がオンとなり、定電流源ＮＭＯＳ２８により電流を流す。この電流は、ＮＭＯＳ４４を介してＰＭＯＳ４２ａに流れ、ＰＭＯＳ４２ｂへとミラーされる。一方、差動回路１８ａが動作状態の場合にはＮＭＯＳ４４はオフし、代わりにＰＭＯＳ４８がオンする。 In the current compensation circuit 36a, for example, when the differential circuit 18a is in a stopped state, the NMOS 44 is turned on, and a current is supplied by the constant current source NMOS 28. This current flows through the NMOS 44 to the PMOS 42a and is mirrored to the PMOS 42b. On the other hand, when the differential circuit 18a is in the operating state, the NMOS 44 is turned off and the PMOS 48 is turned on instead.

電流補償回路３６ｂは、電流源となるＰＭＯＳ４２ｂと、スイッチング素子となるＰＭＯＳ４８と、電流源となるＮＭＯＳ４６ｂとによって構成されている。 The current compensation circuit 36b includes a PMOS 42b serving as a current source, a PMOS 48 serving as a switching element, and an NMOS 46b serving as a current source.

ＰＭＯＳ４２ｂ，４８、ＮＭＯＳ４６ｂは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。ＰＭＯＳ４２ｂのゲートは電流補償回路３６ａのＰＭＯＳ４２ａのゲートに接続されている。すなわち、ＰＭＯＳ４２ａ、４２ｂはカレントミラー回路を構成する。ＰＭＯＳ４８のゲートにはバイアス電圧Ｖｂ２が接続されている。ＮＭＯＳ４６ｂのゲートとドレインが接続され、さらに、電流補償回路３６ａのＮＭＯＳ４６ａのゲートに接続されている。すなわち、ＮＭＯＳ４６ａ、４６ｂはカレントミラー回路を構成する。また、ＰＭＯＳ４２ｂとＰＭＯＳ４８との間のノード（ＰＭＯＳ４２ｂのドレインおよびＰＭＯＳ４８のソース）が差動回路１８ｂのＰＭＯＳ３２ａ、３２ｂのソースおよびＰＭＯＳ３０のドレインに接続されている。 The PMOSs 42b and 48 and the NMOS 46b are connected in series between the high potential voltage IOVDD and the low potential voltage IOGND of the IO system power supply in this order. The gate of the PMOS 42b is connected to the gate of the PMOS 42a of the current compensation circuit 36a. That is, the PMOSs 42a and 42b constitute a current mirror circuit. A bias voltage Vb <b> 2 is connected to the gate of the PMOS 48. The gate and drain of the NMOS 46b are connected, and further connected to the gate of the NMOS 46a of the current compensation circuit 36a. That is, the NMOSs 46a and 46b constitute a current mirror circuit. A node between the PMOS 42b and the PMOS 48 (the drain of the PMOS 42b and the source of the PMOS 48) is connected to the sources of the PMOS 32a and 32b and the drain of the PMOS 30 of the differential circuit 18b.

電流補償回路３６ｂは、差動回路１８ｂが例えば停止状態の場合にＰＭＯＳ４８がオンとなり、定電流源ＰＭＯＳ３０により電流を流す。この電流は、ＰＭＯＳ４８を介してＮＭＯＳ４６ｂに流れ、ＮＭＯＳ４６ａへとミラーされる。一方、差動回路１８ｂが動作状態の場合にはＰＭＯＳ４８はオフし、代わりにＮＭＯＳ４４がオンする。 In the current compensation circuit 36b, when the differential circuit 18b is in a stopped state, for example, the PMOS 48 is turned on, and a current is supplied by the constant current source PMOS 30. This current flows through the PMOS 48 to the NMOS 46b and is mirrored to the NMOS 46a. On the other hand, when the differential circuit 18b is in an operating state, the PMOS 48 is turned off, and the NMOS 44 is turned on instead.

続いて、レベルシフタ２２は、差動増幅回路１２（すなわち、差動回路１８ａ、１８ｂ）によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力する部分である。レベルシフタ２２は、電流源となる２つのＰＭＯＳ５０ａ、５０ｂと、同じく電流源となる２つのＰＭＯＳ５２ａ、５２ｂと、２つのＮＭＯＳ５４ａ、５４ｂとによって構成されいる。また、差動回路１８ｂが動作している場合は、ＰＭＯＳ３２ａ、３２ｂもＮＭＯＳ５４ａ、５４ｂに電流を供給する電流源として、レベルシフタの機能に含まれる。 Subsequently, the level shifter 22 outputs the rail-to-rail differential output signal of the IO system power supply generated by the differential amplifier circuit 12 (that is, the differential circuits 18a and 18b) to the rail-to-rail differential of the core system power supply. This is the part that outputs the signal after level shifting. The level shifter 22 includes two PMOSs 50a and 50b that are current sources, two PMOSs 52a and 52b that are also current sources, and two NMOSs 54a and 54b. When the differential circuit 18b is operating, the PMOSs 32a and 32b are also included in the function of the level shifter as current sources for supplying current to the NMOSs 54a and 54b.

ここで、ＮＭＯＳ５４ａ、５４ｂはコア用デバイス（コア領域で用いられるＭＯＳ）である。コア用デバイスはゲート酸化膜がＩＯ用デバイス（ＩＯ領域で用いられるＭＯＳ）よりも薄く形成されており、しきい値電圧がＩＯ用デバイスよりも低い。例えば、ＩＯ用デバイスのしきい値電圧として約６００〜８００ｍＶ程度、コア用デバイスのしきい値電圧として約２５０〜３５０ｍＶ程度を例示することができる。 Here, the NMOSs 54a and 54b are core devices (MOSs used in the core region). In the core device, the gate oxide film is formed thinner than the IO device (MOS used in the IO region), and the threshold voltage is lower than that of the IO device. For example, the threshold voltage of the IO device can be about 600 to 800 mV, and the threshold voltage of the core device can be about 250 to 350 mV.

ＰＭＯＳ５０ａ、５２ａ、ＮＭＯＳ５４ａは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。同様に、ＰＭＯＳ５０ｂ、５２ｂ、ＮＭＯＳ５４ｂは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。ＰＭＯＳ５０ａのゲートは差動回路１８ａのＰＭＯＳ２４ｂのゲートに接続されている。すなわち、ＰＭＯＳ２４ｂ、５０ａはカレントミラー回路を構成する。また、ＰＭＯＳ５０ｂのゲートは差動回路１８ａのＰＭＯＳ２４ａのゲートに接続されている。すなわち、ＰＭＯＳ２４ａ、５０ｂはカレントミラー回路を構成する。ＰＭＯＳ５２ａ、５２ｂのゲートはバイアス電圧Ｖｂ２に接続されている。ＮＭＯＳ５４ａ、５４ｂは、それぞれ、ゲートとドレインが接続されている。 The PMOSs 50a and 52a and the NMOS 54a are connected in series between the high potential voltage IOVDD and the low potential voltage IOGND of the IO power supply in this order. Similarly, the PMOSs 50b, 52b and the NMOS 54b are connected in series between the high potential voltage IOVDD and the low potential voltage IOGND of the IO system power supply in this order. The gate of the PMOS 50a is connected to the gate of the PMOS 24b of the differential circuit 18a. That is, the PMOSs 24b and 50a constitute a current mirror circuit. The gate of the PMOS 50b is connected to the gate of the PMOS 24a of the differential circuit 18a. That is, the PMOSs 24a and 50b constitute a current mirror circuit. The gates of the PMOSs 52a and 52b are connected to the bias voltage Vb2. The gates and drains of the NMOSs 54a and 54b are connected to each other.

また、ＰＭＯＳ５２ａのドレインとＮＭＯＳ５４ａのドレインとの間のノードに差動回路１８ｂのＰＭＯＳ３２ｂのドレインが接続され、このノードから、差動入力信号ＩＮＮに対応する差動増幅回路１２の差動出力信号ａｍｐＯＵＴＮが出力される。同様に、ＰＭＯＳ５２ｂのドレインとＮＭＯＳ５４ｂのドレインとの間のノードに差動回路１８ｂのＰＭＯＳ３２ａのドレインが接続され、このノードから、差動入力信号ＩＮＰに対応する差動出力信号ａｍｐＯＵＴＰが出力される。 Further, the drain of the PMOS 32b of the differential circuit 18b is connected to a node between the drain of the PMOS 52a and the drain of the NMOS 54a, and the differential output signal ampOUTN of the differential amplifier circuit 12 corresponding to the differential input signal INN is connected from this node. Is output. Similarly, the drain of the PMOS 32a of the differential circuit 18b is connected to a node between the drain of the PMOS 52b and the drain of the NMOS 54b, and the differential output signal ampOUTP corresponding to the differential input signal INP is output from this node.

差動回路１８ａが動作状態の場合、前述のように、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてＮＭＯＳ２６ａ、２６ｂのオン状態が切り替わる。そして、強いオン状態のＮＭＯＳ２６ａ、２６ｂの一方に対応するＰＭＯＳ２４ａ、２４ｂの一方のゲートおよびドレインがＬとなる。また、弱いオン状態のＮＭＯＳ２６ａ、２６ｂの他方に対応するＰＭＯＳ２４ａ、２４ｂの他方のゲートおよびドレインがＨとなる。 When the differential circuit 18a is in an operating state, the NMOS transistors 26a and 26b are turned on according to the levels of the differential input signals INP and INN as described above. Then, one of the gates and drains of the PMOSs 24a and 24b corresponding to one of the strong on-state NMOSs 26a and 26b becomes L. Further, the other gates and drains of the PMOSs 24a and 24b corresponding to the other of the weakly on-state NMOSs 26a and 26b become H.

レベルシフタ２２では、ゲートおよびドレインがＬとなった差動回路１８ａのＰＭＯＳ２４ａ、２４ｂの一方に対応する（カレントミラー回路を構成する）ＰＭＯＳ５０ｂ、５０ａの一方がオンする。また、ゲートおよびドレインがＨとなったＮＭＯＳ２６ａ、２６ｂの他方に対応する（カレントミラー回路を構成する）ＰＭＯＳ５０ｂ、５０ａの他方がオフする。 In the level shifter 22, one of the PMOSs 50b and 50a corresponding to one of the PMOSs 24a and 24b of the differential circuit 18a whose gate and drain are L (configures a current mirror circuit) is turned on. Further, the other of the PMOSs 50b and 50a corresponding to the other of the NMOSs 26a and 26b whose gates and drains are H (which constitutes a current mirror circuit) is turned off.

例えば、レベルシフタ２２のＰＭＯＳ５０ａがオンすると、ＰＭＯＳ５０ａ、５２ａおよびＮＭＯＳ５４ａを介して電流が流れ、差動出力信号ａｍｐＯＵＴＮはＨとなる。一方、ＰＭＯＳ５０ｂはオフなので、差動出力信号ａｍｐＯＵＴＰはＮＭＯＳ５４ｂによりディスチャージされてＬとなる。また、ＰＭＯＳ５０ａがオフ、ＰＭＯＳ５０ｂがオンの場合の動作も同様である。 For example, when the PMOS 50a of the level shifter 22 is turned on, a current flows through the PMOS 50a, 52a and the NMOS 54a, and the differential output signal ampOUTN becomes H. On the other hand, since the PMOS 50b is off, the differential output signal ampOUTP is discharged to L by the NMOS 54b. The operation when the PMOS 50a is off and the PMOS 50b is on is the same.

また、差動回路１８ｂが動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてＰＭＯＳ３２ａ、３２ｂのオン状態が切り替わる。 Further, when the differential circuit 18b is in an operating state, the PMOS 32a and 32b are switched on according to the levels of the differential input signals INP and INN.

例えば、ＰＭＯＳ３２ａが強いオン状態とすると、差動回路１８ｂのＰＭＯＳ３０，３２ａを介して多くの電流が流れ、差動出力信号ａｍｐＯＵＴＰはＨとなる。一方、ＰＭＯＳ３２ｂは弱いオン状態なので、差動出力信号ａｍｐＯＵＴＮはＮＭＯＳ５４ａによりディスチャージされてＬとなる。また、ＰＭＯＳ３２ａ、ＰＭＯＳ３２ｂが逆の状態の場合の動作も同様である。 For example, when the PMOS 32a is strongly turned on, a large amount of current flows through the PMOSs 30 and 32a of the differential circuit 18b, and the differential output signal ampOUTP becomes H. On the other hand, since the PMOS 32b is in a weak ON state, the differential output signal ampOUTN is discharged by the NMOS 54a and becomes L. The operation when the PMOS 32a and the PMOS 32b are in the reverse state is the same.

いま、差動回路１８ａが動作状態であり、ＰＭＯＳ５０ａがオン、ＰＭＯＳ５０ｂがオフであったとする時、ここで、トランジスタが流す電流量はＧｍ・Ｖｇｓであり、ＮＭＯＳ５４ａ、５４ｂはゲートとドレインが接続されているため、Ｖｇｓ＝Ｖｄｓとなる。つまり、Ｉ＝Ｇｍ・Ｖｇｓ＝Ｇｍ・Ｖｄｓと表せる。これはＩの変化に比例してＶｄｓが変化することを意味し、ＮＭＯＳ５４ａは１／Ｇｍの抵抗とみなすことができる。そのため、ａｍｐＯＵＴＮは、最大でＶ＝（電流）×（抵抗）＝Ｉ×１／Ｇｍまで上昇することとなり、Ｇｍ，Ｉを調整することにより、ハイレベルを調節できる。 Now, assuming that the differential circuit 18a is in an operating state, the PMOS 50a is on, and the PMOS 50b is off, the amount of current flowing through the transistor is Gm · Vgs, and the gates and drains of the NMOSs 54a and 54b are connected. Therefore, Vgs = Vds. That is, it can be expressed as I = Gm · Vgs = Gm · Vds. This means that Vds changes in proportion to the change of I, and the NMOS 54a can be regarded as a 1 / Gm resistance. Therefore, ampOUTN rises up to V = (current) × (resistance) = I × 1 / Gm, and the high level can be adjusted by adjusting Gm and I.

上記のように、電流Ｉ、ＮＭＯＳ５４ａ、５４ｂのＧｍを調整することにより、差動出力信号ａｍｐＯＵＴＮ，ａｍｐＯＵＴＰは、Ｈがコア電圧を超えない電圧にレベルシフトされる。 As described above, by adjusting the current I and the Gm of the NMOSs 54a and 54b, the differential output signals ampOUTN and ampOUTP are level-shifted to a voltage at which H does not exceed the core voltage.

レベルシフタ２２は、ＩＯ電圧からコア電圧にレベルシフトする従来のレベルシフタと比べて非常に簡易な構成であり、サイズも小さく、低出力抵抗であることから高速動作が可能で、新規にレベルシフト回路を必要としない為、消費電力も大幅に削減でき、より効率的にレベルシフトすることができる。 The level shifter 22 has a very simple configuration compared to the conventional level shifter that shifts the level from the IO voltage to the core voltage, is small in size, and has a low output resistance, so that it can operate at high speed. Since it is not necessary, power consumption can be greatly reduced, and level shifting can be performed more efficiently.

次に、差動増幅回路１２の動作を説明する。 Next, the operation of the differential amplifier circuit 12 will be described.

差動増幅回路１２には、同相入力電圧Ｖｉｃｍを中心とする小振幅Ｖｉｄの差動信号である小振幅差動入力信号ＩＮＰ，ＩＮＮが入力される。 The differential amplifier circuit 12 receives small-amplitude differential input signals INP and INN, which are differential signals with a small amplitude Vid centered on the common-mode input voltage Vicm.

例えば、ＬＶＤＳ規格において、レシーバ回路１０の電源電圧（ＩＯ電圧）が３．３Ｖの場合、例えば、高電位電圧ＩＯＶＤＤが３．３Ｖ、低電位電圧ＩＯＧＮＤが０Ｖの場合、同相入力電圧Ｖｉｃｍは、｜Ｖｉｄ｜／２〜２．４−｜Ｖｉｄ｜／２の範囲に規定されている。ここで、Ｖｉｄは、差動入力信号ＩＮＰ，ＩＮＮの振幅に相当する電圧であり、±１００〜±６００ｍＶである。 For example, in the LVDS standard, when the power supply voltage (IO voltage) of the receiver circuit 10 is 3.3 V, for example, when the high potential voltage IOVDD is 3.3 V and the low potential voltage IOGND is 0 V, the common-mode input voltage Vicm is | Vid | / 2 to 2.4- | Vid | / 2. Here, Vid is a voltage corresponding to the amplitude of the differential input signals INP and INN, and is ± 100 to ± 600 mV.

同相入力電圧Ｖｉｃｍと消費電流の関係を説明する。まず、電流補償ミラー回路２０がないと仮定した場合を説明する。電流補償ミラー回路２０がない場合の差動増幅回路１２の構成を図３に示す（レベルシフタ２２は省略している）。 The relationship between the common-mode input voltage Vicm and current consumption will be described. First, a case where it is assumed that there is no current compensation mirror circuit 20 will be described. FIG. 3 shows the configuration of the differential amplifier circuit 12 without the current compensation mirror circuit 20 (the level shifter 22 is omitted).

差動入力信号ＩＮＰ，ＩＮＮとして低電位（Ｌ）が入力された時、例えば、同相入力電圧Ｖｉｃｍとして｜Ｖｉｄ｜／２が入力された時、差動回路１８ａは停止状態となり、差動回路１８ｂは動作状態となる。つまり、差動回路１８ａのＮＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに関わらずオフ状態となり、差動回路１８ｂのＰＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてオン状態が変化する。 When a low potential (L) is input as the differential input signals INP and INN, for example, when | Vid | / 2 is input as the common-mode input voltage Vicm, the differential circuit 18a is stopped and the differential circuit 18b Is in an operating state. That is, the NMOS of the differential circuit 18a is turned off regardless of the levels of the differential input signals INP and INN, and the PMOS of the differential circuit 18b is turned on according to the levels of the differential input signals INP and INN.

一方、差動入力信号ＩＮＰ，ＩＮＮとして高電位（Ｈ）が入力された時、例えば、同相入力電圧Ｖｉｃｍとして２．４−｜Ｖｉｄ｜／２が入力された時、差動回路１８ａは動作状態となり、差動回路１８ｂは停止状態となる。つまり、差動回路１８ａのＮＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてオン状態が変化し、差動回路１８ｂのＰＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに関わらずオフ状態となる。 On the other hand, when a high potential (H) is input as the differential input signals INP and INN, for example, when 2.4- | Vid | / 2 is input as the common-mode input voltage Vicm, the differential circuit 18a is in an operating state. Thus, the differential circuit 18b is stopped. That is, the NMOS of the differential circuit 18a is turned on according to the levels of the differential input signals INP and INN, and the PMOS of the differential circuit 18b is turned off regardless of the levels of the differential input signals INP and INN. .

また、差動入力信号ＩＮＰ，ＩＮＮとして中間電位（Ｍ）が入力された時、例えば、同相入力電圧Ｖｉｃｍとして１．２Ｖが入力された時、差動回路１８ａ、１８ｂの両方が動作状態となる。つまり、差動回路１８ａのＮＭＯＳと差動回路１８ｂのＰＭＯＳは、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてオン状態が変化する。 In addition, when the intermediate potential (M) is input as the differential input signals INP and INN, for example, when 1.2 V is input as the common-mode input voltage Vicm, both the differential circuits 18a and 18b are in an operating state. . That is, the ON state of the NMOS of the differential circuit 18a and the PMOS of the differential circuit 18b changes according to the levels of the differential input signals INP and INN.

図７は、従来の電流補償回路を持たない、同相入力電圧に対する差動回路１８ａ、１８ｂを流れる合計電流（ａｍｐ合計電流）Ｉの比率を表す。いま、差動回路１８ａのＮＭＯＳ２８、差動回路１８ｂのＰＭＯＳ３０に流れる電流をＩとする。 FIG. 7 shows the ratio of the total current (amp total current) I flowing through the differential circuits 18a and 18b to the common-mode input voltage without the conventional current compensation circuit. Now, let I be the current flowing through the NMOS 28 of the differential circuit 18a and the PMOS 30 of the differential circuit 18b.

ここで、同相入力電圧ＶｉｃｍがＬの時、ＮＭＯＳ２６ａ、２６ｂが停止状態、ＰＭＯＳ３２ａ、３２ｂが動作状態となる。そのため、ＮＭＯＳ２８に流れる電流Ｉｄ＝０となる。また、ＰＭＯＳ３０に流れる電流ＩがＰＭＯＳ３２ａ側のパスとＰＭＯＳ３２ｂ側のパスに分割され、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ３２ａ、３２ｂを介して電流Ｉｄ＝Ｉ／２が流れる。即ち、合計電流は１Ｉとなる。 Here, when the common-mode input voltage Vicm is L, the NMOSs 26a and 26b are stopped and the PMOSs 32a and 32b are in operation. Therefore, the current Id flowing through the NMOS 28 becomes zero. Further, the current I flowing in the PMOS 30 is divided into a path on the PMOS 32a side and a path on the PMOS 32b side, and a current Id = I / 2 flows through the NMOSs 54a and 54b via the PMOSs 32a and 32b, respectively. That is, the total current is 1I.

また、同相入力電圧ＶｉｃｍがＨの時、ＮＭＯＳ２６ａ、２６ｂが動作状態、ＰＭＯＳ３２ａ、３２ｂが停止状態となる。そのため、ＮＭＯＳ２８には、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れる。また、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ５０ａ、５０ｂを介して電流Ｉｄ＝Ｉ／２が流れる。従って、合計電流は２Ｉとなる。 When the common-mode input voltage Vicm is H, the NMOSs 26a and 26b are in an operating state and the PMOSs 32a and 32b are in a stopped state. Therefore, the total current = I of the current Id = I / 2 flowing through the PMOSs 24a and 24b flows through the NMOS 28, respectively. The current Id = I / 2 flows through the NMOSs 54a and 54b via the PMOSs 50a and 50b, respectively. Therefore, the total current is 2I.

同相入力電圧ＶｉｃｍがＭの時、ＮＭＯＳ２６ａ、２６ｂとＰＭＯＳ３２ａ、３２ｂの両方が動作状態となる。そのため、ＮＭＯＳ２８には、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れる。また、ＮＭＯＳ５４ａには、ＰＭＯＳ３２ｂを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ａを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れ、ＮＭＯＳ５４ｂには、ＰＭＯＳ３２ａを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ｂを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れる。従って、合計電流は３Ｉとなる。 When the common-mode input voltage Vicm is M, both the NMOSs 26a and 26b and the PMOSs 32a and 32b are in an operating state. Therefore, the total current = I of the current Id = I / 2 flowing through the PMOSs 24a and 24b flows through the NMOS 28, respectively. Further, the total current = I of the current Id = I / 2 flowing through the PMOS 32b and the current Id = I / 2 flowing through the PMOS 50a flows to the NMOS 54a, and the current Id = I flowing through the PMOS 32a flows to the NMOS 54b. / 2 and the current Id flowing through the PMOS 50b = I / 2 = total current = I flows. Therefore, the total current is 3I.

図７のグラフに示すように、差動入力信号ＩＮＰ，ＩＮＮの同相入力電圧レベルをＩＯ系電源のレールツーレールに対応させるために差動回路１８ａ、１８ｂを用いる場合、同相入力電圧Ｖｉｃｍへの依存性が現れ、最大消費電流が３倍に上がることが分かる。 As shown in the graph of FIG. 7, when the differential circuits 18a and 18b are used to make the common-mode input voltage level of the differential input signals INP and INN correspond to the rail-to-rail of the IO system power supply, It can be seen that dependency appears and the maximum current consumption increases three times.

続いて、電流補償ミラー回路２０がある場合を説明する。 Next, a case where the current compensation mirror circuit 20 is present will be described.

同相入力電圧ＶｉｃｍがＬの時、差動回路１８ａは停止状態となり、ＮＭＯＳ２６ａ、２６ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して下がるので、電流補償ミラー回路２０の電流補償回路３６ａのＮＭＯＳ４４はオンとなる。一方、差動回路１８ｂは動作状態であり、ＰＭＯＳ３２ａ、３２ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して下がるので、電流補償回路３６ｂのＰＭＯＳ４８はオフとなる。この時の回路の状態を表したものが図４である。 When the common-mode input voltage Vicm is L, the differential circuit 18a is stopped, and the potential of the node on the source side of the NMOSs 26a and 26b decreases following the common-mode input voltage Vicm, so that the current compensation circuit 36a of the current compensation mirror circuit 20 The NMOS 44 is turned on. On the other hand, the differential circuit 18b is in an operating state, and the potential of the node on the source side of the PMOSs 32a and 32b decreases following the common-mode input voltage Vicm, so that the PMOS 48 of the current compensation circuit 36b is turned off. FIG. 4 shows the state of the circuit at this time.

これにより、差動回路１８ａが停止状態であっても、テールカレントはＮＭＯＳ４４，ＰＭＯＳ４２ａを流れ、ＰＭＯＳ４２ａからＰＭＯＳ４２ｂへと電流がミラーされる。このミラーされた電流とＰＭＯＳ３０のテールカレントがＰＭＯＳ差動対で用いられる。 As a result, even when the differential circuit 18a is stopped, the tail current flows through the NMOS 44 and the PMOS 42a, and the current is mirrored from the PMOS 42a to the PMOS 42b. This mirrored current and the tail current of the PMOS 30 are used in the PMOS differential pair.

続いて、同相入力電圧ＶｉｃｍがＨの時、差動回路１８ｂは停止状態となり、ＰＭＯＳ３２ａ、３２ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して上がるので、電流補正回路３６ｂのＰＭＯＳ４８はオンとなる。一方、差動回路１８ａは動作状態となり、ＮＭＯＳ２６ａ、２６ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して上がるので、電流補償回路３６ａのＮＭＯＳ４４はオフとなる。この時の回路の状態を表したものが図５である。 Subsequently, when the common-mode input voltage Vicm is H, the differential circuit 18b is stopped, and the potential of the node on the source side of the PMOSs 32a and 32b rises following the common-mode input voltage Vicm. Therefore, the PMOS 48 of the current correction circuit 36b Turn on. On the other hand, the differential circuit 18a is in an operating state, and the potential of the node on the source side of the NMOSs 26a and 26b rises following the common-mode input voltage Vicm, so that the NMOS 44 of the current compensation circuit 36a is turned off. FIG. 5 shows the state of the circuit at this time.

これにより、差動回路１８ｂが停止状態であっても、テールカレントはＰＭＯＳ４８，ＮＭＯＳ４６ｂを流れ、ＮＭＯＳ４６ｂからＮＭＯＳ４６ａへと電流がミラーされる。このミラーされた電流とＮＭＯＳ２８によるテールカレントがＮＭＯＳ差動対で用いられる。 As a result, even when the differential circuit 18b is stopped, the tail current flows through the PMOS 48 and the NMOS 46b, and the current is mirrored from the NMOS 46b to the NMOS 46a. This mirrored current and the tail current from the NMOS 28 are used in the NMOS differential pair.

また、同相入力電圧ＶｉｃｍがＭの時、差動回路１８ａ、１８ｂの両方が動作状態となり、電流補償回路３６ａのＮＭＯＳ４４と電流補償回路３６ｂのＰＭＯＳ４８はオンとなる。この時の回路の状態を表したものが図６である。 When the common-mode input voltage Vicm is M, both the differential circuits 18a and 18b are in an operating state, and the NMOS 44 of the current compensation circuit 36a and the PMOS 48 of the current compensation circuit 36b are turned on. FIG. 6 shows the state of the circuit at this time.

ここで、差動回路１８ａのＮＭＯＳ２８と差動回路１８ｂのＰＭＯＳ３０に流れる電流をＩとし、電流補償回路３６ａのＮＭＯＳ４４と電流補償回路３６ｂのＰＭＯＳ４８に流れる電流をｉとする。また、差動回路１８ａのＮＭＯＳ２６ａ、２６ｂと電流補償回路３６ａのＮＭＯＳ４４のトランジスタサイズが同一であり、差動回路１８ｂのＰＭＯＳ３２ａ、３２ｂと電流補償回路３６ｂのＰＭＯＳ４８のトランジスタサイズが同一であるとする。 Here, the current flowing through the NMOS 28 of the differential circuit 18a and the PMOS 30 of the differential circuit 18b is I, and the current flowing through the NMOS 44 of the current compensation circuit 36a and the PMOS 48 of the current compensation circuit 36b is i. Further, it is assumed that the NMOSs 26a and 26b of the differential circuit 18a and the NMOS 44 of the current compensation circuit 36a have the same transistor size, and the PMOSs 32a and 32b of the differential circuit 18b and the PMOS 48 of the current compensation circuit 36b have the same transistor size.

この場合、図２に示す差動増幅回路１２では、Ｖｂ２＝Ｖｉｃｍであるとき、ＮＭＯＳ２６ａ、２６ｂ、４４（ＰＭＯＳ３２ａ、３２ｂ、４８）にはそれぞれ同じ量の電流が流れる。そのため、ｉ＝Ｉ（ＮＭＯＳ４４）＝Ｉ（ＮＭＯＳ２６ａ）＝Ｉ（ＮＭＯＳ２６ｂ）（＝Ｉ（ＰＭＯＳ４８）＝Ｉ（ＰＭＯＳ３２ａ）＝Ｉ（ＰＭＯＳ３２ｂ））となる。Ｉ（ＮＭＯＳ４４）は、ＮＭＯＳ４４に流れる電流を表す。よって、１／３（Ｉ＋Ｉ（ＮＭＯＳ４６ａ））＝ｉとなる。ここで、Ｉ（ＮＭＯＳ４６ａ）＝Ｉ（ＰＭＯＳ４８）＝１／３（Ｉ＋Ｉ（ＰＭＯＳ４２ｂ））、Ｉ（ＰＭＯＳ４２ｂ）＝Ｉ（ＰＭＯＳ４２ａ）＝ｉより、１／３（１／３（Ｉ＋ｉ）＋Ｉ）＝ｉという関係が成り立つ。すなわち、ｉ＝Ｉ／２という関係になっている。 In this case, in the differential amplifier circuit 12 shown in FIG. 2, when Vb2 = Vicm, the same amount of current flows through the NMOSs 26a, 26b, and 44 (PMOSs 32a, 32b, and 48). Therefore, i = I (NMOS 44) = I (NMOS 26a) = I (NMOS 26b) (= I (PMOS 48) = I (PMOS 32a) = I (PMOS 32b)). I (NMOS 44) represents a current flowing through the NMOS 44. Therefore, 1/3 (I + I (NMOS 46a)) = i. Here, from I (NMOS 46a) = I (PMOS 48) = 1/3 (I + I (PMOS 42b)) and I (PMOS 42b) = I (PMOS 42a) = i, 1/3 (1/3 (I + i) + I) = i This relationship holds. That is, i = I / 2.

ここで、同相入力電圧ＶｉｃｍがＬの時、ＮＭＯＳ２６ａ、２６ｂが停止状態、ＰＭＯＳ３２ａ、３２ｂが動作状態となるとともに、ＮＭＯＳ４４がオン、ＰＭＯＳ４８がオフとなる。そのため、ＮＭＯＳ２８には、ＰＭＯＳ４２ａを介して電流Ｉｄ＝Ｉが流れる。また、ＰＭＯＳ３０に流れる電流ＩとＰＭＯＳ４２ａの電流がミラーされたＰＭＯＳ４２ｂに流れる電流ＩがＰＭＯＳ３２ａ側のパスとＰＭＯＳ３２ｂ側のパスに分割され、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ３２ａ、３２ｂを介して電流Ｉｄ＝Ｉが流れる。即ち、合計電流３Ｉが流れる。 Here, when the common-mode input voltage Vicm is L, the NMOSs 26a and 26b are stopped, the PMOSs 32a and 32b are in an operating state, the NMOS 44 is turned on, and the PMOS 48 is turned off. Therefore, the current Id = I flows through the NMOS 28 via the PMOS 42a. In addition, the current I flowing through the PMOS 30 and the current I flowing through the PMOS 42b mirrored with the current of the PMOS 42a are divided into a path on the PMOS 32a side and a path on the PMOS 32b side, and the NMOS 54a and 54b have a current Id = I flows. That is, a total current 3I flows.

また、同相入力電圧ＶｉｃｍがＨの時、ＮＭＯＳ２６ａ、２６ｂが動作状態、ＰＭＯＳ３２ａ、３２ｂが停止状態になるとともに、ＮＭＯＳ４４がオフ、ＰＭＯＳ４８がオンとなる。そのため、ＰＭＯＳ３０には、ＮＭＯＳ４６ｂを介して電流Ｉが流れる。また、ＮＭＯＳ２８を流れる電流ＩとＮＭＯＳ４６ｂの電流がミラーされたＮＭＯＳ４６ａを流れる電流Ｉが、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる。また、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ２４ａ、２４ｂの電流がミラーされたＰＭＯＳ５０ａ、５０ｂの電流Ｉが流れる。即ち、合計電流５Ｉが流れる。 When the common-mode input voltage Vicm is H, the NMOSs 26a and 26b are in the operating state, the PMOSs 32a and 32b are stopped, the NMOS 44 is turned off, and the PMOS 48 is turned on. Therefore, the current I flows through the PMOS 30 via the NMOS 46b. Further, a current I flowing through the NMOS 46a in which the current I flowing through the NMOS 28 and the current of the NMOS 46b are mirrored flows through the PMOSs 24a and 24b, respectively. Further, the currents I of the PMOSs 50a and 50b, in which the currents of the PMOSs 24a and 24b are mirrored, flow through the NMOSs 54a and 54b, respectively. That is, a total current 5I flows.

同相入力電圧ＶｉｃｍがＭの時、ＮＭＯＳ２６ａ、２６ｂとＰＭＯＳ３２ａ、３２ｂの両方が動作状態になるとともに、ＮＭＯＳ４４とＰＭＯＳ４８の両方がオンとなる。そのため、ＮＭＯＳ２８には、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ４２ａを介して流れる電流Ｉｄ＝Ｉ／２との合計３Ｉ／２の電流のうちのＩが流れ、残りのＩ／２がＮＭＯＳ４６ａに流れる。また、ＰＭＯＳ３０に流れる電流ＩがＰＭＯＳ３２ａ側のパスとＰＭＯＳ３２ｂ側のパスに分割され、ＮＭＯＳ５４ａには、ＰＭＯＳ３２ｂを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ａを介して流れる電流Ｉｄ＝Ｉ／２が流れ、ＮＭＯＳ５４ｂには、ＰＭＯＳ３２ａを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ｂを介して流れる電流Ｉｄ＝Ｉ／２が流れる。なお、ＰＭＯＳ４２ｂに流れる電流Ｉｄ＝Ｉ／２は、ＮＭＯＳ４６ｂに流れる。従って、この場合、合計電流４Ｉが流れる。 When the common-mode input voltage Vicm is M, both the NMOSs 26a and 26b and the PMOSs 32a and 32b are in an operating state, and both the NMOS 44 and the PMOS 48 are turned on. Therefore, the current Id = I / 2 flowing through the PMOSs 24a and 24b and the current Id = I / 2 flowing through the PMOS 42a flow through the NMOS 28, and the remaining I flows. / 2 flows to the NMOS 46a. The current I flowing through the PMOS 30 is divided into a path on the PMOS 32a side and a path on the PMOS 32b side, and a current Id = I / 2 flowing through the PMOS 32b and a current Id = I / 2 flowing through the PMOS 50a flow through the NMOS 54a. The current Id = I / 2 flowing through the PMOS 32a and the current Id = I / 2 flowing through the PMOS 50b flow through the NMOS 54b. Note that the current Id = I / 2 flowing in the PMOS 42b flows in the NMOS 46b. Therefore, in this case, the total current 4I flows.

図８のグラフの上側に示すように、電流補償ミラー回路２０がある場合、最大消費電流の比率は５Ｉになるが、同相入力電圧ＶｉｃｍがＬ，Ｍ，Ｈの時で流れる電流が平滑化されることが分かる。また、差動回路１８ａ、１８ｂは、電流１Ｉを流すことができれば十分に機能するので、例えば、全ての定電流源に流れる電流を１／２に調整することにより、同グラフの下側に示すように、同相入力電圧ＶｉｃｍがＬ，Ｍ，Ｈの時で流れる電流の比率は半分の１．５：２：２．５とすることができ、最大消費電流の比率を５．０Ｉから２．５Ｉに抑えることができる。 As shown in the upper side of the graph of FIG. 8, when the current compensation mirror circuit 20 is present, the ratio of the maximum current consumption is 5I, but the current that flows when the common-mode input voltage Vicm is L, M, and H is smoothed. I understand that Further, the differential circuits 18a and 18b function sufficiently as long as the current 1I can flow. For example, by adjusting the current flowing through all the constant current sources to ½, the differential circuits 18a and 18b are shown on the lower side of the graph. Thus, the ratio of the current that flows when the common-mode input voltage Vicm is L, M, and H can be halved to 1.5: 2: 2.5, and the ratio of the maximum current consumption is 5.0I to 2. 5I can be suppressed.

次に、同相入力電圧ＶｉｃｍとトランスコンダクタンスＧｍの関係を説明する。まず、電流補償ミラー回路２０がないと仮定した場合を説明する。 Next, the relationship between the in-phase input voltage Vicm and the transconductance Gm will be described. First, a case where it is assumed that there is no current compensation mirror circuit 20 will be described.

トランスコンダクタンスＧｍは回路利得とも呼ばれており、同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率Ｇｍｔｏｔａｌ＝ＧｍＰ＋ＧｍＮ、また、ＧｍＮ，Ｐ＝√（２βＩ_Ｄ）で表される。ここで、ＧｍＰは、電流補償ミラー回路２０がある場合の差動回路１８ｂのトランスコンダクタンスであり、ＧｍＮは、電流補償ミラー回路２０がある場合の差動回路１８ａのトランスコンダクタンスである。βは回路定数であり、Ｉ_Ｄはドレイン電流である。また、βは、β＝μ・Ｃ_ＯＸ・Ｗ／Ｌで表される。ここで、μはキャリア移動度、Ｃ_ＯＸは酸化膜容量、Ｗ／ＬはＭＯＳのゲートの幅／長さである。 The transconductance Gm is also called circuit gain, the ratio of the transconductance Gm when the common mode input voltage Vicm is M Gmtotal = GmP + GmN, also, GMN, is expressed by P = √ (2βI _D). Here, GmP is the transconductance of the differential circuit 18b when the current compensation mirror circuit 20 is present, and GmN is the transconductance of the differential circuit 18a when the current compensation mirror circuit 20 is present. β is a circuit constant, and _ID is a drain current. Β is expressed by β = μ · C _OX · W / L. Here, μ is the carrier mobility, C _OX is the oxide film capacitance, and W / L is the width / length of the gate of the MOS.

ここで、ＰＭＯＳ／ＮＭＯＳ差動対のＧｍが一定となるように設計したとする。前述のように、同相入力電圧ＶｉｃｍがＬの時、差動回路１８ｂだけが動作状態となる。この場合のトランスコンダクタンスＧｍ（ＧｍＰ）の比率を１Ｇｍとする。 Here, it is assumed that the Gm of the PMOS / NMOS differential pair is designed to be constant. As described above, when the common-mode input voltage Vicm is L, only the differential circuit 18b is in an operating state. In this case, the ratio of transconductance Gm (GmP) is 1 Gm.

一方、同相入力電圧ＶｉｃｍがＨの時は差動回路１８ａだけが動作状態となるので、この場合のトランスコンダクタンスＧｍ（ＧｍＮ）の比率も１Ｇｍとなる。 On the other hand, when the common-mode input voltage Vicm is H, only the differential circuit 18a is in an operating state, and the ratio of the transconductance Gm (GmN) in this case is also 1 Gm.

また、同相入力電圧ＶｉｃｍがＭの時は差動回路１８ａ、１８ｂの両方が動作状態となるので、この場合のトランスコンダクタンスＧｍの比率はＧｍＮ＝ＧｍＰであるので２Ｇｍとなる。 Further, when the common-mode input voltage Vicm is M, both the differential circuits 18a and 18b are in an operating state. In this case, the ratio of the transconductance Gm is 2Gm because GmN = GmP.

これをグラフにしたものが図９である。同図の縦軸は同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率Ｇｍｔｏｔａｌ（総合Ｇｍｔｏｔａｌ）を表し、横軸は同相入力電圧Ｖｉｃｍを表す。このグラフの上側に示すように、トランスコンダクタンスＧｍは、同相入力電圧Ｖｉｃｍが変化することにより変化し、同相入力電圧ＶｉｃｍがＭの時の比率は、同相入力電圧ＶｉｃｍがＬ，Ｈの時の比率の２倍の２Ｇｍとなる。 FIG. 9 is a graph of this. The vertical axis of the figure represents the ratio Gmtotal (total Gmtotal) of the transconductance Gm when the common-mode input voltage Vicm is M, and the horizontal axis represents the common-mode input voltage Vicm. As shown in the upper side of this graph, the transconductance Gm changes as the common-mode input voltage Vicm changes, and the ratio when the common-mode input voltage Vicm is M is the ratio when the common-mode input voltage Vicm is L and H. 2Gm, which is twice as much.

Ｖｉｃｍ＝Ｍのときに、前述のように、差動回路１８ａのＮＭＯＳ２８と差動回路１８ｂのＰＭＯＳ３０に流れる電流をＩ／２とし、電流補償回路３６ａのＮＭＯＳ４６ａと電流補償回路３６ｂのＮＭＯＳ４６ｂに流れる電流をｉ／２＝Ｉ／４とした場合を考える。同相入力電圧ＶｉｃｍがＬの時、差動回路１８ｂ側（差動回路１８ｂおよび電流補償回路３６ｂ）に流れる電流はＩ／２となり、同相入力電圧ＶｉｃｍがＨの時に差動回路１８ａ側（差動回路１８ａおよび電流補償回路３６ａ）に流れる電流もＩ／２となる。従って、同相入力電圧ＶｉｃｍがＬ，Ｈの時のトランスコンダクタンスＧｍの比率は同じであり、１Ｇｍとする。 When Vicm = M, as described above, the current flowing through the NMOS 28 of the differential circuit 18a and the PMOS 30 of the differential circuit 18b is I / 2, and the current flowing through the NMOS 46a of the current compensation circuit 36a and the NMOS 46b of the current compensation circuit 36b. Assume that i / 2 = I / 4. When the common-mode input voltage Vicm is L, the current flowing to the differential circuit 18b side (the differential circuit 18b and the current compensation circuit 36b) is I / 2, and when the common-mode input voltage Vicm is H, the differential circuit 18a side (differential The current flowing through the circuit 18a and the current compensation circuit 36a) is also I / 2. Therefore, the ratio of the transconductance Gm when the common-mode input voltage Vicm is L and H is the same, and is 1 Gm.

また、同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率Ｇｍｔｏｔａｌは下記式により表される。 The ratio Gmtotal of the transconductance Gm when the common-mode input voltage Vicm is M is expressed by the following equation.

Ｇｍｔｏｔａｌ＝ＧｍＰ＋ＧｍＮ
＝√（１／２）・ＧｍＰ，ｏｒｉｇｉｎａｌ
＋√（１／２）・ＧｍＮ，ｏｒｉｇｉｎａｌ
＝２√（１／２）・Ｇｍｔｏｔａｌ，ｏｒｉｇｉｎａｌ
≒１．４・Ｇｍｔｏｔａｌ，ｏｒｉｇｉｎａｌ Gmtotal = GmP + GmN
= √ (1/2) · GmP, original
+ √ (1/2) · GmN, original
= 2√ (1/2) · Gmtotal, original
≒ 1.4 ・ Gmtotal, original

ここで、ＧｍＰ，ｏｒｉｇｉｎａｌは、電流補償ミラー回路２０がない場合の差動回路１８ｂのトランスコンダクタンスであり、ＧｍＮ，ｏｒｉｇｉｎａｌは、電流補償ミラー回路２０がない場合の差動回路１８ａのトランスコンダクタンスである。Ｇｍｔｏｔａｌ，ｏｒｉｇｉｎａｌは、電流補償ミラー回路２０がない場合の差動回路１８ａ、１８ｂの合計のトランスコンダクタンスである。 Here, GmP, original is the transconductance of the differential circuit 18b when there is no current compensation mirror circuit 20, and GmN, original is the transconductance of the differential circuit 18a when there is no current compensation mirror circuit 20. . Gmtotal and original are total transconductances of the differential circuits 18a and 18b when the current compensation mirror circuit 20 is not provided.

図９のグラフの下側に示すように、電流補償ミラー回路２０を設けることにより、同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率を、従来の２Ｇｍから約１．４Ｇｍに下げることができる。これにより、トランスコンダクタンスＧｍの、同相入力電圧Ｖｉｃｍへの依存性を改善することができ、従来よりもトランスコンダクタンスＧｍを平滑化することができる。 As shown in the lower side of the graph of FIG. 9, by providing the current compensation mirror circuit 20, the ratio of the transconductance Gm when the common-mode input voltage Vicm is M can be lowered from the conventional 2 Gm to about 1.4 Gm. it can. Thereby, the dependence of the transconductance Gm on the common-mode input voltage Vicm can be improved, and the transconductance Gm can be smoothed as compared with the conventional case.

なお、差動増幅回路１２，すなわち、差動回路１８ａ、１８ｂ、電流補償ミラー回路２０、レベルシフタ２２の具体的な回路構成は何ら限定されず、同様の機能を果たす各種構成の回路を採用することができる。 The specific circuit configurations of the differential amplifier circuit 12, that is, the differential circuits 18a and 18b, the current compensation mirror circuit 20, and the level shifter 22 are not limited at all, and circuits having various configurations that perform the same function should be adopted. Can do.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

本発明のレシーバ回路の構成を表す一実施形態のブロック図である。It is a block diagram of one embodiment showing composition of a receiver circuit of the present invention. 図１に示す差動増幅回路の構成を表す回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a differential amplifier circuit illustrated in FIG. 1. 図２示す差動増幅回路において、電流補償ミラー回路がない場合の構成を表す回路図である。FIG. 3 is a circuit diagram showing a configuration in the case where there is no current compensation mirror circuit in the differential amplifier circuit shown in FIG. 2. 図２示す差動増幅回路において、差動回路１８ａが停止状態、差動回路１８ｂが動作状態の場合の構成を表す回路図である。FIG. 3 is a circuit diagram illustrating a configuration when the differential circuit 18a is in a stopped state and the differential circuit 18b is in an operating state in the differential amplifier circuit illustrated in FIG. 図２示す差動増幅回路において、差動回路１８ａが動作状態、差動回路１８ｂが停止状態の場合の構成を表す回路図である。FIG. 3 is a circuit diagram illustrating a configuration when the differential circuit 18a is in an operating state and the differential circuit 18b is in a stopped state in the differential amplifier circuit illustrated in FIG. 図２示す差動増幅回路において、差動回路１８ａ、１８ｂの両方が動作状態の場合の構成を表す回路図である。FIG. 3 is a circuit diagram illustrating a configuration when both of differential circuits 18a and 18b are in an operating state in the differential amplifier circuit illustrated in FIG. 2; 従来のレシーバ回路において、差動増幅回路に流れる電流Ｉの比率と同相入力電圧Ｖｉｃｍの関係を表すグラフである。In the conventional receiver circuit, it is a graph showing the relationship between the ratio of the electric current I which flows into a differential amplifier circuit, and the common mode input voltage Vicm. 図１に示すレシーバ回路において、差動増幅回路に流れる電流Ｉの比率と同相入力電圧Ｖｉｃｍの関係を表すグラフである。2 is a graph showing a relationship between a ratio of a current I flowing through a differential amplifier circuit and an in-phase input voltage Vicm in the receiver circuit shown in FIG. 従来のレシーバ回路および図１に示すレシーバ回路において、トランスコンダクタンスＧｍの比率と同相入力電圧Ｖｉｃｍの関係を表すグラフである。2 is a graph showing a relationship between a ratio of transconductance Gm and an in-phase input voltage Vicm in the conventional receiver circuit and the receiver circuit shown in FIG.

１０レシーバ回路
１２ＩＯ系入力レールツーレール差動増幅回路
１４コア系ＣＭＬｔｏＣＭＯＳ変換回路
１８ａ、１８ｂ差動回路
２０電流補償ミラー回路
２２レベルシフタ
２４ａ、２４ｂ、３０、３２ａ、３２ｂ、４２ａ、４２ｂ、４８、５０ａ、５０ｂ、５２ａ、５２ｂＰＭＯＳ
２６ａ、２６ｂ、２８、４４、４６ａ、４６ｂ、５４ａ、５４ｂＮＭＯＳ
３４バイアス電圧Ｖｂ２の発生回路
３６ａ、３６ｂ電流補償回路
３８ａ、３８ｂ抵抗素子 DESCRIPTION OF SYMBOLS 10 Receiver circuit 12 IO system input rail-to-rail differential amplifier circuit 14 Core system CMLtoCMOS conversion circuit 18a, 18b Differential circuit 20 Current compensation mirror circuit 22 Level shifter 24a, 24b, 30, 32a, 32b, 42a, 42b, 48, 50a 50b, 52a, 52b PMOS
26a, 26b, 28, 44, 46a, 46b, 54a, 54b NMOS
34 Bias Voltage Vb2 Generation Circuit 36a, 36b Current Compensation Circuit 38a, 38b Resistive Element

Claims

A differential amplifier circuit having an NMOS / PMOS differential circuit that receives a rail-to-rail small-amplitude differential input signal and generates a rail-to-rail differential output signal of an IO power supply. When,
A first constant current source that generates a tail current that flows when the NMOS differential circuit is in an operating state, and a second constant current source that generates a tail current that flows when the PMOS differential circuit is in an operating state When,
A current compensation mirror circuit that mirrors a tail current that flows when one of the differential circuits is in a stopped state, and flows to the other of the NMOS / PMOS differential circuits when the stopped differential circuit is in an operating state ; ,
Receiver circuit characterized in that it comprises.

2. The receiver circuit according to claim 1 , wherein both of the NMOS / PMOS differential circuits are in an operating state when the level of the small amplitude differential input signal is an intermediate potential .

The current compensation mirror circuit includes a bias voltage generating circuit, one of the NMOS / PMOS differential circuits depending on the level of the small amplitude differential input signal and the bias voltage generated by the generating circuit, respectively. In the stopped state, the current of the NMOS / PMOS differential circuit that flows to the other of the NMOS / PMOS differential circuit by mirroring the tail current that flows when the stopped NMOS / PMOS differential circuit is in the operating state. the receiver circuit according to claim 1 or 2, characterized in that it has a compensation circuitry.

The current compensation circuit of the NMOS differential circuit includes a first current source on the high potential voltage side of the IO system power supply, a second current source on the low potential voltage side of the IO system power supply, and the first and second Switching element NMOS connected between the current sources of
The PMOS current compensation circuit includes a third current source on the high potential voltage side of the IO system power supply, a fourth current source on the low potential voltage side of the IO system power supply, and the third and fourth current sources. Switching element PMOS connected between the current sources of
The first and third current sources constitute a current mirror circuit,
The second and fourth current sources constitute a current mirror circuit,
The bias voltage is connected to the gates of the NMOS and PMOS,
The NMOS source is connected between a switching element of the NMOS differential circuit which is turned on / off according to the level of the small amplitude differential input signal and a constant current source on the low potential voltage side of the IO system power supply. And
The source of the PMOS is connected between a switching element of the PMOS differential circuit that is turned on / off according to the level of the small amplitude differential input signal and a constant current source on the high potential voltage side of the IO system power supply. 4. The receiver circuit according to claim 3, wherein the receiver circuit is provided.

A level shifter for level-shifting and outputting the rail-to-rail differential output signal of the IO power supply generated by the differential amplifier circuit to the rail-to-rail differential signal of the core power supply;
The NMOS differential circuit is a first and second current sources on the high potential voltage side of the IO system power supply, and switching elements that are turned on according to the level of the small amplitude differential input signal. A second NMOS and a first constant current source on the low potential voltage side of the IO power supply;
The first NMOS is connected between the first current source and the first constant current source, and the second NMOS is connected to the second current source and the first constant current source. The small-amplitude differential input signal is connected to the gates of the first and second NMOSs, respectively,
The PMOS differential circuit includes a second constant current source on the high-potential voltage side of the IO power supply and first and second switching elements that are switched on according to the level of the small amplitude differential input signal. And a PMOS
One terminal of the first and second PMOS is connected to the second constant current source,
The level shifter includes fifth and sixth current sources, seventh and eighth current sources, and third and fourth NMOSs,
The fifth and seventh current sources and the third NMOS are connected in series between the high potential voltage and the low potential voltage of the IO system power supply in this order, and the gate and drain of the third NMOS are connected to each other. Connected,
The sixth and eighth current sources and the fourth NMOS are connected in series between the high potential voltage and the low potential voltage of the IO power supply in this order, and the gate and drain of the fourth NMOS are connected to each other. Connected,
The first and sixth current sources constitute a current mirror circuit,
The second and fifth current sources constitute a current mirror circuit,
A second node of the second PMOS of the PMOS differential circuit is connected to a first node between the seventh current source and the third NMOS;
The other terminal of the first PMOS of the PMOS differential circuit is connected to a second node between the eighth current source and the fourth NMOS,
3. The receiver circuit according to claim 1, wherein a differential output signal level-shifted by the level shifter is output from each of the first and second nodes.