JP4414560B2

JP4414560B2 - Sense amplifier

Info

Publication number: JP4414560B2
Application number: JP2000152092A
Authority: JP
Inventors: 晋一秋田; 修久保田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2000-05-23
Filing date: 2000-05-23
Publication date: 2010-02-10
Anticipated expiration: 2020-05-23
Also published as: JP2001332091A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリのビット線に読み出された微少信号を増幅するセンスアンプに係り、特に高速化と低消費電力化の両者を図ったセンスアンプに関するものである。
【０００２】
【従来の技術】
近時のディジタル信号処理を行うプロセッサでは、内部で３２ビット、６４ビット等のビット幅のメモリが使用されており、画像処理装置等では１２８ビット幅のメモリも採用されている。このように、メモリのビット幅の増大は更にすすむ傾向にあり、１ビット当り１個設けられるセンスアンプで消費される合計消費電流が大きくなる傾向にある。
【０００３】
図１１は従来のセンスアンプ２０を示す図である。このセンスアンプ２０は差動増幅回路を利用したもので、最も広く使用されている。図１１において、ＭＰ２１，ＭＰ２２はＰＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２３はＮＭＯＳトランジスタである。１は高電位電源ＶＤＤの端子、２は低電位電源ＶＳＳの端子、３は非反転入力端子、３Ｘは反転入力端子、４は出力端子、５はイネーブル端子である。なお、ＰＭＯＳトランジスタのバックゲートはＶＤＤの電源端子１に接続され、ＮＭＯＳトランジスタのバックゲートはＶＳＳの電源端子２に接続されている。以下に、この明細書で説明するトランジスタについても同様である。
【０００４】
このセンスアンプ２０では、入力端子３，３Ｘに入力した電圧Ｖin、ＸＶinの差信号を増幅した電圧Ｖoutが出力端子４に出力するが、この動作はイネーブル端子５の電圧Ｖenが「Ｈ」になっている間だけ行われる。読み取り信号をラッチする機能はないので、必ずラッチ回路が後段に用いられる。
【０００５】
図１２はこのセンスアンプ２０の動作のシミュレーション結果を示す波形図である。なお、このシミュレーションは、図１３に示すように、このセンスアンプ２０の後段に増幅及び波形整形するためのインバータ３０を接続して最終的な出力電圧Ｖoを得、また消費電流をセンスアンプ２０とインバータ３０の合計値として評価できるようにした。消費電流の評価は、一般的に前段のセンスアンプの動作電流を絞ると後段のインバータの入力波形がなまって貫通電流が増大するので、両回路の合計で比較しないと本当の電流が見えないので、このようにする。
【０００６】
センスアンプ２０はＶＤＤ＝3.3Ｖの場合において、入力電圧Ｖin、ＸＶinが2.2Ｖ〜0.9Ｖに変化している。実際の装置ではもっと複雑な波形をしているが、ここではシミュレーションのため簡略化している。メモリから記憶データが読み出されると、入力電圧Ｖin、ＸＶinの一方が低下し、その電位差が増幅されて取り出され、インバータ３０で必要な振幅まで増幅されて出力電圧Ｖｏとなる。
【０００７】
イネーブル端子５の電圧Ｖenは、メモリにアドレスデータを与えるタイミングと同じタイミングで「Ｈ」となり、その期間だけセンスアンプ２０が活性状態となり増幅動作を行うことで、ある程度の低消費電力化が図られている。
【０００８】
このセンスアンプ２０の応答時間は、イネーブル端子５の電圧Ｖenの立ち上がりからインバータ３０の出力電圧Ｖｏが確定するまでの時間の最大値と定義すると、1.3 nsecとなっている。消費電流については、センスアンプ２０の消費電流Ｉ２０の平均が21.6μＡ、インバータ３０の消費電流Ｉ３０の平均が6.8μＡであるので、平均消費電流の合計は28.4μＡとなっている。
【０００９】
図１４は別の従来のセンスアンプ４０を示す回路図である。図１４において、ＭＰ４１，ＭＰ４２はＰＭＯＳトランジスタ、ＭＮ４１，ＭＮ４２はＮＭＯＳトランジスタである。
【００１０】
このセンスアンプ４０は、１つの入力端子３Ｘのみであるので、大きな電圧を出力する比較的小容量のメモリに使用される。ここでも、イネーブル端子５の電圧Ｖenが「Ｈ」のとき活性状態となり、信号増幅を行う。読み取り信号をラッチする機能はないので、必ずラッチ回路が後段に用いられる。
【００１１】
図１５はこのセンスアンプ４０の後段に図１３に示したインバータ３０を接続して行ったシミュレーション結果を示す波形図である。ここでも、図１２に示したのと同様に、センスアンプ２０の後段にインバータ３０を接続してシミュレーションを行った。この場合の応答時間は0.3nsec、センスアンプ４０の電流Ｉ４０とインバータ３０の電流Ｉ３０の平均消費電流の合計は２４μＡとなっている。
【００１２】
図１６は別の従来例を示すレベルシフト回路（特開平９−１４８９１３）５０を示す図である。このレベルシフト回路５０はセンスアンプではないが２個の相補信号を入力して増幅する回路であるのでここに述べる。図１６において、ＭＰ５１〜ＭＰ５６はＰＭＯＳトランジスタ、ＭＮ５１〜ＭＮ５６はＮＭＯＳトランジスタである。
【００１３】
図１７はこのレベルシフト回路５０の後段に図１３に示したインバータ３０を接続して行ったシミュレーション結果を示す波形図である。入力電圧Ｖin、ＸＶinが0.9Ｖ〜2.3Ｖのとき、出力電圧Ｖoutが3.3Ｖ〜０Ｖに増幅されている。レベルシフト回路５０の電流Ｉ５０とインバータ３０の電流Ｉ３０の平均電源電流の合計は82.3μＡとなっている。応答時間はイネーブル端子がないので図１，図１４の回路と同等に算出できないが、入力電圧ＶinがＶＤＤの1/2の電位を通過する点から出力電圧Ｖoが確定するまでの時間から計測すると、1.6nsecとなる。
【００１４】
【発明が解決しようとする課題】
以上のように、図１１、図１４のセンスアンプ２０，４０及び図１６のレベルシフト回路５０では、応答時間を0.3nsec〜1.3nsec程度と比較的小さくできるが、消費電流が２４μＡ〜82.3μＡと大きくなるという問題があった。
【００１５】
また、これらの回路を実際に使用する場合には、別にラッチ回路６０を必要とするので、図１１のセンスアンプ２０や図１６のレベルシフト回路５０を使用するときは図１８(a)に示すような回路に、図１４のセンスアンプ４０を使用するときは図１８(b)に示すような回路構成とになる。
【００１６】
ここで、ラッチ回路６０はＮＡＮＤ回路６１〜６４で構成され個々に４個のトランジスタが必要であるのでラッチ回路６０全体で１６個のトランジスタが必要となる。また、インバータ３０では２個のトランジスタが必要となる。
【００１７】
よって、図１１のセンスアンプ２０を使用する場合では合計で２３個のトランジスタが、また図１４のセンスアンプ４０を使用する場合では２２個のトランジスタが必要となる。また、図１６のレベルシフト回路５０を使用する場合では３０個のトランジスタが必要になる。このように、従来のセンスアンプ等ではラッチ回路を別に必要とするので素子数が増大するという問題もあった。
【００１８】
本発明は以上のような点に鑑みてなされたもので、その目的は、応答時間及び消費電流の両者を小さくできるようにし、さらにラッチ回路を不要としたセンスアンプを提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続して構成した。
第２の発明は、第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＮＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続して構成した。
第３の発明は、第１の発明において、前記第１のＮＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＮＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続して構成した。
第４の発明は、第２の発明において、前記第１のＰＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＰＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続して構成した。
第５の発明は、第１又は第３の発明において、前記第１のＮＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＮＭＯＳトランジスタに並列に第２のキャパシタを接続して構成した。
第６の発明は、第２又は第４の発明において、前記第１のＰＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＰＭＯＳトランジスタに並列に第２のキャパシタを接続して構成した。
第７の発明は、第１、第３又は第５の発明において、前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタ、および前記イネーブル用のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換して構成した。
第８の発明は、第２、第４又は第６の発明において、前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換し、および前記イネーブル用のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換して構成した。
【００２４】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態のセンスアンプ１０Ａの回路図である。図１において、ＭＰ１〜ＭＰ５はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ４はＮＭＯＳトランジスタである。１は高電位電源ＶＤＤの端子、２は低電位電源ＶＳＳの端子、３は非反転入力端子、３Ｘは反転入力端子、４は出力端子、５Ｘはイネーブル端子であり、従来例で説明したものと同じである。
【００２５】
ＭＰ３とＭＮ３は第１のＣＭＯＳインバータを構成し、ゲートが入力端子３Ｘに共通接続され、ドレインが出力端子４とＭＰ２、ＭＮ２のゲートに共通接続されている。ＭＰ４とＭＮ４は第２のＣＭＯＳインバータを構成し、ゲートが入力端子３に共通接続され、ドレインがＭＰ１とＭＮ１のゲートに共通接続されている。ＭＰ１はＭＰ３のソースと高電位電源端子１との間に接続され、ＭＰ２はＭＰ４のソースと高電位電源端子との間に接続され、ＭＮ１はＭＮ３のソースと低電位電源端子２との間に接続され、ＭＮ２はＭＮ４のソースと低電位電源端子２との間に接続されている。ＭＰ５はそのソースとドレインがＭＰ１とＭＰ２のドレイン間に接続され、ゲートがイネーブル端子５Ｘに接続されている。
【００２６】
さて、ＭＰ３とＭＮ３からなる第１のＣＭＯＳインバータのしきい値電圧をＶth３とし、またＭＰ４とＭＮ４からなる第２のＣＭＯＳインバータのしきい値電圧をＶth４とする。
【００２７】
いま、イネーブル端子５Ｘの電圧ＸＶenが「Ｌ」になると、ＭＰ５がオンするので、ＭＰ１、ＭＰ２のドレイン間が短絡される。このＭＰ１、ＭＰ２のゲートは互いに逆極性のインバータ（ＭＰ４とＭＮ４、ＭＰ３とＭＮ３）のドレインに接続されているので、そのＭＰ１、ＭＰ２はいずれかがオン状態にある。よって、ＭＰ５がオンすると、ＭＰ１，ＭＰ２のドレインは共にほぼＶＤＤの電圧になる。
【００２８】
まず、Ｖin＞Ｖth４、ＸＶin＜Ｖth３のときは、ＭＰ３、ＭＮ４がオン、ＭＰ４、ＭＮ３がオフとなり、出力端子４の出力電圧ＶoutがＶＤＤに引き上げられるので、ＭＮ２がオンする。また、ＭＰ４、ＭＮ４の共通ドレインの電圧ＸＶoutはＶＳＳに引き下げられるので、ＭＮ１がオフする。そして、この状態で安定する。このときＭＰ１とＭＰ２は反対に動作するよう制御されるが、ＭＰ５がオンしているので、ＭＰ４，ＭＰ３のソースはＶＤＤに固定されたままである。
【００２９】
次に、上記と反対に、Ｖin＜Ｖth４、ＸＶin＞Ｖth３のときは、ＭＰ３、ＭＮ４がオフ、ＭＰ４、ＭＮ３がオンとなり、出力端子４の出力電圧ＶoutがＶＳＳに引き下げられるので、ＭＮ２がオフする。また、ＭＰ４、ＭＮ４の共通ドレインの電圧ＸＶoutはＶＤＤに引き上げられるので、ＭＮ１がオンする。そして、この状態で安定する。このときＭＰ１とＭＰ２は反対に動作するよう制御されるが、ＭＰ５がオンしているので、ＭＰ３，ＭＰ４のソースはＶＤＤに固定されたままである。
【００３０】
一方、イネーブル端子５Ｘの電圧ＸＶenが「Ｈ」になると、ＭＰ５がオフするので、ＭＰ１、ＭＰ２のドレイン間は切り離される。しかし、この切り離しまでの間にＭＰ１とＭＮ１、ＭＰ２とＭＮ２がオンとオフ、オフとオン、又はオフとオン、オンとオフの状態に安定していれば、出力端子４の電圧Ｖoutは入力端子３，３Ｘの電圧Ｖin、ＸＶinの状態如何にかかわらず、安定である。つまり、このセンスアンプ１０Ａは、信号増幅作用の他にデータラッチ機能を兼ね備えている。
【００３１】
図２はこのセンスアンプ１０Ａのシミュレーション結果を示す波形図で、イネーブル制御電圧ＸＶenを入力電圧Ｖinの周期の1/2の周期で「Ｌ」に変化させたときのものである。図３もシミュレーション結果を示す波形図で、イネーブル制御電圧ＸＶenを入力電圧Ｖinの周期の２倍の周期で「Ｌ」に変化させたものであり、ラッチ機能が発揮されていることが分かる。これら図２，図３では、図１３で示したように、増幅と波形整形用のインバータ３０をセンスアンプ１０Ａの後段に接続して測定した。Ｖｏはそのインバータ３０の出力電圧、Ｉ１０はセンスアンプ１０Ａの消費電流、Ｉ３０はインバータ３０の消費電流、ＶＤＤ２はインバータ３０の電源電圧、ＩＳＳは電源端子２に流れる電流である。
【００３２】
図２から明らかなように、ＸＶenの立ち下がりからＶｏの立ち下がりまでの時間である応答時間は1.5 nsecで、前述した従来例で説明した0.3nsec〜1.3 nsec等と同等である。また、平均消費電流はセンスアンプ１０Ａが12.0μＡ、インバータ３０が2.7μＡであるから合計で14.7μＡであり、前述した従来例で説明した２４μＡ〜82.3μＡと比べると、大きく削減されている。
【００３３】
本実施形態のセンスアンプ１０Ａを使用するときは、図１０(a)に示すように後段にインバータ３０を接続したときでも、必要なトランジスタの数は、センスアンプ１０Ａで９個、インバータ３０で２個の合計１１個と、図１８で説明した従来例に比べて大幅に少なくなる。なお、このセンスアンプ１０Ａは、図１０(b)に示すように接続してバスレシーバとしても使用できる。Ｖrefは参照電圧、３０Ａはイネーブル機能付きのインバータである。
【００３４】
［第２の実施形態］
図４は第２の実施形態のセンスアンプ１０Ｂを示す図である。図１と異なるところは、図１のＭＰ５とイネーブル端子５Ｘを削除し、ＭＮ１とＭＮ２のドレイン間にＭＮ５を接続し、そのＭＮ５のゲートをイネーブル端子５の制御電圧Ｖenで制御するようにした点である。
【００３５】
ここでは、イネーブル制御電圧Ｖenが「Ｈ」のとき、ＭＮ５がオンしてＭＮ１とＭＮ２のドレイン間を短絡し、両ドレインをほぼＶＳＳに固定し、入力端子３，３Ｘの入力電圧Ｖin、ＸＶinを受け付けて増幅動作を行う。イネーブル制御電圧Ｖenが「Ｌ」のときは、ＭＮ５がオフしてＭＮ１とＭＮ２のドレイン間が切り離され、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００３６】
［第３の実施形態］
図５は第３の実施形態のセンスアンプ１０Ｃを示す図である。このセンスアンプ１０Ｃは、図１のセンスアンプ１０ＡにおけるＭＰ５とイネーブル端子５Ｘ、図２のセンスアンプ１０ＢにおけるＭＮ５とイネーブル端子５をいずれも接続した構成としたものである。
【００３７】
ここでは、イネーブル制御電圧Ｖenを「Ｈ」、イネーブル制御電圧ＸＶenを「Ｌ」にすることにより増幅動作が行われる。このときの回路状態はＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のソース・ドレイン間が短絡された状態と等価であり、応答速度がより速くなる。
【００３８】
一方、イネーブル制御電圧Ｖenを「Ｌ」、イネーブル制御電圧ＸＶenを「Ｈ」にすることにより、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００３９】
［第４の実施形態］
図６は第４の実施形態のセンスアンプ１０Ｄを示す図である。このセンスアンプ１０Ｄは、図１におけるセンスアンプ１０Ａにおいて、ＭＮ１、ＭＮ２と低電位電源端子２との間に更にＭＮ６，ＭＮ７を挿入接続し、そのＭＮ６，ＭＮ７のゲートを制御端子６に接続したものである。
【００４０】
このセンスアンプ１０Ｄでは、イネーブル端子５Ｘの制御電圧ＸＶenを「Ｌ」に、制御端子６の制御電圧Ｖｃ１を「Ｈ」にすることにより、増幅動作が行われる。このとき、制御電圧Ｖｃ１のレベルを制御することにより消費電流を削減させることができる。
【００４１】
一方、制御電圧ＸＶenを「Ｈ」、制御電圧Ｖｃを「Ｌ」にすることにより、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００４２】
［第５の実施形態］
図７は第５の実施形態のセンスアンプ１０Ｅを示す図である。このセンスアンプ１０Ｅは、図６に示したセンスアンプ１０ＤのＭＮ１，ＭＮ２に更にそれぞれ並列にＭＮ８，ＭＮ９を接続して、それらのゲートを制御端子７に接続したものである。
【００４３】
ここでは、制御端子７の制御電圧Ｖc２を「Ｈ」にすることによりＭＮ８，ＭＮ９がオンするので、増幅動作時の動作電流が大きくなり、応答速度を大きくすることができる。
【００４４】
［第６の実施形態］
図８は第６の実施形態のセンスアンプ１０Ｆを示す図である。このセンスアンプ１０Ｆは、図１に示したセンスアンプ１０ＡのＭＮ１，ＭＮ３の間とＭＮ２，ＭＮ４の間にそれぞれ抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）を接続したものである。
【００４５】
このセンスアンプ１０Ｆでは、抵抗Ｒ１，Ｒ２によってＭＰ３とＭＮ３からなる第１のＣＭＯＳインバータ、ＭＰ４とＭＮ４からなる第２のＣＭＯＳインバータのスイッチング動作時の貫通電流を制限することができる。なお、図４のセンスアンプ１０Ｂに適用するときは、抵抗Ｒ１はＭＰ１とＭＰ３の間に、抵抗Ｒ２はＭＰ２とＭＰ４の間にそれぞれ挿入接続する。
【００４６】
［第７の実施形態］
図９は第７の実施形態のセンスアンプ１０Ｇを示す図である。このセンスアンプ１０Ｇは、図１に示したセンスアンプ１０ＡのＭＮ１，ＭＮ２に並列にそれぞれキャパシタＣ１，Ｃ２（Ｃ１＝Ｃ２）を接続したものである。
【００４７】
このセンスアンプ１０Ｇでは、キャパシタＣ１，Ｃ２によってＭＮ１、ＭＮ２のドレインの電位を安定化させ雑音を低減することができる。なお、図４のセンスアンプ１０Ｂに適用するときは、キャパシタＣ１はＭＰ１に並列に、キャパシタＣ２はＭＰ２に並列にそれぞれ接続する。
【００４８】
［その他の実施形態］
なお、以上はＭＯＳトランジスタを使用して回路を構成した場合について説明したが、バイポーラトランジスタを使用することもできる。このときは、ＭＯＳトランジスタのゲートをバイポーラトランジスタのベースに、ドレインをコレクタに、ソースをエミッタにそれぞれ対応させる。
【００４９】
【発明の効果】
以上から本発明のセンスアンプによれば、応答速度を低下させることなく、消費電流を削減することができ、またラッチ機能を有するのでラッチ回路を必要とせず、メモリへの組み込み時の素子数が少なくて済むという利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のセンスアンプの回路図である。
【図２】図１のセンスアンプにイネーブル信号を入力信号の1/2の周期で入力させたときのシミュレーション波形図である。
【図３】図１のセンスアンプにイネーブル信号を入力信号の２倍の周期で入力させたときのシミュレーション波形図である。
【図４】本発明の第２の実施形態のセンスアンプの回路図である。
【図５】本発明の第３の実施形態のセンスアンプの回路図である。
【図６】本発明の第４の実施形態のセンスアンプの回路図である。
【図７】本発明の第５の実施形態のセンスアンプの回路図である。
【図８】本発明の第６の実施形態のセンスアンプの回路図である。
【図９】本発明の第７の実施形態のセンスアンプの回路図である。
【図１０】 (a)、(b)は第１の形態のセンスアンプの使用例を示す回路図である。
【図１１】従来のセンスアンプの回路図である。
【図１２】図１１のセンスアンプのシミュレーション波形図である。
【図１３】図１１のセンスアンプのシミュレーションのための回路図である。
【図１４】従来の別のセンスアンプの回路図である。
【図１５】図１４のセンスアンプのシミュレーション波形図である。
【図１６】従来のレベルシフト回路の回路図である。
【図１７】図１６のセンスアンプのシミュレーション波形図である。
【図１８】 (a)は図１１，図１４のセンスアンプの使用例を示す回路図、(b)は図１６のレベルシフト回路の使用例を示す回路図である。
【符号の説明】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ：センスアンプ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sense amplifier that amplifies a minute signal read out to a bit line of a memory, and more particularly to a sense amplifier that achieves both high speed and low power consumption.
[0002]
[Prior art]
In recent processors that perform digital signal processing, a memory having a bit width of 32 bits, 64 bits, or the like is used internally, and a 128-bit width memory is also used in an image processing apparatus or the like. As described above, the increase in the bit width of the memory tends to further progress, and the total consumption current consumed by one sense amplifier per bit tends to increase.
[0003]
FIG. 11 is a diagram showing a conventional sense amplifier 20. This sense amplifier 20 utilizes a differential amplifier circuit and is most widely used. In FIG. 11, MP21 and MP22 are PMOS transistors, and MN21 to MN23 are NMOS transistors. 1 is a terminal of a high potential power supply VDD, 2 is a terminal of a low potential power supply VSS, 3 is a non-inverting input terminal, 3X is an inverting input terminal, 4 is an output terminal, and 5 is an enable terminal. The back gate of the PMOS transistor is connected to the power supply terminal 1 of VDD, and the back gate of the NMOS transistor is connected to the power supply terminal 2 of VSS. The same applies to the transistors described in this specification.
[0004]
In this sense amplifier 20, a voltage Vout obtained by amplifying a difference signal between the voltages Vin and XVin input to the input terminals 3 and 3X is output to the output terminal 4. In this operation, the voltage Ven of the enable terminal 5 becomes "H". Only while you are. Since there is no function for latching the read signal, a latch circuit is always used in the subsequent stage.
[0005]
FIG. 12 is a waveform diagram showing a simulation result of the operation of the sense amplifier 20. In this simulation, as shown in FIG. 13, an inverter 30 for amplifying and shaping the waveform is connected to the subsequent stage of the sense amplifier 20 to obtain a final output voltage Vo, and the consumption current is compared with the sense amplifier 20. The total value of the inverter 30 can be evaluated. In the evaluation of current consumption, generally, when the operating current of the sense amplifier in the previous stage is reduced, the input waveform of the inverter in the subsequent stage is distorted and the through current increases. Therefore, if the total of both circuits is not compared, the real current cannot be seen. Like this.
[0006]
In the sense amplifier 20, when VDD = 3.3V, the input voltages Vin and XVin change from 2.2V to 0.9V. The actual device has a more complex waveform, but here it is simplified for simulation. When the stored data is read from the memory, one of the input voltages Vin and XVin decreases, the potential difference is amplified and extracted, and is amplified to a required amplitude by the inverter 30 to become the output voltage Vo.
[0007]
The voltage Ven of the enable terminal 5 becomes “H” at the same timing as the address data is supplied to the memory, and the sense amplifier 20 is activated only during that period to perform the amplification operation, so that a certain amount of power consumption can be reduced. ing.
[0008]
The response time of the sense amplifier 20 is 1.3 nsec when defined as the maximum value of the time from the rise of the voltage Ven at the enable terminal 5 until the output voltage Vo of the inverter 30 is determined. Regarding the current consumption, since the average of the current consumption I20 of the sense amplifier 20 is 21.6 μA and the average of the current consumption I30 of the inverter 30 is 6.8 μA, the total average current consumption is 28.4 μA.
[0009]
FIG. 14 is a circuit diagram showing another conventional sense amplifier 40. In FIG. 14, MP41 and MP42 are PMOS transistors, and MN41 and MN42 are NMOS transistors.
[0010]
Since this sense amplifier 40 has only one input terminal 3X, it is used for a relatively small-capacity memory that outputs a large voltage. Again, when the voltage Ven of the enable terminal 5 is “H”, the active state is entered and signal amplification is performed. Since there is no function for latching the read signal, a latch circuit is always used in the subsequent stage.
[0011]
FIG. 15 is a waveform diagram showing a simulation result obtained by connecting the inverter 30 shown in FIG. Here, similarly to the case shown in FIG. 12, the simulation was performed by connecting the inverter 30 to the subsequent stage of the sense amplifier 20. In this case, the response time is 0.3 nsec, and the sum of the average consumption currents of the current I40 of the sense amplifier 40 and the current I30 of the inverter 30 is 24 μA.
[0012]
FIG. 16 is a diagram showing a level shift circuit (Japanese Patent Laid-Open No. 9-148913) 50 showing another conventional example. The level shift circuit 50 is not a sense amplifier, but is a circuit that inputs and amplifies two complementary signals, and will be described here. In FIG. 16, MP51 to MP56 are PMOS transistors, and MN51 to MN56 are NMOS transistors.
[0013]
FIG. 17 is a waveform diagram showing a simulation result obtained by connecting the inverter 30 shown in FIG. 13 to the subsequent stage of the level shift circuit 50. When the input voltages Vin and XVin are 0.9V to 2.3V, the output voltage Vout is amplified to 3.3V to 0V. The sum of the average power supply current of the current I50 of the level shift circuit 50 and the current I30 of the inverter 30 is 82.3 μA. The response time cannot be calculated in the same way as the circuits of FIGS. 1 and 14 because there is no enable terminal. However, if the response time is measured from the time until the output voltage Vo is determined from the point at which the input voltage Vin passes through a potential half of VDD. 1.6 nsec.
[0014]
[Problems to be solved by the invention]
As described above, in the sense amplifiers 20 and 40 in FIG. 11 and FIG. 14 and the level shift circuit 50 in FIG. 16, the response time can be made relatively small, about 0.3 nsec to 1.3 nsec, but the current consumption is 24 μA to 82.3 μA. There was a problem of getting bigger.
[0015]
Further, when these circuits are actually used, a separate latch circuit 60 is required. Therefore, when the sense amplifier 20 of FIG. 11 or the level shift circuit 50 of FIG. 16 is used, it is shown in FIG. When the sense amplifier 40 of FIG. 14 is used in such a circuit, the circuit configuration is as shown in FIG.
[0016]
Here, the latch circuit 60 is composed of NAND circuits 61 to 64, and four transistors are required individually, so that the latch circuit 60 as a whole requires 16 transistors. Further, the inverter 30 requires two transistors.
[0017]
Therefore, a total of 23 transistors are required when the sense amplifier 20 of FIG. 11 is used, and 22 transistors are required when the sense amplifier 40 of FIG. 14 is used. In the case of using the level shift circuit 50 of FIG. 16, 30 transistors are required. Thus, the conventional sense amplifier or the like has a problem that the number of elements increases because a separate latch circuit is required.
[0018]
The present invention has been made in view of the above points, and an object of the present invention is to provide a sense amplifier that can reduce both response time and current consumption, and further eliminates the need for a latch circuit.
[0019]
[Means for Solving the Problems]
A first invention for solving the above-described problems is a first CMOS inverter whose input side is connected to a first input terminal, a second CMOS inverter whose input side is connected to a second input terminal, A first PMOS transistor connected between the first CMOS inverter and the high potential power supply terminal; a second PMOS transistor connected between the second CMOS inverter and the high potential power supply terminal; A first NMOS transistor connected between the first CMOS inverter and a low potential power supply terminal; a second NMOS transistor connected between the second CMOS inverter and the low potential power supply terminal; , Connected between the drain of the first PMOS transistor and the drain of the second PMOS transistor, and the gate is connected to the enable terminal. A PMOS transistor for enablement, wherein gates of the first PMOS transistor and the first NMOS transistor are connected to an output side of the second CMOS inverter, and the second PMOS transistor and the second PMOS transistor are connected to each other. The gate of the NMOS transistor is connected to the output side of the first CMOS inverter, and the output side of the first CMOS inverter or the output side of the second CMOS inverter is connected to an output terminal.
According to a second aspect of the present invention, a first CMOS inverter whose input side is connected to a first input terminal, a second CMOS inverter whose input side is connected to a second input terminal, the first CMOS inverter, A first PMOS transistor connected between a potential power supply terminal, a second PMOS transistor connected between the second CMOS inverter and the high potential power supply terminal, and the first CMOS inverter; A first NMOS transistor connected between the low potential power supply terminal, a second NMOS transistor connected between the second CMOS inverter and the low potential power supply terminal, and the first NMOS transistor NMO for enabling, which is connected between the drain of the second NMOS transistor and the drain of the second NMOS transistor, and whose gate is connected to the enable terminal A gate of the first PMOS transistor and the first NMOS transistor connected to an output side of the second CMOS inverter, and a gate of the second PMOS transistor and the second NMOS transistor. Is connected to the output side of the first CMOS inverter, and the output side of the first CMOS inverter or the output side of the second CMOS inverter is connected to an output terminal.
According to a third invention, in the first invention, a first resistor is connected between the first NMOS transistor and the first CMOS inverter, and the second NMOS transistor and the second CMOS inverter are connected. The second resistor is connected between the two.
According to a fourth invention, in the second invention, a first resistor is connected between the first PMOS transistor and the first CMOS inverter, and the second PMOS transistor and the second CMOS inverter are connected. The second resistor is connected between the two.
According to a fifth invention, in the first or third invention, a first capacitor is connected in parallel to the first NMOS transistor, and a second capacitor is connected in parallel to the second NMOS transistor. did.
According to a sixth invention, in the second or fourth invention, a first capacitor is connected in parallel to the first PMOS transistor, and a second capacitor is connected in parallel to the second PMOS transistor. did.
According to a seventh invention, in the first, third or fifth invention, the first and second CMOS inverters are replaced with inverters composed of bipolar transistors of NPN and PNP, and the first and second CMOS inverters are replaced. The NMOS transistor is replaced with an NPN bipolar transistor, and the first and second PMOS transistors and the enable PMOS transistor are replaced with PNP bipolar transistors.
According to an eighth invention, in the second, fourth, or sixth invention, the first and second CMOS inverters are replaced with inverters composed of NPN and PNP bipolar transistors, and the first and second CMOS inverters are replaced. The NMOS transistor is replaced with an NPN bipolar transistor, the first and second PMOS transistors are replaced with PNP bipolar transistors, and the enable NMOS transistor is replaced with an NPN bipolar transistor.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
FIG. 1 is a circuit diagram of a sense amplifier 10A according to the first embodiment of the present invention. In FIG. 1, MP1 to MP5 are PMOS transistors, and MN1 to MN4 are NMOS transistors. 1 is a terminal of a high potential power supply VDD, 2 is a terminal of a low potential power supply VSS, 3 is a non-inverting input terminal, 3X is an inverting input terminal, 4 is an output terminal, 5X is an enable terminal, The same.
[0025]
MP3 and MN3 constitute a first CMOS inverter, the gate is commonly connected to the input terminal 3X, and the drain is commonly connected to the output terminal 4 and the gates of MP2 and MN2. MP4 and MN4 constitute a second CMOS inverter, the gate is commonly connected to the input terminal 3, and the drain is commonly connected to the gates of MP1 and MN1. MP1 is connected between the source of MP3 and the high potential power supply terminal 1, MP2 is connected between the source of MP4 and the high potential power supply terminal, and MN1 is connected between the source of MN3 and the low potential power supply terminal 2. The MN2 is connected between the source of the MN4 and the low potential power supply terminal 2. MP5 has its source and drain connected between the drains of MP1 and MP2, and its gate connected to the enable terminal 5X.
[0026]
Now, let Vth3 be the threshold voltage of the first CMOS inverter composed of MP3 and MN3, and let Vth4 be the threshold voltage of the second CMOS inverter composed of MP4 and MN4.
[0027]
Now, when the voltage XVen of the enable terminal 5X becomes “L”, MP5 is turned on, so that the drains of MP1 and MP2 are short-circuited. Since the gates of MP1 and MP2 are connected to the drains of inverters having opposite polarities (MP4 and MN4, MP3 and MN3), either MP1 or MP2 is in an on state. Therefore, when MP5 is turned on, the drains of MP1 and MP2 are both at approximately VDD voltage.
[0028]
First, when Vin> Vth4 and XVin <Vth3, MP3 and MN4 are turned on, MP4 and MN3 are turned off, and the output voltage Vout of the output terminal 4 is raised to VDD, so that MN2 is turned on. In addition, since the common drain voltage XVout of MP4 and MN4 is lowered to VSS, MN1 is turned off. And it stabilizes in this state. At this time, MP1 and MP2 are controlled to operate in reverse, but MP5 is on, so the sources of MP4 and MP3 remain fixed at VDD.
[0029]
Next, contrary to the above, when Vin <Vth4, XVin> Vth3, MP3 and MN4 are turned off, MP4 and MN3 are turned on, and the output voltage Vout of the output terminal 4 is lowered to VSS, so MN2 is turned off. . Further, since the common drain voltage XVout of MP4 and MN4 is raised to VDD, MN1 is turned on. And it stabilizes in this state. At this time, MP1 and MP2 are controlled to operate in reverse, but MP5 is on, so the sources of MP3 and MP4 remain fixed at VDD.
[0030]
On the other hand, when the voltage XVen of the enable terminal 5X becomes “H”, MP5 is turned off, so that the drains of MP1 and MP2 are disconnected. However, if MP1 and MN1, and MP2 and MN2 are stable in the on and off, off and on, or off and on, and on and off states until the separation, the voltage Vout of the output terminal 4 is the input terminal. It is stable regardless of the state of the voltage Vin, XVin of 3, 3X. That is, the sense amplifier 10A has a data latch function in addition to the signal amplification function.
[0031]
FIG. 2 is a waveform diagram showing a simulation result of the sense amplifier 10A, which is obtained when the enable control voltage XVen is changed to “L” in a cycle that is ½ of the cycle of the input voltage Vin. FIG. 3 is also a waveform diagram showing the simulation result, in which the enable control voltage XVen is changed to “L” in a cycle twice the cycle of the input voltage Vin, and it can be seen that the latch function is exhibited. 2 and 3, the measurement was performed by connecting the inverter 30 for amplification and waveform shaping to the subsequent stage of the sense amplifier 10A as shown in FIG. Vo is the output voltage of the inverter 30, I10 is the consumption current of the sense amplifier 10A, I30 is the consumption current of the inverter 30, VDD2 is the power supply voltage of the inverter 30, and ISS is the current flowing through the power supply terminal 2.
[0032]
As is apparent from FIG. 2, the response time, which is the time from the fall of XVen to the fall of Vo, is 1.5 nsec, which is equivalent to 0.3 nsec to 1.3 nsec or the like described in the conventional example. Further, the average current consumption is 14.7 μA in total because the sense amplifier 10A is 12.0 μA and the inverter 30 is 2.7 μA, which is greatly reduced as compared with 24 μA to 82.3 μA described in the conventional example.
[0033]
When the sense amplifier 10A of this embodiment is used, even when the inverter 30 is connected to the subsequent stage as shown in FIG. 10A, the required number of transistors is nine for the sense amplifier 10A and two for the inverter 30. A total of 11 pieces, which is significantly smaller than the conventional example described in FIG. The sense amplifier 10A can be connected as shown in FIG. 10B and used as a bus receiver. Vref is a reference voltage, and 30A is an inverter with an enable function.
[0034]
[Second Embodiment]
FIG. 4 is a diagram illustrating a sense amplifier 10B according to the second embodiment. The difference from FIG. 1 is that MP5 and enable terminal 5X in FIG. 1 are deleted, MN5 is connected between the drains of MN1 and MN2, and the gate of MN5 is controlled by the control voltage Ven of enable terminal 5. It is.
[0035]
Here, when the enable control voltage Ven is “H”, the MN5 is turned on, the drains of the MN1 and MN2 are short-circuited, both drains are substantially fixed at VSS, and the input voltages Vin and XVin of the input terminals 3 and 3X are set. Accept and perform amplification. When the enable control voltage Ven is “L”, MN5 is turned off and the drains of MN1 and MN2 are disconnected, and the output voltage Vout at the output terminal 4 at that time is latched.
[0036]
[Third Embodiment]
FIG. 5 is a diagram illustrating a sense amplifier 10C according to the third embodiment. The sense amplifier 10C is configured such that MP5 and the enable terminal 5X in the sense amplifier 10A in FIG. 1 are connected to the MN5 and the enable terminal 5 in the sense amplifier 10B in FIG.
[0037]
Here, the amplification operation is performed by setting the enable control voltage Ven to “H” and the enable control voltage XVen to “L”. The circuit state at this time is equivalent to a state in which the source and drain of MP1, MP2, MN1, and MN2 are short-circuited, and the response speed becomes faster.
[0038]
On the other hand, by setting the enable control voltage Ven to “L” and the enable control voltage XVen to “H”, the output voltage Vout of the output terminal 4 at that time is latched.
[0039]
[Fourth Embodiment]
FIG. 6 is a diagram showing a sense amplifier 10D of the fourth embodiment. This sense amplifier 10D is obtained by inserting and connecting MN6 and MN7 between the MN1 and MN2 and the low potential power supply terminal 2 in the sense amplifier 10A in FIG. It is.
[0040]
In the sense amplifier 10D, the amplification operation is performed by setting the control voltage XVen of the enable terminal 5X to “L” and the control voltage Vc1 of the control terminal 6 to “H”. At this time, current consumption can be reduced by controlling the level of the control voltage Vc1.
[0041]
On the other hand, by setting the control voltage XVen to “H” and the control voltage Vc to “L”, the output voltage Vout of the output terminal 4 at that time is latched.
[0042]
[Fifth Embodiment]
FIG. 7 is a diagram illustrating a sense amplifier 10E according to the fifth embodiment. In this sense amplifier 10E, MN8 and MN9 are further connected in parallel to MN1 and MN2 of the sense amplifier 10D shown in FIG. 6 and their gates are connected to the control terminal 7.
[0043]
Here, since MN8 and MN9 are turned on by setting the control voltage Vc2 of the control terminal 7 to “H”, the operating current during the amplification operation increases, and the response speed can be increased.
[0044]
[Sixth Embodiment]
FIG. 8 is a diagram illustrating a sense amplifier 10F according to the sixth embodiment. This sense amplifier 10F has resistors R1, R2 (R1 = R2) connected between MN1 and MN3 and between MN2 and MN4 of the sense amplifier 10A shown in FIG.
[0045]
In the sense amplifier 10F, the through currents during the switching operation of the first CMOS inverter composed of MP3 and MN3 and the second CMOS inverter composed of MP4 and MN4 can be limited by the resistors R1 and R2. Incidentally, when applied to the sense amplifier 10B in FIG. 4, the resistor R1 between the MP1 and MP3, resistor R2 is respectively inserted and connected between MP2 and MP4.
[0046]
[Seventh Embodiment]
FIG. 9 is a diagram illustrating a sense amplifier 10G according to the seventh embodiment. This sense amplifier 10G has capacitors C1 and C2 (C1 = C2) connected in parallel to MN1 and MN2 of the sense amplifier 10A shown in FIG.
[0047]
In this sense amplifier 10G, the capacitors C1 and C2 can stabilize the drain potentials of MN1 and MN2 to reduce noise. Incidentally, when applied to the sense amplifier 10B in FIG. 4, the capacitor C1 is in parallel with the MP1, the capacitor C2 is connected in parallel to MP2.
[0048]
[Other Embodiments]
In the above description, the circuit is configured using MOS transistors. However, bipolar transistors can also be used. At this time, the gate of the MOS transistor corresponds to the base of the bipolar transistor, the drain corresponds to the collector, and the source corresponds to the emitter.
[0049]
【The invention's effect】
As described above, according to the sense amplifier of the present invention, the current consumption can be reduced without lowering the response speed, and since it has a latch function, a latch circuit is not required, and the number of elements when incorporated in a memory can be reduced. There is an advantage that less.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a sense amplifier according to a first embodiment of the present invention.
FIG. 2 is a simulation waveform diagram when an enable signal is input to the sense amplifier of FIG.
FIG. 3 is a simulation waveform diagram when an enable signal is input to the sense amplifier of FIG. 1 at a cycle twice that of an input signal.
FIG. 4 is a circuit diagram of a sense amplifier according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram of a sense amplifier according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram of a sense amplifier according to a fourth embodiment of the present invention.
FIG. 7 is a circuit diagram of a sense amplifier according to a fifth embodiment of the present invention.
FIG. 8 is a circuit diagram of a sense amplifier according to a sixth embodiment of the present invention.
FIG. 9 is a circuit diagram of a sense amplifier according to a seventh embodiment of the present invention.
FIGS. 10A and 10B are circuit diagrams showing usage examples of the sense amplifier according to the first embodiment. FIGS.
FIG. 11 is a circuit diagram of a conventional sense amplifier.
12 is a simulation waveform diagram of the sense amplifier of FIG. 11. FIG.
13 is a circuit diagram for simulation of the sense amplifier of FIG.
FIG. 14 is a circuit diagram of another conventional sense amplifier.
15 is a simulation waveform diagram of the sense amplifier of FIG. 14;
FIG. 16 is a circuit diagram of a conventional level shift circuit.
FIG. 17 is a simulation waveform diagram of the sense amplifier of FIG. 16;
18A is a circuit diagram illustrating an example of use of the sense amplifier of FIGS. 11 and 14, and FIG. 18B is a circuit diagram of an example of use of the level shift circuit of FIG.
[Explanation of symbols]
10A, 10B, 10C, 10D, 10E, 10F, 10G: sense amplifiers.

Claims

A first CMOS inverter whose input side is connected to the first input terminal, a second CMOS inverter whose input side is connected to the second input terminal, and between the first CMOS inverter and the high potential power supply terminal A first PMOS transistor connected to the second CMOS transistor; a second PMOS transistor connected between the second CMOS inverter and the high-potential power supply terminal; and the first CMOS inverter and the low-potential power supply terminal. A first NMOS transistor connected in between, a second NMOS transistor connected between the second CMOS inverter and the low-potential power supply terminal, a drain of the first PMOS transistor, and the second PMOS transistor for enabling, which is connected between the drain of the PMOS transistor and the gate of which is connected to the enable terminal Equipped with,
The gates of the first PMOS transistor and the first NMOS transistor are connected to the output side of the second CMOS inverter, and the gates of the second PMOS transistor and the second NMOS transistor are connected to the first CMOS transistor. Connect to the output side of the inverter,
The output side of the first CMOS inverter or the output side of the second CMOS inverter is connected to an output terminal.
Sense amplifier characterized by that.

A first CMOS inverter whose input side is connected to the first input terminal, a second CMOS inverter whose input side is connected to the second input terminal, and between the first CMOS inverter and the high potential power supply terminal A first PMOS transistor connected to the second CMOS transistor; a second PMOS transistor connected between the second CMOS inverter and the high-potential power supply terminal; and the first CMOS inverter and the low-potential power supply terminal. A first NMOS transistor connected in between, a second NMOS transistor connected between the second CMOS inverter and the low-potential power supply terminal, a drain of the first NMOS transistor, and the second NMOS transistor NMOS transistor connected between the drain of the NMOS transistor and the gate connected to the enable terminal Equipped with,
The gates of the first PMOS transistor and the first NMOS transistor are connected to the output side of the second CMOS inverter, and the gates of the second PMOS transistor and the second NMOS transistor are connected to the first CMOS transistor. Connect to the output side of the inverter,
The output side of the first CMOS inverter or the output side of the second CMOS inverter is connected to an output terminal.
Sense amplifier characterized by that.

The sense amplifier according to claim 1.
Connecting a second resistor between the second CMOS inverter and the second N MOS transistor with connecting a first resistor between said first N MOS transistor first CMOS inverter Sense amplifier characterized by that.

The sense amplifier according to claim 2 ,
A first resistor is connected between the first PMOS transistor and the first CMOS inverter, and a second resistor is connected between the second PMOS transistor and the second CMOS inverter. Sense amplifier characterized by

The sense amplifier according to claim 1 or 3 ,
A sense amplifier comprising: a first capacitor connected in parallel to the first NMOS transistor; and a second capacitor connected in parallel to the second NMOS transistor .

The sense amplifier according to claim 2 or 4,
A sense amplifier comprising: a first capacitor connected in parallel to the first PMOS transistor; and a second capacitor connected in parallel to the second PMOS transistor.

The sense amplifier according to claim 1, 3 or 5,
The first and second CMOS inverters are replaced with inverters composed of NPN and PNP bipolar transistors, the first and second NMOS transistors are replaced with NPN bipolar transistors, and the first and second A sense amplifier, wherein a PMOS transistor and the enabling PMOS transistor are replaced with a PNP bipolar transistor.

The sense amplifier according to claim 2, 4 or 6,
The first and second CMOS inverters are replaced with inverters composed of NPN and PNP bipolar transistors, the first and second NMOS transistors are replaced with NPN bipolar transistors, and the first and second A sense amplifier, wherein a PMOS transistor is replaced with a PNP bipolar transistor, and the enable NMOS transistor is replaced with an NPN bipolar transistor.