JP2008093355A - インターフェース回路 - Google Patents

Abstract

【課題】簡便な回路構成でセキュリティを保持することができるインターフェース回路を実現する。
【解決手段】本発明のインターフェース回路は、切り替え信号に基づいてＭａｉｎ／Ｓｕｂを判定する切り替え制御手段１３と、判定結果がＳｕｂである場合に、転送レートを受信して第１の内部コードを生成する転送レート受信手段１１と、判定結果がＳｕｂである場合に、送受信タイミングを第１の内部コードに基づいて生成し、判定結果がＭａｉｎである場合には、送受信タイミングを所定の値で生成して対応する第２の内部コードを生成する制御手段１４と、判定結果がＭａｉｎである場合に、第２の内部コードに基づいて転送レートを生成して送信する転送レート送信手段１２を備え、制御手段１４は、判定結果がＭａｉｎである場合には、Ｓｕｂの送受信タイミングを変更するために一定時間ごとに異なる第２の内部コードを生成する。
【選択図】図１

Description

本発明は、アミューズメント機器におけるインターフェース回路に関する。

ゲーム機などのアミューズメント機器は、マイクロプロセッサを搭載し主に遊技者とのマンマシンインターフェース、例えば、遊技者の操作入力やディスプレイ表示を実行するメイン基板と、ゲームプログラムなどが収められメイン基板のコネクタにインターフェース回路を介して接続されるサブ基板とで構成されている。このようなアミューズメント機器では、第三者がコネクタを通過する転送データを解析してゲームプログラムを入手する不正コピーなどを防止するために、インターフェース回路に暗号化回路などの特別な付加回路（例えば、「特許文献１」を参照。）が設けられている。

しかしながら、このような従来のアミューズメント機器におけるインターフェース回路では、暗号化により高いセキュリティを保てる反面、コネクタの両側のインターフェース回路、つまり、メイン側基板およびサブ側基板のそれぞれに暗号化回路およびそれに対応した復号化回路が必要であった。このため、大量に製造されるサブ基板のコストが高くなるという問題があった。また、ゲームプログラムの提供者は、ゲーム機器のメーカーによって異なるメイン基板の暗号化方法に合わせて、異なるインターフェース回路を搭載したサブ基板を製造しなければならないという問題があった。
特開２００５−２１６６０号公報

本発明は、簡便な回路構成でセキュリティを保持することができるインターフェース回路を提供する。

本発明の一態様によれば、切り替え信号に基づいてメイン側基板またはサブ側基板を判定する切り替え制御手段と、前記切り替え制御手段からの前記判定の結果がサブ側基板である場合に、一定時間ごとに異なる値に更新される転送レートを受信して当該転送レートに対応した第１の内部コードを生成する転送レート受信手段と、前記切り替え制御手段からの前記判定の結果がサブ側基板である場合には、送受信されるシリアルデータの同期をとるための送受信タイミングを前記第１の内部コードに基づいて生成し、前記切り替え制御手段からの前記判定の結果がメイン側基板である場合には、前記送受信タイミングを所定の値で生成して当該送受信タイミングに対応する転送レートを示す第２の内部コードを生成する制御手段と、前記切り替え制御手段からの前記判定の結果がメイン側基板である場合に、前記制御手段からの前記第２の内部コードに基づいて転送レートを生成し、当該転送レートを送信する転送レート送信手段を備え、前記制御手段は、前記切り替え制御手段からの前記判定の結果がメイン側基板である場合には、サブ側基板の前記送受信タイミングを変更するために一定時間ごとに異なる前記第２の内部コードを生成し、前記転送レート送信手段へ出力することを特徴とするインターフェース回路が提供される。

また、本発明の別の一態様によれば、送受信されるシリアルデータの同期をとるための送受信タイミングを所定の値で生成して当該送受信タイミングに対応する転送レートを示す内部コードを生成する制御手段と、前記制御手段からの前記内部コードに基づいて転送レートを生成し、当該転送レートを送信する転送レート送信手段を備え、前記制御手段は、前記送受信タイミングを変更するために一定時間ごとに異なる前記内部コードを生成し、前記転送レート送信手段へ出力することを特徴とするインターフェース回路が提供される。

さらに、本発明の別の一態様によれば、一定時間ごとに異なる値に更新される転送レートを受信し、当該転送レートに対応した内部コードを生成する転送レート受信手段と、送受信されるシリアルデータの同期をとるための送受信タイミングを前記内部コードに基づいて生成する制御手段を有することを特徴とするインターフェース回路が提供される。

本発明によれば、転送データの送受信タイミングが一定時間ごとに変更されるので、簡便な回路構成でセキュリティを保持することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わるインターフェース回路を示す回路ブロック図である。ここでは、メイン側基板、サブ側基板のそれぞれにおいてシリアル転送データの送受信を行うことができるインターフェース回路を示した。

本発明の実施例１に係わるインターフェース回路は、転送レート受信部１１、転送レート送信部１２、メイン/サブ切り替え部１３、タイミング/レート制御部１４、アドレスデコード部１５、転送データ受信部１６、シリアルデータ変換部１７、パラレルデータ変換部１８、および転送データ送信部１９を備えている。

メイン/サブ切り替え部１３の入力にはメイン/サブ切り替え信号（以下、「Ｍａｉｎ/Ｓｕｂ」という。）が入力され、メイン/サブ切り替え部１３の出力は転送レート受信部１１の第１の入力、転送レート送信部１２の第１の入力、およびタイミング/レート制御部１４の第１の入力へ供給されている。

転送レート受信部１１の第２の入力には受信された転送レート（以下、「Ｒｅｃ＿ｒａｔｅ」という。）が入力され、転送レート受信部１１の出力はタイミング/レート制御部１４の第２の入力に接続されている。

タイミング/レート制御部１４の第３の入力にはシステムクロック信号（以下、「Ｃｌｏｃｋ」という。）が入力され、タイミング/レート制御部１４の第１の出力は送受信されるシリアル転送データの同期をとるための送受信タイミング信号として転送データ受信部１６の第１の入力、シリアルデータ変換部１７の第１の入力、転送データ送信部１９の第１の入力、およびパラレルデータ変換部１８の第１の入力へ供給されている。

タイミング/レート制御部１４の第２の出力は転送レート送信部１２の第２の入力へ供給され、転送レート送信部１２の出力は送信される転送レート（以下、「Ｔｒａ＿ｒａｔｅ」という。）として出力されている。

アドレスデコード部１５の入力には２ビットのアドレス信号（以下、「Ａｄｄ［１：０］」という。“［１：０］”は、Ａｄｄが２ビットであることを表す。）が入力され、アドレスデコード部１５の出力は４ビットの選択信号としてシリアルデータ変換部１７の第２の入力、およびパラレルデータ変換部１８の第２の入力へ供給されている。

転送データ受信部１６の第２の入力には受信されるシリアル転送データ（以下、「ＳＩ」という。）が入力され、第３の入力にはＣｌｏｃｋが入力され、転送データ受信部１６の出力はシリアルデータ変換部１７の第３の入力へ供給されている。

シリアルデータ変換部１７の第４の入力には読み出し制御信号（以下、「Ｒｅａｄ」という。）が入力され、シリアルデータ変換部１７の出力は４組の８ビット出力データ信号（以下、「ＰＯ１［７：０］〜ＰＯ４［７：０］」という。“［７：０］”は、ＰＯ１〜ＰＯ４がそれぞれ８ビット幅であることを表す。）として出力されている。

パラレルデータ変換部１８の第３の入力には８ビットの入力データ信号（以下、「ＰＩ［７：０］」という。）が入力され、第４の入力には書き込み制御信号（以下、「Ｗｒｉｔｅ」という。）が入力され、パラレルデータ変換部１８の出力は転送データ送信部１９の第２の入力へ供給されている。

転送データ送信部１９の第３の入力にはＣｌｏｃｋが入力され、転送データ送信部１９の出力は送信されるシリアル転送データ（以下、「ＳＯ」という。）として出力されている。

メイン/サブ切り替え部１３は、Ｍａｉｎ/Ｓｕｂに基づいてこのインターフェース回路がメイン側基板に搭載されているのか、サブ側基板に搭載されているのかを判定し、その判定結果を出力する。すなわち、Ｍａｉｎ/Ｓｕｂが“Ｈ”の場合にこのインターフェース回路はメイン側として動作し、Ｍａｉｎ/Ｓｕｂが“Ｌ”の場合にこのインターフェース回路はサブ側として動作する。

転送レート受信部１１は、メイン/サブ切り替え部１３からの判定結果がサブ側基板である場合に、メイン側基板から送られてくるＲｅｃ＿ｒａｔｅを受信し、Ｒｅｃ＿ｒａｔｅに対応する内部コード（“０”または“１”）を生成してタイミング/レート制御部１４へ出力する。

Ｒｅｃ＿ｒａｔｅは、メイン側基板において一定時間ごとに“Ｈ”→“Ｌ”、または、“Ｌ”→“Ｈ”に更新されるので、転送レート受信部１１が出力する内部コードもこれに合わせて“１”→“０”、または、“０”→“１”と変更される。

メイン/サブ切り替え部１３からの判定結果がメイン側基板である場合には、転送レートを受信する必要がないので、転送レート受信部１１は動作しない。つまり、転送レートの更新は常にメイン側基板で制御されている。

タイミング/レート制御部１４は、メイン/サブ切り替え部１３からの判定結果がサブ側基板である場合に、転送レート受信部１１からの内部コードに基づいて送受信タイミング信号を生成して出力する。

送受信タイミング信号は、送受信されるシリアル転送データの同期をとるために使用され、あらかじめ設定された２つの異なる周波数から選択される。すなわち、転送レート受信部１１からの内部コードが“０”である場合は低い方の周波数で送受信タイミング信号が生成され、転送レート受信部１１からの内部コードが“１”である場合は高い方の周波数で送受信タイミング信号が生成される。

メイン/サブ切り替え部１３からの判定結果がメイン側基板である場合には、タイミング/レート制御部１４は、上述した２つの異なる周波数を一定時間ごとに切り替えながら、送受信タイミング信号を生成して出力する。

また、タイミング/レート制御部１４は、現在選択されている周波数に対応した内部コードを生成して転送レート送信部１２へ出力する。すなわち、高い方の周波数を選択している時は内部コードとして“１”を出力し、低い方の周波数を選択している時は内部コードとして“０”を出力する。

転送レート送信部１２は、メイン/サブ切り替え部１３からの判定結果がメイン側基板である場合に、タイミング/レート制御部１４からの内部コードに基づいてＴｒａ＿ｒａｔｅを生成してサブ側基板へ送信する。

タイミング/レート制御部１４からの内部コードは、一定時間ごとに“０”→“１”、または、“１”→“０”に更新されるので、転送レート送信部１２が出力するＴｒａ＿ｒａｔｅもこれに合わせて“Ｌ”→“Ｈ”、または、“Ｈ”→“Ｌ”と変更される。

アドレスデコード部１５は、Ａｄｄ［１：０］をデコードし、送受信データが一時格納されるデータバッファを選択する４ビットの選択信号を出力する。また、Ｒｅｓｅｔは、インターフェース回路を初期化するための信号で、図１に示した各回路ブロックで使用される。

転送データ受信部１６は、タイミング/レート制御部１４からの送受信タイミング信号に基づいてＳＩを受信し、シリアルデータ変換部１７へ出力する。

シリアルデータ変換部１７は、タイミング/レート制御部１４からの送受信タイミング信号に基づいて転送データ受信部１６からのシリアルデータをパラレルデータに変換し、アドレスデコード部１５からの選択信号に基づいて４組のデータバッファの１つに一時格納する。

データバッファに格納された受信データは、Ｒｅａｄと選択信号に基づいてＰＯ１［７：０］〜ＰＯ４［７：０］のいずれかとして出力される。

パラレルデータ変換部１８は、Ｗｒｉｔｅに基づいてＰＩ［７：０］に入力されたパラレルデータをタイミング/レート制御部１４からの送受信タイミング信号に基づいてシリアルデータに変換し、転送データ送信部１９へ出力する。

転送データ送信部１９は、パラレルデータ変換部１８からの送信データをタイミング/レート制御部１４からの送受信タイミング信号に基づいてＳＯとして出力する。

次に、上述した構成を持つインターフェース回路を用いたアミューズメント機器について説明する。
図２は、本発明の実施例１に係わるインターフェース回路を用いたアミューズメント機器の拡張コネクタ部分を示す回路ブロック図である。ここでは、主に、メイン側基板およびサブ側基板のそれぞれにおける回路接続にかかわる部分を示した。

本発明の実施例１に係わるインターフェース回路を用いたアミューズメント機器は、コネクタ（図示していない。）を挟んで、メイン側基板、サブ側基板のそれぞれにインターフェース回路２１および２２が搭載されている。

メイン側基板に搭載されたインターフェース回路２１は、Ｍａｉｎ/Ｓｕｂが電源電位（以下、「Ｖｄｄ」という。）に接続され、Ｒｅｃ＿ｒａｔｅが接地電位（以下、「ＧＮＤ」という。）に接続され、Ａｄｄ［１：０］がメイン側基板のアドレスバスに接続され、ＰＩ［７：０］およびＰＯ１［７：０］〜ＰＯ４［７：０］がメイン側基板のデータバスに接続されている。

また、Ｒｅａｄ、Ｗｒｉｔｅ、およびＲｅｓｅｔはメイン側基板のＣＰＵで制御され、Ｃｌｏｃｋにはメイン側基板のシステムクロックが入力されている。

サブ側基板に搭載されたインターフェース回路２２は、Ｍａｉｎ/ＳｕｂがＧＮＤに接続され、Ａｄｄ［１：０］がサブ側基板のアドレスバスに接続され、ＰＩ［７：０］およびＰＯ１［７：０］〜ＰＯ４［７：０］がサブ側基板のデータバスに接続されている。

また、Ｒｅａｄ、Ｗｒｉｔｅ、およびＲｅｓｅｔはサブ側基板のＣＰＵで制御され、Ｃｌｏｃｋにはサブ側基板のシステムクロックが入力されている。Ｔｒａ＿ｒａｔｅは、サブ側基板では使用されない。

インターフェース回路２１のＴｒａ＿ｒａｔｅはインターフェース回路２２のＲｅｃ＿ｒａｔｅに接続され、インターフェース回路２１のＳＯはインターフェース回路２２のＳＩに接続され、インターフェース回路２１のＳＩはインターフェース回路２２のＳＯに接続されている。

このような構成のアミューズメント機器の動作の一例としてメイン側基板からサブ側基板へデータを転送する場合を説明する。
まず、メイン側ＣＰＵによってインターフェース回路２１のＰＩ［７：０］端子に８ビットのパラレルデータが書き込まれる。書き込まれた送信データはパラレルデータ変換部１８に一時記憶された後シリアルデータに変換され、タイミング/レート制御部１４で生成された送受信タイミング信号に基づいて、転送データ送信部１９によってＳＯ端子を介してサブ側基板のインターフェース回路２２へ送信される。

インターフェース回路２１のＭａｉｎ/ＳｕｂはＶｄｄに接続されており、“Ｈ”となっている。このため、インターフェース回路２１は、タイミング/レート制御部１４が生成した送受信タイミング信号に対応する転送レートをＴｒａ＿ｒａｔｅ端子を介してサブ側基板のインターフェース回路２２へ送信する。

そして、インターフェース回路２１は、一定時間ごとに、あらかじめ設定されている２つの周波数で送受信タイミング信号を交互に更新し、それぞれに対応する転送レートをサブ側基板のインターフェース回路２２へ送信する。

サブ側基板のインターフェース回路２２は、Ｒｅｃ＿ｒａｔｅ端子を介してインターフェース回路２１から受信した転送レートに基づいて、シリアル転送データをＳＩ端子を介して転送データ受信部１６で受信する。この時の送受信タイミング信号はインターフェース回路２１から受信した転送レートに基づいてタイミング/レート制御部１４で生成される。したがって、インターフェース回路２２の送受信タイミング信号もインターフェース回路２１のタイミング/レート制御部１４が実質的に制御していることになる。

転送データ受信部１６からのシリアルデータはシリアルデータ変換部１７でパラレルデータに変換され、サブＣＰＵがＡｄｄ［１：０］で指定したデータバッファに受信データとして一時格納される。この受信データは必要に応じてサブＣＰＵによって読み出される。

サブ側基板からメイン側基板へデータを転送する場合は、サブ側ＣＰＵがインターフェース回路２２に送信データを書き込み、インターフェース回路２２がＳＯ端子を介してインターフェース回路２１のＳＩ端子へ送信し、メイン側ＣＰＵが受信データをインターフェース回路２１から読み出す。

しかし、この場合も、送受信タイミング信号はインターフェース回路２１が制御しており、インターフェース回路２２はＲｅｃ＿ｒａｔｅ端子を介して受信した転送レートに基づいてＳＯ端子からシリアルデータを送信する。各回路ブロックの具体的な動作は上記と同様であるので、詳しい説明は省略する。

以上説明したように、本発明の実施例１に係わるインターフェース回路を用いたアミューズメント機器は、シリアル転送データの送信方向にかかわらず、メイン側基板のインターフェース回路２１が送受信タイミング信号を制御し、一定時間ごとに２種類の周波数で送受信タイミング信号を交互に更新している。

上記実施例１によれば、シリアルデータの送受信タイミングが一定時間ごとに変更されるので、暗号化回路などの複雑な回路を必要とせず、簡便な回路構成で拡張コネクタにおける送受信データのセキュリティを保持することができる。

実施例１では、同じインターフェース回路をメイン側基板およびサブ側基板の両方で使用したが、本実施例では、メイン側基板、サブ側基板それぞれに専用のインターフェース回路を使用する。

図３は、本発明の実施例２に係わるメイン側基板におけるインターフェース回路を示す回路ブロック図である。

本発明の実施例２に係わるメイン側基板におけるインターフェース回路は、転送レート送信部３２、タイミング/レート制御部３４、アドレスデコード部３５、転送データ受信部３６、シリアルデータ変換部３７、パラレルデータ変換部３８、および転送データ送信部３９を備えている。

タイミング/レート制御部３４の入力にはシステムクロック信号（以下、「Ｃｌｏｃｋ」という。）が入力され、タイミング/レート制御部３４の第１の出力は送受信されるシリアル転送データの同期をとるための送受信タイミング信号として転送データ受信部３６の第１の入力、シリアルデータ変換部３７の第１の入力、転送データ送信部３９の第１の入力、およびパラレルデータ変換部３８の第１の入力へ供給されている。

タイミング/レート制御部３４の第２の出力は転送レート送信部３２の入力へ供給され、転送レート送信部３２の出力は送信される転送レート（以下、「Ｔｒａ＿ｒａｔｅ」という。）として出力されている。

アドレスデコード部３５の入力には２ビットのアドレス信号（以下、「Ａｄｄ［１：０］」という。“［１：０］”は、Ａｄｄが２ビットであることを表す。）が入力され、アドレスデコード部３５の出力は４ビットの選択信号としてシリアルデータ変換部３７の第２の入力、およびパラレルデータ変換部３８の第２の入力へ供給されている。

転送データ受信部３６の第２の入力には受信されるシリアル転送データ（以下、「ＳＩ」という。）が入力され、第３の入力にはＣｌｏｃｋが入力され、転送データ受信部３６の出力はシリアルデータ変換部３７の第３の入力へ供給されている。

シリアルデータ変換部３７の第４の入力には読み出し制御信号（以下、「Ｒｅａｄ」という。）が入力され、シリアルデータ変換部３７の出力は４組の８ビット出力データ信号（以下、「ＰＯ１［７：０］〜ＰＯ４［７：０］」という。“［７：０］”は、ＰＯ１〜ＰＯ４がそれぞれ８ビット幅であることを表す。）として出力されている。

パラレルデータ変換部３８の第３の入力には８ビットの入力データ信号（以下、「ＰＩ［７：０］」という。）が入力され、第４の入力には書き込み制御信号（以下、「Ｗｒｉｔｅ」という。）が入力され、パラレルデータ変換部３８の出力は転送データ送信部３９の第２の入力へ供給されている。

転送データ送信部３９の第３の入力にはＣｌｏｃｋが入力され、転送データ送信部３９の出力は送信されるシリアル転送データ（以下、「ＳＯ」という。）として出力されている。

タイミング/レート制御部３４、および転送レート送信部３２を除いた各回路ブロックの機能、動作は実施例１と同様であるので、詳しい説明は省略する。

タイミング/レート制御部３４は、あらかじめ設定された２つの異なる周波数を一定時間ごとに切り替えながら、送受信タイミング信号を生成して出力する。送受信タイミング信号は、送受信されるシリアル転送データの同期をとるために使用される。

また、タイミング/レート制御部３４は、現在選択されている周波数に対応した内部コードを生成して転送レート送信部３２へ出力する。すなわち、高い方の周波数を選択している時は内部コードとして“１”を出力し、低い方の周波数を選択している時は内部コードとして“０”を出力する。

転送レート送信部３２は、タイミング/レート制御部３４からの内部コードに基づいてＴｒａ＿ｒａｔｅを生成してサブ側基板へ送信する。

タイミング/レート制御部３４からの内部コードは、一定時間ごとに“０”→“１”、または、“１”→“０”に更新されるので、転送レート送信部３２が出力するＴｒａ＿ｒａｔｅもこれに合わせて“Ｌ”→“Ｈ”、または、“Ｈ”→“Ｌ”と変更される。

図４は、本発明の実施例２に係わるサブ側基板におけるインターフェース回路を示す回路ブロック図である。

本発明の実施例２に係わるサブ側基板におけるインターフェース回路は、転送レート受信部４１、タイミング/レート制御部４４、アドレスデコード部４５、転送データ受信部４６、シリアルデータ変換部４７、パラレルデータ変換部４８、および転送データ送信部４９を備えている。

転送レート受信部４１の入力には受信された転送レート（以下、「Ｒｅｃ＿ｒａｔｅ」という。）が入力され、転送レート受信部４１の出力はタイミング/レート制御部４４の第１の入力に接続されている。

タイミング/レート制御部４４の第２の入力にはＣｌｏｃｋが入力され、タイミング/レート制御部４４の出力は送受信タイミング信号として転送データ受信部４６の第１の入力、シリアルデータ変換部４７の第１の入力、転送データ送信部４９の第１の入力、およびパラレルデータ変換部４８の第１の入力へ供給されている。

アドレスデコード部４５の入力にはＡｄｄ［１：０］が入力され、アドレスデコード部４５の出力は４ビットの選択信号としてシリアルデータ変換部４７の第２の入力、およびパラレルデータ変換部４８の第２の入力へ供給されている。

転送データ受信部４６の第２の入力にはＳＩが入力され、第３の入力にはＣｌｏｃｋが入力され、転送データ受信部４６の出力はシリアルデータ変換部４７の第３の入力へ供給されている。

シリアルデータ変換部４７の第４の入力にはＲｅａｄが入力され、シリアルデータ変換部４７の出力はＰＯ１［７：０］〜ＰＯ４［７：０］として出力されている。

パラレルデータ変換部４８の第３の入力にはＰＩ［７：０が入力され、第４の入力にはＷｒｉｔｅが入力され、パラレルデータ変換部４８の出力は転送データ送信部４９の第２の入力へ供給されている。

転送データ送信部４９の第３の入力にはＣｌｏｃｋが入力され、転送データ送信部４９の出力はＳＯとして出力されている。

転送レート受信部４１、およびタイミング/レート制御部４４を除いた各回路ブロックの機能、動作は実施例１と同様であるので、詳しい説明は省略する。

転送レート受信部４１は、メイン側基板から送られてくるＲｅｃ＿ｒａｔｅを受信し、Ｒｅｃ＿ｒａｔｅに対応する内部コード（“０”または“１”）を生成してタイミング/レート制御部４４へ出力する。

Ｒｅｃ＿ｒａｔｅは、メイン側基板において一定時間ごとに“Ｈ”→“Ｌ”、または、“Ｌ”→“Ｈ”に更新されるので、転送レート受信部４１が出力する内部コードもこれに合わせて“１”→“０”、または、“０”→“１”と変更される。

タイミング/レート制御部４４は、転送レート受信部４１からの内部コードに基づいて送受信タイミング信号を生成して出力する。すなわち、転送レート受信部４１からの内部コードが“０”である場合は低い方の周波数で送受信タイミング信号が生成され、転送レート受信部４１からの内部コードが“１”である場合は高い方の周波数で送受信タイミング信号が生成される。

次に、上述した構成を持つインターフェース回路を用いたアミューズメント機器について説明する。
図５は、本発明の実施例２に係わるインターフェース回路を用いたアミューズメント機器の拡張コネクタ部分を示す回路ブロック図である。ここでは、主に、メイン側基板およびサブ側基板のそれぞれにおける回路接続にかかわる部分を示した。

本発明の実施例２に係わるインターフェース回路を用いたアミューズメント機器は、コネクタ（図示していない。）を挟んで、メイン側基板にインターフェース回路５１が搭載され、サブ側基板にインターフェース回路５２が搭載されている。

メイン側基板に搭載されたインターフェース回路５１は、Ａｄｄ［１：０］がメイン側基板のアドレスバスに接続され、ＰＩ［７：０］およびＰＯ１［７：０］〜ＰＯ４［７：０］がメイン側基板のデータバスに接続されている。

また、Ｒｅａｄ、Ｗｒｉｔｅ、およびＲｅｓｅｔはメイン側基板のＣＰＵで制御され、Ｃｌｏｃｋにはメイン側基板のシステムクロックが入力されている。

サブ側基板に搭載されたインターフェース回路５２は、Ａｄｄ［１：０］がサブ側基板のアドレスバスに接続され、ＰＩ［７：０］およびＰＯ１［７：０］〜ＰＯ４［７：０］がサブ側基板のデータバスに接続されている。

また、Ｒｅａｄ、Ｗｒｉｔｅ、およびＲｅｓｅｔはサブ側基板のＣＰＵで制御され、Ｃｌｏｃｋにはサブ側基板のシステムクロックが入力されている。

インターフェース回路５１のＴｒａ＿ｒａｔｅはインターフェース回路５２のＲｅｃ＿ｒａｔｅに接続され、インターフェース回路５１のＳＯはインターフェース回路５２のＳＩに接続され、インターフェース回路５１のＳＩはインターフェース回路５２のＳＯに接続されている。

上述したような構成を持つアミューズメント機器の動作は、実施例１と同様であるので詳しい説明は省略する。

以上説明したように、本発明の実施例２に係わるインターフェース回路を用いたアミューズメント機器は、シリアル転送データの送信方向にかかわらず、メイン側基板のインターフェース回路５１が送受信タイミング信号を制御し、一定時間ごとに２種類の周波数で送受信タイミング信号を交互に更新している。

上記実施例２によれば、実施例１と同様の効果が得られるばかりでなく、メイン側基板、サブ側基板にそれぞれ専用のインターフェース回路を用いるので、回路がより単純になり、少ない素子数でインターフェース回路を構成することができる。

上述の実施例１および実施例２では、転送レートは２種類でそれに対応する内部コードは“０/１”の１ビットであるとしたが、本発明はこれに限られるものではなく、原理的には３種類以上の転送レートを使用できるよう構成することも可能である。その場合、回路構成が多少複雑になるかわりに、拡張コネクタにおけるセキュリティをより高めることができる。

また、上述の実施例１および実施例２では、ＰＩおよびＰＯ１〜ＰＯ４は８ビット幅であるとしたが、本発明はこれに限られるものではない。また、ＰＩおよびＰＯ１〜ＰＯ４はデータバスに接続されるとしたが、本発明はこれに限られるものではなく、例えば、制御信号として基板内で直接使用することもできる。

さらに、上述の実施例１および実施例２では、インターフェース回路はシリアル転送データの送受信が可能であるとしたが、本発明はこれに限られるものではなく、送信、受信それぞれに専用のインターフェース回路とすることもできる。

本発明の実施例１に係わるインターフェース回路を示す回路ブロック図。 本発明の実施例１に係わるインターフェース回路を用いたアミューズメント機器の拡張コネクタ部分を示す回路ブロック図。 本発明の実施例２に係わるメイン側基板におけるインターフェース回路を示す回路ブロック図。 本発明の実施例２に係わるサブ側基板におけるインターフェース回路を示す回路ブロック図。 本発明の実施例２に係わるインターフェース回路を用いたアミューズメント機器の拡張コネクタ部分を示す回路ブロック図。

符号の説明

１１ 転送レート受信部
１２ 転送レート送信部
１３ メイン/サブ切り替え部
１４ タイミング/レート制御部
１５ アドレスデコード部
１６ 転送データ受信部
１７ シリアルデータ変換部
１８ パラレルデータ変換部
１９ 転送データ送信部

Claims (5)

1. 切り替え信号に基づいてメイン側基板またはサブ側基板を判定する切り替え制御手段と、
   前記切り替え制御手段からの前記判定の結果がサブ側基板である場合に、一定時間ごとに異なる値に更新される転送レートを受信して当該転送レートに対応した第１の内部コードを生成する転送レート受信手段と、
   前記切り替え制御手段からの前記判定の結果がサブ側基板である場合には、送受信されるシリアルデータの同期をとるための送受信タイミングを前記第１の内部コードに基づいて生成し、前記切り替え制御手段からの前記判定の結果がメイン側基板である場合には、前記送受信タイミングを所定の値で生成して当該送受信タイミングに対応する転送レートを示す第２の内部コードを生成する制御手段と、
   前記切り替え制御手段からの前記判定の結果がメイン側基板である場合に、前記制御手段からの前記第２の内部コードに基づいて転送レートを生成し、当該転送レートを送信する転送レート送信手段を備え、
   前記制御手段は、前記切り替え制御手段からの前記判定の結果がメイン側基板である場合には、サブ側基板の前記送受信タイミングを変更するために一定時間ごとに異なる前記第２の内部コードを生成し、前記転送レート送信手段へ出力することを特徴とするインターフェース回路。
2. 送受信されるシリアルデータの同期をとるための送受信タイミングを所定の値で生成して当該送受信タイミングに対応する転送レートを示す内部コードを生成する制御手段と、
   前記制御手段からの前記内部コードに基づいて転送レートを生成し、当該転送レートを送信する転送レート送信手段を備え、
   前記制御手段は、前記送受信タイミングを変更するために一定時間ごとに異なる前記内部コードを生成し、前記転送レート送信手段へ出力することを特徴とするインターフェース回路。
3. 一定時間ごとに異なる値に更新される転送レートを受信し、当該転送レートに対応した内部コードを生成する転送レート受信手段と、
   送受信されるシリアルデータの同期をとるための送受信タイミングを前記内部コードに基づいて生成する制御手段を有することを特徴とするインターフェース回路。
4. 入力されるパラレルデータをシリアルデータに変換する変換手段と、
   前記変換手段からの前記シリアルデータを前記制御手段からの前記送受信タイミングに基づいて送信する転送データ送信手段をさらに有することを特徴とする請求項１乃至請求項３のいずれか１項に記載のインターフェース回路。
5. 前記制御手段からの前記送受信タイミングに基づいてシリアルデータを受信する転送データ受信手段と、
   前記転送データ受信手段からの前記シリアルデータをパラレルデータに変換する変換手段をさらに有することを特徴とする請求項１乃至請求項３のいずれか１項に記載のインターフェース回路。

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