JP2008091812A

JP2008091812A - Manufacturing method for semiconductor device

Info

Publication number: JP2008091812A
Application number: JP2006273651A
Authority: JP
Inventors: Hiroshi Kubota; 大志久保田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-10-05
Filing date: 2006-10-05
Publication date: 2008-04-17

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that at the time of side surface oxidation, polysilicon film and gate insulating film of a gate electrode are oxidized and the thickness of the gate insulating film becomes partially thick in a miniaturized semiconductor device, thus causing electrical characteristics of a MISFET to be deteriorated. <P>SOLUTION: Side surface oxidation is carried out through plasma oxidation. The plasma oxidation shortens ingress distance of oxidized species, and controls oxidation of a polysilicon film and a gate insulating film. Controlling oxidation at the time of the side surface oxidation can control thickness of the gate insulating film to be enlarged. By controlling the enlargement of thickness of the gate insulating film, a semiconductor device can be obtained that has a MISFET with stable electrical characteristics. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置に関し、特に絶縁ゲート電界効果トランジスタを備えた半導体装置の製造方法に関する。 The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a semiconductor device provided with an insulated gate field effect transistor.

半導体装置は年々大規模化され、その大規模化に伴って半導体装置に使用されるデバイス寸法は微細化されている。デバイス寸法の微細化は、ホトリソグラフィ技術による平面寸法の縮小化とともに、立体的な膜厚も縮小される。例えば微細化された現在の絶縁ゲート電界効果トランジスタ（metal insulator semiconductor field effect transistor :以下ＭＩＳＦＥＴと記す）のゲート絶縁膜として使用されるシリコン酸化膜の膜厚は、３ｎｍ以下が要求されている。しかしこのように絶縁膜厚が極薄になると、ゲートリーク電流の増大等のいろんな不具合が発生する。 The scale of semiconductor devices is increasing year by year, and the device dimensions used in the semiconductor devices are miniaturized as the scale increases. With the miniaturization of device dimensions, the three-dimensional film thickness is reduced as the planar dimensions are reduced by photolithography technology. For example, the thickness of a silicon oxide film used as a gate insulating film of a miniaturized current insulated gate field effect transistor (hereinafter referred to as MISFET) is required to be 3 nm or less. However, when the insulating film thickness is extremely thin, various problems such as an increase in gate leakage current occur.

これらの問題を解決するために、シリコン酸化膜よりも比誘電率の高い材料膜を使用し、ゲートリーク電流を抑制する方法が提案されている。この比誘電率の高い材料としては、窒化ハフニウムシリケート（HfSiON）, 窒化ハフニウムアルミネート（HfAlON）, 窒化ハフニウムジルコウムシリケート（HfZrSiON）, 窒化ハフニウムジルコウムアルミネート（HfZrAlON）, 窒化ジルコニウムアルミネート（ZrAlON）などがある。しかし本願発明者の実験結果から、これらの高誘電体膜をゲート絶縁膜として使用した場合には、新たな問題点が発生することを分かった。 In order to solve these problems, a method of suppressing a gate leakage current by using a material film having a relative dielectric constant higher than that of a silicon oxide film has been proposed. This high dielectric constant material includes: Hafnium nitride silicate (HfSiON), Hafnium nitride aluminate (HfAlON), Hafnium zirconium silicate (HfZrSiON), Hafnium zirconium aluminate (HfZrAlON), Zirconium nitride aluminate (ZrAlON) )and so on. However, from the experiment results of the present inventors, it has been found that when these high dielectric films are used as the gate insulating film, a new problem occurs.

現在のＭＩＳＦＥＴのゲート電極には、ポリシリコン膜と金属膜の多層膜が使用されている。これらのゲート電極構造はポリメタルゲート構造と呼ばれている。金属膜としては例えばタングステンナイトライド（ＷＮ）／タングステン（Ｗ）が使用される。このゲート電極のドライエッチング時に、半導体基板に結晶欠陥などの損傷が残る。この損傷を回復させるために、ゲート電極ドライエッチング後に側面酸化と呼ばれる工程が行われる。側面酸化工程は、水素リッチな還元雰囲気中で行なれ、このとき半導体基板が酸化されることで損傷が回復する。しかし、この側面酸化によりゲートパターンエッジから酸化種が侵入し、ゲート端部でのゲート絶縁膜厚が増大する。ゲート絶縁膜として高誘電体膜を使用した場合には、高誘電体膜には酸化種が侵入しやすく、酸化され易い。そのためゲート端部だけでなく、ゲート中央部においてもゲート絶縁膜厚が増大するという問題がある。 A multilayer film of a polysilicon film and a metal film is used for the gate electrode of the current MISFET. These gate electrode structures are called polymetal gate structures. For example, tungsten nitride (WN) / tungsten (W) is used as the metal film. During dry etching of the gate electrode, damage such as crystal defects remains on the semiconductor substrate. In order to recover this damage, a process called side oxidation is performed after the gate electrode dry etching. The side oxidation process can be performed in a hydrogen-rich reducing atmosphere, and at this time, the damage is recovered by oxidizing the semiconductor substrate. However, due to this side oxidation, oxidized species enter from the gate pattern edge, and the gate insulating film thickness at the gate end increases. In the case where a high dielectric film is used as the gate insulating film, oxidizing species easily enter the high dielectric film and are easily oxidized. Therefore, there is a problem that the gate insulating film thickness increases not only at the gate edge but also at the gate center.

この問題について、図１〜３を参照して説明する。シリコン基板１にゲート絶縁膜２を形成し、ゲート電極となるポリシリコン膜３とＷＮ／Ｗの金属膜４とを成膜する。ハードマスクとなるマスク絶縁膜５を成膜し、リソグラフィ・エッチング技術によりゲート電極パターンをパターニングする。図１に示すようにシリコン基板１の表面のゲート絶縁膜を除去した後に、側面酸化を行う。この側面酸化は半導体基板の結晶欠陥のため、６００〜８００℃の比較的高い温度で、還元雰囲気中のウェット熱酸化によって行なわれる。この側面酸化は温度が６００〜８００℃と高温のために、ゲート電極端部から酸化種が侵入しポリシリコン膜やゲート絶縁膜が酸化され、ゲート端部でのゲート絶縁膜厚が増大する。 This problem will be described with reference to FIGS. A gate insulating film 2 is formed on the silicon substrate 1, and a polysilicon film 3 to be a gate electrode and a WN / W metal film 4 are formed. A mask insulating film 5 serving as a hard mask is formed, and a gate electrode pattern is patterned by a lithography / etching technique. As shown in FIG. 1, side surface oxidation is performed after removing the gate insulating film on the surface of the silicon substrate 1. This side oxidation is performed by wet thermal oxidation in a reducing atmosphere at a relatively high temperature of 600 to 800 ° C. due to crystal defects in the semiconductor substrate. Since the side oxidation is performed at a high temperature of 600 to 800 ° C., the oxidized species enter from the edge of the gate electrode, the polysilicon film and the gate insulating film are oxidized, and the gate insulating film thickness at the gate edge increases.

この側面酸化後のゲート電極端部（図１における丸で囲った部分）の拡大断面図を図２，３に示す。図２にゲート絶縁膜としてシリコン酸化膜（S_iO₂）を使用した場合を、図３にゲート絶縁膜として高誘電体であるHfSiONを用いた場合を示す。図２において、ゲートパターンエッジから酸化種が侵入し、ゲート端部のポリシリコン膜に酸化膜が成長し、ゲート絶縁膜厚が増大する。このゲート絶縁膜厚が増大するゲート端部からの距離をＬ１とする。以下の説明では酸化種が侵入し、ゲート絶縁膜厚が増大するゲート端部からの距離を酸化種侵入距離と称する。 2 and 3 are enlarged sectional views of the end portion of the gate electrode after the side surface oxidation (the circled portion in FIG. 1). FIG. 2 shows a case where a silicon oxide film (S _i O ₂ ) is used as a gate insulating film, and FIG. 3 shows a case where HfSiON which is a high dielectric is used as a gate insulating film. In FIG. 2, the oxidized species enter from the edge of the gate pattern, an oxide film grows on the polysilicon film at the gate end, and the gate insulating film thickness increases. The distance from the gate end where the gate insulating film thickness increases is L1. In the following description, the distance from the gate end where the oxidized species enter and the gate insulating film thickness increases is referred to as oxidized species intrusion distance.

同様に図３のゲート絶縁膜２として高誘電体を用いた場合のゲート端部からの距離をＬ２とする。図に示すようにＬ２＞Ｌ１であり、ゲート絶縁膜がS_iO₂の場合には、ゲート絶縁膜厚が増大する領域はゲート端部のみである。一方ゲート絶縁膜２としてHfSiONを含む場合には、ゲート端部だけでなく，ゲート中央部のポリシリコン膜やHfSiONも酸化され、ゲート絶縁膜厚が増大している。この違いは、S_iO₂の膜質は緻密であり、高誘電体膜の膜質はポーラスであると考えられる。 Similarly, the distance from the gate edge when a high dielectric is used as the gate insulating film 2 in FIG. 3 is L2. As shown in the figure, when L2> L1 and the gate insulating film is S _i O ₂ , the region where the gate insulating film thickness increases is only at the gate end. On the other hand, when HfSiON is included as the gate insulating film 2, not only the gate end but also the polysilicon film and HfSiON in the center of the gate are oxidized, and the gate insulating film thickness is increased. This difference is considered that the film quality of S _i O ₂ is dense and the film quality of the high dielectric film is porous.

このように高誘電体膜７をゲート絶縁膜２として使用した場合には、ゲート中央部まで酸化膜が成長し、ゲート絶縁膜厚が増大してしまう。このようにＭＩＳＦＥＴのゲート絶縁膜が厚くなることで、ＭＩＳＦＥＴの電気特性が劣化する。例えば電流駆動能力が低下する。このようなＭＩＳＦＥＴの電気特性の劣化は、本来のゲート絶縁膜の膜厚が薄いほど、側面酸化により増大したゲート絶縁膜厚の比率が大きくなり、その影響が顕著に現れる。そのためゲート絶縁膜として高誘電体膜を用いたＭＩＳＦＥＴの製造方法の確立が急務となっている。 When the high dielectric film 7 is used as the gate insulating film 2 in this way, an oxide film grows up to the center of the gate and the gate insulating film thickness increases. As described above, when the gate insulating film of the MISFET becomes thick, the electrical characteristics of the MISFET deteriorate. For example, the current driving capability is reduced. Such deterioration of the electrical characteristics of the MISFET becomes more prominent as the ratio of the gate insulating film thickness increased by side oxidation increases as the original gate insulating film thickness decreases. Therefore, there is an urgent need to establish a method for manufacturing a MISFET using a high dielectric film as a gate insulating film.

トランジスタの製造方法に関する先行文献として、下記特許文献がある。特許文献１（特開２００１−１４４２９４号公報）には、ゲート電極を形成するエッチングの後に、５００℃、酸素プラズマ雰囲気で酸化する技術が開示されている。特許文献２（特開２００５−１５８９９８号公報）には、HfSiONをゲート絶縁膜とするゲート電極の側面に側壁絶縁膜を設けることが開示されている。しかしこれらの先行特許文献は本発明のゲート絶縁膜が厚くなるという課題については記載されていない。また特許文献１においてはプラズマ酸化の条件は本願の最適条件とは異なり，ＭＩＳＦＥＴとして充分な特性を得ることが出来ない条件が開示されている。 There are the following patent documents as prior documents concerning a method for manufacturing a transistor. Patent Document 1 (Japanese Patent Laid-Open No. 2001-144294) discloses a technique of oxidizing in an oxygen plasma atmosphere at 500 ° C. after etching for forming a gate electrode. Patent Document 2 (Japanese Patent Laid-Open No. 2005-158998) discloses that a sidewall insulating film is provided on a side surface of a gate electrode using HfSiON as a gate insulating film. However, these prior patent documents do not describe the problem that the gate insulating film of the present invention becomes thick. In Patent Document 1, plasma oxidation conditions are different from the optimum conditions of the present application, and conditions under which sufficient characteristics as a MISFET cannot be obtained are disclosed.

特開２００１−１４４２９４号公報JP 2001-144294 A 特開２００５−１５８９９８号公報JP 2005-158998 A

上記したように高誘電体膜をゲート絶縁膜としたＭＩＳＦＥＴにおいては、側面酸化のときにゲート端部及び中央部に酸化膜が成長し、ゲート絶縁膜厚が厚くなるという問題がある。本発明の目的はこれらの課題に鑑み、ゲート絶縁膜厚が厚くなるのを抑制し、電気特性の劣化が少ないＭＩＳＦＥＴを備えた半導体装置の製造方法を提供することにある。 As described above, in the MISFET using the high dielectric film as the gate insulating film, there is a problem that the oxide film grows at the gate end portion and the central portion during the side surface oxidation, and the gate insulating film thickness is increased. In view of these problems, an object of the present invention is to provide a method for manufacturing a semiconductor device including a MISFET that suppresses an increase in gate insulating film thickness and causes little deterioration in electrical characteristics.

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。 In order to solve the above-described problems, the present application basically employs the techniques described below. Needless to say, application techniques that can be variously changed without departing from the technical scope of the present invention are also included in the present application.

本発明の半導体装置の製造方法は、半導体基板に高誘電体膜を含むゲート絶縁膜と、ポリシリコン膜と、ゲートメタル膜とを成膜する工程と、ゲート電極パターンをパターニングするゲートエッチング工程と、ゲートエッチングダメージを回復させる側面酸化工程と、を備え、前記側面酸化工程をプラズマ酸化で行うことを特徴とする。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a gate insulating film including a high dielectric film on a semiconductor substrate, a polysilicon film, and a gate metal film, and a gate etching step of patterning a gate electrode pattern. And a side oxidation step for recovering gate etching damage, and the side oxidation step is performed by plasma oxidation.

本発明の半導体装置の製造方法における前記プラズマ酸化における酸化種侵入距離は、形成される側面酸化膜厚以下であることを特徴とする。 In the method for manufacturing a semiconductor device according to the present invention, an oxidizing species penetration distance in the plasma oxidation is equal to or less than a formed side oxide film thickness.

本発明の半導体装置の製造方法における前記プラズマ酸化において形成される側面酸化膜厚は、２ｎｍ以上、１０ｎｍ以下とすることを特徴とする。 In the method for manufacturing a semiconductor device according to the present invention, a side oxide film thickness formed in the plasma oxidation is 2 nm or more and 10 nm or less.

本発明の半導体装置の製造方法における前記プラズマ酸化は、５０℃以上、３５０℃以下の温度にて行うことを特徴とする。 In the method for manufacturing a semiconductor device of the present invention, the plasma oxidation is performed at a temperature of 50 ° C. or higher and 350 ° C. or lower.

本発明の半導体装置は、上記したいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする。 A semiconductor device of the present invention is manufactured by any one of the semiconductor device manufacturing methods described above.

本発明の半導体装置の製造方法は、ゲート電極形成後の側面酸化をプラズマ酸化とする。プラズマ酸化とすることで、ゲートパターン端部からの酸化種の侵入が少なくなり、酸化膜の成長を抑制する。その結果、ゲート絶縁膜厚の増大がゲート電極のパターン端部のみに抑制できる。ゲート絶縁膜厚の増大が少ないことから、安定した電気特性を有するＭＩＳＦＥＴが得られる。本発明の製造方法によれば安定した電気特性を有するＭＩＳＦＥＴを備えた半導体装置が得られる。 In the method of manufacturing a semiconductor device according to the present invention, the side oxidation after forming the gate electrode is plasma oxidation. By using plasma oxidation, the invasion of oxidized species from the edge of the gate pattern is reduced, and the growth of the oxide film is suppressed. As a result, an increase in the gate insulating film thickness can be suppressed only at the pattern end portion of the gate electrode. Since there is little increase in the gate insulating film thickness, a MISFET having stable electrical characteristics can be obtained. According to the manufacturing method of the present invention, a semiconductor device including a MISFET having stable electrical characteristics can be obtained.

本発明の半導体装置の製造方法の実施形態について、図１、４を参照して説明する。図１にはゲート電極形成後のゲート電極の断面図、図４には、側面酸化をプラズマ酸化とした場合のゲート電極部の拡大断面図を示す。 An embodiment of a method for manufacturing a semiconductor device of the present invention will be described with reference to FIGS. FIG. 1 shows a cross-sectional view of the gate electrode after forming the gate electrode, and FIG. 4 shows an enlarged cross-sectional view of the gate electrode portion when the side oxidation is plasma oxidation.

シリコン基板１にゲート絶縁膜２を形成する。ゲート絶縁膜２としては、例えば極薄のシリコン酸化膜７、高誘電体膜８としてHfSiON, さらに極薄のシリコン酸化膜９が使用される。シリコン酸化膜７及び９は高誘電体膜８の安定化のためのものであり、シリコン酸窒化膜（SiON）、窒化膜（Si₃N₄）とすることもできる。また高誘電体膜８としては、窒化ハフニウムシリケート（HfSiON）の他に, 窒化ハフニウムアルミネート（HfAlON）, 窒化ハフニウムジルコウムシリケート（HfZrSiON）, 窒化ハフニウムジルコウムアルミネート（HfZrAlON）, 窒化ジルコニウムアルミネート（ZrAlON）などが使用できる。 A gate insulating film 2 is formed on the silicon substrate 1. For example, an ultrathin silicon oxide film 7 is used as the gate insulating film 2, HfSiON is used as the high dielectric film 8, and an ultrathin silicon oxide film 9 is used. The silicon oxide films 7 and 9 are for stabilizing the high dielectric film 8, and may be a silicon oxynitride film (SiON) or a nitride film (Si ₃ N ₄ ). Further, as the high dielectric film 8, in addition to hafnium nitride silicate (HfSiON), hafnium nitride aluminate (HfAlON), nitrided hafnium zirconium silicate (HfZrSiON), nitrided hafnium zirconium aluminate (HfZrAlON), zirconium nitride aluminate (ZrAlON) can be used.

ゲート電極となるポリシリコン膜３とＷＮ／Ｗの金属膜４とを成膜し、さらにハードマスクとなるマスク絶縁膜５を成膜する。リソグラフィ技術によりゲート電極パターンをパターニングし、ドライエッチングによりゲート電極パターンを形成する。さらにシリコン基板１表面のゲート絶縁膜２を除去する。その後ドライエッチング時のシリコン基板の損傷を回復させるための側面酸化をプラズマ酸化により行う。このプラズマ酸化の条件は、例えばステージ温度は２５℃〜４００℃、マイクロ波出力５００Ｗ〜３０００Ｗ、ガス圧力４０ｍＴｏｒｒ〜１０００ｍＴｏｒｒ、Ｏ_２流量１０ｓｃｃｍ〜５００ｓｃｃｍ、Ａｒ流量１０００ｓｃｃｍ〜２０００ｓｃｃｍ、Ｏ_２／Ａｒ比１％〜３０％、処理時間は１５ｓｅｃ〜３６０ｓｅｃとすることができる。 A polysilicon film 3 to be a gate electrode and a WN / W metal film 4 are formed, and a mask insulating film 5 to be a hard mask is further formed. The gate electrode pattern is patterned by a lithography technique, and the gate electrode pattern is formed by dry etching. Further, the gate insulating film 2 on the surface of the silicon substrate 1 is removed. Thereafter, side oxidation for recovering damage to the silicon substrate during dry etching is performed by plasma oxidation. The conditions for this plasma oxidation are, for example, a stage temperature of 25 ° C. to 400 ° C., a microwave output of 500 W to 3000 W, a gas pressure of 40 mTorr to 1000 mTorr, an O ₂ flow rate of 10 sccm to 500 sccm, an Ar flow rate of 1000 sccm to 2000 sccm, and an O ₂ / Ar ratio of 1%. -30%, and the processing time can be 15 sec-360 sec.

このプラズマ酸化後のゲート電極部の拡大断面図を図４に示す。プラズマ酸化により側面酸化膜６が、シリコン基板１の上表面や、ゲート電極側面に成長する。このときゲートパターンエッジから酸化種が侵入し、ゲート端部のポリシリコン膜やゲート絶縁膜も酸化され、ゲート絶縁膜厚が増大している。このゲート絶縁膜厚が増大するゲート端部からの距離をＬ３とする。しかしプラズマ酸化の場合には酸化種の横方向への拡散が少ない。そのため酸化種の侵入が少なく、ゲート端部からの距離をＬ３が非常に小さく、ゲート電極の端部のみである。ゲート端部からの距離Ｌ３が短く、ゲート絶縁膜厚が増大する範囲が極めて限定された端部のみであることから、ＭＩＳＦＥＴにおける電気特性の劣化は無視できる程度となる。 FIG. 4 shows an enlarged cross-sectional view of the gate electrode portion after the plasma oxidation. A side oxide film 6 grows on the upper surface of the silicon substrate 1 and the side surface of the gate electrode by plasma oxidation. At this time, the oxidized species enter from the edge of the gate pattern, the polysilicon film and the gate insulating film at the gate end are also oxidized, and the gate insulating film thickness is increased. The distance from the gate end where the gate insulating film thickness increases is L3. However, in the case of plasma oxidation, there is little diffusion of oxidizing species in the lateral direction. Therefore, there is little invasion of oxidizing species, the distance L3 from the gate end is very small, and only the end of the gate electrode. Since the distance L3 from the gate end portion is short and the range in which the gate insulating film thickness increases is only limited to the end portion, the deterioration of the electrical characteristics in the MISFET is negligible.

本発明の半導体装置の製造方法は、ゲート電極形成後の側面酸化をプラズマ酸化とすることを特徴とする。プラズマ酸化の場合は酸化種の横方向への拡散が少なく、ゲート端部のポリシリコン膜やゲート絶縁膜に形成される酸化膜の増大を抑制できる。酸化膜が増大する距離が短くなることから、ＭＩＳＦＥＴにおける電気特性の劣化を防止できる。本発明の半導体装置の製造方法によれば、安定した電気特性を備えた半導体装置が得られる。 The method of manufacturing a semiconductor device according to the present invention is characterized in that the side surface oxidation after forming the gate electrode is plasma oxidation. In the case of plasma oxidation, there is little diffusion of oxidizing species in the lateral direction, and an increase in the oxide film formed on the polysilicon film and the gate insulating film at the gate end can be suppressed. Since the distance over which the oxide film increases becomes short, it is possible to prevent deterioration of the electrical characteristics in the MISFET. According to the method for manufacturing a semiconductor device of the present invention, a semiconductor device having stable electrical characteristics can be obtained.

以下、本発明の半導体装置の製造方法について、得られたデータを従来例と比較し、詳細に説明する。実施例１には酸化温度と結晶欠陥を回復させるための条件、そのときの酸化温度と酸化種の侵入距離を示す。実施例２には、本発明の製造方法及び従来の製造条件でそれぞれ製造されたＭＩＳＦＥＴの電気特性を示す。 Hereinafter, the obtained data will be described in detail by comparing the obtained data with the conventional example for the semiconductor device manufacturing method of the present invention. Example 1 shows the oxidation temperature and conditions for recovering crystal defects, and the oxidation temperature and the penetration distance of the oxidized species at that time. Example 2 shows the electrical characteristics of MISFETs manufactured under the manufacturing method of the present invention and the conventional manufacturing conditions, respectively.

実施例１として、側面酸化条件によるゲート電極ドライエッチング時に発生したシリコン基板の結晶欠陥密度の回復状態を図５，６に示す。そのときの酸化温度と酸化種の侵入距離を図７，８，９に示す。ゲート絶縁膜２としては高誘電体膜としてHfSiONを含んで構成されている。図５には本発明のプラズマ酸化、図６には従来例として熱酸化による側面酸化のデータである。図７には本発明のプラズマ酸化、図７には従来例として熱酸化による酸化温度と酸化種の侵入距離を示す。図９には、本発明と従来例における酸化種の侵入距離の比較を示す。 As Example 1, FIGS. 5 and 6 show the recovery state of the crystal defect density of the silicon substrate generated during the gate electrode dry etching under the side surface oxidation conditions. The oxidation temperature and the penetration distance of the oxidized species at that time are shown in FIGS. The gate insulating film 2 includes HfSiON as a high dielectric film. FIG. 5 shows plasma oxidation data of the present invention, and FIG. 6 shows side oxidation data by thermal oxidation as a conventional example. FIG. 7 shows the plasma oxidation of the present invention, and FIG. 7 shows the oxidation temperature and the penetration distance of the oxidized species by thermal oxidation as a conventional example. FIG. 9 shows a comparison of the penetration distance of the oxidized species in the present invention and the conventional example.

図５においては側面酸化膜厚として、２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。本発明における側面酸化膜厚は、シリコン基板平面部における酸化膜厚とする。側面酸化の条件は実施形態に記載した条件であり、処理時間としては２ｎｍの場合は１５ｓｅｃであり、１０ｎｍの場合は２００ｓｅｃで成膜できる。側面酸化膜厚１０ｎｍの場合には、温度２５℃以上でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。側面酸化膜厚１０ｎｍの場合には、温度５０℃以上でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。またシリコン基板結晶欠陥を回復させるために必要な側面酸化膜厚は２ｎｍ以上である。上限としては特に限定されるものではないが、ゲート絶縁膜厚との関係から１０ｎｍ以下が望ましい膜厚である。 In FIG. 5, the side oxide film thickness is shown as line A when 2 nm and as line B when 10 nm. The side oxide film thickness in the present invention is the oxide film thickness in the flat part of the silicon substrate. The side oxidation conditions are those described in the embodiment, and the processing time can be 15 seconds for 2 nm, and 200 seconds for 10 nm. When the side oxide film thickness is 10 nm, the silicon substrate crystal defect density is constant at a temperature of 25 ° C. or higher, and the damage is recovered. In the case where the side oxide film thickness is 10 nm, the silicon substrate crystal defect density becomes constant at a temperature of 50 ° C. or higher, and the damage is recovered. Further, the side oxide film thickness required to recover the silicon substrate crystal defects is 2 nm or more. The upper limit is not particularly limited, but is preferably 10 nm or less in relation to the gate insulating film thickness.

同様に従来例として熱酸化を図６に示す。側面酸化膜厚として、２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。側面酸化膜厚１０ｎｍの場合には、温度７００℃近傍でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。側面酸化膜厚２ｎｍの場合には、さらに高温である温度７５０℃以上でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。このように熱酸化の場合には、結晶欠陥を回復させるためには、７００〜７５０℃以上の高温処理が必要となる。 Similarly, thermal oxidation is shown in FIG. 6 as a conventional example. As the side oxide film thickness, the case of 2 nm is shown as line A, and the case of 10 nm is shown as line B. In the case of the side oxide film thickness of 10 nm, the silicon substrate crystal defect density is constant around 700 ° C., and the damage is recovered. In the case of the side oxide film thickness of 2 nm, the silicon substrate crystal defect density is constant at a higher temperature of 750 ° C. or higher, and the damage is recovered. Thus, in the case of thermal oxidation, high temperature treatment of 700 to 750 ° C. or higher is required to recover crystal defects.

これらの側面酸化における、ゲート電極端部からの酸化種の侵入距離Ｌを図７〜９に示す。図７には本発明のプラズマ酸化における側面酸化膜厚２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。側面酸化膜厚２ｎｍでは４００℃近傍の温度以上で、膜厚１０ｎｍでは３５０℃以上の温度で急激に酸化種侵入距離Ｌが長くなることがわかる。ラインＡ、Ｂにおいて低温領域における点線で示す酸化種侵入距離は、測定精度の関係で詳細数値が不明であることから一定値として示す。しかし実際の酸化種侵入距離は、２ｎｍ以下である。このように酸化種侵入距離が極短く、側面酸化膜厚よりも小さくなるように低温度のプラズマ酸化とする。そのためプラズマ酸化温度は４００℃以下が好ましく、３５０℃以下がより好ましい。 7 to 9 show the penetration distance L of the oxidized species from the end portion of the gate electrode in these side surface oxidations. FIG. 7 shows line A when the side oxide film thickness is 2 nm in the plasma oxidation of the present invention as line B. It can be seen that the oxidation species penetration distance L increases abruptly at a temperature of about 400 ° C. or higher at a side oxide film thickness of 2 nm and at a temperature of 350 ° C. or higher at a film thickness of 10 nm. The oxidized species penetration distance indicated by the dotted line in the low temperature region in lines A and B is shown as a constant value because the detailed numerical value is unknown due to the measurement accuracy. However, the actual oxidized species penetration distance is 2 nm or less. In this way, the plasma oxidation is performed at a low temperature so that the oxidation species penetration distance is extremely short and smaller than the side oxide film thickness. Therefore, the plasma oxidation temperature is preferably 400 ° C. or lower, and more preferably 350 ° C. or lower.

図８は従来の熱酸化によるものである。側面酸化膜厚として、２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。この場合側面酸化温度が高温であることから、酸化種侵入距離Ｌは側面酸化膜厚の５〜１０倍の距離まで侵入している。図９に、側面酸化膜厚と酸化種侵入距離を比較して示す。本発明のプラズマ酸化をラインＣ、従来の熱酸化をラインＤとして示す。図から分かるようにプラズマ酸化の酸化種侵入距離は、熱酸化に比較して約１／１０となっている。またプラズマ酸化（ラインＣ）における点線部分は、測定限界以下で、数値不詳であるが、ほぼ直線近似できるものと考える。従来技術では２〜１０ｎｍの酸化を行うと、側面酸化膜厚の５〜１０倍の距離で側面からの酸化が進行する。この結果、出来上がったトランジスタでは、ドレイン電流(Ion)の低下，ゲートリーク電流の増大といった特性劣化が起る。 FIG. 8 shows the result of conventional thermal oxidation. As the side oxide film thickness, the case of 2 nm is shown as line A, and the case of 10 nm is shown as line B. In this case, since the side surface oxidation temperature is high, the oxidized species penetration distance L penetrates to a distance 5 to 10 times the side oxide film thickness. FIG. 9 shows a comparison between the side oxide film thickness and the oxidized species penetration distance. The plasma oxidation of the present invention is shown as line C, and the conventional thermal oxidation is shown as line D. As can be seen from the figure, the oxidizing species penetration distance of plasma oxidation is about 1/10 compared to thermal oxidation. In addition, the dotted line portion in the plasma oxidation (line C) is below the measurement limit and the numerical value is unknown, but it is considered that it can be approximated almost linearly. In the prior art, when oxidation is performed at 2 to 10 nm, oxidation from the side proceeds at a distance of 5 to 10 times the side oxide film thickness. As a result, in the completed transistor, characteristic deterioration such as a decrease in drain current (Ion) and an increase in gate leakage current occurs.

側面酸化はシリコン基板の損傷を回復させるためである。その最適条件としてはシリコン基板の損傷を回復させるとともに、酸化種の侵入距離を短くし、ゲート電極端部からの酸化を抑制させる必要がある。本発明のプラズマ酸化を用いた側面酸化においては、酸化種侵入距離を、熱酸化に比較し、約１／１０とすることができる。従来の熱酸化の場合の酸化種侵入距離は、側面酸化膜厚の５〜１０倍の距離であるが、本発明のプラズマ酸化の場合の酸化種侵入距離は、２ｎｍ以下、側面酸化膜厚以下とすることができる。 The side oxidation is for recovering damage to the silicon substrate. As the optimum condition, it is necessary to recover the damage of the silicon substrate, shorten the penetration distance of the oxidized species, and suppress the oxidation from the end portion of the gate electrode. In the side surface oxidation using plasma oxidation according to the present invention, the oxidative species penetration distance can be reduced to about 1/10 compared to thermal oxidation. In the conventional thermal oxidation, the oxidation seed penetration distance is 5 to 10 times the side oxide film thickness, but in the plasma oxidation of the present invention, the oxidation seed penetration distance is 2 nm or less and the side oxide film thickness or less. It can be.

側面酸化の温度と膜厚の下限は結晶欠陥の回復により決まる。２５℃以上あるいは２ｎｍ以上で、シリコン基板の欠陥を回復できる。温度と膜厚の上限は側面からの酸化種の侵入によるゲート絶縁膜の酸化で制限される。４００℃以上あるいは１０ｎｍ以上では、側面からの酸化が進行してしまう。側面酸化としては温度２５℃以上、４００℃以下が好ましく、温度５０℃以上、３５０℃以下がより好ましい。膜厚は２ｎｍ以上、１０ｎｍ以下が好ましい。プラズマ酸化によれば、酸化種侵入距離を短くできることから、電気特性の劣化が少ないＭＩＳＦＥＴが得られる。 The lower limit of the side oxidation temperature and film thickness is determined by the recovery of crystal defects. The defects of the silicon substrate can be recovered at 25 ° C. or higher or 2 nm or higher. The upper limits of temperature and film thickness are limited by the oxidation of the gate insulating film due to the penetration of oxidizing species from the side. When the temperature is 400 ° C. or higher or 10 nm or higher, oxidation from the side surface proceeds. The side oxidation is preferably a temperature of 25 ° C. or more and 400 ° C. or less, and more preferably a temperature of 50 ° C. or more and 350 ° C. or less. The film thickness is preferably 2 nm or more and 10 nm or less. According to plasma oxidation, the oxidization species penetration distance can be shortened, so that a MISFET with little deterioration in electrical characteristics can be obtained.

実施例２として、本発明の製造方法及び従来の製造条件でそれぞれ製造されたＭＩＳＦＥＴの電気特性を示す。図１０にはゲート電圧とドレイン電流との特性図、図１１には面積が１Ｅ−３ｃｍ_２相当する場合のゲート電圧とゲートリーク電流との特性図を示す。それぞれの図において、本発明のプラズマ酸化をラインＣ、従来の熱酸化をラインＤとして示す。 Example 2 shows electrical characteristics of MISFETs manufactured under the manufacturing method of the present invention and the conventional manufacturing conditions, respectively. FIG. 10 shows a characteristic diagram between the gate voltage and the drain current, and FIG. 11 shows a characteristic diagram between the gate voltage and the gate leakage current when the area corresponds to 1E-3 cm ₂ . In each figure, the plasma oxidation of the present invention is shown as line C, and the conventional thermal oxidation is shown as line D.

ＭＩＳＦＥＴのゲート電圧とドレイン電流との特性図においては、本発明のプラズマ酸化（ラインＣ）に比較して、従来の熱酸化（ラインＤ）のドレイン電流が小さくなっている。従来の熱酸化においては、側面酸化によるゲート絶縁膜厚の増大が大きいことから、電流駆動能力が劣化し、ドレイン電流が小さくなる。本発明のプラズマ酸化では、ゲート絶縁膜厚の増大がゲート端部のみであり、電流駆動能力の劣化が抑制され、特性劣化が少なく、大きなドレイン電流を駆動できる。 In the characteristic diagram of the gate voltage and the drain current of the MISFET, the drain current of the conventional thermal oxidation (line D) is smaller than the plasma oxidation (line C) of the present invention. In the conventional thermal oxidation, the increase in the gate insulating film thickness due to the side oxidation is large, so that the current driving capability is deteriorated and the drain current is reduced. In the plasma oxidation of the present invention, the increase in the gate insulating film thickness is only at the gate end, the deterioration of the current driving capability is suppressed, the characteristic deterioration is small, and a large drain current can be driven.

また、図１１に示すように本発明のプラズマ酸化（ラインＣ）のゲートリーク電流は、従来の熱酸化（ラインＤ）のゲートリーク電流よりも小さく優れた特性を示している。従来例のように、高誘電体膜に対して熱酸化による側面酸化を行うと、酸化種がゲート端からゲート中央まで侵入する。その結果、高誘電体膜が酸化され、リーク電流が増大する。本発明のプラズマ酸化では、初期のゲート絶縁膜は高誘電体膜であるが、側面酸化をプラズマ酸化で行うことで、リーク電流の増大はありません。 Further, as shown in FIG. 11, the gate leakage current of the plasma oxidation (line C) of the present invention is smaller than the gate leakage current of the conventional thermal oxidation (line D) and shows excellent characteristics. When side oxidation by thermal oxidation is performed on the high dielectric film as in the conventional example, oxidized species penetrate from the gate end to the gate center. As a result, the high dielectric film is oxidized and the leakage current increases. In the plasma oxidation of the present invention, the initial gate insulating film is a high dielectric film, but the leakage current does not increase by performing side surface oxidation by plasma oxidation.

このように本発明のプラズマ酸化により製造されたトランジスタの特性は、従来の熱酸化により製造されたトランジスタの特性よりも優れている。本発明のプラズマ酸化においては、酸化種の侵入距離が短くことから酸化が抑制できる。側面酸化時のゲート絶縁膜厚の増大を抑制することでトランジスタ特性の劣化を防止し、安定した電気特性を有するＭＩＳＦＥＴが得られる。これらのＭＩＳＦＥＴを備えた半導体装置が得られる。 Thus, the characteristics of the transistor manufactured by plasma oxidation of the present invention are superior to those of the transistor manufactured by conventional thermal oxidation. In the plasma oxidation of the present invention, oxidation can be suppressed because the penetration distance of the oxidizing species is short. By suppressing an increase in gate insulating film thickness during side oxidation, transistor characteristics are prevented from deteriorating, and a MISFET having stable electrical characteristics can be obtained. A semiconductor device provided with these MISFETs is obtained.

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。 The present invention has been specifically described above based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. It goes without saying that examples are also included in the present application.

ゲート電極形成後のゲート電極の断面図である。It is sectional drawing of the gate electrode after gate electrode formation. 従来例におけるゲート絶縁膜にシリコン酸化膜を用い、熱酸化により側面酸化した場合のゲート電極の拡大断面図である。It is an expanded sectional view of a gate electrode when a silicon oxide film is used as a gate insulating film in a conventional example and side oxidation is performed by thermal oxidation. 従来例におけるゲート絶縁膜に高誘電体膜を用い、熱酸化により側面酸化した場合のゲート電極の拡大断面図である。It is an expanded sectional view of a gate electrode when a high dielectric film is used for a gate insulating film in a conventional example and side oxidation is performed by thermal oxidation. 本発明におけるゲート絶縁膜に高誘電体膜を用い、プラズマ酸化により側面酸化した場合のゲート電極の拡大断面図である。It is an expanded sectional view of a gate electrode when a high dielectric film is used for the gate insulating film in the present invention and side oxidation is performed by plasma oxidation. 本発明における酸化温度とシリコン基板結晶欠陥密度との相関図である。It is a correlation diagram of the oxidation temperature and silicon substrate crystal defect density in the present invention. 従来例における酸化温度とシリコン基板結晶欠陥密度との相関図である。It is a correlation diagram of the oxidation temperature and silicon substrate crystal defect density in a conventional example. 本発明における酸化温度と酸化種侵入距離との相関図である。It is a correlation diagram of the oxidation temperature and oxidation seed penetration | invasion distance in this invention. 従来例における酸化温度と酸化種侵入距離との相関図である。It is a correlation diagram of the oxidation temperature and oxidation seed penetration | invasion distance in a prior art example. 本発明と、従来例における側面酸化膜厚と酸化種進入距離との相関図である。It is a correlation diagram of the side oxide film thickness and oxidation seed penetration distance in the present invention and a conventional example. 本発明と、従来例におけるゲート電圧とドレイン電流との特性図である。It is a characteristic view of the gate voltage and drain current in this invention and a prior art example. 本発明と、従来例におけるゲート電圧とゲートリーク電流との特性図である。It is a characteristic view of the present invention and the gate voltage and gate leakage current in a prior art example.

Explanation of symbols

１シリコン基板
２ゲート絶縁膜
３ポリシリコン膜
４金属膜
５マスク絶縁膜
６側面酸化膜
７，９シリコン酸化膜
８高誘電体膜 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Gate insulating film 3 Polysilicon film 4 Metal film 5 Mask insulating film 6 Side oxide film 7, 9 Silicon oxide film 8 High dielectric film

Claims

Forming a gate insulating film including a high dielectric film on a semiconductor substrate, a polysilicon film, and a gate metal film, a gate etching process for patterning a gate electrode pattern, and a side oxidation process for recovering gate etching damage A method of manufacturing a semiconductor device, wherein the side surface oxidation step is performed by plasma oxidation.

2. The method of manufacturing a semiconductor device according to claim 1, wherein an oxidation species penetration distance in the plasma oxidation is equal to or less than a side oxide film thickness to be formed.

The method for manufacturing a semiconductor device according to claim 2, wherein a side oxide film thickness formed in the plasma oxidation is 2 nm or more and 10 nm or less.

The method of manufacturing a semiconductor device according to claim 2, wherein the plasma oxidation is performed at a temperature of 50 ° C. or higher and 350 ° C. or lower.

The method of manufacturing a semiconductor device according to claim 4, wherein the plasma oxidation includes oxygen gas in an amount of 1% to 30%.

The high dielectric film is any one of hafnium nitride silicate (HfSiON), nitrided hafnium aluminate (HfAlON), nitrided hafnium zirconium silicate (HfZrSiON), nitrided hafnium zirconium aluminate (HfZrAlON), zirconium nitride aluminate (ZrAlON) The method for manufacturing a semiconductor device according to claim 2, wherein at least one of the methods is included.

A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 1.