JP2008091553A - Circuit board and its manufacturing method, and semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、BGA(Ball Grid Array)パッケージLSI(Large Scale Integration)等の電子部品を実装するプリント回路基板などに適用可能なはんだ実装工程補償機能を有した回路基板及びその製造方法、並びに半導体装置及びその製造方法に関するものである。 The present invention relates to a circuit board having a solder mounting process compensation function applicable to a printed circuit board on which electronic parts such as BGA (Ball Grid Array) package LSI (Large Scale Integration) are mounted, a manufacturing method thereof, and a semiconductor device And a manufacturing method thereof.
詳しくは、電子部品を実装する為のはんだ付け用の導電部が、はんだ落とし込み付け用の導電部と、はんだ平場付け用の導電部とから構成されることにより、電子部品を回路基板にはんだ付けする工程において、電子部品の基板が湾曲した場合に、電子部品に実装されたはんだの一部を、はんだ落とし込み付け用の導電部に落とし込んではんだに過剰な負荷がかからないようにすると共に、近接はんだの接触を回避できるようにしたものである。 Specifically, the conductive part for soldering for mounting the electronic component is composed of a conductive part for solder dropping and a conductive part for solder leveling, so that the electronic part is soldered to the circuit board. In this process, when the board of the electronic component is bent, a part of the solder mounted on the electronic component is dropped into the conductive part for solder dropping so that the solder is not overloaded, and the proximity solder It is intended to avoid contact with the
近年、BGAパッケージLSI等の電子部品をプリント回路基板に実装する場合、リフロー処理によりはんだ付けされることが多い。図10Aは第1の従来例に係るBGAパッケージ6及びサブストレート(プリント回路基板)50の一部を上面から見た図である。図10Aに示すBGAパッケージ6には、ベアチップ9及び当該BGAパッケージ6の電極上にはんだボール7が予め備えられている。このはんだボール7は、サブストレート50の通常ランド1に当接されている。図10Bは、図10Aに示したはんだボール7が当接された状態を側面から見た図である。
In recent years, when an electronic component such as a BGA package LSI is mounted on a printed circuit board, it is often soldered by reflow processing. FIG. 10A is a view of a part of the
はんだボール7が通常ランド1に当接された状態でリフロー炉内で熱風などによりはんだボール7を加熱して溶融する。図11Aは、はんだボール7が溶融及び圧着されてサブストレート50にBGAパッケージ6が固定されたものである。例えば、図11Aに示す全てのはんだボール7は、溶融かつ圧縮されて均等に円盤型に変形されて通常ランド1に固定されている。このようにして、BGAパッケージ6をサブストレート50に実装して半導体装置51を製造する。
The
しかし、図11Bに示すように、リフロー炉内で加熱した熱によりBGAパッケージ6がドーム状に湾曲する場合がある。これは、BGAパッケージ6がシリコンチップ、有機インターポーザー(樹脂+ガラスクロス)、封止樹脂などで構成されており、リフロー加熱の際に熱膨張差によってある程度の湾曲が発生するためである。この湾曲したBGAパッケージ6により、特に周辺部位のはんだボール7が過剰に押し潰され、隣接するはんだボール同士(例えばはんだボール7aとはんだボール7b)が接触(ブリッジ)するという現象が生じる。
However, as shown in FIG. 11B, the BGA
図12Aは、第2の従来例に係るBGAパッケージ6’及びサブストレート50の構成例の一部を側面から見た図である。図12Aに示すBGAパッケージ6’の電極上に予め搭載された樹脂コアボール60がサブストレート50の通常ランド1に当接されている。図12Cは樹脂コアボール60の構成例を示す断面図である。図12Cに示す樹脂コアボール60は、はんだ61、導電層62及び樹脂コア63を備える。樹脂コアボール60は、球形の樹脂コア63を中心として、この樹脂コア63の周面が導電層62により覆われており、更にこの導電層62がはんだ61に覆われて形成されている。樹脂コア63には、樹脂や高融点金属などの不溶融性の強い材質が使用される。これにより、樹脂コアボール60は、リフロー処理時にBGAパッケージ6’に押し潰されて円盤型に変形しなくなる。
FIG. 12A is a side view of part of a configuration example of the
しかし、図12Bに示すように、リフロー炉内で加熱した熱によりBGAパッケージ6’が熱膨張差でドーム状に湾曲した場合に、このドーム状に湾曲したBGAパッケージ6’により、通常ランド1に当接された中央部位の樹脂コアボール60が反鉛直方向へ引っ張られて未接着エリアが残ってしまうという現象が生じる。
However, as shown in FIG. 12B, when the BGA package 6 'is bent into a dome shape due to the difference in thermal expansion due to the heat heated in the reflow furnace, the BGA package 6' curved in the dome shape is used for the
このような従来例に関連して特許文献1には、回路基板へパッケージのバンプを接続する方法が開示されている。この方法によれば、接続される回路基板上のバンプ接続パッド上にクリームはんだを印刷により形成し、これを一度乾燥させて当該クリームはんだを固化させ、固化させたクリームはんだの上に、更にクリームはんだを印刷してクリームはんだを積層し、最上部に印刷されたクリームはんだにパッケージをリフローによりバンプ接続する。これにより、回路基板やパッケージ自体が湾曲した場合に、過剰負荷がかかったバンプが、積層されたクリームはんだにもぐり込んで、すべてのバンプ接続を確実に行うことができる。
In connection with such a conventional example,
また、特許文献2には電気部品実装モジュール及びその製造方法が開示されている。この電気部品実装モジュールによれば、電気部品が実装される電気絶縁性基材の表面に、配線パターンが形成された凹部を設け、この凹部にはんだを介して電気部品の搭載面を電気絶縁性基材の基材表面に面着させた状態で、電気部品を電気絶縁性基材に搭載する。これにより、はんだが電気部品の実装面下に入り込むことにより起こるはんだの接続不良・短絡を無くすことができる。
ところで、第1の従来例及び特許文献1に係るバンプを回路基板へ接続する方法によれば、固化させたクリームはんだの上に、更にクリームはんだを印刷してクリームはんだを積層してパッケージをリフローによりバンプ接続している。しかしながら、パッケージを回路基板にはんだ付けする工程において、パッケージが湾曲した場合、クリームはんだが積層されている為にパッケージが位置ずれしたまま回路基板に接続されるおそれがある。特に大型パッケージの場合、湾曲が顕著になると共にパッケージの大型化により重量が増加し、はんだの一部に更に過剰な負荷がかかり位置ずれを起こす場合が多くなる。
By the way, according to the method of connecting the bumps according to the first conventional example and
また、特許文献2に係る電気部品実装モジュールによれば、配線パターンが形成された凹部に、はんだを介して電気部品が電気絶縁性基材に面着された状態で搭載されている。しかしながら、電子部品を電気絶縁性基材にはんだ付けする工程において、電子部品の基板が湾曲した場合はんだに過剰な負荷がかかり、凹部に塗布されたはんだが溢れ出して近接はんだがブリッジするおそれがある。
Moreover, according to the electrical component mounting module according to
また、第2の従来例に係る樹脂コアボール60によれば、樹脂コアボール60は、球形の樹脂コア63を中心として、この樹脂コア63の周面が導電層62により覆われており、更にこの導電層62がはんだ61に覆われて形成されている。しかしながら、BGAパッケージ6’の周辺部位の樹脂コアボール60に過剰な負荷がかかり、中央部位の樹脂コアボール60がサブストレート50の通常ランド1から離反する方向へ引っ張られて未接着エリアが残ってしまうおそれがある(オープン・てんぷら不良)。すなわち、接合部のはんだ量が少なくなることでセルフアライメント効果や、パッケージ及び回路基板の反りに追従する沈み込み挙動が小さくなるので、位置ずれ、上述のオープン・てんぷら不良が発生するおそれがある。
Further, according to the
そこで、本発明はこのような従来例に係る課題を解決したものであって、電子部品を回路基板にはんだ付けする工程において、はんだに過剰な負荷がかからないようにすると共に、はんだ付けを良好に実施できるようにした回路基板及びその製造方法、並びに半導体装置及びその製造方法を提供することを目的とする。 Therefore, the present invention solves the problems related to the conventional example, and in the process of soldering the electronic component to the circuit board, the solder is not overloaded and the soldering is improved. It is an object of the present invention to provide a circuit board and a method for manufacturing the same, a semiconductor device and a method for manufacturing the same.
上述した課題を解決するために本発明に係る請求項1に記載の回路基板は、基板本体と、前記基板本体に形成され、電子部品を実装する為のはんだ付け用の導電部とを備え、前記導電部は、はんだ平場付け用の導電部と、はんだ落とし込み付け用の導電部とから構成されることを特徴とするものである。
In order to solve the above-described problem, the circuit board according to
本発明に係る回路基板によれば、電子部品を実装する為のはんだ付け用の導電部は、はんだ平場付け用の導電部と、はんだ落とし込み付け用の導電部とから構成される。例えば、基板本体は複数の凹部を有し、はんだ平場付け用の導電部は、基板本体の凹部以外の電子部品実装面の所定位置に導電部材が形成されたものであり、はんだ落とし込み付け用の導電部は、凹部の所定位置に導電部材が形成されたものである。これにより、電子部品を回路基板にはんだ付けする工程において、電子部品が湾曲した場合に、電子部品に実装されたはんだの一部を、はんだ落とし込み付け用の導電部の凹部に落とし込んで、はんだに過剰な負荷がかからないようにできる。 According to the circuit board according to the present invention, the conductive part for soldering for mounting the electronic component is composed of the conductive part for solder leveling and the conductive part for solder dropping. For example, the board body has a plurality of recesses, and the conductive part for solder leveling has a conductive member formed at a predetermined position on the electronic component mounting surface other than the recesses of the board body. The conductive part is formed by forming a conductive member at a predetermined position of the recess. As a result, in the process of soldering the electronic component to the circuit board, when the electronic component is bent, a part of the solder mounted on the electronic component is dropped into the concave portion of the conductive part for solder dropping, and is applied to the solder. You can avoid overloading.
上述した課題を解決するために本発明に係る請求項4に記載の回路基板の製造方法は、一方で、はんだ付け用の導電部材を第1の基板上に形成し、かつ、前記第1の基板上の所定位置に複数の開口部を形成する工程と、他方で、はんだ付け用の導電部材を第2の基板上に形成する工程と、前記第1の基板の前記開口部の各々に前記第2の基板の導電部材を位置合わせするように、前記第1の基板と前記第2の基板とを積層して接合する工程とを有することを特徴とするものである。
In order to solve the above-described problem, the method of manufacturing a circuit board according to
上述した課題を解決するために本発明に係る請求項5に記載の半導体装置は、基板本体と、前記基板本体に設けられた、はんだ落とし込み付け用の導電部及びはんだ平場付け用の導電部と、前記はんだ落とし込み付け用の導電部及び前記はんだ平場付け用の導電部に、はんだによって引出し電極が接合された半導体チップとを備え、前記はんだ落とし込み付け用の導電部と半導体チップとを接続するはんだは、はんだ付け工程時に、当該はんだの一部が前記はんだ落とし込み付け用の導電部に落ち込んだ形状を成していることを特徴とするものである。
In order to solve the above-described problem, the semiconductor device according to
上述した課題を解決するために本発明に係る請求項6に記載の半導体装置の製造方法は、一方で、はんだ付け用の導電部材を第1の基板上に形成し、かつ、前記第1の基板上の所定位置に複数の開口部を形成する工程と、他方で、はんだ付け用の導電部材を第2の基板上に形成する工程と、前記第1の基板の前記開口部の各々に前記第2の基板の導電部材を位置合わせするように、前記第1の基板と前記第2の基板とを積層して接合する工程と、前記開口部に位置合わせされた導電部材及び他の導電部材に半導体チップをはんだ付けにより実装する工程とを有することを特徴とするものである。
In order to solve the above-described problem, a method of manufacturing a semiconductor device according to
本発明に係る回路基板及びその製造方法によれば、電子部品を実装する為のはんだ付け用の導電部は、はんだ平場付け用の導電部と、はんだ落とし込み付け用の導電部とから構成されるものである。 According to the circuit board and the manufacturing method thereof according to the present invention, the conductive part for soldering for mounting the electronic component is composed of the conductive part for solder leveling and the conductive part for solder dropping. Is.
この構成によって、電子部品を回路基板にはんだ付けする工程において、電子部品が湾曲した場合に、電子部品に実装されたはんだの一部を、はんだ落とし込み付け用の導電部に落とし込んで、はんだに過剰な負荷がかからないようにできる。従って、近接はんだの接触を回避できるようになる。これにより、品質の高い回路基板を提供できるようになる。 With this configuration, when the electronic component is bent in the process of soldering the electronic component to the circuit board, a part of the solder mounted on the electronic component is dropped into the conductive part for solder dropping, and the solder is excessive. Can be avoided. Therefore, it becomes possible to avoid contact of close solder. As a result, a high-quality circuit board can be provided.
本発明に係る半導体装置及びその製造方法によれば、はんだ落とし込み付け用の導電部と半導体チップとを接続するはんだは、はんだ付け工程時に、当該はんだの一部がはんだ落とし込み付け用の導電部に落ち込んだ形状を成している。この構成によって、はんだに加わる過剰負荷を逃がして近接はんだの接触を回避した構造をとることができるようになる。これにより、品質の高い半導体装置を提供できるようになる。 According to the semiconductor device and the method for manufacturing the same according to the present invention, the solder connecting the conductive part for solder dropping and the semiconductor chip has a part of the solder in the conductive part for solder dropping during the soldering process. It has a depressed shape. With this configuration, it is possible to take a structure in which an excessive load applied to the solder is released to avoid contact with adjacent solder. As a result, a high-quality semiconductor device can be provided.
以下、図面を参照しながら、本発明に係る回路基板及びその製造方法、並びに半導体装置及びその製造方法の実施例について説明をする。 Hereinafter, embodiments of a circuit board and a manufacturing method thereof, and a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
図1は、第1の実施例としてのサブストレート100の構成例を示す一部破砕の上面図である。図1に示すサブストレート100は回路基板の一例を構成し、通常ランド1、特殊ランド2及びサブストレート本体20を備える。
FIG. 1 is a top view of partial crushing showing a configuration example of a
通常ランド1は、はんだ平場付け用の導電部の一例を構成し、サブストレート100の平坦面上に設けられてはんだ付けがなされる。特殊ランド2は、はんだ落とし込み付け用の導電部の一例を構成し、サブストレート100の所定位置に設けられた穴(孔)部内ではんだ付けがなされる。通常ランド1及び特殊ランド2は、サブストレート本体(基板本体)20に格子配列(グリッド・アレイ)形状に形成される。この格子配列形状は、中央部位R1と周辺部位R2に区分けされている。中央部位R1は図中の一点鎖線で囲まれた範囲であり、格子形状の中央に位置する。周辺部位R2は一点鎖線と二点鎖線で囲まれた範囲であり、格子形状の周辺に位置する。
Usually, the
この例で、通常ランド1は中央部位R1に36個形成され、特殊ランド2は周辺部位R2に64個形成されている。通常ランド1及び特殊ランド2は円形であり、BGAパッケージLSI等の電子部品を実装する際にはんだ付けに使用される。通常ランド1及び特殊ランド2は、導電性の優れた銅などの金属素材で形成される。なお、これに限らず銀などを使用してもよい。このように、通常ランド1及び特殊ランド2はサブストレート本体20に形成されている。
In this example, 36
図2は、サブストレート100の構成例を示す一部破砕の断面図である。図2に示すサブストレート100は図1に示したX−X矢視の切断面である。サブストレート本体20は凹部5を有する。通常ランド1は、サブストレート本体20の電子部品の実装面Pに導電部材3が形成されたものである。特殊ランド2は、凹部5の底面に導電部材3が形成されたものである。この例で、凹部5の深さは30μm〜60μm程度である。導電部材3の厚さを10μm程度とすると、凹部5の底面に形成された導電部材3と実装面Pとの距離Lは、20μm〜50μm程度である。この距離Lの範囲内ではんだが凹部5に落ち込む。
FIG. 2 is a partially broken sectional view showing a configuration example of the
これにより、BGAパッケージLSI等をサブストレート100にはんだ付けする工程において、当該パッケージがリフロー熱によりドーム状に湾曲した場合に、特殊ランド2に接合するパッケージのはんだの一部を距離Lの範囲内で凹部5に落とし込んで、はんだに過剰な負荷がかからないようにできる。従って、はんだが潰れないので近接はんだの接触(ブリッジ)を回避できるようになる。
Thus, in the process of soldering the BGA package LSI or the like to the
図3A〜Cはサブストレート100の製造例を示す工程図であり、図3Cは図2に示したサブストレート100の切断面と同一である。サブストレート100の製造方法は、一方で導電部材3をサブストレート本体20a上に形成し、他方で導電部材3をサブストレート本体20b上に形成する。例えば、図3Aに示すサブストレート本体20aに導電部材3のパターンを形成してエッチング処理を行って導電部材3を形成し、サブストレート本体20bに導電部材3のパターンを形成してエッチング処理を行って導電部材3を形成する。
3A to 3C are process diagrams showing a manufacturing example of the
導電部材3を形成後、サブストレート本体20aの所定位置に複数の開口部8を形成する。例えば、図3Bに示すサブストレート本体20aの周辺部位R2に64個の開口部8を形成する。開口部8の形状は、円形の導電部材3よりも若干大きい円形である。
After forming the
開口部8を形成後、サブストレート本体20aの開口部8の各々にサブストレート本体20bの導電部材3を位置合わせするように、サブストレート本体20aとサブストレート本体20bとを積層して接合する。例えば、サブストレート本体20bの表面に接着剤を塗布し、接着剤が塗布されたサブストレート本体20bの表面とサブストレート本体20aの裏面とを積層して加圧して接合する。接合後、開口部8とサブストレート本体20bの接合面とで図3Cに示す凹部5が形成されると共に、この凹部5の底面に導電部材3が位置合わせされる。これにより、凹部5及び導電部材3を有した特殊ランド2並びに導電部材3を有した通常ランド1が得られる。
After the
このように、本発明に係る第1の実施例のサブストレート100及びその製造方法によれば、BGAパッケージ6を実装する為のはんだ付け用のランドは、サブストレート本体20に形成された、通常ランド1と特殊ランド2とから構成されるものである。この例で、通常ランド1は、サブストレート本体20の中央部位R1の実装面Pに導電部材3が形成されたものであり、特殊ランド2は、サブストレート本体20の周辺部位R2に設けられた凹部5の底面に導電部材3が形成されたものである。
As described above, according to the
従って、BGAパッケージ6をサブストレート100にはんだ付けする工程において、BGAパッケージ6がドーム状に湾曲した場合に、特殊ランド2に接合するはんだボール7の一部を特殊ランド2の凹部5に落とし込むことができる。これにより、はんだボール7に過剰な負荷がかからないようにできる。従って、近接はんだが潰れてブリッジすることを回避できるようになる。これにより、品質の高いサブストレート100を製造できるようになる。
Therefore, in the process of soldering the
続いて、サブストレート100にBGAパッケージ(半導体チップ)を実装して半導体装置を製造する工程を説明する。図4A〜Cはサブストレート100にはんだペースト10を印刷する例を示す工程図である。この例で、部品搭載・はんだ付けなど一連の工程を受け持つ多数の機械を直列に配列して構成された図示しない自動実装機を使用する。はんだペーストは、ステンシル印刷法やディスペンス法などを用いて充填される。はんだペーストは、例えば金属パウダーとフラックスが体積比で約1:1で構成される。
Next, a process for manufacturing a semiconductor device by mounting a BGA package (semiconductor chip) on the
上述した自動実装機の使用やはんだペーストの充填方法などを、はんだペースト10をサブストレート100に印刷する際の条件として、はんだペースト10を印刷する部分が開口されたスクリーン90を、自動実装機により図4Aに示すサブストレート100に重ねて実装する。ここでスクリーン90の印刷開口部は、通常ランド1及び特殊ランド2に該当する部分である。
As the conditions for printing the
スクリーン90が実装されたサブストレート100の上に、はんだペースト10を流して図4Bに示すスキージ11で擦る。これにより、はんだペースト10がサブストレート100に充填される。充填後、自動実装機はスクリーン90をサブストレート100から取り外す。これにより、図4Cに示す通常ランド1及び特殊ランド2に、はんだペースト10が印刷される。この場合、特殊ランド2には、はんだペースト10が凹部5に充填され、かつ、スクリーン90の開口部にも充填されるので、特殊ランド2と通常ランド1のはんだペースト10の印刷面の高さは一定となる。このようにして、はんだペースト10をサブストレート100に印刷する。
The
図5A〜Cは、BGAパッケージ6をサブストレート100に実装する例を示す工程図である。この例で、BGAパッケージ6には、予めグリッド・アレイ状にはんだボール7が形成(配置)されている。また、図4A〜Cに示した方法ではんだペースト10が印刷されたサブストレート100を使用する。また、上述した自動実装機を使用する。
5A to 5C are process diagrams showing an example in which the
これらを実装条件として、自動実装機により、BGAパッケージ6をサブストレート100に当接する。例えば、図5Aに示すサブストレート100のはんだペースト10が印刷された通常ランド1及び特殊ランド2には、BGAパッケージ6のはんだボール7が当接されている。
With these as mounting conditions, the
サブストレート100にBGAパッケージ6を当接後、サブストレート100及びBGAパッケージ6が自動実装機のリフロー炉内に送り込まれる。送り込まれた後、リフロー炉内で熱風などによりはんだペースト10及びはんだボール7が加熱され、はんだペースト10に続いてはんだボール7が溶融される。例えば、リフロー処理時の温度は200℃〜220℃程度に設定し、リフロー処理の時間は8分〜12分程度に設定する。
After the
このとき、図5Bに示すように、BGAパッケージ6がリフロー熱によりドーム状に湾曲した場合、はんだペースト10を介して特殊ランド2に当接されたはんだボール7aの一部は、特殊ランド2の凹部5に落ち込む。図5Cは、図5Bの一点鎖線で囲まれた部分を拡大したものである。図5Cに示すはんだボール7aは、特殊ランド2の凹部5の3分の1程度まで落ち込んでいる。
At this time, as shown in FIG. 5B, when the
これにより、BGAパッケージ6が湾曲した場合であっても、はんだボール7aに過剰な負荷がかからないのではんだボール7aが潰れないようになる。従って、はんだボール7a及び7bのブリッジを回避できるようになる。なお、はんだペースト10は、溶融によってフラックスが気化して体積が約半分に減じるので、溢れたはんだペーストが、隣接はんだペーストとブリッジすることがない。
As a result, even when the
このようにして図5Bに示す半導体装置40が製造される。この半導体装置40は、通常ランド1及び特殊ランド2に、はんだ付けによって接合されたBGAパッケージ6を備えたものである。特殊ランド2とBGAパッケージ6とを接続するはんだは、はんだ付け工程時に、当該はんだの一部が特殊ランド2の凹部5へ落ち込んだ形状を成している。
In this way, the
本発明に係る半導体装置40及びその製造方法によれば、サブストレート100を応用しているので、はんだボールに加わる過剰負荷を逃がして近接はんだのブリッジを回避した構造をとることができると共に当該装置の品質を向上できるようになる。
According to the
なお、はんだが潰れないようにする為に、はんだボール7の替わりに図12Cに示した樹脂コアボール60を有したパッケージにおいても、特殊ランド2に接合するはんだボール7の一部を凹部5に落とし込むことができる。これにより、BGAパッケージ6がドーム状に湾曲した場合、通常ランド1に当接された樹脂コアボール60が反鉛直方向へ引っ張られないので通常ランド1から離反せず、未接着エリアが発生しなくなる。
In order to prevent the solder from being crushed, in the package having the
また、BGAパッケージ6が凹状に湾曲する傾向の場合、特殊ランド2を中央部位R1に形成し、通常ランド1を周辺部位R2に形成することにより、中央部位R1に位置するはんだボール7が特殊ランド2の凹部5に落ち込むようになる。これにより、はんだボール7に過剰な負荷がかからないようにできると共に、近接はんだのブリッジを回避できるようになる。
Further, when the
図6は、第2の実施例としてのサブストレート200の構成例を示す一部破砕の上面図である。図6に示すサブストレート200は、通常ランド1、スルーホール4及びサブストレート本体21を備える。スルーホール4は、はんだ落とし込み付け用の導電部の一例を構成する。
FIG. 6 is a top view of partial crushing showing a configuration example of a
通常ランド1及びスルーホール4は、サブストレート本体21に格子配列形状に形成される。この格子配列形状は、中央部位R1と周辺部位R2に区分けされている。中央部位R1は図中の一点鎖線で囲まれた範囲であり、格子形状の中央に位置する。周辺部位R2は一点鎖線と二点鎖線で囲まれた範囲であり、格子形状の周辺に位置する。
The
例えば、通常ランド1は中央部位R1に36個形成され、スルーホール4は周辺部位R2に64個形成される。通常ランド1及びスルーホール4は、BGAパッケージLSI等の電子部品を実装する際にはんだ付けに使用される。スルーホール4は、導電性の優れた銅などの金属素材が鍍金されて形成される。なお、これに限らず銀などを使用してもよい。このように、通常ランド1及びスルーホール4はサブストレート本体21に形成されている。
For example, 36
図7は、サブストレート200の構成例を示す一部破砕の断面図である。図7に示すサブストレート200は図6に示したY−Y矢視の切断面である。サブストレート本体21は貫通孔12を有し、スルーホール4はこの貫通孔12の内周面に導電部材3が形成されたものである。これにより、BGAパッケージLSI等をサブストレート200にはんだ付けする工程において、当該パッケージがリフロー熱によりドーム状に湾曲した場合に、スルーホール4にはんだ付けされるはんだの一部が、スルーホール4の貫通孔12の所定位置まで落ち込む。
FIG. 7 is a partially broken sectional view showing a configuration example of the
このように、本発明に係る第2の実施例のサブストレート200によれば、BGAパッケージ6を実装する為のはんだ付け用のランドは、サブストレート本体21に形成された、通常ランド1とスルーホール4とから構成されるものである。
As described above, according to the
従って、はんだ付けする工程において、はんだボール7の一部をスルーホール4に落とし込んで、はんだボール7に過剰な負荷がかからないようにできる。これにより、近接はんだが潰れてブリッジすることを回避できるようになる。
Therefore, in the soldering process, a part of the
続いて、サブストレート200にBGAパッケージを実装して半導体装置を製造する工程を説明する。図8A〜Cはサブストレート200にはんだペースト10を印刷する例を示す工程図である。この例で、実施例1と同様に、部品搭載・はんだ付けなど一連の工程を受け持つ多数の機械を直列に配列して構成された図示しない自動実装機を使用する。はんだペーストは、ステンシル印刷法やディスペンス法などを用いて充填される。はんだペーストは、例えば金属パウダーとフラックスが体積比で約1:1で構成される。図8Aに示すサブストレート200は、図7に示したサブストレート200の切断面と同一である。
Next, a process for manufacturing a semiconductor device by mounting a BGA package on the
上述した自動実装機の使用やはんだペーストの充填方法などを、はんだペースト10をサブストレート200に印刷する条件として、はんだペースト10を印刷する部分が開口されたスクリーン90’を、自動実装機により図8Aに示すサブストレート200に重ねて実装する。ここでスクリーン90’の印刷開口部は、通常ランド1及びスルーホール4に該当する部分である。
Assuming that the above-described use of the automatic mounting machine and the solder paste filling method are the conditions for printing the
スクリーン90’を実装後、サブストレート200にはんだペースト10を図8Bに示すスキージ11により充填する。充填後、自動実装機はスクリーン90’をサブストレート200から取り外す。これにより、図8Cに示す通常ランド1及びスルーホール4に、はんだペースト10が印刷される。この場合、スルーホール4には、はんだペースト10が貫通孔12の半分程度まで充填され、かつ、スクリーン90’の開口部にも充填される。このとき、はんだペースト10の粘度やスキージ11の印圧・アタック角度・速度などを調整してスルーホール4への充填量を決定する。例えば、スルーホール4に多量のはんだペースト10を充填したい場合、スキージ11の印圧を高く設定し、アタック角度を小さく設定し、速度を遅く設定する。これにより、スルーホール4に多量のはんだペースト10が充填されると共に、特殊ランド2と通常ランド1のはんだペースト10の印刷面の高さは一定となる。このようにして、はんだペースト10をサブストレート200に印刷する。
After mounting the screen 90 ', the
図9A〜Cは、BGAパッケージ6をサブストレート200に実装する例を示す工程図である。この例で、BGAパッケージ6には、予めグリッド・アレイ状にはんだボール7が形成(配置)されている。また、図8A〜Cに示した方法ではんだペースト10が印刷されたサブストレート200を使用する。また、上述した自動実装機を使用する。
9A to 9C are process diagrams showing an example in which the
これらを実装条件として、自動実装機により、BGAパッケージ6をサブストレート200に当接する。例えば、図9Aに示すサブストレート200のはんだペースト10が印刷された通常ランド1及びスルーホール4には、BGAパッケージ6のはんだボール7が当接されている。
With these as mounting conditions, the
サブストレート200にBGAパッケージ6を当接後、サブストレート200及びBGAパッケージ6が自動実装機のリフロー炉内に送り込まれる。送り込まれた後、リフロー炉内で熱風などによりサブストレート200のはんだペースト10及びはんだボール7が加熱されてはんだペースト10に続いてはんだボール7が溶融される。
After the
このとき、図9Bに示すように、BGAパッケージ6がリフロー熱によりドーム状に湾曲した場合、はんだペースト10を介してスルーホール4当接されたはんだボール7aの一部は、スルーホール4の貫通孔12に落ち込む。図9Cは、図9Bの一点鎖線で囲まれた部分を拡大したものである。図9Cに示すはんだボール7aは、スルーホール4の貫通孔12の6分の1程度まで落ち込んでいる。これにより、BGAパッケージ6がリフロー熱により湾曲した場合であっても、はんだボール7aに過剰な負荷がかからないのではんだボール7aが潰れないようになる。従って、はんだボール7a及び7bのブリッジを回避できるようになる。このようにして図9Bに示す半導体装置41が製造される。
At this time, as shown in FIG. 9B, when the
このように、本発明に係る第2の実施例の半導体装置41及びその製造方法によれば、サブストレート200を応用しているので、はんだボールに加わる過剰負荷を逃がして近接はんだのブリッジを回避した構造をとることができると共に当該装置の品質を向上できるようになる。
As described above, according to the
なお、第2実施例のサブストレート200は、第1実施例のサブストレート100のように多層基板にする必要がないので製造工程数の低減化が図られ、製造を簡易化できるようになる。
Since the
この発明は、BGAパッケージLSI等の電子部品を実装するプリント回路基板などに適用して好適なものである。 The present invention is suitable for application to a printed circuit board on which an electronic component such as a BGA package LSI is mounted.
1・・・通常ランド(はんだ平場付け用の導電部)、2・・・特殊ランド(はんだ落とし込み付け用の導電部)、3・・・導電部材、4・・・スルーホール、5・・・凹部、6・・・電子部品(BGAパッケージ)、12・・・貫通孔、20,21・・・サブストレート本体(基板本体)、40,41・・・半導体装置、100,200・・・サブストレート
DESCRIPTION OF
Claims (6)
前記基板本体に形成され、電子部品を実装する為のはんだ付け用の導電部とを備え、
前記導電部は、
はんだ平場付け用の導電部と、
はんだ落とし込み付け用の導電部とから構成されることを特徴とする回路基板。 A substrate body;
A conductive portion for soldering for mounting electronic components formed on the substrate body;
The conductive part is
Conductive parts for solder leveling;
A circuit board comprising a conductive part for solder drop-in.
前記はんだ平場付け用の導電部は、
前記基板本体の凹部又は貫通孔以外の電子部品実装面の所定位置に導電部材が形成されたものであり、
前記はんだ落とし込み付け用の導電部は、
前記凹部又は貫通孔の所定位置に導電部材が形成されたものであることを特徴とする請求項1に記載の回路基板。 The substrate body has a plurality of recesses or through holes,
The conductive part for solder leveling is:
A conductive member is formed at a predetermined position on the electronic component mounting surface other than the recess or the through hole of the substrate body
The conductive part for solder drop is
The circuit board according to claim 1, wherein a conductive member is formed at a predetermined position of the recess or the through hole.
前記はんだ落とし込み付け用の導電部は、
前記格子形状を成す前記はんだ平場付け用の導電部の周辺部位、
又は、前記格子形状を成すはんだ平場付け用の導電部に囲まれた中央部位に設けられることを特徴とする請求項1に記載の回路基板。 In the case where the conductive part for soldering is formed in a lattice shape,
The conductive part for solder drop is
Peripheral portion of the conductive part for solder leveling that forms the lattice shape,
Alternatively, the circuit board according to claim 1, wherein the circuit board is provided at a central portion surrounded by a conductive portion for solder leveling that forms the lattice shape.
他方で、はんだ付け用の導電部材を第2の基板上に形成する工程と、
前記第1の基板の前記開口部の各々に前記第2の基板の導電部材を位置合わせするように、前記第1の基板と前記第2の基板とを積層して接合する工程と
を有することを特徴とする回路基板の製造方法。 On the other hand, forming a conductive member for soldering on the first substrate, and forming a plurality of openings at predetermined positions on the first substrate;
On the other hand, forming a conductive member for soldering on the second substrate;
Stacking and bonding the first substrate and the second substrate so that the conductive member of the second substrate is aligned with each of the openings of the first substrate. A method of manufacturing a circuit board characterized by the above.
前記基板本体に設けられた、はんだ落とし込み付け用の導電部及びはんだ平場付け用の導電部と、
前記はんだ落とし込み付け用の導電部及び前記はんだ平場付け用の導電部に、はんだによって引出し電極が接合された半導体チップとを備え、
前記はんだ落とし込み付け用の導電部と半導体チップとを接続するはんだは、
はんだ付け工程時に、当該はんだの一部が前記はんだ落とし込み付け用の導電部に落ち込んだ形状を成していることを特徴とする半導体装置。 A substrate body;
Provided in the substrate body, a conductive portion for solder dropping and a conductive portion for solder leveling,
A semiconductor chip in which an extraction electrode is joined by solder to the conductive part for solder dropping and the conductive part for solder flat application,
Solder for connecting the conductive part for dropping solder and the semiconductor chip,
A semiconductor device characterized in that, during a soldering process, a part of the solder falls into the conductive part for solder dropping.
他方で、はんだ付け用の導電部材を第2の基板上に形成する工程と、
前記第1の基板の前記開口部の各々に前記第2の基板の導電部材を位置合わせするように、前記第1の基板と前記第2の基板とを積層して接合する工程と、
前記開口部に位置合わせされた導電部材及び他の導電部材に半導体チップをはんだ付けにより実装する工程と
を有することを特徴とする半導体装置の製造方法。 On the other hand, forming a conductive member for soldering on the first substrate, and forming a plurality of openings at predetermined positions on the first substrate;
On the other hand, forming a conductive member for soldering on the second substrate;
Stacking and bonding the first substrate and the second substrate so that the conductive member of the second substrate is aligned with each of the openings of the first substrate;
And a step of mounting the semiconductor chip on the conductive member aligned with the opening and the other conductive member by soldering.
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