JP2008091012A

JP2008091012A - 電子デバイス、電子デバイスの動作方法、メモリ回路、および、メモリ回路の動作方法

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Publication number: JP2008091012A
Application number: JP2007254010A
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Inventors: Aaron John Nygren; ジョンニグレンアーロン; Thomas Hein; ハイントーマス
Original assignee: Qimonda AG
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Priority date: 2006-09-29
Filing date: 2007-09-28
Publication date: 2008-04-17
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Abstract

【課題】グラフィックス用途のようにデータのマスクやエラー演算が必要な電子デバイスおよびその動作方法を提供する。
【解決手段】データを送信するための信号経路、信号経路に接続された入出力インターフェース、マスキング回路、および、エラー演算回路とを備えている。マスキング回路は、信号経路および上記エラー演算回路に接続されている。エラー演算回路は、信号経路に接続されている。信号経路は、マスキング回路に接続され、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。
【選択図】図１

Description

発明の詳細な説明

〔発明の分野〕
本発明は、電子デバイス、メモリ回路に関し、ＤＲＡＭメモリ、グラフィックＤＲＡＭ、および、メモリ回路の動作の方法に関する。

〔関連技術の説明〕
メモリ回路のような電子デバイス（特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））は、メモリ回路の動作中にエラーを検出するためのエラー検出演算を利用する。

上記検出は、従来、いくつかのデータラインや１つのデータバーストの全ビットにわたる巡回冗長検査（ＣＲＣ）チェックサムの演算によって行われる。チェックサムは、データの送信がエラーなしか否かを判定できるメモリコントローラに戻されてもよい。エラーの場合には、メモリコントローラは、送信を繰り返すことを決定してもよいし、あるいは、トレーニングをやり直してもよい。

〔発明の要約〕
発明の一実施形態は、改良されたエラー検出演算を有する電子デバイスについて述べている。電子デバイスは、エラー検出演算を含み、エラー検出演算の実行に提供される少なくともデータの一部がマスクされ、データをマスキングするための情報が信号経路によって提供される。

本発明の他の実施形態は、改良されたエラー検出演算を有するメモリ回路について述べている。メモリ回路は、エラー検出演算を含み、エラー検出演算の実行に提供される少なくともデータの一部がマスクされ、データをマスキングするための情報がメモリ回路のアドレスバスによって提供される。

本発明の他の実施形態は、読み出し／書き込み回路およびメモリ要素を有するメモリ回路について述べている。読み出し／書き込み回路は、信号経路に接続されて、メモリ要素にアクセスするためのアドレスデータを受信する。入出力インターフェースが信号経路と接続されて配置されている。信号経路は、データ、コマンド、および、アドレスを伝送するように構成されている。マスキング回路およびエラー演算回路が設けられている。マスキング回路は、信号経路およびエラー演算回路に接続されている。信号経路は、マスキング回路に接続されて、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。

本発明の他の実施形態は、読み出し／書き込み回路およびメモリ要素を有するメモリアレイを備えたメモリ回路について述べている。読み出し／書き込み回路は、アドレスバスに接続されて、メモリ要素にアクセスするためのアドレスデータを受信する。入出力インターフェースはデータバス、コマンドバス、および、アドレスバスに接続されている。データバスは、データを送信するように構成されている。コマンドバスはデータを送信するように構成されている。アドレスバスは、メモリアレイにアドレスを送信するように構成されている。さらに、マスキング回路およびエラー演算回路が設けられている。マスキング回路は、データバスおよびエラー演算回路に接続されている。エラー演算回路は、入出力インターフェースに接続されている。アドレスバスは、マスキング回路に接続されて、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。

本発明のさらなる実施形態は、読み出し／書き込み回路およびメモリ要素を有するメモリアレイを備えたＤＲＡＭメモリについて述べている。読み出し／書き込み回路は、アドレスバスに接続されて、メモリ要素にアクセスするためのアドレスデータを受信する。入出力インターフェースは、データバス、コマンドバス、および、アドレスバスに接続される。データバスは、データを送信するように構成される。コマンドバスは、コマンドを送信するように構成される。アドレスバスは、メモリアレイにアドレスを送信するように構成される。さらに、マスキング回路およびエラー演算回路が設けられる。マスキング回路はデータバスおよびエラー演算回路に接続される。エラー演算回路は、入出力インターフェースに接続される。アドレスバスは、マスキング回路に接続され、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。

本発明の他の実施形態は、読み出し／書き込み回路およびメモリ要素を有するメモリアレイ備えたグラフィックＤＲＡＭメモリについて述べている。読み出し／書き込み回路は、アドレスバスに接続されて、メモリ要素にアクセスするためのアドレスデータを受信する。入出力インターフェースは、データバス、コマンドバス、および、アドレスバスに接続される。入出力インターフェースは、データバス、コマンドバス、および、アドレスバスに接続される。データバスは、データを送信するように構成される。コマンドバスは、コマンドを送信するように構成される。アドレスバスは、メモリアレイにアドレスを送信するように構成される。さらに、マスキング回路およびエラー演算回路が構成される。マスキング回路は、データバスおよびエラー演算回路に接続される。エラー演算回路は入出力インターフェースに接続される。アドレスバスは、マスキング回路に接続され、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。

本発明の他の実施形態は、メモリ回路の動作方法について述べている。メモリ回路では、マスキング情報はメモリ回路の信号経路に供給され、データはメモリ回路の信号経路に供給され、データの少なくとも一部がマスキング情報を利用してマスキングされ、マスクされたデータおよびマスクされていないデータがエラー検出演算を実行するために用いられ、エラー検出演算の結果が出力される。

本発明のさらなる実施形態は、メモリ回路の動作方法について述べている。メモリ回路では、マスキング情報はメモリ回路のアドレスバスに供給され、データはメモリ回路のデータバスに供給され、マスキング情報はメモリ回路の読み出し／書き込み回路にも伝送され、無効化信号が読み出し／書き込み回路に伝送されて、受信したマスキング情報のための読み出し／書き込み回路を無効化し、マスキングコマンド信号が受信されて、マスキングを有効にし、メモリアレイからのデータ読み出し、および、データ書き込みを無効化し、データの少なくとも一部がマスキング情報を利用してマスキングされ、マスクされたデータおよびマスクされていないデータがエラー検出演算を実行するために用いられ、エラー検出演算の結果が出力される。

さらなる実施形態は、メモリコントローラ、信号経路、および、メモリ回路を備えたシステムについて述べている。メモリコントローラは、信号経路を介してメモリ回路に接続されている。メモリ回路は、読み出し／書き込み回路およびメモリ要素を備えている。読み出し／書き込み回路は、信号経路に接続され、メモリ要素にアクセスするためのアドレスデータを受信する。マスキング回路およびエラー演算回路が設けられている。マスキング回路は信号経路およびエラー演算回路に接続される。エラー演算回路は信号経路に接続される。信号経路はマスキング回路に接続され、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。エラー検出回路はエラー結果を生成し、メモリコントローラへ信号経路を介してエラー結果を伝送する。信号経路は、メモリコントローラからメモリ回路へのデータ交換、コマンド送信、および、アドレス送信のために配置される。

本発明の他の実施形態は、信号経路および信号経路に接続された入出力インターフェースを有する電子デバイスについて述べている。信号経路は、データ伝送のために配置されている。マスキング回路およびエラー演算回路が設けられている。マスキング回路は信号経路およびエラー演算回路に接続される。エラー演算回路は、信号経路に接続される。信号経路は、マスキング回路に接続され、マスキング情報をマスキング回路に伝送する。マスキング回路は、データをマスキングするための、受信したマスキング情報を考慮し、マスクされたデータおよびマスクされていないデータをエラー検出回路に伝送する。

〔図面の簡単な説明〕
上述した本発明の特徴点がより詳細に理解されるように、本発明のより詳しい説明は、簡単には上記に要約されたが、実施形態を参照することにより得られ、それらのうちのいくつかは、添付の図面において説明されるであろう。しかしながら、添付の図面は本発明の代表的な実施形態のみを説明し、それゆえ、その範囲を限定するものとは見なされないことは明らかであり、本発明は他の同等の効果的な実施形態を認めてもよい。

図１は、メモリ回路およびメモリコントローラの一実施形態を説明する概略図である。

図２は、マスキング情報を表す図である。

図３は、マスキング情報のデータへのマッピングの一実施形態を表す図である。

〔好ましい実施形態の詳細な説明〕
本発明は、概して、エラー演算を有する電子デバイス（例えばメモリ回路）に関する。より詳細には、本発明はダイナミックランダムアクセスメモリ、グラフィックダイナミックランダムアクセスメモリ、および／または、フラッシュメモリに関する。

本発明は、各種の機能部品に関して説明されてもよい。そのような機能部品は、多数のハードウェアまたは特定の機能を実行するように構成された構造用部品によって実現されてもよいことが理解されるべきである。例えば、本発明は、各種の電子デバイス（例えば、抵抗、トランジスタ、キャパシタ、ダイオード、および、そのような部品）から成る統合部品を用いてもよく、それらの動作は各種の所望の目的に応じて構成されてもよい。さらに、本発明は、効果的な可逆的な両極性が望まれるあらゆる統合回路アプリケーションにおいて実行されてもよい。そのような一般的なアプリケーションは、詳細には説明されていないが、本発明の開示を考慮すれば、当業者に理解されるであろう。さらに、各種の部品が典型的な回路内において他の部品に適切に結合あるいは接続されてもよく、そのような接続および結合が部品間の直接接続、および、間に配置された他の部品やデバイスを介した接続によって実現されてもよいことは明らかである。

以下では、本発明は一例としてメモリ回路を用いて説明される。しかしながら、本発明は、メモリ回路には限定されることはなく、データ伝送を伴うあらゆる電子デバイス（携帯電話、データ処理回路、および、エラー演算やエラー演算のために用いられるデータのマスキングを利用するコンピュータシステムなど）に用いられてもよい。

図１は、メモリコントローラ２２に接続されたインターフェース２を有するメモリ回路１を概略的に表す図である。インターフェース２は、データ経路３、エラー経路４、アドレスバス５、コマンドバス６、および、クロック線７に接続されている。データ経路３は、メモリアレイ９のデータ入出力８に接続されている。さらに、データ経路３は、マスキング回路１０に接続されている。マスキング回路１０は、マスキング経路１１によってエラー演算回路１２に接続されている。エラー演算回路１２は、エラー経路４に接続されている。アドレスバス５は、メモリアレイ９の読み出し／書き込み回路１９に接続されている。さらに、アドレスバス５はマスキング回路１０に接続されている。

メモリ回路１の一実施形態では、メインアドレスバス１４はインターフェース２を読み出し／書き込み回路１９に接続する。メインアドレスバス１４に、マスキング回路１０に導かれるマスキングアドレスバス１５が接続される。マスキングアドレスバス１５は、より小さなデータ幅、すなわち、メインアドレスバス１４と比較して、より少ない並列信号線を備えてもよい。さらなる実施形態では、メインアドレスバスは、マスキング回路１０、および、読み出し／書き込み回路１９に接続されてもよい。

コマンドバス６およびクロックライン７は、制御回路１６に接続される。制御回路１６は、第１のコントロールライン１７によってメモリアレイ９に接続され、第２のコントロールライン１８によってマスキング回路１０に接続される。

読み出し／書き込み回路１９は、入出力８、および、メインアドレスバス１４に接続される。読み出し／書き込み回路１９は、メモリアレイ９のメモリ要素２０に接続される。メモリアレイ９において、複数のメモリ要素２０が配置されるが、図面の簡略化のため、１つのメモリ要素２０のみが図示されている。メモリ要素２０のそれぞれは、アドレスバス５を介して読み出し／書き込み回路１９に供給されるアドレスデータを用いて、個別にアクセス可能であってもよい。

読み出し／書き込み回路１９は、メモリ要素の列および行にアクセスするために、列デコーダおよび行デコーダを備えていてもよい。さらに、読み出し／書き込み回路１９は、メモリ要素からデータを読み出すため、および／または、メモリ要素にデータを書き込むため、増幅器を備えていてもよい。

メモリ要素からの読み出し、および、メモリ要素への書き込みは、アドレスバス５を介して、読み出し／書き込み回路１９にメモリ要素のアドレスを供給することによって行われる。さらに、制御回路１６は、第１の制御線１７を介して、読み出し／書き込み回路１９に、読み出しコマンド、または、書き込みコマンドを供給する。メモリ要素のアドレスを受信した後、読み出し／書き込み回路１９は、アドレスによって決定されるメモリ要素にアクセスし、制御回路１６から受信したコマンドに従って、読み出し動作、または、書き込み動作を行う。

制御回路１６は、コマンドバス６を介して、メモリコントローラ２２から、動作コマンドを受信する。動作コマンドは、インターフェース２を介してデータ経路３に供給されるデータを、メモリアレイのメモリ要素に書き込むための書き込みコマンドであってもよい。読み出し動作コマンドは、決定されたメモリからデータが読み出される読み出し動作を始動させ、読み出しデータはデータ経路３およびインターフェース２を介して出力される。メモリ要素は、アドレスバス５を介して読み出し／書き込み回路１９に供給されるアドレスによって決定される。

さらに、ＥＣＤマスク（ＷＲＥＭ）を伴う書き込み動作コマンドは、コマンドバス６を介して、制御回路１６に供給されてもよい。このコマンドは、エラー演算動作を始動させ、データは、インターフェース２およびデータ経路３を介してマスキング回路１０に供給される。さらに、マスキング情報は、インターフェース２、アドレスバス５およびマスキングアドレスバス１５を介してマスキング回路１０に供給される。マスキング情報は、メモリコントローラから供給されてもよい。マスキング回路１０は、さらに、制御回路１６から、第２制御線１８を介して、マスキング信号を受信する。制御回路１６は、さらに、コマンドバス６を介してＷＲＥＭコマンドを受信した後、第１制御線１７を介して、読み出し／書き込み回路１９に書き込み停止信号を送る。

読み出し／書き込み回路１９は、書き込み停止信号を受信すると、データ経路３を介してメモリ要素２０に適用されるデータを書き込まない。これは必須であってもよい。データ経路３は、エラー演算のために用いられるテストデータをメモリアレイ９の入出力８に供給してもよいからである。実施形態によっては、第１制御線１７を配し、書き込み停止信号を用いることが必須でない場合もある。この実施形態では、データ経路３を介してメモリ９に供給されてメモリ要素２０に書き込まれるペイロードデータは、さらに、エラー演算を実行するために用いられる。

マスキング回路１０は、マスキングアドレスバス１５によって供給されるマスキング情報を用いて、データ経路３によって供給されるデータをマスクし、マスクされたデータおよびマスクされていないデータを、マスキングパス１１を介してエラー演算回路１２に伝送する。

マスキング情報は、受信したデータのマスキング用の個々のデータビットを決定してもよい。さらに、マスキング情報は、データバーストのどのデータがマスクされるかを決定するマスキングパターン情報を供給してもよい。さらなる実施形態では、マスキング情報は、データ経路用のどのデータがマスクされるべきかを表す情報を含んでいてもよい。一実施形態では、マスキング情報は、データバースト内のデータビットの位置を含んでいてもよい。例えば、マスキング情報は、データバーストの８つのデータビットグループの最初の７つのデータビットがマスクされ、最後のビットはマスクされないことを表すことができる。データ経路３のデータが並列データチャンネルを介してマスキング回路１０に供給される場合、この情報は、それぞれのデータチャンネルに対して供給されてもよい。データ経路３、アドレスバス５、１４、および、マスキングアドレスバス１５、インターフェース２を有するエラー経路４は、少なくとも１つの信号経路として（例えば、１つのバス、あるいは、１つ以上の信号線として）構成されてもよい。

図２は、制御回路１６に伝送されるＷＲＥＭコマンド、および、アドレスバス５とマスキングアドレスバス１５とを介してマスキング回路１０に供給されるマスキングパターン情報の概略図を示している。マスキング情報は、８つのデータビットのグループで供給される。図２は、マスキング回路１０に供給される２つのグループのデータビットを示している。第１グループは、ＷＲＥＭコマンドの立ち上がりエッジと共に供給され、８つのデータビットを含んでいる。ここで、８つのデータビットは、値「０」または値「１」を有する。図中、データビットの値は、Ａで表されている。マスキング情報のデータビットが値「０」を含む場合、このデータはマスクされていないことを意味する。その場合、データビットは、そのまま、エラー演算回路１２に入力される。マスキング情報のデータビットが値「１」を含む場合、データビットはマスクされていることを意味する。対応するデータビットは、値「１」のビットに置き換えられて、エラー演算回路１２に入力される。

図３は、データ経路３を介して供給されるデータビットＤＱｓに対するマスキング情報のマッピングを示している。

さらなる実施形態では、記憶回路２１がマスキング回路１０およびマスキングアドレスバス１５に接続される。記憶回路２１は、マスキング回路１０によってデータ経路３を介して受信した、マスクされるべきデータを決定するマスキング情報（例えばデータパターンなど）を備えている。この実施形態では、マスキングアドレスバス１５は、記憶回路２１に接続されている。マスキング回路１０は、マスクされるべきデータを選択するために記憶回路２１を検索する。アドレスバス５およびマスキングアドレスバス１５を介して、記憶回路２１のマスキング情報（例えばマスキングデータパターンなど）は変更されてもよい。この実施形態では、時間内のマスキング回路１０のマスキング動作の間、アドレスバス５およびマスキングアドレスバス１５を介してマスキング情報を供給する必要はない。この実施形態では、データマスキングパターンの変更のみがマスキングアドレスバス１５を介して記憶回路２１に供給される。マスキング回路１０は、記憶回路２１からマスキング情報を取得する。記憶回路２１は、マスキング回路１０の一部であってもよい。

エラー演算回路１２は、メモリ回路１の動作をチェックし、エラー経路４およびインターフェース２を介してメモリコントローラへエラー検出の結果データを伝送する。エラー演算回路１２は、例えば、メモリコントローラからメモリ回路へのデータ伝送の間に生じるエラーを検出するためにしばしば実行される巡回冗長検査（ＣＲＣ）を用いる。この場合、データはデータブロックで送信され、各ブロックにおいてデータから冗長符号が生成され、エラー検出または訂正のためにブロックに付加される。一実施形態では、いわゆるＣＲＣ符号（巡回冗長検査符号）は、あらかじめ定められたアルゴリズムを用いて、ブロックにおいて巡回冗長符号として、データ経路３を介して受信されたペイロードデータから求められる。ＣＲＣ符号は、いわゆる生成多項式によるペイロードデータ信号配列の乗算によって生成される。符号ワードの生成後、符号ワードは、生成多項式によって除算される。受信した符号ワードが正確に送信された場合、除算プロセスは何のリマインダーも生成しない。反対に、除算プロセスがリマインダーを生成する結果となった場合、データ送信は正確ではないということを確認する。多項式の乗算および除算は、いわゆる線形フィードバックシフトレジスタによって簡単に実行され得るため、主としてＣＲＣ符号をアドレス指定する冗長符号に大きな関心がある。しかしながら、本実施形態によれば、他のエラー検出演算方法も用いられてよい。エラー演算回路１２はＣＲＣ演算を用いて、データラインのある数、および、１つのデータバーストの全ビットにわたってチェックサムを演算する。チェックサムはメモリコントローラに戻され、メモリコントローラはデータの送信がエラーなしか否かを決定する。エラーの場合には、メモリコントローラは、送信を繰り返すか、あるいは、トレーニングをやり直すかを決定できる。

データのマスキングは、データの少なくとも一部が正確な値を伴って存在するという利点を有しており、それは、エラー演算回路１２にとって有利である。さらに、マスキング方法を用いれば、データの個々のデータビットが誤りデータとして検出され得る。エラー演算回路１２のエラー結果データは、インターフェース２を介してメモリコントローラ２２に供給されてもよい。メモリコントローラ２２は、エラー結果データを受信し、データと共にメモリコントローラ２２からインターフェース２およびメモリ回路１のデータ経路３に送信されるデータ信号の時相を調整するために、エラー結果データを用いてもよい。

本発明の１つの側面は、メモリ要素２０にアクセスすることなく、書き込み位相のトレーニングを提供する。思想は、メモリコントローラからメモリ回路へデータを送信するためのデータ信号の時間位置を、インターフェース２においてデータ信号のデータビットの値を検出するために用いられるメモリ回路の時間基準に対してそろえるため、エラー演算回路によってメモリ回路からメモリコントローラへ戻された情報を用いることである。

メモリ回路は、内部時間クロックに従ってインターフェース２によって受信されたデータビットをサンプリングする。それゆえ、メモリ回路の内部時間クロックに関連した予め定められた時相において、データ信号は送信される必要がある。

メモリ回路からメモリコントローラへ伝送されたエラー結果は、メモリコントローラのデータクロックとメモリ回路のサンプリングクロックとの間の位相関係の見積もりを可能にするのに十分な情報を含んでいる。そのため、もはやメモリ回路のメモリ要素に書き込み動作を行う必要ないが、かわりに、ダミー書き込みを行う場合に、メモリ回路のメモリ演算回路によって返される情報を監視するのに十分である。ダミー書き込みは、書き込み動作のための全てのビットをマスクするマスク信号を用いて、または、明示的にダミー書き込みコマンド（メモリ回路に実装されている必要がある）を用いて、さらに実行されてもよい。

メモリ回路は、例えば、ダイナミックランダムアクセスメモリとして構成されてもよい。また、他のタイプのメモリ回路が本発明の実施形態を実施してもよい。特に、本発明を実施するために、グラフィカルダイナミックランダムアクセスメモリが用いられてもよい。

以上は本発明の実施形態に向けられている一方、本発明の基本的な範囲から逸脱することなく、本発明の他のさらなる実施形態が考案されてもよく、本発明の範囲は以下の特許請求の範囲によって決定される。

メモリ回路およびメモリコントローラの一実施形態を説明する概略図である。マスキング情報を表す図である。マスキング情報のデータへのマッピングの一実施形態を表す図である。

Claims

複数のメモリ要素と、
データ、コマンド、および、アドレスを伝送するための信号経路と、
複数のメモリ要素にアクセスするためのアドレスデータを受信する信号経路に接続された読み出し／書き込み回路と、
上記信号経路に接続された入出力インターフェースと、
マスキング回路と、
エラー演算回路とを備え、
上記マスキング回路は上記信号経路、および、上記エラー演算回路に接続され、上記エラー演算回路は信号経路に接続され、上記信号経路はマスキング情報を伝送するために上記マスキング回路に接続され、上記マスキング回路は、上記データをマスキングするための受信した上記マスキング情報を用いて、マスクされた上記データおよびマスクされていない上記データを上記エラー検出回路に伝送するメモリ回路。
読み出し／書き込み回路、および、複数のメモリ要素を有するメモリアレイであって、上記読み出し／書き込み回路が、メモリ要素にアクセスするためのアドレスデータを受信するアドレスバスに接続されているメモリアレイと、
データを伝送するためのデータバス、コマンドを伝送するためのコマンドバス、および、アドレスバスに接続された入出力インターフェースであって、上記アドレスバスが、上記メモリアレイにアドレスを伝送するように構成された入出力インターフェースと、
マスキング回路と、
エラー演算回路とを備え、
上記マスキング回路は、上記データバス、および、上記エラー演算回路とに接続され、上記エラー演算回路は、上記入出力インターフェースに接続され、上記アドレスバスは、上記マスキング回路に接続されて、上記マスキング回路にマスキング情報を伝送し、上記マスキング回路は、上記データをマスキングするための受信した上記マスキング情報を用いて、マスクされた上記データおよびマスクされていない上記データを上記エラー検出回路に伝送するメモリ回路。
上記コマンドバスに接続された制御コマンド回路をさらに備え、
上記制御コマンド回路は、制御線を介して、上記マスキング回路に接続され、上記制御線は、上記制御コマンド回路によって、マスキング信号を伝送するために用いられる請求項２に記載のメモリ回路。
上記制御コマンド回路は、第２制御線を介して、上記読み出し／書き込み回路に接続され、上記第２制御線は、上記アドレスバスによって上記入出力回路に伝送されたアドレスデータが、メモリ要素のデータの読み出し、または、書き込みに用いられないように、上記読み出し／書き込み回路を停止するために用いられる請求項３に記載のメモリ回路。
上記アドレスバスは、予め定められた数のデータ線を備え、上記データ線の一部のみが上記マスキング回路に接続され、上記アドレスバスの全てのデータ線がアドレスデコーダに接続されている請求項２に記載のメモリ回路。
上記アドレスバス、および、上記マスキング回路に接続された記憶回路をさらに備えている請求項２に記載のメモリ回路。
ａ）読み出し／書き込み回路、および、複数のメモリ要素を有するメモリアレイであって、上記読み出し／書き込み回路が第１のアドレスバスに接続されて、メモリ要素にアクセスするためのアドレスデータを受信するメモリアレイと、
ｂ）データを伝送するためのデータバス、コマンドを伝送するためのコマンドバス、および、上記メモリアレイにアドレスを伝送するためのアドレスバスに接続された入出力インターフェースと、
ｃ）マスキング回路およびエラー演算回路とを備え、
上記マスキング回路は、上記データバス、および、上記エラー演算回路に接続され、上記エラー演算回路は、上記入出力インターフェースに接続され、上記アドレスバスは、上記マスキング回路に接続されて、上記マスキング回路に上記マスキング情報を伝送し、上記マスキング回路は、上記データをマスキングするための上記受信したマスキング情報を用いて、マスクされた上記データおよびマスクされていない上記データを上記エラー検出回路に伝送するダイナミックランダムアクセスメモリ回路。
上記コマンドバスに接続された制御コマンド回路をさらに備え、
上記制御コマンド回路は、制御線を介して、上記マスキング回路に接続され、上記制御線は、上記マスキング回路を作動させるために上記コマンド回路によって用いられる請求項７に記載のダイナミックランダムアクセスメモリ回路。
上記制御コマンド回路は、第２制御線を介して、上記読み出し／書き込み回路に接続され、上記第２制御線は、上記アドレスバスによってアドレスデコーダに伝送されるアドレスデータを用いないように、上記読み出し／書き込み回路を停止するために用いられる請求項８に記載のダイナミックランダムアクセスメモリ回路。
上記アドレスバスは、予め定められた数のデータ線を備え、上記データラインの一部のみが上記マスキング回路に接続され、上記アドレスバスの全てのデータ線が上記読み出し／書き込み回路に接続されている請求項７に記載のダイナミックランダムアクセスメモリ回路。
上記アドレスバス、および、上記マスキング回路に接続された記憶回路をさらに備えている請求項７に記載のダイナミックランダムアクセスメモリ回路。
ａ）読み出し／書き込み回路、および、複数のメモリ要素を有するメモリアレイであって、上記読み出し／書き込み回路がアドレスバスに接続されて、メモリ要素にアクセスするためのアドレスデータを受信するメモリアレイと、
ｂ）データを伝送するためのデータバス、コマンドを伝送するためのコマンドバス、および、上記メモリアレイにアドレスを伝送するためのアドレスバスに接続された入出力インターフェースと、
ｃ）マスキング回路、および、エラー演算回路とを備え、
上記マスキング回路は、上記データバス、および、上記エラー演算回路に接続され、上記エラー演算回路は、上記入出力インターフェースに接続され、上記アドレスバスは、上記マスキング回路に接続されて、上記マスキング回路に上記マスキング情報を伝送し、上記マスキング回路は、上記データをマスキングするための受信した上記マスキング情報を用いて、マスクされた上記データおよびマスクされていない上記データを上記エラー検出回路に伝送するグラフィックダイナミックランダムアクセスメモリ回路。
上記コマンドバスに接続された制御コマンド回路をさらに備え、
上記制御コマンド回路は、制御線を介して、上記マスキング回路に接続され、上記制御線は、上記マスキング回路を作動させるために上記コマンド回路によって用いられる請求項１２に記載のグラフィックダイナミックランダムアクセスメモリ回路。
上記制御コマンド回路は、第２制御線を介して、上記読み出し／書き込み回路に接続され、上記第２制御線は、上記アドレスバスによって上記アドレスデコーダに伝送されるアドレスデータを用いないように、上記読み出し／書き込み回路を停止するために用いられる請求項１２に記載のグラフィックダイナミックランダムアクセスメモリ回路。
上記アドレスバスは、予め定められた数のデータ線を備え、上記データラインの一部のみが上記マスキング回路に接続され、上記アドレスバスの全てのデータ線が上記読み出し／書き込み回路に接続されている請求項１２に記載のダイナミックランダムアクセスメモリ回路。
メモリ回路の信号経路にマスキング情報を供給する工程と、
メモリ回路の信号経路にデータを供給する工程と、
上記マスキング情報を用いるデータの少なくとも一部をマスキングする工程と、
マスクされたデータおよびマスクされていないデータを用いるエラー検出演算と実行する工程と、
エラー検出演算の結果を出力する工程とを含むメモリ回路の動作方法。
上記マスキング情報を上記メモリ回路の入出力回路に伝送する工程と、
上記入出力回路に停止信号を伝送し、受信した上記マスキング情報に基づいて入出力回路を停止する工程をさらに含む請求項１６に記載の動作方法。
マスキングコマンド信号が受信された場合、マスキングを作動させ、メモリアレイからのデータの読み出し、または、データの書き込みを停止する工程をさらに備えた請求項１６に記載のメモリ回路の動作方法。
マスキング情報を記憶する工程をさらに備え、
上記データをマスキングするために、記憶された上記マスキング情報が用いられる請求項１６に記載のメモリ回路の動作方法。
上記マスキングは、制御コマンドによって制御される請求項１６に記載のメモリ回路の動作方法。
メモリ回路のアドレスバスにマスキング情報を供給する工程と、
メモリ回路のデータバスにデータを供給する工程と、
メモリ回路の入出力回路にマスキング情報を伝送する工程と、
受信した上記マスキング情報に基づいて、入出力回路を停止するために、入出力回路に停止信号を伝送する工程と、
マスキングコマンド信号が受信された場合、上記マスキングを作動し、メモリアレイからのデータの読み出し、または、データの書き込みを停止する工程と、
マスクされた上記データおよびマスクされていない上記データを用いたエラー検出演算を実行する工程と、
エラー検出演算の結果を出力する工程とを含むメモリ回路の動作方法。
信号経路を介してメモリ回路と接続されたメモリコントローラを有するシステムであって、
上記メモリ回路は、
複数のメモリ要素と、
上記信号経路に接続され、複数のメモリ要素にアクセスするためのアドレスデータを受信する読み出し／書き込み回路と、
マスキング回路と、
エラー演算回路とを備え、
上記マスキング回路は上記信号経路および上記エラー演算回路に接続され、上記エラー演算回路は上記信号経路に接続され、上記信号経路は上記マスキング回路に接続されてマスキング情報を上記マスキング回路に伝送し、上記マスキング回路は上記データをマスキングするための受信した上記マスキング情報を用いて、マスクされた上記データとマスクされていない上記データとを上記エラー検出回路に伝送し、上記エラー検出回路はエラー結果を生成し、上記エラー結果を上記信号経路を介して上記メモリコントローラに伝送し、上記信号経路はデータを交換し、コマンドを伝送し、上記メモリコントローラから上記メモリ回路へアドレスを伝送するために配置されているシステム。
データを伝送するための信号経路と、
信号経路に接続された入出力インターフェースと、
マスキング回路と、
エラー演算回路とを備え、
上記マスキング回路は上記信号経路および上記エラー演算回路に接続され、上記エラー演算回路は上記信号経路に接続され、上記信号経路は上記マスキング回路に接続され、マスキング情報を伝送し、上記マスキング回路は上記データをマスキングするための受信した上記マスキング情報を利用し、マスクされた上記データおよびマスクされていない上記データを、上記エラー検出回路に伝送する電子デバイス。
メモリ回路の信号経路にマスキング情報を供給する工程と、
上記メモリ回路の信号経路にデータを供給する工程と、
マスキング情報を用いる上記データの少なくとも一部をマスキングする工程と、
マスクされた上記データおよびマスクされていない上記データを用いるエラー検出演算を実行する工程と、
上記エラー検出演算の結果を出力する工程とを含んでいる電子デバイスの動作方法。