JP2008084936A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供する。
【解決手段】メモリ領域と周辺回路領域とを含む半導体装置を製造する方法であって、半導体基板10上にハードマスク材料を堆積し、素子分離領域上のハードマスク材料を除去することによってハードマスク30をパターニングし、ハードマスクを用いて半導体基板にトレンチ35を形成し、トレンチに素子分離絶縁材料40を充填することによってSTIを形成し、メモリ領域のハードマスクとダミーアクティブ領域のハードマスクとを除去し、露出された半導体基板上にトンネルゲート絶縁膜48を形成し、トンネルゲート絶縁膜上にゲート電極材料50を堆積し、ゲート電極材料をハードマスクの上面レベルまで研磨することを具備する。
【選択図】図11
【解決手段】メモリ領域と周辺回路領域とを含む半導体装置を製造する方法であって、半導体基板10上にハードマスク材料を堆積し、素子分離領域上のハードマスク材料を除去することによってハードマスク30をパターニングし、ハードマスクを用いて半導体基板にトレンチ35を形成し、トレンチに素子分離絶縁材料40を充填することによってSTIを形成し、メモリ領域のハードマスクとダミーアクティブ領域のハードマスクとを除去し、露出された半導体基板上にトンネルゲート絶縁膜48を形成し、トンネルゲート絶縁膜上にゲート電極材料50を堆積し、ゲート電極材料をハードマスクの上面レベルまで研磨することを具備する。
【選択図】図11
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
フラッシュメモリ等の不揮発性メモリは、メモリ領域と、周辺回路領域とを含む。この周辺回路領域は、メモリセルを制御するための回路素子のほかに、素子を形成しないダミーアクティブ領域を有する。
従来より、不揮発性メモリの製造工程において、メモリセルのトンネルゲート絶縁膜およびフローティングゲート電極は、周辺回路素子のゲート絶縁膜および制御ゲート電極とは別工程で形成されている。ダミーアクティブ領域は、周辺回路素子を有しないものの、周辺回路素子の製造工程と同じ工程を経る。このため、ダミーアクティブ領域は、周辺回路素子と同じゲート絶縁膜および制御ゲート電極を有していた。
ところで、ダマシン法を用いてメモリ領域のフローティングゲート電極を形成する場合、ゲート電極材料を堆積した後、ゲート電極材料の下地であるストッパ膜が露出するまでCMP(Chemical Mechanical Polishing)でゲート電極材料を研磨する。このとき、メモリ領域におけるストッパ膜の面積は、フローティングゲート電極の形成領域の分だけ周辺回路領域におけるストッパ膜の面積よりも狭い。例えば、通常、メモリ領域におけるストッパ膜の面積は、メモリ領域全体の30%〜60%である。これに対し、周辺回路領域では、上述のとおりダミーアクティブ領域が周辺回路素子と同じ工程を経るので、ダミーアクティブ領域を含む周辺回路領域全体がストッパ膜で被覆されている。よって、周辺回路領域におけるストッパ膜の面積は、周辺回路領域全体、すなわち、ほぼ100%である。
よって、CMPにおいて、研磨布が周辺回路領域のストッパ膜よりもメモリ領域のストッパ膜に高い圧力で接する。これにより、メモリ領域のストッパ膜が周辺回路領域のストッパ膜よりも多く削られてしまう。このようなエロージョンによって、メモリ領域のフローティングゲート電極がディッシング(dishing)される。これは、フローティングゲート電極の膜厚をばらつかせる原因となる。フローティングゲート電極の膜厚がばらつくと、メモリセルのフローティングゲートとメモリセルの制御ゲートとのカップリング比がばらつく。その結果、メモリセルの閾値電圧が安定しないという問題が生じる。
特開2004−47541号公報
フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供する。
本発明に係る実施形態に従った半導体装置の製造方法は、メモリセルが形成されたメモリ領域と該メモリセルを制御する周辺回路素子が形成された周辺回路領域とを含む半導体装置を製造する方法であって、
半導体基板上にハードマスク材料を堆積し、素子分離領域上の前記ハードマスク材料を除去することによってハードマスクをパターニングし、前記ハードマスクを用いて前記半導体基板にトレンチを形成し、前記トレンチに素子分離絶縁材料を充填することによって素子分離領域を形成し、前記メモリ領域の前記ハードマスクと前記周辺回路領域のうち前記周辺回路素子が形成されないダミーアクティブ領域の前記ハードマスクとを除去し、前記メモリ領域および前記ダミーアクティブ領域において、前記ハードマスクを除去することによって露出された前記半導体基板上にトンネルゲート絶縁膜を形成し、前記メモリ領域および前記ダミーアクティブ領域において、前記トンネルゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料を前記ハードマスクの上面レベルまで研磨することを具備する。
半導体基板上にハードマスク材料を堆積し、素子分離領域上の前記ハードマスク材料を除去することによってハードマスクをパターニングし、前記ハードマスクを用いて前記半導体基板にトレンチを形成し、前記トレンチに素子分離絶縁材料を充填することによって素子分離領域を形成し、前記メモリ領域の前記ハードマスクと前記周辺回路領域のうち前記周辺回路素子が形成されないダミーアクティブ領域の前記ハードマスクとを除去し、前記メモリ領域および前記ダミーアクティブ領域において、前記ハードマスクを除去することによって露出された前記半導体基板上にトンネルゲート絶縁膜を形成し、前記メモリ領域および前記ダミーアクティブ領域において、前記トンネルゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料を前記ハードマスクの上面レベルまで研磨することを具備する。
本発明に係る実施形態に従った半導体装置は、複数のメモリセルが配列されたメモリ領域と、前記メモリ領域上に設けられたトンネルゲート絶縁膜と、前記トンネルゲート絶縁膜上に設けられたゲート電極と、前記メモリセルを制御する周辺回路素子が設けられた素子形成領域、および、前記周辺回路素子が形成されないダミーアクティブ領域を含む周辺回路領域とを備え、前記ダミーアクティブ領域上には、前記ゲート電極と同じ材質からなるダミーゲート電極が設けられていることを特徴とする。
本発明による半導体装置の製造方法は、フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1から図10は、本発明に係る第1の実施形態に従った不揮発性メモリの製造方法を示す断面図である。図1から図10を参照して、不揮発性メモリの製造方法を説明する。本実施形態の不揮発性メモリは、例えば、NAND型フラッシュメモリである。
図1から図10は、本発明に係る第1の実施形態に従った不揮発性メモリの製造方法を示す断面図である。図1から図10を参照して、不揮発性メモリの製造方法を説明する。本実施形態の不揮発性メモリは、例えば、NAND型フラッシュメモリである。
まず、図1に示すようにシリコン基板10上にシリコン酸化膜20およびシリコン窒化膜30を堆積する。シリコン酸化膜20は、シリコン基板10を酸化することによって形成すればよい。シリコン窒化膜30は、CVD(Chemical Viper Deposition)で堆積すればよい。シリコン窒化膜30は、素子分離領域を形成するためのハードマスク材料として用いられる。
次に、フォトリソグラフィ技術およびRIE(Reactive Ion Etching)を用いて素子分離領域上のシリコン窒化膜30をパターニングする。これによってシリコン窒化膜30からなるハードマスクを成形する。以下、シリコン窒化膜30をハードマスク30ともいう。続いて、ハードマスク30を用いて、シリコン酸化膜20およびシリコン基板10をRIEで加工する。これにより、図2に示すように、トレンチ35が形成される。
以下、半導体基板10の表面領域を、メモリ領域と周辺回路領域とに分けて説明する。メモリ領域は、メモリセルを形成する領域である。周辺回路領域は、メモリセルを制御する周辺回路素子が形成される領域である。周辺回路領域は、さらに、素子形成領域とダミーアクティブ領域とに分けることができる。素子形成領域は、周辺回路領域のうち、周辺回路素子が形成されるアクティブ領域である。ダミーアクティブ領域は、周辺回路領域のうち、素子が形成されないアクティブ領域であり、素子形成領域の回路素子を保護するために設けられている。
次に、図3に示すように、素子分離絶縁材料としてシリコン酸化膜40をトレンチ35内に充填する。シリコン酸化膜40は、HDP−CVD(High Density Plasma−CVD)を用いて堆積すればよい。続いて、CMPを用いてシリコン酸化膜40をハードマスク30の上面レベルまで研磨し、シリコン酸化膜40を平坦化する。これにより、図4に示すように、素子分離領域としてSTI(Shallow Trench Isolation)が形成される。
次に、フォトリソグラフィ技術およびウェットエッチングを用いて、メモリ領域のハードマスク30およびダミーアクティブ領域のハードマスク30を除去する。これにより、図5に示す構造が得られる。ここで、素子形成領域はフォトレジスト45によって被覆されているため、素子形成領域のハードマスク30は残存している。しかし、ダミーアクティブ領域のハードマスク30は除去されている。
次に、図6に示すように、メモリ領域のシリコン酸化膜20およびダミーアクティブ領域のシリコン酸化膜20を除去する。続いて、図7に示すように、メモリ領域およびダミーアクティブ領域において、ハードマスク30およびシリコン酸化膜20を除去することによって露出された半導体基板10上にトンネルゲート絶縁膜48を形成する。トンネルゲート絶縁膜48の膜厚は、例えば、7〜8nmである。トンネルゲート絶縁膜48は、シリコン基板10を酸化することによって得られる。トンネルゲート絶縁膜48は、シリコン酸窒化膜で形成されていてもよい。これにより、トンネルゲート絶縁膜48の信頼性を向上させ、かつ、その誘電率を高めることができる。
次に、図8に示すように、CDVを用いてポリシリコン50をトンネルゲート絶縁膜48上に堆積する。このポリシリコン50は、フローティングゲート電極の材料として用いられる。
次に、ポリシリコン50を平坦化するために、ポリシリコン50をCMPでハードマスク30の上面レベルまで研磨する。これにより、図9に示すように、フローティングゲート電極50aおよびダミーゲート電極50bがダマシン法によって形成される。
ここで、ポリシリコン50は、メモリ領域だけでなく、周辺回路領域内のダミーアクティブ領域にも埋め込まれている点に注目されたい。
ポリシリコン50は被研磨材料である。研磨前のポリシリコン50の下には、CMPのストッパ膜としてハードマスク(SiN)30およびシリコン酸化膜40が存在する。メモリ領域のうちフローティングゲート電極のパターンが形成されている領域には、ストッパ膜が無い。上述のとおり、通常、メモリ領域におけるストッパ膜の面積比率は、メモリ領域全体の30%〜60%である。
本実施形態の周辺回路領域におけるストッパ膜の面積は、ダミーゲート電極50bがダミーアクティブ領域に埋め込まれているため、100%未満となる。通常、ダミーアクティブ領域の面積は、周辺回路領域の40〜70%である。すなわち、周辺回路領域におけるストッパ膜の面積は、周辺回路領域の30〜60%となり、メモリ領域におけるストッパ膜の面積とほぼ同じにすることができる。これにより、本実施形態では、CMPの研磨布がチップ全面に等しい圧力で接し、ポリシリコン50はチップ内において平坦に研磨される。その結果、フローティングゲート電極の膜厚がほぼ一定となる。
次に、フォトレジスト52でメモリ領域およびダミーアクティブ領域を被覆する。続いて、素子形成領域のハードマスク30を除去する。さらに、素子形成領域のシリコン酸化膜20をウェットエッチングで除去する。このとき、STIを構成するシリコン酸化膜40もエッチングされる。これにより、図10に示す構造が得られる。
次に、フォトレジスト52の除去後、素子形成領域で露出されたシリコン基板10上にゲート絶縁膜60を形成する。ゲート絶縁膜60は、シリコン基板10を酸化することによって形成すればよい。ゲート絶縁膜60の膜厚は、例えば、30〜45nmである。続いて、ポリシリコンを堆積し、これを加工することによって、制御ゲート電極70を形成する。これにより、図11に示す構造が得られる。なお、ゲート絶縁膜60の形成工程において、メモリセルのゲート絶縁膜を同時に形成し、制御ゲート電極70の形成工程において、メモリセルの制御ゲート電極を同時に形成してよい。これにより、半導体装置の製造工程が短縮される。
その後、層間絶縁膜、コンタクトおよび配線等を形成することによって半導体装置が完成する。
上記方法によって製造された半導体装置は、複数のメモリセルが配列されたメモリ領域と、素子形成領域およびダミーアクティブ領域を含む周辺回路領域とを備えている。メモリセルは、メモリ領域のシリコン基板10上に設けられたトンネルゲート絶縁膜48と、トンネルゲート絶縁膜48上に設けられたフローティングゲート電極50とを含む。
図11に示すように、ダミーアクティブ領域の断面構造は、メモリセルの断面構造とほぼ同じである。従って、ダミーアクティブ領域上には、フローティングゲート電極50aと同じ材質のポリシリコンからなるダミーゲート電極50bが設けられている。フローティングゲート電極50aおよびダミーゲート電極50bは同一工程で形成されるからである。素子形成領域のゲート電極70もポリシリコンから成るが、フローティングゲート電極50aおよびダミーゲート電極50bとは別工程で形成されている。このため、素子形成領域のゲート電極70は、組成または密度においてダミーゲート電極50bと異なると考えられる。
ダミーアクティブ領域のSTIの高さは、メモリ領域のSTIの高さとほぼ同じである。素子形成領域のSTIは、ダミーアクティブ領域のSTIよりも低く形成されている。これは、素子形成領域のゲート電極70をSTI上に引き出し、ゲート電極70を配線と接続可能にするためである。従って、ダミーアクティブ領域のゲート電極はSTI上に延在していないが、素子分離領域のゲート電極はSTI上に延在している。即ち、チップ表面の上方から見た場合に、ダミーアクティブ領域のゲート電極はSTIと重畳しないが、素子分離領域のゲート電極はSTIと重畳する。
さらに、ダミーアクティブ領域に形成されたトンネルゲート絶縁膜48は、素子形成領域のゲート絶縁膜60よりも薄い場合が多い。
このように、本実施形態において、ダミーアクティブ領域の断面構造は、周辺回路領域の断面構造と大きく異なり、かつ、メモリセルの断面構造とほぼ同じになる。
本実施形態は、周辺回路素子を保護するために設けられたダミーアクティブ領域を、メモリ領域のディシングを抑制するために利用している。本実施形態では、ダミーアクティブ領域の構造をメモリセルの構造と同様にすることによって、メモリセルのフローティングゲート電極の膜厚を均一にする。これにより、メモリセルの閾値電圧が安定し、データの読出し、データの書込みおよびデータの保持等のメモリ特性の信頼性が向上する。
図12は、従来の半導体装置の製造方法を示す断面図である。比較のために図12を説明する。図12で示す工程は、本実施形態の図9で示す工程に相当する。従来では、ダミーアクティブ領域の断面構造は、素子形成領域の断面構造と同じである。従って、メモリ領域におけるストッパ膜の面積は、メモリ領域全体の30%〜60%であるのに対し、周辺回路領域におけるストッパ膜の面積は、周辺回路領域のほぼ100%である。よって、CMPによってメモリ領域のフローティングゲート電極がディッシングされ、フローティングゲート電極の膜厚がばらつくことがわかる。
(第2の実施形態)
図13は、本発明に係る第2の実施形態に従った不揮発性メモリを有する半導体ウェハの平面図である。第2の実施形態は、半導体ウェハのチップ間にあるスクライブラインにダミーアクティブ領域を有する。スクライブラインのダミーアクティブ領域の断面構造は、第1の実施形態のダミーアクティブ領域の断面構造と同様でよい。第2の実施形態のその他の構成は、第1の実施形態と同様でよい。スクライブラインにダミーアクティブ領域を設けることによって、上記CMPの工程において、スクライブラインにおける平坦性が向上する。
図13は、本発明に係る第2の実施形態に従った不揮発性メモリを有する半導体ウェハの平面図である。第2の実施形態は、半導体ウェハのチップ間にあるスクライブラインにダミーアクティブ領域を有する。スクライブラインのダミーアクティブ領域の断面構造は、第1の実施形態のダミーアクティブ領域の断面構造と同様でよい。第2の実施形態のその他の構成は、第1の実施形態と同様でよい。スクライブラインにダミーアクティブ領域を設けることによって、上記CMPの工程において、スクライブラインにおける平坦性が向上する。
以上の実施形態では、ダミーアクティブ領域に関して記載したが、周辺回路領域内のキャパシタ電極および/またはポリシリコン抵抗(図示せず)もフローティングゲート電極と同一工程で形成してもよい。即ち、キャパシタ電極および/またはポリシリコン抵抗をフローティングゲート電極材料で形成することによって、周辺回路領域におけるストッパ膜の面積比率をメモリ領域におけるストッパ膜の面積比率と同程度まで低下させてもよい。
特に、周辺回路領域に占めるダミーアクティブ領域の面積比率が低い場合には、キャパシタ電極および/またはポリシリコン抵抗をフローティングゲート電極材料で形成することによって、周辺回路領域におけるストッパ膜の面積比率を効果的に低下させることができる。
例えば、周辺回路のトランジスタのゲートは、シリサイドや金属で形成されている場合が多い。よって、高抵抗のポリシリコンが抵抗器として頻繁に採用されている。この高抵抗ポリシリコンをフローティングゲート電極材料で形成すればよい。
さらに、キャパシタ電極の面積は、トランジスタのゲート面積と比較して大きいので、キャパシタ電極をフローティングゲート電極材料で形成することは、周辺回路領域におけるストッパ膜の面積比率を低下させるのに効果的である。
10…シリコン基板
20…シリコン酸化膜
30…シリコン窒化膜
35…トレンチ
40…シリコン酸化膜
45…フォトレジスト
48…トンネルゲート絶縁膜
50…ポリシリコン
50a…フローティングゲート電極
50b…ダミーゲート電極
60…ゲート絶縁膜
70…制御ゲート電極
20…シリコン酸化膜
30…シリコン窒化膜
35…トレンチ
40…シリコン酸化膜
45…フォトレジスト
48…トンネルゲート絶縁膜
50…ポリシリコン
50a…フローティングゲート電極
50b…ダミーゲート電極
60…ゲート絶縁膜
70…制御ゲート電極
Claims (5)
- メモリセルが形成されたメモリ領域と該メモリセルを制御する周辺回路素子が形成された周辺回路領域とを含む半導体装置を製造する方法であって、
半導体基板上にハードマスク材料を堆積し、
素子分離領域上の前記ハードマスク材料を除去することによってハードマスクをパターニングし、
前記ハードマスクを用いて前記半導体基板にトレンチを形成し、
前記トレンチに素子分離絶縁材料を充填することによって素子分離領域を形成し、
前記メモリ領域の前記ハードマスクと前記周辺回路領域のうち前記周辺回路素子が形成されないダミーアクティブ領域の前記ハードマスクとを除去し、
前記メモリ領域および前記ダミーアクティブ領域において、前記ハードマスクを除去することによって露出された前記半導体基板上にトンネルゲート絶縁膜を形成し、
前記メモリ領域および前記ダミーアクティブ領域において、前記トンネルゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料を前記ハードマスクの上面レベルまで研磨することを具備した半導体装置の製造方法。 - 前記ハードマスク材料はシリコン窒化膜からなり、
前記トンネルゲート絶縁膜はシリコン酸窒化膜からなり、
前記ゲート電極材料はポリシリコンからなることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ダミーアクティブ領域は、前記半導体基板のスクライブラインにも設けられていることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
- 複数のメモリセルが配列されたメモリ領域と、
前記メモリ領域上に設けられたトンネルゲート絶縁膜と、
前記トンネルゲート絶縁膜上に設けられたゲート電極と、
前記メモリセルを制御する周辺回路素子が設けられた素子形成領域、および、前記周辺回路素子が形成されないダミーアクティブ領域を含む周辺回路領域とを備え、
前記ダミーアクティブ領域上には、前記ゲート電極と同じ材質からなるダミーゲート電極が設けられていることを特徴とする半導体装置。 - 前記ダミーゲート電極の下には、前記トンネルゲート絶縁膜と同じ材質からなるダミーゲート絶縁膜が設けられていることを特徴とする請求項1に記載の半導体装置。
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US8921923B2 (en) | 2013-03-18 | 2014-12-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory device and semiconductor memory device |
US20150118815A1 (en) * | 2012-12-28 | 2015-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET Device Structure and Methods of Making Same |
DE102020001439B3 (de) * | 2020-02-21 | 2021-06-10 | Mühlbauer Gmbh & Co. Kg | Vorrichtung und Verfahren zum Übertragen elektronischer Bauteile von einem ersten zu einem zweiten Träger |
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