JP2008084410A - 走査型記憶装置 - Google Patents

Abstract

【課題】抵抗変化型記録媒体の表面を複数のプローブを用いて走査を行うことによりデータの読み書きを行う走査型記憶装置において、構造を微細化して記録密度を増大させてもデータ読み出し時間の増加を回避し得る構成の走査型記憶装置を提供する。
【解決手段】本発明の一態様に係る走査型記憶装置は、複数のビット線と複数のワード線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における上記記録媒体の抵抗値を検出するための複数のプローブと、上記各プローブごとに設けられ、検出された上記記録媒体の抵抗値のデータを記憶する複数の記憶バッファと、上記複数のビット線のうち、データ読み出しに用いられるビット線にそれぞれ接続され、上記各記憶バッファに記憶されたデータを読み出す複数のセンスアンプと、を備えているものである。
【選択図】図１

Description

本発明は、抵抗変化型記録媒体の表面を複数のプローブを用いて走査を行うことによりデータの読み書きを行う走査型記憶装置に関する。

記憶装置には、半導体メモリ、磁気ディスク等、種々の記憶装置があるが、半導体メモリにおいては、構造の微細化に伴い、製造工程中のリソグラフィ工程に掛かるコストが増大してきており、構造の微細化によるビット単価の更なる低減が困難になってきている。

また、磁気ディスクにおいては、磁気ヘッドの微細化に限界が生じ、記録密度の向上が困難になってきている。

一方、抵抗変化型記録媒体の表面を複数のプローブを用いて走査を行うことによりデータの読み書きを行う走査型記憶装置の場合は、製造工程において高コストなリソグラフィ工程が不要であり、高密度の記録を行うことが可能である。

しかし、斯かる走査型記憶装置においても、構造の微細化に伴い、記録を担う１ビット分の書き込み領域のサイズが小さくなることにより抵抗値が大きくなると共に、プローブ先端と記録媒体との接触面積の縮小によって両者間の接触抵抗が増大してきている。そのため、プローブと記録媒体との間の抵抗値を検出する回路において、プローブ基板上の配線の寄生容量と検出する抵抗値とにより決まるＣＲ時定数が増大し、プローブと記録媒体との間の抵抗値を逐次的に読み取る際におけるデータ読み出し時間の増加が問題となっている。この傾向は、記録密度を増大させるためにプローブの配列サイズを大きくすると顕著になっていく。

尚、上記問題とは性質が異なるが、不揮発性メモリであるフラッシュメモリにおいては書換速度の遅さが問題となっており、その対策として、データを一旦、バッファ用揮発性メモリに蓄え、その後、徐々にデータをフラッシュメモリに転送するという手法が採られている（例えば、特許文献１、第３頁第０００４段落参照）。
特開２００１−２７４３５５号公報

本発明の目的は、抵抗変化型記録媒体の表面を複数のプローブを用いて走査を行うことによりデータの読み書きを行う走査型記憶装置において、構造を微細化して記録密度を増大させてもデータ読み出し時間の増加を回避し得る構成の走査型記憶装置を提供することである。

本発明の一態様に係る走査型記憶装置によれば、複数のビット線と複数のワード線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における上記記録媒体の抵抗値を検出するための複数のプローブと、上記各プローブごとに設けられ、検出された上記記録媒体の抵抗値のデータを記憶する複数の記憶バッファと、上記複数のビット線のうち、データ読み出しに用いられるビット線にそれぞれ接続され、上記各記憶バッファに記憶されたデータを読み出す複数のセンスアンプと、を備えている走査型記憶装置が提供される。

本発明の具体的な一態様に係る走査型記憶装置によれば、行ごとに設けられた第１，第２，第３のワード線と、列ごとに設けられた第１，第２のビット線と、各行の上記ワード線と各列の上記ビット線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における上記記録媒体の抵抗値を検出するための複数のプローブと、上記第１のビット線にドレインが接続され、上記第１のワード線にゲートが接続された第１のＭＯＳトランジスタ、上記第１のＭＯＳトランジスタのソースにドレインが接続され、上記プローブにゲート及びソースが接続された第２のＭＯＳトランジスタ、上記第２のＭＯＳトランジスタのソースにドレインが接続され、上記第３のワード線にゲートが接続された第３のＭＯＳトランジスタ、上記第３のＭＯＳトランジスタのソースにゲートが接続され、ソースが接地電位ノードに接続された第４のＭＯＳトランジスタ、並びに、上記第２のビット線にドレインが接続され、上記第２のワード線にゲートが接続され、上記第４のＭＯＳトランジスタのドレインにソースが接続された第５のＭＯＳトランジスタを含み、上記各プローブに対して設けられた複数のメモリセルと、各列の上記第２のビット線に接続された複数のセンスアンプと、各行の上記第１，第２，第３のワード線が接続され、上記第１，第２，第３のワード線を選択的にオン又はオフに制御するアドレスデコーダユニットと、各列の上記第１のビット線の電源電位ノードへの接続又は遮断を制御する第１のスイッチ素子と、各列の上記第２のビット線の電源電位ノードへの接続又は遮断を制御する第２のスイッチ素子と、を備えている走査型記憶装置が提供される。

本発明の具体的な他の態様に係る走査型記憶装置によれば、行ごとに設けられた第１，第２，第３のワード線と、列ごとに設けられた第１，第２のビット線と、各行の上記ワード線と各列の上記ビット線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における上記記録媒体の抵抗値を検出するための複数のプローブと、上記第１のビット線にドレインが接続され、上記第１のワード線にゲートが接続された第１のＭＯＳトランジスタ、上記第１のＭＯＳトランジスタのソースにドレインが接続され、上記プローブにゲート及びソースが接続された第２のＭＯＳトランジスタ、上記第２のＭＯＳトランジスタのソースにドレインが接続され、上記第３のワード線にゲートが接続された第３のＭＯＳトランジスタ、上記第３のＭＯＳトランジスタのソースと接地電位ノードとの間に接続されたキャパシタ、並びに、上記第２のビット線にドレインが接続され、上記第２のワード線にゲートが接続され、上記第３のＭＯＳトランジスタのソースにソースが接続された第４のＭＯＳトランジスタを含み、上記各プローブに対して設けられた複数のメモリセルと、各列の上記第２のビット線に接続された複数のセンスアンプと、各行の上記第１，第２，第３のワード線が接続され、上記第１，第２，第３のワード線を選択的にオン又はオフに制御するアドレスデコーダユニットと、各列の上記第１のビット線の電源電位ノードへの接続又は遮断を制御する第１のスイッチ素子と、各列の上記第２のビット線の電源電位ノードへの接続又は遮断を制御する第２のスイッチ素子と、を備えている走査型記憶装置が提供される。

本発明の一態様に係る走査型記憶装置は、上記構成により、高い記録密度と高速なデータ読み出しとの両立を実現することができる。

本発明の一態様に係る走査型記憶装置は、例えば、コンピュータ等に備えられる大容量の記憶装置として用いることができる。

本発明に係る走査型記憶装置の実施の形態においては、抵抗変化型記録媒体の表面を走査するための複数のプローブのそれぞれに対応して各プローブごとに少なくとも１個の記憶素子を記憶バッファとして設けておく。

そして、データ読み出しの際は、第一段階として、複数のプローブを記録媒体の表面に同時にアクセスさせて、各プローブが検出した抵抗値のデータを各プローブに対応する記憶バッファにそれぞれ並列的に記憶させておき、第二段階として、例えば記録媒体の表面への後続のアクセスのために各プローブを動作させている間に、各記憶バッファにそれぞれ接続されたワード線を一本ずつオンにしていって逐次的に（シーケンシャルに）データ読み出しを行う。

各プローブに対応して設ける記憶素子は、読み出しデータを一時的に保持する記憶バッファとして機能するものであり、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の高速にアクセス可能な記憶素子を用いる。

従って、本発明に係る走査型記憶装置の実施の形態におけるデータ読み出し速度は、プローブ基板上の配線の寄生容量と検出する抵抗値とにより決まるＣＲ時定数の影響を全く受けないので、データ読み出し時間を大幅に短縮することが可能となる。

各記憶バッファからのデータ読み出し時には、各プローブが記録媒体の表面に接触している必要はないので、例えばステップ・アンド・リピート動作により記録媒体の表面を各プローブに走査させる場合には、各プローブの位置決め動作を行っている間に、直前のアクセス時に保持されたデータを各記憶バッファから読み出すことにより、データ読み出し時間を大幅に短縮することが可能となる。

各プローブの位置決め動作中に各記憶バッファからのデータ読み出しを行うことにより、データ読み出しのための待ち時間を最小化することができ、場合によっては、データ読み出し時間を各プローブの位置決め動作時間に完全に吸収させてしまい、データ読み出しのための待ち時間を０にすることも可能である。

以下、本発明に係る走査型記憶装置の実施の形態について、図面を参照しながらさらに詳細に説明する。

図１は、本発明の第１の実施の形態に係る走査型記憶装置の１メモリセル分の構成を示す回路図であり、図２は、本発明の第１の実施の形態に係る走査型記憶装置のメモリセル周辺部を含む構成を示す回路図である。また、図３は、走査型記憶装置におけるプローブ周辺部、及び、走査対象記録媒体の概略構成を示す側断面図である。

図１に示す本発明の第１の実施の形態に係る走査型記憶装置の１メモリセル分の構成は、第１，第２のビット線ＢＬ１Ａ，ＢＬ１Ｂと第１，第２，第３のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃとの交差部に配設されたプローブ１０１と、第１のビット線ＢＬ１Ａにドレインが接続され、第１のワード線ＷＬ１Ａにゲートが接続された第１のＭＯＳトランジスタＴｒ１と、第１のＭＯＳトランジスタＴｒ１のソースにドレインが接続され、プローブ１０１にゲート及びソースが接続された第２のＭＯＳトランジスタＴｒ２と、第２のＭＯＳトランジスタＴｒ２のソースにドレインが接続され、第３のワード線ＷＬ１Ｃにゲートが接続された第３のＭＯＳトランジスタＴｒ３と、第３のＭＯＳトランジスタＴｒ３のソースにゲートが接続され、ソースが接地電位ノードに接続された第４のＭＯＳトランジスタＴｒ４と、第２のビット線ＢＬ１Ｂにドレインが接続され、第２のワード線ＷＬ１Ｂにゲートが接続され、第４のＭＯＳトランジスタＴｒ４のドレインにソースが接続された第５のＭＯＳトランジスタＴｒ５と、第２のビット線ＢＬ１Ｂに接続されたセンスアンプ１０２とを備えている。

プローブ１０１の先端部と接地電位ノードとの間には、記録媒体の抵抗値Ｒｓと、記録媒体の抵抗値Ｒｓに対し並列接続状態で現れるプローブ基板上の寄生容量Ｃｐとが示されている。

図２の本発明の第１の実施の形態に係る走査型記憶装置のメモリセル周辺部を含む構成は、図面の簡略化のため、２行２列分の構成のみが示されている。

各行各列の２本のビット線と３本のワード線との交差部には、プローブ１０１−１１，１０１−１２，１０１−２１，１０１−２２が配設されている。

各行の第１，第２，第３のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃ，ＷＬ２Ａ，ＷＬ２Ｂ，ＷＬ２Ｃは、それぞれアドレスデコーダユニット（ＡＤＵ）１０３に接続されている。アドレスデコーダユニット（ＡＤＵ）１０３は、各行の第１，第２，第３のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃ，ＷＬ２Ａ，ＷＬ２Ｂ，ＷＬ２Ｃの電位を制御することにより、それらのワード線を選択的にオン又はオフにするための回路である。

各列の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂには、それぞれセンスアンプ１０２−１，１０２−２が接続されている。センスアンプ１０２−１，１０２−２は、それぞれ各列の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂの電位を検出する。

尚、データ読み出し時の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂの電位は、選択されたメモリセルの記憶バッファとしての第４のＭＯＳトランジスタＴｒ４のゲート容量に蓄積された電荷量に応じて変化する。第４のＭＯＳトランジスタＴｒ４のゲート容量に蓄積される電荷量は、プローブ１０１が接触した位置における抵抗変化膜９１の抵抗値に応じて決まる。

また、各列の２本のビット線ＢＬ１Ａ，ＢＬ１Ｂ，ＢＬ２Ａ，ＢＬ２Ｂは、スイッチ用ＭＯＳトランジスタを介して電源電位ノードＶＤに接続されており、各列の第１のビット線ＢＬ１Ａ，ＢＬ２Ａへの電圧印加は、第１の制御信号φＰ１により制御され、各列の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂへの電圧印加は、第２の制御信号φＰ２により制御される。

一方、走査型記憶装置におけるプローブ周辺部、及び、走査対象記録媒体の概略構成は、図３に示されている。

走査対象記録媒体は、電流を流すことにより抵抗値が変化する抵抗変化膜９１が、絶縁性基板９２上に形成されたものである。抵抗変化膜９１は、例えば、ニッケル（Ｎｉ）、マンガン（Ｍｎ）等の酸化物や、ゲルマニウム−アンチモン−テルル（Ｇｅ−Ｓｂ−Ｔｅ）のような結晶構造の相変化を示す材料により形成された膜である。

導電性プローブ１０１が形成されるプローブ基板９４としては、例えば、単結晶シリコン基板を用いることができる。導電性プローブ１０１は、プローブ基板９４を加工することにより、プローブ基板９４上に形成される。

また、プローブ基板９４上には、導電性プローブ１０１に流れる電流を検出することにより抵抗変化膜９１の抵抗変化を検知する回路を構成する回路配線層９３が形成されている。

抵抗変化膜９１に対するプローブ１０１の相対的位置を移動させて、抵抗変化膜９１の表面をプローブ１０１により走査するため、図３の例では、プローブ基板９４は基板駆動機構９５に結合されている。この場合、抵抗変化膜９１が形成された絶縁性基板９２は、固定される。基板駆動機構９５によってプローブ基板９４を駆動することにより、抵抗変化膜９１に対するプローブ１０１の相対的位置を移動させる。

図３における左右方向（Ｘ軸方向）及び奥行き方向（Ｙ軸方向）にプローブ１０１を駆動することにより、抵抗変化膜９１に対する相対的位置を移動させる。

また、高さ方向（Ｚ軸方向）にプローブ１０１を駆動することにより、抵抗変化膜９１の表面への接触（アクセス）、及び、抵抗変化膜９１の表面からの離間を制御する。

尚、基板駆動機構９５は、プローブ基板９４ではなく、抵抗変化膜９１が形成された絶縁性基板９２に結合されていてもよい。その場合、プローブ基板９４は固定される。

理解を容易にするため、以下では、図１に示す１メモリセル分の構成を主として参照して、本発明の第１の実施の形態に係る走査型記憶装置の動作を説明する。

本発明の第１の実施の形態に係る走査型記憶装置における記憶バッファとしてのメモリセルは、第３，第４，第５のＭＯＳトランジスタＴｒ３，Ｔｒ４，Ｔｒ５により構成される３トランジスタ型のＤＲＡＭセルである。この３トランジスタ型のＤＲＡＭセルでは、第４のＭＯＳトランジスタＴｒ４のゲート容量を利用してデータの書き込みが行われ、第４のＭＯＳトランジスタＴｒ４のソース・ドレイン間のコンダクタンスの値に応じたデータの読み出しが行われる。

記録媒体の抵抗値Ｒｓを読み出すときは、プローブ１０１の先端を記録媒体の表面に接触させ、第１の制御信号φＰ１をオンにして第１のビット線ＢＬ１Ａに約０．３Ｖの電圧を印加すると、負荷トランジスタである第２のＭＯＳトランジスタＴｒ２の抵抗値と記録媒体の抵抗値Ｒｓとにより決まる電位Ｖｒがプローブ１０１に、即ち、第２のＭＯＳトランジスタＴｒ２のソースに発生する。尚、第２のＭＯＳトランジスタＴｒ２の抵抗値は、記録媒体の抵抗値Ｒｓに依存して決められる。

この電位Ｖｒの安定化には、第２のＭＯＳトランジスタＴｒ２の抵抗値と第１のビット線ＢＬ１Ａの配線容量Ｃｐ１とにより決まるＣＲ時定数程度の時間を要する。

電位Ｖｒが安定化したら、第３のワード線ＷＬ１Ｃをオンにして第３のＭＯＳトランジスタＴｒ３をオンにすることにより、記憶バッファとしての第４のＭＯＳトランジスタＴｒ４に電位Ｖｒのデータが書き込まれる。電位Ｖｒが高電位であるときは、第４のＭＯＳトランジスタＴｒ４のゲート容量に電荷が蓄積される。第４のＭＯＳトランジスタＴｒ４のゲート容量は、第２のビット線ＢＬ１Ｂの配線容量Ｃｐ２よりも小さく、１／１０以下である。そのため、第４のＭＯＳトランジスタＴｒ４のゲート容量による、データ読み出し時の回路のＣＲ時定数の増加もわずかである。

第４のＭＯＳトランジスタＴｒ４に電位Ｖｒのデータを書き込んだ後、第３のワード線ＷＬ１Ｃをオフにして、第４のＭＯＳトランジスタＴｒ４のゲート容量に蓄積した電荷を絶縁し、第１の制御信号φＰ１もオフにする。

以上の動作は、プローブアレイの総てのプローブ及びその記憶バッファにおいて同時に並列的に行われる。各メモリセルの第４のＭＯＳトランジスタＴｒ４への書き込み動作は同時に並列的に行われるため、その影響によりＣＲ時定数が増加してもほとんど問題にならない。

但し、電源電流の制限によって、総てのプローブ及びその記憶バッファにおいて同時に並列的に処理することが困難である場合には、適当な本数のワード線をオンにして部分的に並列処理を行うだけでも、全体としてのデータ読み出し時間の短縮に対して効果がある。

プローブアレイの総てのプローブ及びその記憶バッファにおいて書き込み動作が終了した後、各メモリセルの第２のワード線ＷＬ１Ｂを一本ずつオンにしていくことにより、各メモリセルの記憶バッファからのデータ読み出しを逐次的に（シーケンシャルに）行う。

具体的には、第２の制御信号φＰ２をオンにして第２のビット線ＢＬ１Ｂにプリチャージを行った後、第２のワード線ＷＬ１Ｂをオンにして、記憶バッファ読み出し用の選択トランジスタである第５のＭＯＳトランジスタＴｒ５をオンにする。すると、記憶バッファとしての第４のＭＯＳトランジスタＴｒ４のゲート容量に蓄積された電荷量によって変化する第４のＭＯＳトランジスタＴｒ４のチャネルコンダクタンスの値に応じて、第２のビット線ＢＬ１Ｂの電位が低下する。このときの第２のビット線ＢＬ１Ｂの電位低下の量を、第２のビット線ＢＬ１Ｂに接続されたセンスアンプ１０２によって検出し、第２のビット線ＢＬ１Ｂの電位低下の量に応じた値のデータ読み出しが行われる。

以上に述べた、記憶バッファの蓄積電荷量をビット線を介して読み出す方式は、３トランジスタ型ＤＲＡＭ（３Ｔ−ＤＲＡＭ）において行われる通常の読み出しと同様の手順である。

記憶バッファの読み出し回路には、第２のビット線ＢＬ１Ｂの配線抵抗以外には大きな抵抗が含まれない。従って、記録媒体の抵抗値Ｒｓを含む回路によってデータ読み出しを行う場合と比較すると、記憶バッファのデータ読み出し回路のＣＲ時定数は小さい。

また、記憶バッファのデータ読み出し回路によるデータ読み出し時間は、記録媒体の抵抗値Ｒｓとは無関係であるので、大容量のデータ読み出しをワード線の行ごとにシーケンシャルに行っても、データ読み出し時間が大きく増加することはない。

さらに、各記憶バッファからのデータ読み出し時には、各プローブが記録媒体の表面に接触している必要はないので、例えばステップ・アンド・リピート動作により記録媒体の表面を各プローブに走査させる場合には、各プローブの位置決め動作を行っている間に、直前のアクセス時に保持されたデータを各記憶バッファから読み出すことにより、データ読み出し時間を大幅に短縮することが可能となる。

図４は、本発明の第２の実施の形態に係る走査型記憶装置の１メモリセル分の構成を示す回路図であり、図５は、本発明の第２の実施の形態に係る走査型記憶装置のメモリセル周辺部を含む構成を示す回路図である。

図４に示す本発明の第２の実施の形態に係る走査型記憶装置の１メモリセル分の構成は、第１，第２のビット線ＢＬ１Ａ，ＢＬ１Ｂと第１，第２，第３のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃとの交差部に配設されたプローブ１０１と、第１のビット線ＢＬ１Ａにドレインが接続され、第１のワード線ＷＬ１Ａにゲートが接続された第１のＭＯＳトランジスタＴｒ１と、第１のＭＯＳトランジスタＴｒ１のソースにドレインが接続され、プローブ１０１にゲート及びソースが接続された第２のＭＯＳトランジスタＴｒ２と、第２のＭＯＳトランジスタＴｒ２のソースにドレインが接続され、第３のワード線ＷＬ１Ｃにゲートが接続された第３のＭＯＳトランジスタＴｒ３と、第３のＭＯＳトランジスタＴｒ３のソースと接地電位ノードとの間に接続されたキャパシタＣ１と、第２のビット線ＢＬ１Ｂにドレインが接続され、第２のワード線ＷＬ１Ｂにゲートが接続され、第３のＭＯＳトランジスタＴｒ３のソースにソースが接続された第４のＭＯＳトランジスタＴｒ５と、第２のビット線ＢＬ１Ｂに接続されたセンスアンプ１０２とを備えている。

プローブ１０１の先端部と接地電位ノードとの間には、記録媒体の抵抗値Ｒｓと、記録媒体の抵抗値Ｒｓに対し並列接続状態で現れるプローブ基板上の寄生容量Ｃｐ３とが示されている。また、第１のビット線ＢＬ１Ａの配線容量Ｃｐ１、第２のビット線ＢＬ１Ｂの配線容量Ｃｐ２が図示されている。

図５の本発明の第２の実施の形態に係る走査型記憶装置のメモリセル周辺部を含む構成は、図面の簡略化のため、２行２列分の構成のみが示されている。

各行各列の２本のビット線と３本のワード線との交差部には、プローブ１０１−１１，１０１−１２，１０１−２１，１０１−２２が配設されている。

各行の第１，第２，第３のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃ，ＷＬ２Ａ，ＷＬ２Ｂ，ＷＬ２Ｃは、それぞれアドレスデコーダユニット（ＡＤＵ）１０３に接続されている。アドレスデコーダユニット（ＡＤＵ）１０３は、各行の第１，第２，第３のワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃ，ＷＬ２Ａ，ＷＬ２Ｂ，ＷＬ２Ｃの電位を制御することにより、それらのワード線を選択的にオン又はオフにするための回路である。

各列の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂには、それぞれセンスアンプ１０２−１，１０２−２が接続されている。センスアンプ１０２−１，１０２−２は、それぞれ各列の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂの電位を検出する。

尚、データ読み出し時の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂの電位は、選択されたメモリセルの記憶バッファとしてのキャパシタＣ１に蓄積された電荷量に応じて変化する。キャパシタＣ１に蓄積される電荷量は、プローブ１０１が接触した位置における抵抗変化膜９１の抵抗値に応じて決まる。

また、図５には示されていないが、図２に示す第１の実施の形態と同様に、各列の２本のビット線ＢＬ１Ａ，ＢＬ１Ｂ，ＢＬ２Ａ，ＢＬ２Ｂは、スイッチ用ＭＯＳトランジスタを介して電源電位ノードＶＤに接続されており、各列の第１のビット線ＢＬ１Ａ，ＢＬ２Ａへの電圧印加は、第１の制御信号φＰ１により制御され、各列の第２のビット線ＢＬ１Ｂ，ＢＬ２Ｂへの電圧印加は、第２の制御信号φＰ２により制御される。

尚、プローブ周辺部、及び、走査対象記録媒体の概略構成は、図３を参照して上述した構成と同様である。

本発明の第２の実施の形態に係る走査型記憶装置のメモリセルにおいては、記憶バッファとして、ＭＯＳトランジスタのゲート容量ではなく、平行平板型の平面キャパシタＣ１が用いられている。

記録媒体の抵抗値Ｒｓを読み出し、記憶バッファとしてのキャパシタＣ１に電荷を蓄積するまでの手順は、第１の実施の形態と同様である。

即ち、記録媒体の抵抗値Ｒｓを読み出すときは、プローブ１０１の先端を記録媒体の表面に接触させ、第１の制御信号φＰ１をオンにして第１のビット線ＢＬ１Ａに約０．３Ｖの電圧を印加すると、負荷トランジスタである第２のＭＯＳトランジスタＴｒ２の抵抗値と記録媒体の抵抗値Ｒｓとにより決まる電位Ｖｒがプローブ１０１に、即ち、第２のＭＯＳトランジスタＴｒ２のソースに発生する。

この電位Ｖｒの安定化には、第２のＭＯＳトランジスタＴｒ２の抵抗値と第１のビット線ＢＬ１Ａの配線容量Ｃｐ１とにより決まるＣＲ時定数程度の時間を要する。

電位Ｖｒが安定化したら、第３のワード線ＷＬ１Ｃをオンにして第３のＭＯＳトランジスタＴｒ３をオンにすることにより、記憶バッファとしてのキャパシタＣ１に電位Ｖｒのデータが書き込まれる。電位Ｖｒが高電位であるときは、キャパシタＣ１に電荷が蓄積される。キャパシタＣ１の容量は、第２のビット線ＢＬ１Ｂの配線容量Ｃｐ２よりも小さく、１／１０以下である。そのため、キャパシタＣ１の容量による、データ読み出し時の回路のＣＲ時定数の増加もわずかである。

キャパシタＣ１に電位Ｖｒのデータを書き込んだ後、第３のワード線ＷＬ１Ｃをオフにして、キャパシタＣ１に蓄積した電荷を絶縁し、第１の制御信号φＰ１もオフにする。

以上の動作は、プローブアレイの総てのプローブ及びその記憶バッファにおいて同時に並列的に行われる。各メモリセルのキャパシタＣ１への書き込み動作は同時に並列的に行われるため、その影響によりＣＲ時定数が増加してもほとんど問題にならない。

但し、電源電流の制限によって、総てのプローブ及びその記憶バッファにおいて同時に並列的に処理することが困難である場合には、適当な本数のワード線をオンにして部分的に並列処理を行うだけでも、全体としてのデータ読み出し時間の短縮に対して効果がある。

プローブアレイの総てのプローブ及びその記憶バッファにおいて書き込み動作が終了した後、各メモリセルの第２のワード線ＷＬ１Ｂを一本ずつオンにしていくことにより、各メモリセルの記憶バッファからのデータ読み出しを逐次的に（シーケンシャルに）行う。

具体的には、第２の制御信号φＰ２をオンにして第２のビット線ＢＬ１Ｂにプリチャージを行った後、第２のワード線ＷＬ１Ｂをオンにして、記憶バッファ読み出し用の選択トランジスタである第５のＭＯＳトランジスタＴｒ５をオンにする。すると、記憶バッファとしてのキャパシタＣ１に蓄積された電荷量に応じて、第２のビット線ＢＬ１Ｂの電位が低下する。このときの第２のビット線ＢＬ１Ｂの電位低下の量を、第２のビット線ＢＬ１Ｂに接続されたセンスアンプ１０２によって検出し、第２のビット線ＢＬ１Ｂの電位低下の量に応じた値のデータ読み出しが行われる。

第２の実施の形態においては、記憶バッファとして、ＭＯＳトランジスタのゲート容量ではなく、平行平板型の平面キャパシタＣ１が用いられているが、記憶バッファの蓄積電荷量をビット線を介して読み出す方式は、３トランジスタ型ＤＲＡＭ（３Ｔ−ＤＲＡＭ）において行われる通常の読み出しと同様の手順である。

記憶バッファの読み出し回路には、第２のビット線ＢＬ１Ｂの配線抵抗以外には大きな抵抗が含まれない。従って、記録媒体の抵抗値Ｒｓを含む回路によってデータ読み出しを行う場合と比較すると、記憶バッファのデータ読み出し回路のＣＲ時定数は小さい。

また、記憶バッファのデータ読み出し回路によるデータ読み出し時間は、記録媒体の抵抗値Ｒｓとは無関係であるので、大容量のデータ読み出しをワード線の行ごとにシーケンシャルに行っても、データ読み出し時間が大きく増加することはない。

さらに、各記憶バッファからのデータ読み出し時には、各プローブが記録媒体の表面に接触している必要はないので、例えばステップ・アンド・リピート動作により記録媒体の表面を各プローブに走査させる場合には、各プローブの位置決め動作を行っている間に、直前のアクセス時に保持されたデータを各記憶バッファから読み出すことにより、データ読み出し時間を大幅に短縮することが可能となる。

本発明の第１の実施の形態の１メモリセル分の回路図。 本発明の第１の実施の形態の回路図。 走査型記憶装置の概略構成を示す側断面図。 本発明の第２の実施の形態の１メモリセル分の回路図。 本発明の第２の実施の形態の回路図。

符号の説明

９１ 抵抗変化膜
９２ 絶縁性基板
９３ 回路配線層
９４ プローブ基板
９５ 基板駆動機構
１０１ プローブ
１０２ センスアンプ（Ｓ／Ａ）
１０３ アドレスデコーダユニット（ＡＤＵ）
ＢＬ ビット線
ＷＬ ワード線
Ｔｒ トランジスタ
Ｒｓ 抵抗変化膜の抵抗値
Ｃｐ 寄生容量
ＶＤ 電源電位
φＰ１，φＰ２ 制御信号
Ｃ１ キャパシタ

Claims (19)

1. 複数のビット線と複数のワード線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における前記記録媒体の抵抗値を検出するための複数のプローブと、
   前記各プローブごとに設けられ、検出された前記記録媒体の抵抗値のデータを記憶する複数の記憶バッファと、
   前記複数のビット線のうち、データ読み出しに用いられるビット線にそれぞれ接続され、前記各記憶バッファに記憶されたデータを読み出す複数のセンスアンプと、
   を備えていることを特徴とする走査型記憶装置。
2. 前記記憶バッファは、ＭＯＳトランジスタのゲート容量であることを特徴とする請求項１に記載の走査型記憶装置。
3. 前記記憶バッファは、キャパシタであることを特徴とする請求項１に記載の走査型記憶装置。
4. 前記各記憶バッファへのデータの書き込みは、同時に並列的に行われることを特徴とする請求項１に記載の走査型記憶装置。
5. 前記各記憶バッファからのデータの読み出しは、前記複数のワード線を順次に選択することにより逐次的に行われることを特徴とする請求項１に記載の走査型記憶装置。
6. 前記複数のプローブが形成されたプローブ基板、又は、前記記録媒体が形成された絶縁性基板に結合され、前記記録媒体に対する前記複数のプローブの相対的位置を移動させる基板駆動機構をさらに備えていることを特徴とする請求項１に記載の走査型記憶装置。
7. 前記各記憶バッファからのデータの読み出しは、前記記録媒体に対する前記複数のプローブの相対的位置合わせを前記基板駆動機構が行っている間に、前記複数のワード線を順次に選択することにより逐次的に行われることを特徴とする請求項６に記載の走査型記憶装置。
8. 行ごとに設けられた第１，第２，第３のワード線と、
   列ごとに設けられた第１，第２のビット線と、
   各行の前記ワード線と各列の前記ビット線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における前記記録媒体の抵抗値を検出するための複数のプローブと、
   前記第１のビット線にドレインが接続され、前記第１のワード線にゲートが接続された第１のＭＯＳトランジスタ、前記第１のＭＯＳトランジスタのソースにドレインが接続され、前記プローブにゲート及びソースが接続された第２のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタのソースにドレインが接続され、前記第３のワード線にゲートが接続された第３のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタのソースにゲートが接続され、ソースが接地電位ノードに接続された第４のＭＯＳトランジスタ、並びに、前記第２のビット線にドレインが接続され、前記第２のワード線にゲートが接続され、前記第４のＭＯＳトランジスタのドレインにソースが接続された第５のＭＯＳトランジスタを含み、前記各プローブに対して設けられた複数のメモリセルと、
   各列の前記第２のビット線に接続された複数のセンスアンプと、
   各行の前記第１，第２，第３のワード線が接続され、前記第１，第２，第３のワード線を選択的にオン又はオフに制御するアドレスデコーダユニットと、
   各列の前記第１のビット線の電源電位ノードへの接続又は遮断を制御する第１のスイッチ素子と、
   各列の前記第２のビット線の電源電位ノードへの接続又は遮断を制御する第２のスイッチ素子と、
   を備えていることを特徴とする走査型記憶装置。
9. 前記各メモリセルへのデータの書き込みは、記憶バッファとしての前記第４のＭＯＳトランジスタのゲート容量に電荷を蓄積することにより行われることを特徴とする請求項８に記載の走査型記憶装置。
10. 前記各メモリセルへのデータの書き込みは、同時に並列的に行われることを特徴とする請求項８に記載の走査型記憶装置。
11. 前記各メモリセルからのデータの読み出しは、各行の前記第２のワード線を順次に選択することにより逐次的に行われることを特徴とする請求項８に記載の走査型記憶装置。
12. 前記複数のプローブが形成されたプローブ基板、又は、前記記録媒体が形成された絶縁性基板に結合され、前記記録媒体に対する前記複数のプローブの相対的位置を移動させる基板駆動機構をさらに備えていることを特徴とする請求項８に記載の走査型記憶装置。
13. 前記各メモリセルからのデータの読み出しは、前記記録媒体に対する前記複数のプローブの相対的位置合わせを前記基板駆動機構が行っている間に、前記複数のワード線を順次に選択することにより逐次的に行われることを特徴とする請求項１２に記載の走査型記憶装置。
14. 行ごとに設けられた第１，第２，第３のワード線と、
    列ごとに設けられた第１，第２のビット線と、
    各行の前記ワード線と各列の前記ビット線との交差部にそれぞれ配設され、抵抗変化型の記録媒体の表面に接触させて、接触位置における前記記録媒体の抵抗値を検出するための複数のプローブと、
    前記第１のビット線にドレインが接続され、前記第１のワード線にゲートが接続された第１のＭＯＳトランジスタ、前記第１のＭＯＳトランジスタのソースにドレインが接続され、前記プローブにゲート及びソースが接続された第２のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタのソースにドレインが接続され、前記第３のワード線にゲートが接続された第３のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタのソースと接地電位ノードとの間に接続されたキャパシタ、並びに、前記第２のビット線にドレインが接続され、前記第２のワード線にゲートが接続され、前記第３のＭＯＳトランジスタのソースにソースが接続された第４のＭＯＳトランジスタを含み、前記各プローブに対して設けられた複数のメモリセルと、
    各列の前記第２のビット線に接続された複数のセンスアンプと、
    各行の前記第１，第２，第３のワード線が接続され、前記第１，第２，第３のワード線を選択的にオン又はオフに制御するアドレスデコーダユニットと、
    各列の前記第１のビット線の電源電位ノードへの接続又は遮断を制御する第１のスイッチ素子と、
    各列の前記第２のビット線の電源電位ノードへの接続又は遮断を制御する第２のスイッチ素子と、
    を備えていることを特徴とする走査型記憶装置。
15. 前記各メモリセルへのデータの書き込みは、記憶バッファとしての前記キャパシタに電荷を蓄積することにより行われることを特徴とする請求項１４に記載の走査型記憶装置。
16. 前記各メモリセルへのデータの書き込みは、同時に並列的に行われることを特徴とする請求項１４に記載の走査型記憶装置。
17. 前記各メモリセルからのデータの読み出しは、各行の前記第２のワード線を順次に選択することにより逐次的に行われることを特徴とする請求項１４に記載の走査型記憶装置。
18. 前記複数のプローブが形成されたプローブ基板、又は、前記記録媒体が形成された絶縁性基板に結合され、前記記録媒体に対する前記複数のプローブの相対的位置を移動させる基板駆動機構をさらに備えていることを特徴とする請求項１４に記載の走査型記憶装置。
19. 前記各メモリセルからのデータの読み出しは、前記記録媒体に対する前記複数のプローブの相対的位置合わせを前記基板駆動機構が行っている間に、前記複数のワード線を順次に選択することにより逐次的に行われることを特徴とする請求項１８に記載の走査型記憶装置。

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