JP2008080442A - 電子部品およびその製造方法 - Google Patents
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Abstract
【課題】可動素子と固定素子とが混載されているとともにそれら各素子の構成材料および製造工程の共通化が図られた電子部品を提供する。
【解決手段】第1の導電体3と第1の誘電体膜17および第2の導電体24とが、絶縁層5内に一旦設けられた犠牲層を除去することにより絶縁層5内に形成された空洞36を介して対向配置されているとともに、第1の導電体3と第2の導電体24との間隔を変化させるアクチュエータ13を備える可動素子37と、導電体層7と第3の導電体25との間に第2の誘電体膜18を挟んでなる固定素子38とが、1枚の半導体基板1上に混載されている。犠牲層と導電体層7、第1の誘電体膜17と第2の誘電体膜18、第2の導電体24と第3の導電体25とは、それぞれ同じ材料および同じ工程により併行して設けられている。
【選択図】 図13
【解決手段】第1の導電体3と第1の誘電体膜17および第2の導電体24とが、絶縁層5内に一旦設けられた犠牲層を除去することにより絶縁層5内に形成された空洞36を介して対向配置されているとともに、第1の導電体3と第2の導電体24との間隔を変化させるアクチュエータ13を備える可動素子37と、導電体層7と第3の導電体25との間に第2の誘電体膜18を挟んでなる固定素子38とが、1枚の半導体基板1上に混載されている。犠牲層と導電体層7、第1の誘電体膜17と第2の誘電体膜18、第2の導電体24と第3の導電体25とは、それぞれ同じ材料および同じ工程により併行して設けられている。
【選択図】 図13
Description
本発明は、マイクロマシンあるいは微小電気機械システム(Micro Electro-Mechanical Systems:MEMS)と称される可動素子を備える電子部品およびその製造方法に係り、特に圧電型のアクチュエータにより作動するMEMSを備える電子部品およびその製造方法に関する。
近年、マイクロマシンあるいは微小電気機械システム(Micro Electro-Mechanical Systems:MEMS)と称される、形状が変化する可動素子を備える電子部品が提案され始めている。MEMSは、例えば容量可変のキャパシタ(コンデンサ)やスイッチとして用いられる。MEMSの駆動方式としては、例えば圧電型、静電型、熱型、電磁型などがある。これらの駆動方式のうち、圧電型の駆動方式は低電圧で駆動することができるとともに、消費電力が小さいという利点を有している。このため、圧電型のMEMSは、携帯電話等のモバイル機器への搭載に適している。このような圧電型の駆動装置(圧電型アクチュエータ)を有するMEMSからなるスイッチや可変容量素子は、例えば特許文献1〜3などに開示されている。
一般的な圧電型アクチュエータは、圧電膜の上下にそれぞれ電極が設けられてなる積層梁の構造を有している。それら上下各電極に電圧を印加して圧電膜を収縮させると、梁に反りが生じる。この反りによる変位を利用することにより、圧電型のMEMSをスイッチや可変容量素子として機能させることができる。
また、MEMSが設けられる回路部やその周辺には、デカップリングキャパシタのような容量固定のコンデンサも設けられる。すなわち、MEMSを備える電子部品には、可動素子と形状が変化しない非可動の固定素子とが混載される。これら可動素子と固定素子とは、互いに異なる材料やプロセスで作り分けられるのが一般的である。したがって、今までのMEMSを備える電子部品は、その製造プロセスが複雑で部品数や工程数も増大し易かった。ひいては、今までのMEMSを備える電子部品は、その製造に掛かる時間や製造コストが増大しがちであった。
USP No.4,669,160
USP No.6,359,374
USP No.6,377,438
本発明では、可動素子と固定素子とが混載されているとともにそれら各素子の構成材料および製造工程の共通化が図られた電子部品、およびそのような電子部品を効率よく、かつ、容易に製造することができる電子部品の製造方法を提供する。
前記課題を解決するために、本発明の一態様に係る電子部品は、基板の上方に部分的に設けられた第1の導電体と、この第1の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第1の導電体の上方に設けられているとともに、少なくとも一部が前記第1の導電体と重なる位置で前記絶縁層内に一旦設けられた犠牲層を除去することにより前記絶縁層内に形成された空洞の内部に一部が露出された第1の誘電体膜と、この第1の誘電体膜により表面を覆われて前記絶縁層内に設けられた第2の導電体と、この第2の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第1の導電体に対して離接する方向に変形して前記第2の導電体を前記絶縁層と一体に動かし、前記第2の導電体と前記第1の導電体との間隔を変化させるアクチュエータと、前記第1の導電体、前記空洞、前記第2の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、この導電体層に接して前記第1の誘電体膜と併行して前記絶縁層内に設けられた前記第1の誘電体膜と同じ材料からなる第2の誘電体膜と、この第2の誘電体膜を前記導電体層との間に挟んで前記第2の導電体と併行して前記絶縁層内に設けられた前記第2の導電体と同じ材料からなる第3の導電体と、を具備するとともに、前記第1の導電体、前記アクチュエータ、前記第1の誘電体膜、および前記第2の導電体からなる可動素子と、前記導電体層、前記第2の誘電体膜、および前記第3の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とするものである。
また、前記課題を解決するために、本発明の他の態様に係る電子部品は、基板の上方に部分的に設けられた第1の導電体と、この第1の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第1の導電体の上方に設けられているとともに、前記第1の導電体の少なくとも一部を覆って前記絶縁層内に一旦設けられた犠牲層を除去することにより前記第1の導電体を露出して前記絶縁層内に形成された空洞の内部に一部が露出された第2の導電体と、この第2の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第1の導電体に対して離接する方向に変形して前記第2の導電体を前記絶縁層と一体に動かし、前記第2の導電体と前記第1の導電体との間隔を変化させるアクチュエータと、前記第1の導電体、前記空洞、前記第2の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、この導電体層に接して前記絶縁層内に設けられた誘電体膜と、この誘電体膜を前記導電体層との間に挟んで前記第2の導電体と併行して前記絶縁層内に設けられた前記第2の導電体と同じ材料からなる第3の導電体と、を具備するとともに、前記第1の導電体、前記アクチュエータ、および前記第2の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第3の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とするものである。
また、前記課題を解決するために、本発明のまた他の態様に係る電子部品の製造方法は、基板の上方に部分的に第1の導電体を設け、この第1の導電体を覆って前記基板の上方に絶縁層を設けるとともに、少なくとも一部が前記第1の導電体と重なる位置で前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第1の導電体と重ならない位置で前記絶縁層内に設け、電圧が印加されることにより前記第1の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、前記アクチュエータとは異なる位置で、かつ、前記第1の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第1の誘電体膜を設けるとともに、この第1の誘電体膜と同じ材料からなる第2の誘電体膜を前記第1の誘電体膜と併行して前記導電体層に接触させて前記絶縁層内に設け、前記第1の誘電体膜で表面を覆って前記絶縁層内に第2の導電体を設けるとともに、この第2の導電体と同じ材料からなる第3の導電体を前記第2の導電体と併行して前記第2の誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第1の導電体と前記第1の誘電体膜とを互いに対向させて露出させることにより、前記第1の導電体、前記アクチュエータ、前記第1の誘電体膜、および前記第2の導電体からなる可動素子と、前記導電体層、前記第2の誘電体膜、および前記第3の導電体からなる固定素子とを、前記基板上に混載させることを特徴とするものである。
さらに、前記課題を解決するために、本発明のさらに他の態様に係る電子部品の製造方法は、基板の上方に部分的に第1の導電体を設け、この第1の導電体を覆って前記基板の上方に絶縁層を設けるとともに、前記第1の導電体の少なくとも一部を覆って前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第1の導電体と重ならない位置で前記絶縁層内に設け、電圧が印加されることにより前記第1の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、誘電体膜を前記導電体層に接触させて前記絶縁層内に設け、前記アクチュエータとは異なる位置で、かつ、前記第1の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第2の導電体を設けるとともに、この第2の導電体と同じ材料からなる第3の導電体を前記第2の導電体と併行して前記誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第1の導電体と前記第2の導電体とを互いに対向させて露出させることにより、前記第1の導電体、前記アクチュエータ、および前記第2の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第3の導電体からなる固定素子とを、前記基板上に混載させることを特徴とするものである。
本発明によれば、可動素子と固定素子とが混載されているとともにそれら各素子の構成材料および製造工程の共通化が図られた電子部品、およびそのような電子部品を効率よく、かつ、容易に製造することができる電子部品の製造方法を提供することができる。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
(第1の実施の形態)
先ず、本発明に係る第1実施形態を図1〜図13を参照しつつ説明する。図1〜図13は、それぞれ本実施形態に係る電子部品の製造方法を示す工程断面図である。
先ず、本発明に係る第1実施形態を図1〜図13を参照しつつ説明する。図1〜図13は、それぞれ本実施形態に係る電子部品の製造方法を示す工程断面図である。
本実施形態においては、マイクロマシンもしくは微小電気機械システム(Micro-Electro-Mechanical Systems:MEMS)と称される、作動する際に動いたり形状が変化したりする可動素子と、作動する際に動いたり形状が変化したりしない非可動の固定素子とを、1枚の基板上に混載する技術に関して説明する。特に、MEMSとして圧電型のアクチュエータを備えた容量可変の容量素子と、固定素子として一般的なキャパシタ等の容量不変の容量素子とが、1枚の半導体基板上に混載された電子部品としての半導体装置およびその製造方法について説明する。
具体的には、MEMSとしての可変容量素子を形成する際に、固定素子としてのMIS(Metal Insulator Semiconductor)キャパシタを併行して形成する。この際、可変容量MEMS素子形成プロセスで使用するポリシリコンからなる犠牲層と配線層のメタルとの間に誘電体膜を挟み込む。すなわち、犠牲層(ダミーポリシリコン層)が下部電極となるとともに配線層のメタルが上部電極となるキャパシタを可変容量MEMS素子と併行して形成し、1枚の半導体基板上に混載する。以下、詳しく説明する。
なお、念のために付け加えておくが、固定素子が非可動であるということは、固定素子が素子として機能したり作動したりしないということを意味するものではない。固定素子が非可動であるということは、例えば固定素子が電気的に機能または作動している状態、あるいは固定素子が電気的に機能または作動していない状態の別に拘らず、その構成要素が動いたり構成要素の形状が変化したりしないということを意味するものである。
先ず、図1(a),(b)に示すように、1枚の半導体基板1の表面上に第1の絶縁層2を設ける。具体的には、第1の絶縁層として第1の酸化膜層2を1枚のシリコンウェーハ1の表面上にCVD法により成膜する。この第1の酸化膜層2は、その膜厚が約0.5〜1μmとなるように成膜されるのが好ましい。ここでは、第1の酸化膜層として第1のシリコン酸化膜(SiO2 膜)2を、その膜厚が約600nmに達するまでシリコンウェーハ1の表面上に堆積させる。なお、この第1のSiO2 膜2は、第1のTEOS膜とも称される。
次に、図1(a),(b)に示すように、通常のリソグラフィー工程等により、第1のSiO2 膜2が設けられたシリコンウェーハ1の上方に第1の導電体3を部分的に設ける。ここでは、第1の導電体3としてタングステン(W)を用いる。具体的には、先ず、タングステン膜3を第1のSiO2 膜2の表面上にCVD(Chemical Vapour Deposition)法により成膜する。このタングステン膜3は、その膜厚が約250nmに達するまで第1のSiO2 膜2の表面上に堆積される。続けて、タングステン膜3の表面上に図示しないレジスト膜を設ける。続けて、このレジスト膜をパターニング(エッチング)して、タングステン膜3のうち後述する可動素子(MEMS)37を形成する領域(MEMS形成領域)39内でMEMS37の下部電極(第1の配線層)となる部分のみを覆うようにレジスト膜をタングステン膜3の表面上に残す。続けて、レジスト膜により覆われていないタングステン膜3をエッチングして第1のSiO2 膜2の表面上から除去する。この後、MEMS形成領域39内で第1のSiO2 膜2上に残されたタングステン膜3を覆っているレジスト膜を、タングステン膜3の表面上から剥離させて除去する。
これまでの工程により、図1(a)に示すように、第1のSiO2 膜2の表面上のうちMEMS形成領域39内にのみ、MEMS37の下部電極となるタングステン膜3が部分的に残される。これに対して、図1(b)に示すように、第1のSiO2 膜2の表面上のうち、MEMS37を形成しない領域内に設けられたタングステン膜3は全て除去される。すなわち、第1のSiO2 膜2の表面上のうち、後述する固定素子(キャパシタ)38を形成する領域(キャパシタ形成領域)40内にはタングステン膜3は残らない。
次に、図1(a),(b)に示すように、MEMS形成領域39内に残されたタングステン膜3を覆ってシリコンウェーハ1の上方に下層誘電体膜4を設ける。この下層誘電体膜4は、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって第1のSiO2 膜2の表面上に一括して設けられる。ここでは、下層誘電体膜としての第1のシリコン窒化膜(SiN膜)4をCVD法により第1のSiO2 膜2の表面上に成膜する。この第1のSiN膜4は、その膜厚が約0.1〜0.5μmとなるように成膜されるのが好ましい。ここでは、第1のSiN膜4を、その膜厚が約200nmに達するまで第1のSiO2 膜2の表面上に堆積させる。この第1のSiN膜4のうちタングステン膜3を覆っている部分は、後述するMEMS37の下側電極間絶縁膜(下側容量絶縁膜)となる。
次に、図1(a),(b)に示すように、第1のSiN膜4を覆ってシリコンウェーハ1の上方に第2の絶縁層としての第2の酸化膜層5を設ける。この第2の酸化膜層5は、第1の酸化膜層2と同様に、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって第1のSiN膜4の表面上に一括して設けられる。ここでは、第1の酸化膜層2と同様に、第2の酸化膜層として第2のシリコン酸化膜(SiO2 膜)5をCVD法により第1のSiN膜4の表面上に成膜する。この第2のSiO2 膜5は、そのタングステン膜3の上方における膜厚が約1500nmに達するまで第1のSiN膜4の表面上に堆積される。なお、この第2のSiO2 膜5は、第2のTEOS膜とも称される。
なお、図1(a)に示すMEMS形成領域39と図1(b)にキャパシタ形成領域40とは、後に参照する図13に示すように、実際には同一のシリコンウェーハ1上に互いに隣接して設定されている。しかし、図1においては、図面を見易くするとともに説明を分かり易くするために、MEMS形成領域39を図1(a)に、キャパシタ形成領域40を図1(b)に、それぞれ分けて図示して説明した。このような図示および説明の仕方は、後に本実施形態において参照する図2(a),(b)〜図12(a),(b)、第2実施形態において参照する図14(a),(b)、第3実施形態において参照する図16(a),(b)〜図18(a),(b)、第4実施形態において参照する図21(a),(b)〜図23(a),(b)においても同様とする。
次に、図2(a)に示すように、通常のリソグラフィー工程等により、後工程において取り除かれる犠牲層6をMEMS形成領域39内の第2のSiO2 膜5中に一旦設ける。この際、図2(b)に示すように、MEMS形成領域39内に犠牲層6を設けるのと併行して、犠牲層6と同じ材料からなる導電体層7をキャパシタ形成領域40内の第2のSiO2 膜5中に設ける。
具体的には、先ず、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって第2のSiO2 膜5の表面上に図示しないレジスト膜を一括して設ける。続けて、MEMS形成領域39内のレジスト膜をパターニングして、第2のSiO2 膜5の犠牲層6が設けられる領域の上方からレジスト膜を除去する。より具体的には、MEMS形成領域39内のレジスト膜を、その一部がタングステン膜3と重なる位置からタングステン膜3の上方から外れた位置にかけて第2のSiO2 膜5の表面上から除去されるようにパターニングする。これにより、MEMS形成領域39内のレジスト膜中に、犠牲層6を設けるための図示しない犠牲層用開口部が形成される。また、MEMS形成領域39内のレジスト膜をパターニングするのに併せて、キャパシタ形成領域40内のレジスト膜についても、その一部がキャパシタの下部電極が設けられる領域の上方において第2のSiO2 膜5の表面上から除去されるようにパターニングする。これにより、MEMS形成領域39内のレジスト膜中に犠牲層用開口部が形成されるのと併行して、キャパシタ形成領域40内のレジスト膜中に、導電体層7を設けるための図示しない導電体層用開口部が形成される。
続けて、第1のSiN膜4の表面が露出するまで、MEMS形成領域39内の第2のSiO2 膜5のうち犠牲層用開口部によって露出された部分をエッチングして除去する。これにより、MEMS形成領域39内の第2のSiO2 膜5を貫通して、犠牲層6を設けるための図示しない犠牲層用凹部が形成される。より具体的には、タングステン膜3の一部と重なる位置からタングステン膜3の上方から外れた位置にかけて第1のSiN膜4を露出して、MEMS形成領域39内の第2のSiO2 膜5中に犠牲層用凹部が形成される。また、MEMS形成領域39内の第2のSiO2 膜5をエッチングするのに併せて、キャパシタ形成領域40内の第2のSiO2 膜5のうち導電体層用開口部によって露出された部分についても、第1のSiN膜4の表面が露出するまでエッチングして除去する。これにより、MEMS形成領域40内の第2のSiO2 膜5中に犠牲層用凹部が形成されるのと併行して、キャパシタ形成領域39内の第2のSiO2 膜5を貫通して、導電体層7を設けるための図示しない導電体層用凹部が形成される。この後、MEMS形成領域39およびキャパシタ形成領域40の両領域内で第2のSiO2 膜5を覆っているレジスト膜を、第2のSiO2 膜5の表面上からまとめて剥離させて除去する。
続けて、MEMS形成領域39内の犠牲層用凹部およびキャパシタ形成領域40内の導電体層用凹部をともに満たすように、犠牲層6および導電体層7となる導電性を有するポリシリコンの膜(層)8をCVD法により設ける。このポリシリコン膜8は、その第1のSiN膜4の表面からの膜厚が約3μm以上となるまで、第2のSiO2 膜5の表面を覆って成膜される。
続けて、第2のSiO2 膜5の表面上のポリシリコン膜8に対して全面的に化学的機械的研磨(Chemical Mechanical Polishing:CMP)処理を施す。これにより、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、不要なポリシリコン膜8を第2のSiO2 膜5の表面上から一括して研磨して除去する。そして、犠牲層用凹部および導電体層用凹部の内部にのみポリシリコン膜8を一括して埋め込む。
これまでの工程により、図2(a)に示すように、タングステン膜3の一部と重なる位置からタングステン膜3の上方から外れた位置にかけて犠牲層用凹部により露出された第1のSiN膜4の表面を覆って、MEMS形成領域39内の第2のSiO2 膜5中にダミーポリシリコン層としての犠牲層6が一旦埋め込まれる。また、図2(b)に示すように、MEMS形成領域39内に犠牲層6が設けられるのと併行して、導電体層用凹部により露出された第1のSiN膜4の表面を覆って、キャパシタ形成領域40内の第2のSiO2 膜5中にポリシリコン層としての導電体層7が埋め込まれる。
次に、図3(a),(b)に示すように、犠牲層6および導電体層7が埋め込まれた第2のSiO2 膜5の表面上に第3の絶縁層としての第3の酸化膜層9を設ける。この第3の酸化膜層9は、第1および第2の各酸化膜層2,5と同様に、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって第2のSiO2 膜5の表面上に一括して設けられる。ここでは、第1および第2の各酸化膜層2,5と同様に、第3の酸化膜層として第3のシリコン酸化膜(SiO2 膜)9をCVD法により第2のSiO2 膜5の表面上に成膜する。この第3のSiO2 膜9は、その膜厚が約400nmに達するまで第2のSiO2 膜5の表面上に堆積される。なお、この第3のSiO2 膜9は、第3のTEOS膜とも称される。
次に、図4(a)に示すように、MEMS形成領域39内の第3のSiO2 膜9の表面上にのみMEMS37の駆動源となる圧電型アクチュエータ13の構成部材10,11,12を設ける。具体的には、先ず、MEMS形成領域39内の第3のSiO2 膜9の表面を覆ってアクチュエータ13の下部電極となる下層側導電体膜10をCVD法により成膜する。続けて、この下層側導電体膜10の表面を覆ってアクチュエータ13の本体となる圧電体膜11をCVD法により成膜する。
この圧電体膜11は、これに電圧が印加されたり、あるいは印加されていた電圧が解除されたりすることにより、その下方に設けられているタングステン膜3に対して離接する方向に変形する。具体的には、圧電体膜11は、これに電圧が印加されていない状態では第3のSiO2 膜9やタングステン膜3の表面に対して略平行な姿勢を維持する。ところが、圧電体膜11は、これに電圧が印加されると、タングステン膜3に対して近づくように曲がる。そして、圧電体膜11は、これに印加されていた電圧が解除されると、タングステン膜3に対して近づくように曲がっていた姿勢から第3のSiO2 膜9やタングステン膜3の表面に対して略平行な姿勢に戻る。当然、圧電体膜11は、タングステン膜3に対して離接する方向に変形可能な可撓性(柔軟性)および復元性を有する材料により形成される。具体的には、圧電体膜11は、その下層側が厚さ約10nmのストロンチウム(Sr)およびルテニウム(Ru)の酸化膜(SRO膜)からなるとともに、その上層側が厚さ約70nmのプラチナ(Pt)の膜からなる2層構造に形成される。
続けて、この圧電体膜11の表面を覆ってアクチュエータ13の本体となる上部電極となる上層側導電体膜12をCVD法により成膜する。なお、当然のことながら、下層側導電体膜10および上層側導電体膜12は、ともに圧電体膜11の動きに追従してタングステン膜3に対して離接する方向に変形可能な可撓性および復元性を有する材料により形成されるのはもちろんである。ここでは、下層側導電体膜10および上層側導電体膜12として、ともにプラチナ(Pt)の膜を成膜する。また、図4(b)に示すように、これら下層側導電体膜10、圧電体膜11、および上層側導電体膜12は、キャパシタ形成領域40内の第3のSiO2 膜9の表面上には設けられない。
次に、図5(a)に示すように、通常のリソグラフィー工程により、上層側導電体膜12および圧電体膜11を所定の形状に加工する。具体的には、先ず、上層側導電体膜12の表面上に図示しないレジスト膜を設ける。続けて、このレジスト膜に対して、タングステン膜3の犠牲層6と重なっている側の端部付近の上方からタングステン膜3と重なっていない第2のSiO2 膜5の犠牲層6との境界付近の上方にかけて、レジスト膜の一部が上層側導電体膜12上に残るようにパターニングする。これにより、タングステン膜3の犠牲層6と重なっている側の端部付近の上方からタングステン膜3と重なっていない第2のSiO2 膜5の犠牲層6との境界付近の上方にかかる部分を除いて、上層側導電体膜12の表面がレジスト膜から露出される。
続けて、下層側導電体膜10の表面が露出するまで、レジスト膜により覆われていない上層側導電体膜12および圧電体膜11をエッチングして除去する。これにより、タングステン膜3の犠牲層6と重なっている側の端部付近の上方からタングステン膜3と重なっていない第2のSiO2 膜5の犠牲層6との境界付近の上方に位置して、下層側導電体膜10の表面上に所望の形状からなる上部電極12および圧電体膜11が形成される。当然、これら上部電極12および圧電体膜11は略同じ面積、そして略同じ形状に形成されている。この後、上部電極12および圧電体膜11を覆っているレジスト膜を、上部電極12の表面上から剥離させて除去する。なお、図5(b)に示すように、MEMS形成領域39内で上部電極12および圧電体膜11を加工形成している間は、キャパシタ形成領域40内では処理は何も行わない。
次に、図6(a)に示すように、通常のリソグラフィー工程により、下層側導電体膜10を所定の形状に加工する。具体的には、先ず、上部電極12、圧電体膜11、および下層側導電体膜10を覆って図示しないレジスト膜を設ける。続けて、このレジスト膜に対して、上部電極12および圧電体膜11のタングステン膜3に近い側の端部よりもさらにタングステン膜3の中央部に近い位置から、上部電極12および圧電体膜11のタングステン膜3から遠い側の端部よりもさらにタングステン膜3から離れた位置にかけて、レジスト膜の一部が各膜10,11,12上に残るようにパターニングする。これにより、上部電極12および圧電体膜11のタングステン膜3に近い側の端部よりもさらにタングステン膜3の中央部に近い位置から、上部電極12および圧電体膜11のタングステン膜3から遠い側の端部よりもさらにタングステン膜3から離れた位置にかかる部分を除いて、下層側導電体膜10の表面がレジスト膜から露出される。
続けて、第3のSiO2 膜9の表面が露出するまで、レジスト膜により覆われていない下層側導電体膜10をエッチングして除去する。これにより、上部電極12および圧電体膜11のタングステン膜3に近い側の端部よりもさらにタングステン膜3の中央部に近い位置から、上部電極12および圧電体膜11のタングステン膜3から遠い側の端部よりもさらにタングステン膜3から離れた位置にかけて、第3のSiO2 膜9の表面上に所望の形状からなる下部電極10が形成される。すなわち、タングステン膜3の上方からタングステン膜3と重なっていない第2のSiO2 膜5の犠牲層6との境界付近の上方にかけて、上部電極12および圧電体膜11よりもさらに面積の広い下部電極10が第3のSiO2 膜9の表面上に形成される。この後、上部電極12、圧電体膜11、および下部電極10を覆っているレジスト膜を、それら各膜10,11,12の表面上から剥離させて除去する。なお、図6(b)に示すように、MEMS形成領域39内で下部電極10を加工形成している間は、キャパシタ形成領域40内では処理は何も行わない。
これまでの工程により、図6(a)に示すように、MEMS形成領域39内の第3のSiO2 膜9の表面上には、圧電体膜(SRO/Pt膜)11を下部電極(Pt膜)10および上部電極(Pt膜)12の挟んでなる圧電型アクチュエータ13が形成される。また、この段階においては、圧電型アクチュエータ13は、その一端部がタングステン膜3と重なっていない第2のSiO2 膜5の犠牲層6との境界付近の上方に位置するとともに他の部分が犠牲層6と重なる位置で、第3のSiO2 膜9の表面上に設けられている。
次に、図7(a),(b)に示すように、圧電型アクチュエータ13が設けられた第3のSiO2 膜9の表面上に、アクチュエータ13を覆って第4の絶縁層としての第4の酸化膜層14を設ける。この第4の酸化膜層14は、第1〜第3の各酸化膜層2,5,9と同様に、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって第3のSiO2 膜9の表面上に一括して設けられる。ここでは、第1〜第3の各酸化膜層2,5,9と同様に、第4の酸化膜層として第4のシリコン酸化膜(SiO2 膜)14をCVD法により第3のSiO2 膜9の表面上に成膜する。この第4のSiO2 膜14は、そのアクチュエータ13を覆っていない部分における第3のSiO2 膜9の表面からの膜厚が約500nmに達するまで第3のSiO2 膜9の表面上に堆積される。なお、この第4のSiO2 膜14は、第4のTEOS膜とも称される。
次に、図8(a)に示すように、通常のリソグラフィー工程により、後述する第1の誘電体膜17および第2の導電体24を設けるための凹部(第2のコンタクトホール)15をMEMS形成領域39内の第3および第4の各SiO2 膜9,14中に形成する。この際、図8(b)に示すように、MEMS形成領域39内に第2のコンタクトホール15を形成するのと併行して、後述する第2の誘電体膜18および第3の導電体25を設けるための凹部(第3のコンタクトホール)16をキャパシタ形成領域40内の第3および第4の各SiO2 膜9,14中に形成する。
具体的には、先ず、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって第4のSiO2 膜14の表面上に図示しないレジスト膜を一括して設ける。続けて、MEMS形成領域39内のレジスト膜をパターニングして、第2のコンタクトホール15を形成するための図示しない第2のコンタクトホール用開口部を形成する。第2のコンタクトホール15は、図8(a)に示すように、タングステン膜3と犠牲層6とが重なっている領域の上方のアクチュエータ13に干渉しない位置で第3および第4の各SiO2 膜9,14中に形成される。したがって、MEMS形成領域39内のレジスト膜のうち、その前述した第2のコンタクトホール15が形成される領域の上方に位置する部分を、第4のSiO2 膜14の表面上から除去されるようにパターニングする。これにより、MEMS形成領域39内のレジスト膜中の所定の位置に第2のコンタクトホール用開口部が形成される。
また、MEMS形成領域39内のレジスト膜に第2のコンタクトホール用開口部を形成するのに併せて、キャパシタ形成領域40内のレジスト膜もパターニングして、第3のコンタクトホール16を形成するための図示しない第3のコンタクトホール用開口部を形成する。第3のコンタクトホール16は、図8(b)に示すように、導電体層7の上方で第3および第4の各SiO2 膜9,14中に形成される。したがって、キャパシタ形成領域40内のレジスト膜のうち、その前述した第3のコンタクトホール16が形成される領域の上方に位置する部分を、第4のSiO2 膜14の表面上から除去されるようにパターニングする。これにより、MEMS形成領域39内のレジスト膜中に第2のコンタクトホール用開口部が形成されるのと併行して、キャパシタ形成領域40内のレジスト膜中の所定の位置に第3のコンタクトホール用開口部が形成される。
続けて、犠牲層6の表面が露出するまで、MEMS形成領域39内の第3および第4の各SiO2 膜9,14のうち第2のコンタクトホール用開口部によって露出された部分をエッチングして除去する。これにより、図8(a)に示すように、タングステン膜3と犠牲層6とが重なっている領域の上方のアクチュエータ13に干渉しない位置で第3および第4の各SiO2 膜9,14を貫通して、第2のコンタクトホール15が形成される。また、MEMS形成領域39内の第3および第4の各SiO2 膜9,14中に第2のコンタクトホール15を形成するのに併せて、キャパシタ形成領域40内の第3および第4の各SiO2 膜9,14のうち第3のコンタクトホール用開口部によって露出された部分についても、導電体層7の表面が露出するまでエッチングして除去する。これにより、MEMS形成領域39内の第3および第4の各SiO2 膜9,14中に第2のコンタクトホール15が形成されるのと併行して、図8(b)に示すように、キャパシタ形成領域40内の第3および第4の各SiO2 膜9,14を貫通して所定の位置に第3のコンタクトホール16が形成される。
この後、MEMS形成領域39およびキャパシタ形成領域40の両領域内で第4のSiO2 膜14を覆っているレジスト膜を、第4のSiO2 膜14の表面上からまとめて剥離させて除去する。なお、配線層用穴としての第2のコンタクトホール15および第3のコンタクトホール16は、ともにドライエッチングあるいは異方性エッチングの一種である反応性イオンエッチング(Reactive Ion Etching:RIE)により形成される。
次に、図9(a)に示すように、通常のリソグラフィー工程等により、MEMS形成領域39内に形成された第2のコンタクトホール15の内側およびその開口部付近を覆うとともに犠牲層6に接触させて第1の誘電体膜17を設ける。この際、図9(b)に示すように、MEMS形成領域39内に第1の誘電体膜17を設けるのと併行して、キャパシタ形成領域40内に形成された第3のコンタクトホール16の内側およびその開口部付近を覆うとともに導電体層7に接触させて、第1の誘電体膜17と同じ材料からなる第2の誘電体膜18を設ける。
具体的には、先ず、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、第1の誘電体膜17および第2の誘電体膜18となる誘電体膜19を一括して成膜する。この誘電体膜19は、第2および第3の各コンタクトホール15,16が形成された第3および第4の各SiO2 膜9,14の表面、第2のコンタクトホール15により露出された犠牲層6の表面、ならびに第3のコンタクトホール16により露出された導電体層7の表面を覆って成膜される。なお、第1および第2の各誘電体膜17,18は、その比誘電率が約4〜6であるとともに単位容量が約0.8〜1.3fF/μm2 であることが好ましい。このような性質を有する誘電体の材料としては、例えばSiNが挙げられる。ここでは、下層誘電体膜4と同様に、第1および第2の各誘電体膜17,18の材料としてSiN膜19を用いることとする。SiN膜19は、その膜厚が約40〜60nmとなるまでCVD法により第4のSiO2 膜14の表面上に堆積される。
続けて、図示は省略するが、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたってSiN膜19の表面上にレジスト膜を一括して設ける。続けて、MEMS形成領域39内のレジスト膜をパターニングして、第2のコンタクトホール15およびその開口部の周辺領域の上方にのみレジスト膜を残す。また、MEMS形成領域39内のレジスト膜をパターニングするのに併せて、キャパシタ形成領域40内のレジスト膜もパターニングして、第3のコンタクトホール16およびその開口部の周辺領域の上方にのみレジスト膜を残す。続けて、第4のSiO2 膜14の表面が露出するまで、MEMS形成領域39内のSiN膜19のレジスト膜から露出している部分をエッチングして除去する。また、MEMS形成領域39内のSiN膜19を部分的にエッチングして除去するのに併せて、キャパシタ形成領域40内のSiN膜19のレジスト膜から露出している部分についても、第4のSiO2 膜14の表面が露出するまでエッチングして除去する。
これまでの工程により、図9(a)に示すように、MEMS形成領域39内に形成された第2のコンタクトホール15の内部に露出された犠牲層6、第3のSiO2 膜9、および第4のSiO2 膜14の表面、ならびに第2のコンタクトホール15の開口部周辺の第4のSiO2 膜14の表面を覆って、所定の形状に加工形成されたSiN膜19からなる第1の誘電体膜17が設けられる。この第1の誘電体膜17は、後述するMEMS37の上側電極間絶縁膜(上側容量絶縁膜)となる。また、図9(b)に示すように、MEMS形成領域39内に第1の誘電体膜17が設けられるのと併行して、キャパシタ形成領域40内に形成された第3のコンタクトホール16の内部に露出された導電体層7、第3のSiO2 膜9、および第4のSiO2 膜14の表面、ならびに第3のコンタクトホール16の開口部周辺の第4のSiO2 膜14の表面を覆って、所定の形状に加工形成されたSiN膜19からなる第2の誘電体膜18が設けられる。この第2の誘電体膜18は、後述するキャパシタ38の電極間絶縁膜(容量絶縁膜)となる。この後、MEMS形成領域39およびキャパシタ形成領域40の両領域内で第1の誘電体膜(第2のSiN膜)17および第2の誘電体膜(第3のSiN膜)18の上に残っているレジスト膜を、それら各誘電体膜17,18の表面上からまとめて剥離させて除去する。
続けて、図9(a)に示すように、第2および第3の各コンタクトホール15,16を形成したのと同様に、通常のリソグラフィー工程により、第1のSiN膜4を介してタングステン膜3に接続される第1のコンタクトプラグ27を設けるための凹部(第1のコンタクトホール)20をMEMS形成領域39内に形成する。また、同じく通常のリソグラフィー工程により、アクチュエータ13の下部電極10に接続される下部電極用コンタクトプラグ28を設けるための凹部(下部電極用コンタクトホール)21をMEMS形成領域39内に形成する。それとともに、アクチュエータ13の上部電極12に接続される上部電極用コンタクトプラグ29を設けるための凹部(上部電極用コンタクトホール)22をMEMS形成領域40内に形成する。さらにこの際、図9(b)に示すように、MEMS形成領域39内に前記各コンタクトホール20,21,22を形成するのと併行して、同じく通常のリソグラフィー工程により、導電体層7に接続される導電体層用コンタクトプラグ30を設けるための凹部(導電体層用コンタクトホール)23をキャパシタ形成領域40内に形成する。
第1のコンタクトホール20は、第4のSiO2 膜14、第3のSiO2 膜9、および第2のSiO2 膜5を貫通して形成される。より具体的には、第1のコンタクトホール20は、タングステン膜3の上方の領域内のうち犠牲層6、アクチュエータ13、第2のコンタクトホール15、および第1の誘電体膜17のいずれにも干渉しない位置で、第2〜第4の各SiO2 膜5,9,14を第1のSiN膜4の表面が露出するまでRIE法によりエッチングすることにより形成される。また、下部電極用コンタクトホール21は、アクチュエータ13の下部電極10の上方の領域内のうち犠牲層6、圧電体膜11、および上部電極12の上方から外れた位置で、第4のSiO2 膜14を下部電極10の表面が露出するまでRIE法によりエッチングすることにより形成される。同様に、上部電極用コンタクトホール22は、アクチュエータ13の上部電極12の上方領域内のうち犠牲層6の上方から外れた位置で、第4のSiO2 膜14を上部電極12の表面が露出するまでRIE法によりエッチングすることにより形成される。さらに、導電体層用コンタクトホール23は、第4のSiO2 膜14および第3のSiO2 膜9を貫通して形成される。より具体的には、導電体層用コンタクトホール23は、導電体層7の上方の領域内のうち第3のコンタクトホール16および第2の誘電体膜18のいずれにも干渉しない位置で、第4のSiO2 膜14および第3のSiO2 膜9を導電体層7の表面が露出するまでRIE法によりエッチングすることにより形成される。
なお、これら各コンタクトホール20,21,22,23を形成する順番は特に決める必要はない。例えば、第1のコンタクトホール20と導電体層用コンタクトホール23とを併行して形成した後、下部電極用コンタクトホール21と上部電極用コンタクトホール22とを併行して形成しても構わない。
また、図9(a)に示すように、下部電極用コンタクトホール21および上部電極用コンタクトホール22は、ともに第2のSiO2 膜5の上方に形成される。ここは、アクチュエータ13が駆動している間も固定されており、変形したり動いたりしない位置である。すなわち、下部電極用コンタクトホール21および上部電極用コンタクトホール22内に設けられる下部電極用コンタクトプラグ28および上部電極用コンタクトプラグ29は、アクチュエータ13が駆動される際にその支点となる部分、もしくはその近辺に接続される。したがって、アクチュエータ13が頻繁に駆動したり、あるいは長時間駆動し続けたりしても、下部電極10と下部電極用コンタクトプラグ28との接続状態および上部電極12と上部電極用コンタクトプラグ29との接続状態が劣化するおそれは殆どない。これにより、アクチュエータ13は適正に駆動することができる。
次に、図10(a)に示すように、第2のSiN膜17が設けられた第2のコンタクトホール15の内部およびその開口部付近に第2の導電体24を設ける。この際、図10(b)に示すように、第2の導電体24を設けるのと併行して、第2の導電体24と同じ材料からなる第3の導電体25を、第3のSiN膜18が設けられた第3のコンタクトホール16の内部およびその開口部付近に設ける。ここでは、第2の導電体24および第3の導電体25としてアルミニウム(Al)を用いる。
具体的には、先ず、通常のスパッタリング工程およびリフロー工程により、第2のコンタクトホール15の内部を満たしつつ第2のSiN膜17の表面上にアルミニウムからなる膜26を成膜する。このアルミニウム膜26は、第2のコンタクトホール15の内部を満たして第4のSiO2 膜14の表面よりも上方に達するまで第2のSiN膜17の表面上に堆積される。また、第2のコンタクトホール15の内外にアルミニウム膜26を成膜するのと併行して、同じく通常のスパッタリング工程およびリフロー工程により、第3のコンタクトホール16の内部を満たしつつ第3のSiN膜18の表面上にアルミニウム膜26を成膜する。この第3のコンタクトホール16付近のアルミニウム膜26も、第2のコンタクトホール15付近のアルミニウム膜26と同様に、第3のコンタクトホール16の内部を満たして第4のSiO2 膜14の表面よりも上方に達するまで第3のSiN膜18の表面上に堆積される。
続けて、通常のメタルエッチング工程により、第2のコンタクトホール15の内外に設けられたアルミニウム膜26を所定の配線パターンに成形する。ここでは、第2のコンタクトホール15の外部に設けられたアルミニウム膜26を、第2のSiN膜17の表面上にその縁部を露出して残るように成形する。また、第2のコンタクトホール15の内外に設けられたアルミニウム膜26を成形するのと併行して、同じく通常のメタルエッチング工程により、第3のコンタクトホール16の内外に設けられたアルミニウム膜26を所定の配線パターンに成形する。ここでは、第2のコンタクトホール15の外部に設けられたアルミニウム膜26と同様に、第3のコンタクトホール16の外部に設けられたアルミニウム膜26を、第3のSiN膜18の表面上にその縁部を露出して残るように成形する。
これまでの工程により、図10(a)に示すように、MEMS形成領域39内に形成された第2のコンタクトホール15の内部で第2のSiN膜17により表面を覆われるとともに第2のSiN膜17を犠牲層6との間に挟んで、所定の配線パターンに加工形成されたアルミニウム膜26からなる第2の導電体24が設けられる。この第2の導電体24は、後述するMEMS37の上部電極となる。また、図10(b)に示すように、MEMS形成領域39内に第2の導電体24が設けられるのと併行して、キャパシタ形成領域40内に形成された第3のコンタクトホール16の内部で第3のSiN膜18により表面を覆われるとともに第3のSiN膜18を導電体層7との間に挟んで、所定の配線パターンに加工形成されたアルミニウム膜26からなる第3の導電体25が設けられる。この第3の導電体25は、後述するキャパシタ38の上部電極となる。
なお、図10(a)に示すように、第2の導電体24は、その第2のコンタクトホール15の内部に設けられた第2のコンタクトプラグ24aと第2のコンタクトホール15の外部に設けられた第2の配線層24bとが一体の構造に形成される。同様に、第3の導電体25も、図10(b)に示すように、その第3のコンタクトホール16の内部に設けられた第3のコンタクトプラグ25aと第3のコンタクトホール16の外部に設けられた第3の配線層25bとが一体の構造に形成される。また、これら第2のコンタクトプラグ24a、第2の配線層24b、第3のコンタクトプラグ25a、および第3の配線層25bは、アルミニウム電極(Al電極)とも称される。
続けて、図10(a)に示すように、第2および第3の各導電体24,25を設けたのと同様の工程により、MEMS形成領域39内に形成された第1のコンタクトホール20の内部に第1のコンタクトプラグ27を設ける。また、第2および第3の各導電体24,25を設けたのと同様の工程により、MEMS形成領域39内に形成された下部電極用コンタクトホール21の内部に、アクチュエータ13の下部電極10に接続される下部電極用コンタクトプラグ28を設ける。それとともに、MEMS形成領域39内に形成された上部電極用コンタクトホール22の内部に、アクチュエータ13の上部電極12に接続される上部電極用コンタクトプラグ29を設ける。さらにこの際、図10(b)に示すように、MEMS形成領域39内に前記各コンタクトプラグ27,28,29を設けるのと併行して、同じく第2および第3の各導電体24,25を設けたのと同様の工程により、キャパシタ形成領域40内に形成された導電体層用コンタクトホール23の内部に、導電体層7に接続される導電体層用コンタクトプラグ30を設ける。
図10(a)に示すように、第1のコンタクトプラグ27は、その下端部を第1のコンタクトホール20により露出された第1のSiN膜4の表面に接触して設けられる。それとともに、第1のコンタクトプラグ27は、第2および第3の各導電体24,25と同様に、第1のコンタクトホール20の外部に設けられた第4の配線層31と一体の構造に形成される。この第1のコンタクトプラグ27は、後述するMEMS37の下部電極となるタングステン膜3に第1のSiN膜4を介して間接的に接続されるので、タングステン電極用コンタクトプラグとも称される。
また、下部電極用コンタクトプラグ28は、その下端部を下部電極用コンタクトホール21により露出されたアクチュエータ13の下部電極10の表面に接触して設けられる。それとともに、下部電極用コンタクトプラグ28は、第1のコンタクトプラグ27と同様に、下部電極用コンタクトホール21の外部に設けられた下部電極用配線層32と一体の構造に形成される。この下部電極用コンタクトプラグ28は、プラチナ膜からなる下部電極10に接続されるので、プラチナ下部電極用コンタクトプラグとも称される。
また、上部電極用コンタクトプラグ29は、その下端部を上部電極用コンタクトホール22により露出されたアクチュエータ13の上部電極12の表面に接触して設けられる。それとともに、上部電極用コンタクトプラグ29は、下部電極用コンタクトプラグ28と同様に、上部電極用コンタクトホール22の外部に設けられた上部電極用配線層33と一体の構造に形成される。この上部電極用コンタクトプラグ29は、プラチナ膜からなる上部電極12に接続されるので、プラチナ上部電極用コンタクトプラグとも称される。
さらに、導電体層用コンタクトプラグ30は、その下端部を導電体層用コンタクトホール23により露出された導電体層7の表面に接触して設けられる。それとともに、導電体層用コンタクトプラグ30は、第1のコンタクトプラグ27と同様に、導電体層用コンタクトホール23の外部に設けられた導電体層用配線層34と一体の構造に形成される。この導電体層用コンタクトプラグ30は、後述するキャパシタ38の下部電極となるポリシリコン層(導電体層)7に接続されるので、ポリシリコン電極用コンタクトプラグとも称される。
なお、これら各コンタクトプラグ27,28,29,30および各配線層31,32,33,34を形成する順番は特に決める必要はない。例えば、第1のコンタクトプラグ27および第4の配線層31と導電体層用コンタクトプラグ30および導電体層用配線層34とを併行して形成した後、下部電極用コンタクトプラグ28および下部電極用配線層32と上部電極用コンタクトプラグ29および上部電極用配線層33とを併行して形成しても構わない。また、各コンタクトプラグ27,28,29,30および各配線層31,32,33,34は、第2のコンタクトプラグ24a、第2の配線層24b、第3のコンタクトプラグ25a、および第3の配線層25bと同様に、アルミニウム電極(Al電極)とも称される。
次に、図11(a)に示すように、犠牲層6を第2のSiO2 膜5の内部から除去するための犠牲層除去用開口部35を、MEMS形成領域39内に形成する。この犠牲層除去用開口部35は、通常の写真蝕刻工程(Photo Engraving Process:PEP)およびRIE法により、犠牲層6の上方で第3のSiO2 膜9および第4のSiO2 膜14を貫通して形成される。より具体的には、犠牲層除去用開口部35は、犠牲層6の上方の領域内のうちアクチュエータ13、第1の誘電体膜17、および第2の導電体24のいずれにも干渉しない位置で、第3および第4の各SiO2 膜9,14を犠牲層6の表面が露出するまでエッチングすることにより形成される。犠牲層除去用開口部35を形成した後、犠牲層除去用開口部35の内部に残っているRIE工程中に生成された残渣をアッシングして除去する。なお、図11(b)に示すように、MEMS形成領域39内で犠牲層除去用開口部35を形成している間は、キャパシタ形成領域40内では処理は何も行わない。
次に、図12(a)中実線矢印に示すように、ポリシリコンからなる犠牲層6をドライエッチングして除去するためのエッチングガスを、犠牲層除去用開口部35を介して犠牲層6に向けて供給する。当然のことながら、このエッチングガスの原料としては、第2〜第4の各SiO2 膜5,9,14や第1のSiN膜4を残してポリシリコン層6のみを除去することができる原料が用いられる。このような原料としては、例えばSF6 ,CCL2F2 ,C2CL2F4 などが挙げられる。第2のSiO2 膜5の内部から犠牲層6が除去されたことを確認した後、エッチングガスの供給を停止する。
これにより、図12(a)に示すように、第2のSiO2 膜5の内部の犠牲層6が設けられていた領域に空洞36が形成される。それとともに、タングステン膜3を覆っている第1のSiN膜4の表面(上面)の一部と第2のコンタクトプラグ24aの下端部を覆っている第2のSiN膜17の表面(下面)とが、空洞36の内部に互いに対向して露出される。なお、図12(b)に示すように、MEMS形成領域39内で犠牲層6を除去している間は、キャパシタ形成領域40内では処理は何も行わない。すなわち、犠牲層6と併行してキャパシタ形成領域40内に設けられたポリシリコンからなる導電体層7は、そのまま第2のSiO2 膜5の内部に残される。
これまでの工程により、図13に示すように、可動素子としてのMEMS37と固定素子(非可動素子)としてのキャパシタ38とが1枚のシリコンウェーハ1上に併行して設けられる。すなわち、第1の導電体(W膜)3、下層誘電体膜(SiN膜)4、第1の導電体3に対して離接する方向に変形する圧電体膜(SRO/Pt膜)11を上部電極(Pt膜)12および下部電極(Pt膜)10の間に挟んでなる圧電型アクチュエータ13、第1の誘電体膜(SiN膜)17、ならびに第2の導電体(Al膜)24から構成されるMEMSとしてのキャパシタ37が、シリコンウェーハ1上のMEMS形成領域39内に設けられる。また、キャパシタ37がMEMS形成領域39内に設けられるのと併行して、導電体層(ポリシリコン層)7、第2の誘電体膜(SiN膜)18、および第3の導電体(Al膜)25から構成される固定素子としてのキャパシタ38が、MEMS形成領域39に隣接して設定されたシリコンウェーハ1上のキャパシタ形成領域40内に設けられる。
なお、図13中一点鎖線より左側の領域がMEMS形成領域(可動素子形成領域)39である。また、図13中一点鎖線より右側の領域がキャパシタ形成領域(固定素子形成領域)40である。
図13に示すように、MEMS形成領域39内に設けられたキャパシタ37においては、下側容量絶縁膜(下層誘電体膜)4により表面を覆われた下部電極(第1の導電体)3と上側容量絶縁膜(第1の誘電体膜)17により表面を覆われた上部電極(第2の導電体)24とが空洞36を介して対向配置されている。このような設定の下、圧電型アクチュエータ13の下部電極10および上部電極12に電圧が印加されていない状態では、圧電体膜11はキャパシタ37の下部電極3の表面に対して略平行な姿勢を維持している。以下、この圧電型アクチュエータ13が駆動していない状態を、例えば初期状態と称することとする。この初期状態においては、下側容量絶縁膜4および下部電極3と上側容量絶縁膜17および上部電極24との間隔は最大となっている。すなわち、初期状態では、キャパシタ37の容量は最小となっている。
この初期状態において、下部電極用コンタクトプラグ28、下部電極用配線層32、上部電極用コンタクトプラグ29、および上部電極用配線層33を介して圧電型アクチュエータ13の下部電極10および上部電極12に電圧を印加し、圧電型アクチュエータ13を駆動させる。すると、圧電体膜11は、下部電極3に対して接近するように曲がる。これに伴って、上側容量絶縁膜17および上部電極24が、図13中実線矢印で示す方向に沿って、空洞36の上方に設けられている第3および第4の各SiO2 膜9,14ごと下部電極3に対して接近する。この結果、下側容量絶縁膜4および下部電極3と上側容量絶縁膜17および上部電極24との間隔が狭くなり、キャパシタ37全体の容量が増大する。圧電体膜11が最も曲がって、下側容量絶縁膜4および下部電極3が上側容量絶縁膜17および上部電極24に最も接近した状態において、キャパシタ37の容量は最大となる。
また、圧電型アクチュエータ13の下部電極10および上部電極12に印加されている電圧を小さくすると、圧電体膜11はその曲がる度合いが小さくなる。すると、上側容量絶縁膜17および上部電極24は下側容量絶縁膜4および下部電極3から離れる。この結果、下側容量絶縁膜4および下部電極3と上側容量絶縁膜17および上部電極24との間隔が広くなり、キャパシタ37の容量は減少する。特に、圧電体膜11は、これに印加されていた電圧が解除されると、図13中実線矢印で示すように、下部電極3に対して近づくように曲がっていた姿勢から下部電極3の表面に対して略平行な姿勢に戻る。すなわち、初期状態に戻る。この結果、キャパシタ37の容量は最小となる。なお、空洞36の上方に設けられている第3および第4の各SiO2 膜9,14の膜厚は、圧電対膜11と同様に、圧電型アクチュエータ13(圧電対膜11)とともにキャパシタ37の下部電極3に対して離接する方向に変形可能な薄さに設定されているのはもちろんである。
このように、MEMS形成領域39内に設けられたキャパシタ37は、圧電型アクチュエータ13の作動および非作動を適宜、適正な状態に設定することにより、その容量を適宜、適正な大きさに変化させることができる容量可変型のキャパシタである。これに対して、キャパシタ形成領域40内に設けられたキャパシタ38は、下部電極(導電体層)7、容量絶縁膜(第2の誘電体膜)18、および上部電極(第3の導電体)25からなる一般的なキャパシタである。すなわち、キャパシタ38は、これに印加される電圧の有無や大きさに拘らず、固定されたまま動いたり変形したりすることのない容量不変型のキャパシタである。当然、キャパシタ38の下部電極7と上部電極25との間隔は、印加される電圧の有無や大きさに拘らず容量絶縁膜18の膜厚と同じ大きさのままで不変である。
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図13に示す所望の構成を有する半導体装置41を得る。すなわち、略同じ材料を用いて形成されたMEMSとしての容量可変型キャパシタ(可変容量素子)37と固定素子としての容量不変型キャパシタ(固定容量素子)38とが、それぞれ略同じ製造工程により併行して1枚のシリコンウェーハ1上に混載された半導体装置41を得る。
以上説明したように、この第1実施形態によれば、MEMS37を形成するための工程フローの大部分を、キャパシタ38を形成するための工程フローと兼ねることができる。一般的な半導体装置の多くは、固定素子としての容量不変型キャパシタが実質的に必須の構成部品となっている。このような事情は、MEMSを備える半導体装置(電子部品)においても同様である。したがって、もし、MEMS形成プロセスを利用して容量不変型キャパシタを形成することができれば、MEMSや容量不変型キャパシタの製造工程のみならず、半導体装置全体の製造工程を簡素化することができる。それとともに、MEMSの周辺の部品点数も少なくすることができる。
特に、前述したように、MEMS37の空洞36を形成するためのポリシリコン層8の一部をキャパシタ38の下部電極(導電体層)7として使用することができれば、従来は互いに別工程で作り分けられていたMEMS37の犠牲層6とキャパシタ38の下部電極7とを、特別な工程を経ることなく併行して形成することができる。この結果、同一のチップ(シリコンウェーハ)1上にMEMS37とキャパシタ38とを効率よく容易に、かつ、低コストで混載させることができる。すなわち、MEMS混載型半導体装置(MEMS混載型LSI)41の製造工程の簡略化が可能になるとともに、MEMS混載型半導体装置41を低コストで容易に作製可能となる。
このように、本実施形態によれば、可動素子(MEMS)37と固定素子(キャパシタ)38とが混載されているとともにそれら各素子37,38の構成材料および製造工程の共通化が図られた半導体装置(電子部品)41を提供することができる。それとともに、本実施形態によれば、そのような半導体装置41を効率よく容易に、かつ、低コストで製造することができる半導体装置の製造方法を提供することができる。
(第2の実施の形態)
次に、本発明に係る第2実施形態を図14および図15を参照しつつ説明する。図14および図15は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第1実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第2実施形態を図14および図15を参照しつつ説明する。図14および図15は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第1実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、第1実施形態で説明した可動素子としてのMEMSと固定素子としての容量不変型キャパシタとが同一のシリコンウェーハ上に併行して混載される半導体装置およびその製造方法において、容量不変型キャパシタの電気的特性を向上させることができる技術について説明する。以下、主に第1実施形態との相違点について説明する。
先ず、第1実施形態において図1(a),(b)および図2(a),(b)を参照しつつ説明したように、MEMS形成領域39内に犠牲層となるポリシリコン層8を設けるとともに、キャパシタ形成領域40内に導電体層となるポリシリコン層8を設ける工程までは、第1実施形態と同様である。
次に、図14(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、各ポリシリコン層8表面を覆って第2のSiO2 膜5の表面上にレジスト膜51を一括して設ける。続けて、図14(b)に示すように、レジスト膜51のうちキャパシタ形成領域40に設けられたポリシリコン層8の上方のレジスト膜51のみを、通常のリソグラフィー工程によりポリシリコン層8の表面が露出するまで除去する。これにより、図14(b)に示すように、ポリシリコン層8の上方でレジスト膜51を貫通して開口部52が形成される。
続けて、図14(b)中実線矢印で示すように、キャパシタ形成領域40内のポリシリコン層8にのみ開口部52を介して不純物を導入する。例えば、イオン注入法により開口部52を介してポリシリコン層8にホウ素(ボロン、B)を注入(ドーピング)する。この後、MEMS形成領域39およびキャパシタ形成領域40の両領域内で第2のSiO2 膜5上に残っているレジスト膜51を、第2のSiO2 膜5の表面上からまとめて剥離させて除去する。
続けて、ポリシリコン層8内にドーピングされたボロンを活性化させるために、ポリシリコン層8等に活性化アニールを施す。これにより、キャパシタ形成領域40内の第2のSiO2 膜5中に活性化されたボロンを含むポリシリコン層53が形成される。このポリシリコン層53は、後述する本実施形態の容量不変型キャパシタ54の下部電極となる。なお、図14(a)に示すように、キャパシタ形成領域40内で開口部52を形成したり、ポリシリコン層8にボロンをドーピングしたりしている間は、MEMS形成領域39内では処理は何も行わない。
以後の工程は、第1実施形態において図3(a),(b)〜図12(a),(b)を参照しつつ説明した工程と同様である。これにより、図15に示すように、可動素子としてのMEMS37と固定素子(非可動素子)としてのキャパシタ54とが1枚のシリコンウェーハ1上に併行して設けられる。すなわち、第1実施形態と同様の構成からなるキャパシタ37が、シリコンウェーハ1上のMEMS形成領域39内に設けられる。また、キャパシタ37がMEMS形成領域39内に設けられるのと併行して、活性化されたボロンを含むポリシリコン層からなる下部電極53を備えるキャパシタ54が、MEMS形成領域39に隣接して設定されたシリコンウェーハ1上のキャパシタ形成領域40内に設けられる。
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図15に示す所望の構成を有する半導体装置55を得る。すなわち、略同じ材料を用いて形成されたMEMSとしての容量可変型キャパシタ(可変容量素子)37と固定素子としての容量不変型キャパシタ(固定容量素子)54とが、それぞれ略同じ製造工程により併行して1枚のシリコンウェーハ1上に混載された半導体装置55を得る。
以上説明したように、この第2実施形態によれば、前述した第1実施形態と同様の効果を得ることができる。また、活性化されたボロンを含むポリシリコン層をキャパシタ54の下部電極53として用いることにより、下部電極53を第1実施形態の下部電極7に比べて低抵抗化させることができる。
具体的には、ポリシリコン層53にボロンをイオン注入して活性化アニール処理を施すことにより、ポリシリコン層53のシート抵抗値を約200〜300Ω/□程度に下げることができる。これにより、キャパシタ54が消費する電力を低減させて、キャパシタ54を省電力化することができる。すなわち、キャパシタ54の電気的特性を向上させることができる。ひいては、容量可変型キャパシタ37と容量不変型キャパシタ54とが同一のシリコンウェーハ1上に混載された半導体装置55を省電力化させて、その電気的特性を向上させることができる。
(第3の実施の形態)
次に、本発明に係る第3実施形態を図16〜図19を参照しつつ説明する。図16〜図19は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第3実施形態を図16〜図19を参照しつつ説明する。図16〜図19は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、第2実施形態と同様に、第1実施形態で説明した可動素子としてのMEMSと固定素子としての容量不変型キャパシタとが同一のシリコンウェーハ上に併行して混載される半導体装置およびその製造方法において、容量不変型キャパシタの電気的特性を向上させることができる技術について説明する。以下、主に第1実施形態との相違点について説明する。
先ず、第1実施形態において図1(a),(b)〜図3(a),(b)を参照しつつ説明したように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、犠牲層または導電体層となるポリシリコン層8が設けられた第2のSiO2 膜5の表面上に第3のSiO2 膜9を一括して設ける工程までは、第1実施形態と同様である。ただし、本実施形態の第3のSiO2 膜9は、その膜厚を第1実施形態の第3のSiO2 膜9よりも薄く設定される。具体的には、本実施形態の第3のSiO2 膜9の膜厚は、第1実施形態の第3のSiO2 膜9の膜厚のおよそ半分である約200nmに設定される。
次に、図16(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、第3のSiO2 膜9の表面上にレジスト膜61を一括して設ける。続けて、図16(b)に示すように、レジスト膜61のうちキャパシタ形成領域40に設けられたポリシリコン層8の上方のレジスト膜61のみを、通常のリソグラフィー工程により第3のSiO2 膜9の表面が露出するまで除去する。これにより、図16(b)に示すように、ポリシリコン層8の上方でレジスト膜61を貫通して第1の開口部62が形成される。
続けて、図16(b)に示すように、第3のSiO2 膜9のうちキャパシタ形成領域40内に形成された第1の開口部62の下方の第3のSiO2 膜9のみを、例えばRIE法によりポリシリコン層8の表面が露出するまでエッチングして除去する。これにより、図16(b)に示すように、ポリシリコン層8の上方で第3のSiO2 膜9を貫通して第2の開口部63が形成される。このように、第1および第2の各開口部62,63を形成する工程は、通常のリソグラフィー工程により行われる。なお、図16(a)に示すように、キャパシタ形成領域40内で第1および第2の各開口部62,63を形成している間は、MEMS形成領域39内では処理は何も行わない。この後、MEMS形成領域39およびキャパシタ形成領域40の両領域内で第3のSiO2 膜9上に残っているレジスト膜61を、第3のSiO2 膜9の表面上からまとめて剥離させて除去する。
次に、図17(b)に示すように、通常のシリサイド化工程により、キャパシタ形成領域40内のポリシリコン層8の表層部8aのみ第1および第2の各開口部62,63を介してシリサイド化する。例えば、キャパシタ形成領域40内のポリシリコン層8の表層部8aを、単純なポリシリコン層からチタンを含むシリコン化合物層(TiSi層)、コバルトを含むシリコン化合物層(CoSi層)、あるいはニッケルを含むシリコン化合物層(NiSi層)等に変質させる。これにより、キャパシタ形成領域40内の第2のSiO2 膜5中に、表層部がシリサイド層64からなるとともにその下側部分がポリシリコン層8からなる2層構造の導電体層65が形成される。この導電体層65は、後述する本実施形態の容量不変型キャパシタ67の下部電極となる。なお、図17(a)に示すように、キャパシタ形成領域40内でシリサイド化処理を行っている間は、MEMS形成領域39内では処理は何も行わない。
次に、図18(b)に示すように、シリサイド層64の表面を覆って第5の絶縁層としての第5の酸化膜層66を設ける。ここでは、第1〜第4の各酸化膜層2,5,9,14と同様に、第5の酸化膜層として第5のシリコン酸化膜(SiO2 膜)66をCVD法によりシリサイド層64の表面上に成膜する。この第5のSiO2 膜66は、本実施形態の第3のSiO2 膜9と同様に、その膜厚が約200nmに達するまでシリサイド層64の表面上に堆積される。これにより、第2の開口部63は第5のSiO2 膜66によって埋められる。なお、図18(a)に示すように、キャパシタ形成領域40内で第5のSiO2 膜66を設けている間は、MEMS形成領域39内では処理は何も行わない。
以後の工程は、第1実施形態において図4(a),(b)〜図12(a),(b)を参照しつつ説明した工程と同様である。これにより、図19に示すように、可動素子としてのMEMS37と固定素子(非可動素子)としてのキャパシタ67とが1枚のシリコンウェーハ1上に併行して設けられる。すなわち、第1実施形態と同様の構成からなるキャパシタ37が、シリコンウェーハ1上のMEMS形成領域39内に設けられる。また、キャパシタ37がMEMS形成領域39内に設けられるのと併行して、シリサイド層64およびポリシリコン層8の2層構造からなる下部電極65を備えるキャパシタ67が、MEMS形成領域39に隣接して設定されたシリコンウェーハ1上のキャパシタ形成領域40内に設けられる。
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図19に示す所望の構成を有する半導体装置68を得る。すなわち、略同じ材料を用いて形成されたMEMSとしての容量可変型キャパシタ(可変容量素子)37と固定素子としての容量不変型キャパシタ(固定容量素子)67とが、それぞれ略同じ製造工程により併行して1枚のシリコンウェーハ1上に混載された半導体装置68を得る。
以上説明したように、この第3実施形態によれば、前述した第1および第2の各実施形態と同様の効果を得ることができる。また、上層部がシリサイド層64からなるとともに下層部がポリシリコン層8からなる2層構造の導電体層を下部電極65として用いることにより、第2実施形態の下部電極53と同様に、下部電極65を第1実施形態の下部電極7に比べて低抵抗化させることができる。
具体的には、ポリシリコン層8の表層部8aをシリサイド化することにより、導電体層65のシート抵抗値を約5〜20Ω/□程度に下げることができる。これは、活性化されたボロンを含む第2実施形態の導電体層53のシート抵抗値よりも大幅に低い値である。したがって、本実施形態によれば、キャパシタ67が消費する電力を大幅に低減させて、キャパシタ67を大幅に省電力化することができる。すなわち、キャパシタ67の電気的特性を大幅に向上させることができる。ひいては、容量可変型キャパシタ37と容量不変型キャパシタ67とが同一のシリコンウェーハ1上に混載された半導体装置68を省電力化させて、その電気的特性を向上させることができる。
(第4の実施の形態)
次に、本発明に係る第4実施形態を図20〜図24を参照しつつ説明する。図20〜図24は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第4実施形態を図20〜図24を参照しつつ説明する。図20〜図24は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、第1〜第3の各実施形態で説明した可動素子としてのMEMSと固定素子としての容量不変型キャパシタとが同一のシリコンウェーハ上に併行して混載される半導体装置およびその製造方法において、第1〜第3の各実施形態と異なり、容量可変型のキャパシタに代えてスイッチ素子をMEMSとして設ける技術について説明する。なお、以下の説明においては、特に断りの無い限り、第1〜第3の各実施形態と同様の工程を用いることとする。
先ず、図20(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、シリコンウェーハ1上に第1のSiO2 膜2を設ける。続けて、図20(a)に示すように、MEMS形成領域39内の第1のSiO2 膜2上にのみタングステン膜3を設ける。このタングステン膜3は、後述するMEMSとしてのスイッチ素子71の下部電極となる。続けて、図20(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、第1のSiO2 膜2上に第2のSiO2 膜5を設ける。ただし、第1〜第3の各実施形態と異なり、本実施形態においては第1のSiO2 膜2と第2のSiO2 膜5との間にはタングステン膜3を覆う第1のSiN膜4を設けない。第2のSiO2 膜5は、第1のSiO2 膜2の表面およびタングステン膜3の表面をそれぞれ直接覆って設けられる。
続けて、図20(a)に示すように、MEMS形成領域39内の第2のSiO2 膜5中に、一部をタングステン膜3と重ねて犠牲層6となるポリシリコン層8を設ける。前述したように、本実施形態においてはタングステン膜3上に第1のSiN膜4が設けられていない。このため、本実施形態のポリシリコン層8は、第1〜第3の各実施形態のポリシリコン層8と異なり、タングステン膜3の表面に直接接触して設けられる。この際、図20(b)に示すように、MEMS形成領域39内に犠牲層6となるポリシリコン層8を設けるのと併行して、キャパシタ形成領域40内の第2のSiO2 膜5中にもポリシリコン層8を設ける。続けて、図20(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、各ポリシリコン層8の表面を覆いつつ、第2のSiO2 膜5上に第3のSiO2 膜9を設ける。
次に、図21(a),(b)に示すように、第3実施形態と同様の工程により、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、第3のSiO2 膜9の表面上にレジスト膜61を一括して設ける。続けて、図21(b)に示すように、レジスト膜61のうちキャパシタ形成領域40に設けられたポリシリコン層8の上方のレジスト膜61のみを、通常のリソグラフィー工程により第3のSiO2 膜9の表面が露出するまで除去する。これにより、図21(b)に示すように、ポリシリコン層8の上方でレジスト膜61を貫通して第1の開口部62が形成される。
続けて、図21(b)に示すように、第3のSiO2 膜9のうちキャパシタ形成領域40内に形成された第1の開口部62の下方の第3のSiO2 膜9のみを、例えばRIE法によりポリシリコン層8の表面が露出するまでエッチングして除去する。これにより、図21(b)に示すように、ポリシリコン層8の上方で第3のSiO2 膜9を貫通して第2の開口部63が形成される。なお、図21(a)に示すように、キャパシタ形成領域40内で第1および第2の各開口部62,63を形成している間は、MEMS形成領域39内では処理は何も行わない。この後、MEMS形成領域39およびキャパシタ形成領域40の両領域内で第3のSiO2 膜9上に残っているレジスト膜61を、第3のSiO2 膜9の表面上からまとめて剥離させて除去する。
次に、図22(b)に示すように、第3実施形態と同様の工程により、キャパシタ形成領域40内のポリシリコン層8の表層部8aのみ第1および第2の各開口部62,63を介してシリサイド化する。これにより、キャパシタ形成領域40内の第2のSiO2 膜5中に、表層部がシリサイド層64からなるとともにその下側部分がポリシリコン層8からなる2層構造の導電体層65が形成される。この導電体層65は、容量不変型キャパシタ67の下部電極となる。続けて、図22(b)に示すように、シリサイド層64の表面を覆って第2の開口部63が埋まるまで第5のSiO2 膜66を設ける。なお、図22(a)に示すように、キャパシタ形成領域40内でシリサイド化処理を行ったり、第5のSiO2 膜66を設けたりしている間は、MEMS形成領域39内では処理は何も行わない。
次に、図23(a)に示すように、MEMS形成領域39内の第2のSiO2 膜5中に、タングステン膜3に対して離接する方向に変形する圧電体膜(SRO/Pt膜)11を上部電極(Pt膜)12および下部電極(Pt膜)10の間に挟んでなる圧電型アクチュエータ13を設ける。続けて、図23(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の両領域にわたって、第3のSiO2 膜9の表面上に第4のSiO2 膜14を一括して設ける。この第4のSiO2 膜14は、MEMS形成領域39内に設けられた圧電型アクチュエータ13およびキャパシタ形成領域40内に設けられた第5のSiO2 膜66を覆って設けられる。
続けて、図23(b)に示すように、キャパシタ形成領域40内の第3および第4の各SiO2 膜9,14中にキャパシタ67の上部電極となる第3の導電体25を設ける。この第3の導電体25は、第3のコンタクトプラグ25aと第3の配線層25bとが一体に形成された構造を有する。ただし、後述する本実施形態の第2の導電体24と異なり、本実施形態の第3の導電体25の周りには、第1〜第3の各実施形態の第3の導電体25と同様に、第3の導電体25の表面を覆ってキャパシタ67の電極間絶縁膜(容量絶縁膜)となる第3のSiN膜(第2の誘電体膜)18が設けられる。
また、図23(a)に示すように、第1〜第3の各実施形態と同様に、キャパシタ形成領域40内に第3の導電体25を設けるのと併行して、MEMS形成領域39内の第3および第4の各SiO2 膜9,14中にスイッチ素子(MEMS)71の上部電極となる第2の導電体24を設ける。この第2の導電体24も、第3の導電体25と同様に、第2のコンタクトプラグ24aと第2の配線層24bとが一体に形成された構造を有する。ただし、第1〜第3の各実施形態と異なり、本実施形態においては第2の導電体24を覆う第2のSiN膜(第1の誘電体膜)17を設けない。第2の導電体24は、犠牲層6(ポリシリコン層8)、第3のSiO2 膜9、および第4のSiO2 膜14に直接接触して設けられる。
続けて、図23(a),(b)に示すように、MEMS形成領域39およびキャパシタ形成領域40の各領域内の所定の位置に、第1のコンタクトプラグ27、下部電極用コンタクトプラグ28、上部電極用コンタクトプラグ29、および導電体層用コンタクトプラグ30を設ける。キャパシタ形成領域40内の第3および第4の各SiO2 膜9,14中に導電体層用コンタクトプラグ30が形成されることにより、キャパシタ形成領域40内にキャパシタ67が設けられる。
第1のコンタクトプラグ27は、第4の配線層31と一体の構造に形成される。同様に、下部電極用コンタクトプラグ28は、下部電極用配線層32と一体の構造に形成される。また同様に、上部電極用コンタクトプラグ29は、上部電極用配線層33と一体の構造に形成される。さらに同様に、導電体層用コンタクトプラグ30は、導電体層用配線層34と一体の構造に形成される。
続けて、図示は省略するが、MEMS形成領域39内に設けられた犠牲層6をエッチングして除去する。これにより、第2のSiO2 膜5の内部の犠牲層6が設けられていた領域に空洞36を形成する。それとともに、タングステン膜3と第2のコンタクトプラグ24aとを、空洞36の内部に互いに対向して露出させる。これにより、第1の導電体(W膜)3、第1の導電体3に対して離接する方向に変形する圧電体膜(SRO/Pt膜)11を上部電極(Pt膜)12および下部電極(Pt膜)10の間に挟んでなる圧電型アクチュエータ13、ならびに第2の導電体(Al膜)24から構成されるMEMSとしてのスイッチ素子71が、MEMS形成領域39内に設けられる。なお、MEMS形成領域39内で犠牲層6を除去している間は、キャパシタ形成領域40内では処理は何も行わない。すなわち、キャパシタ形成領域40内に設けられたシリサイド層64およびポリシリコン層8の2層構造からなる導電体層65は、そのまま第2のSiO2 膜5の内部に残される。
これまでの工程により、図24に示すように、可動素子としてのMEMS71と固定素子(非可動素子)としてのキャパシタ67とが1枚のシリコンウェーハ1上に併行して設けられる。すなわち、前述した構成からなるMEMSとしてのスイッチ素子71が、シリコンウェーハ1上のMEMS形成領域39内に設けられる。また、スイッチ素子71がMEMS形成領域39内に設けられるのと併行して、第3実施形態と同様の構成からなる固定素子としてのキャパシタ67が、MEMS形成領域39に隣接して設定されたシリコンウェーハ1上のキャパシタ形成領域40内に設けられる。
図24に示すように、MEMS形成領域39内に設けられたスイッチ素子71においては、下部電極(第1の導電体)3と上部電極(第2の導電体)24とが空洞36を介して対向配置されている。このような設定の下、圧電型アクチュエータ13の下部電極10および上部電極12に電圧が印加されていない状態では、圧電体膜11はスイッチ素子71の下部電極3の表面に対して略平行な姿勢を維持している。以下、この圧電型アクチュエータ13が駆動していない状態を、例えば初期状態と称することとする。この初期状態においては、当然のことながら下部電極3と上部電極24とは互いに離間されている。すなわち、初期状態では、スイッチ素子71は非通電状態(OFF状態)となっている。
この初期状態において、下部電極用コンタクトプラグ28、下部電極用配線層32、上部電極用コンタクトプラグ29、および上部電極用配線層33を介して圧電型アクチュエータ13の下部電極10および上部電極12に電圧を印加し、圧電型アクチュエータ13を駆動させる。すると、圧電体膜11は、下部電極3に対して接近するように曲がる。これに伴って、上部電極24が、図13中実線矢印で示す方向に沿って、空洞36の上方に設けられている第3および第4の各SiO2 膜9,14ごと下部電極3に対して接近する。上部電極24が下部電極3に接触すると、それら各電極24,25間に電流が流れてスイッチ素子71は通電状態(ON状態)となる。すなわち、上部電極24が下部電極3に接触するまで圧電体膜11が曲がった状態において、スイッチ素子71は通電状態(ON状態)となる。
また、圧電型アクチュエータ13の下部電極10および上部電極12に印加されている電圧を小さくすると、圧電体膜11はその曲がる度合いが小さくなる。あるいは、圧電型アクチュエータ13の下部電極10および上部電極12に印加する電圧を解除すると、圧電体膜11は、図24に示すように、下部電極3の表面に対して略平行な姿勢に戻る。すると、上部電極24は下部電極3から離れるので、上部電極24と下部電極3との間には電流が流れなくなり、スイッチ素子71は再び非通電状態(OFF状態)となる。
このように、MEMS形成領域39内に設けられたスイッチ素子71は、圧電型アクチュエータ13の作動および非作動を適宜、適正に切り換えることにより、その上部電極24と下部電極3との間に電流を流したり、あるいはそれら各電極3,24間に電流を流れなくしたりすることができる。
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図24に示す所望の構成を有する半導体装置55を得る。すなわち、略同じ材料を用いて形成されたMEMSとしてのスイッチ素子71と固定素子としての容量不変型キャパシタ(固定容量素子)67とが、それぞれ略同じ製造工程により併行して1枚のシリコンウェーハ1上に混載された半導体装置72を得る。
以上説明したように、この第4実施形態によれば、前述した第1〜第3の各実施形態と同様の効果を得ることができる。特に、本実施形態によれば、MEMSからなる可動素子として、容量可変型のキャパシタに代えてスイッチ素子71を備えるMEMS混載型半導体装置72にも適用可能であることが分かった。そして、このMEMS混載型半導体装置72においては、キャパシタ形成領域40内に設けた容量固定型のキャパシタ67を、図示しない電源とグランド(GND)と間に接続するデカップリングキャパシタとして使用することができる。
なお、本発明に係る電子部品およびその製造方法は、前述した第1〜第4の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第1〜第4の各実施形態においては、第2のコンタクトプラグ24a、第2の配線層24b、第3のコンタクトプラグ25a、第3の配線層25b、第1のコンタクトプラグ27、下部電極用コンタクトプラグ28、上部電極用コンタクトプラグ29、導電体層用コンタクトプラグ30、第4の配線層31、下部電極用配線層32、上部電極用配線層33、および導電体層用配線層34の形成材料としてアルミニウム(Al)を用いたが、これに限定されるものではない。アルミニウムの代わりに、例えば銅(Cu)を用いても構わないのはもちろんである。
また、第2実施形態においては、キャパシタ形成領域40内に設けたポリシリコン層8にボロンを注入したが、これに限定されるものではない。ボロン(B)の代わりに、例えばヒ素(As)やリン(P)を注入しても構わないのはもちろんである。当然、ポリシリコン層8に注入される導電型も、n型またはp型の別を問わないのはもちろんである。
1…シリコンウェーハ(半導体基板、基板)、2…第1のSiO2 膜(第1の絶縁層)、3…タングステン膜(MEMS下部電極、第1の導電体)、5…第2のSiO2 膜(第2の絶縁層)、6…ポリシリコン層(犠牲層)、7…ポリシリコン層(キャパシタ下部電極、導電体層)、8…ポリシリコン層(犠牲層、導電体層)、8a…導電体層の表層部、9…第3のSiO2 膜(第3の絶縁層)、13…圧電型アクチュエータ、14…第4のSiO2 膜(第4の絶縁層)、17…第2のSiN膜(第1の誘電体膜)、18…第3のSiN膜(第2の誘電体膜)、19…SiN膜(第1の誘電体膜、第2の誘電体膜)、24…MEMS上部電極(第2の導電体)、24a…第2のコンタクトプラグ(第2の導電体)、24b…第2の配線層(第2の導電体)、25…キャパシタ上部電極(第3の導電体)、25a…第3のコンタクトプラグ(第3の導電体)、25b…第3の配線層(第3の導電体)、26…アルミニウム膜(第2の導電体、第3の導電体)、36…空洞、37…容量可変型キャパシタ(MEMS、可動素子)、38,54,67…容量不変型キャパシタ(非可動素子、固定素子)、41,55,68,72…半導体装置(電子部品)、53…ボロンが注入されたポリシリコン層(キャパシタ下部電極、不純物が導入された導電体層)、64…シリサイド層(導電体層の表層部)、65…キャパシタ下部電極(導電体層)、66…第5のSiO2 膜(第5の絶縁層)、71…スイッチ素子(MEMS、可動素子)
Claims (5)
- 基板の上方に部分的に設けられた第1の導電体と、
この第1の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第1の導電体の上方に設けられているとともに、少なくとも一部が前記第1の導電体と重なる位置で前記絶縁層内に一旦設けられた犠牲層を除去することにより前記絶縁層内に形成された空洞の内部に一部が露出された第1の誘電体膜と、
この第1の誘電体膜により表面を覆われて前記絶縁層内に設けられた第2の導電体と、
この第2の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第1の導電体に対して離接する方向に変形して前記第2の導電体を前記絶縁層と一体に動かし、前記第2の導電体と前記第1の導電体との間隔を変化させるアクチュエータと、
前記第1の導電体、前記空洞、前記第2の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、
この導電体層に接して前記第1の誘電体膜と併行して前記絶縁層内に設けられた前記第1の誘電体膜と同じ材料からなる第2の誘電体膜と、
この第2の誘電体膜を前記導電体層との間に挟んで前記第2の導電体と併行して前記絶縁層内に設けられた前記第2の導電体と同じ材料からなる第3の導電体と、
を具備するとともに、前記第1の導電体、前記アクチュエータ、前記第1の誘電体膜、および前記第2の導電体からなる可動素子と、前記導電体層、前記第2の誘電体膜、および前記第3の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とする電子部品。 - 基板の上方に部分的に設けられた第1の導電体と、
この第1の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第1の導電体の上方に設けられているとともに、前記第1の導電体の少なくとも一部を覆って前記絶縁層内に一旦設けられた犠牲層を除去することにより前記第1の導電体を露出して前記絶縁層内に形成された空洞の内部に一部が露出された第2の導電体と、
この第2の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第1の導電体に対して離接する方向に変形して前記第2の導電体を前記絶縁層と一体に動かし、前記第2の導電体と前記第1の導電体との間隔を変化させるアクチュエータと、
前記第1の導電体、前記空洞、前記第2の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、
この導電体層に接して前記絶縁層内に設けられた誘電体膜と、
この誘電体膜を前記導電体層との間に挟んで前記第2の導電体と併行して前記絶縁層内に設けられた前記第2の導電体と同じ材料からなる第3の導電体と、
を具備するとともに、前記第1の導電体、前記アクチュエータ、および前記第2の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第3の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とする電子部品。 - 前記導電体層に不純物が導入されているか、もしくは前記導電体層の表層部がシリサイド化されていることを特徴とする請求項1または2に記載の電子部品。
- 基板の上方に部分的に第1の導電体を設け、
この第1の導電体を覆って前記基板の上方に絶縁層を設けるとともに、少なくとも一部が前記第1の導電体と重なる位置で前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第1の導電体と重ならない位置で前記絶縁層内に設け、
電圧が印加されることにより前記第1の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、
前記アクチュエータとは異なる位置で、かつ、前記第1の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第1の誘電体膜を設けるとともに、この第1の誘電体膜と同じ材料からなる第2の誘電体膜を前記第1の誘電体膜と併行して前記導電体層に接触させて前記絶縁層内に設け、
前記第1の誘電体膜で表面を覆って前記絶縁層内に第2の導電体を設けるとともに、この第2の導電体と同じ材料からなる第3の導電体を前記第2の導電体と併行して前記第2の誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、
前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第1の導電体と前記第1の誘電体膜とを互いに対向させて露出させることにより、
前記第1の導電体、前記アクチュエータ、前記第1の誘電体膜、および前記第2の導電体からなる可動素子と、前記導電体層、前記第2の誘電体膜、および前記第3の導電体からなる固定素子とを、前記基板上に混載させることを特徴とする電子部品の製造方法。 - 基板の上方に部分的に第1の導電体を設け、
この第1の導電体を覆って前記基板の上方に絶縁層を設けるとともに、前記第1の導電体の少なくとも一部を覆って前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第1の導電体と重ならない位置で前記絶縁層内に設け、
電圧が印加されることにより前記第1の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、
誘電体膜を前記導電体層に接触させて前記絶縁層内に設け、
前記アクチュエータとは異なる位置で、かつ、前記第1の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第2の導電体を設けるとともに、この第2の導電体と同じ材料からなる第3の導電体を前記第2の導電体と併行して前記誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、
前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第1の導電体と前記第2の導電体とを互いに対向させて露出させることにより、
前記第1の導電体、前記アクチュエータ、および前記第2の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第3の導電体からなる固定素子とを、前記基板上に混載させることを特徴とする電子部品の製造方法。
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