JP2008071382A - 半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラム - Google Patents

Abstract

【課題】電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラムを提供する。
【解決手段】メモリセル１０の第１及び第２電荷蓄積部（３０、３２）に、蓄積させる電荷量が多い順に記憶対象とするデータに応じた電力を供給して第１及び第２電荷蓄積部（３０、３２）に電荷を蓄積させることによりデータを記憶させる。
【選択図】図４

Description

この発明は、半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラムに係り、特に、メモリセルに、蓄積させる電荷量に応じて複数ビットのデータを記憶可能な電荷蓄積部が複数設けられた半導体不揮発性メモリ、当該半導体不揮発性メモリへのデータ書き込み方法、当該半導体不揮発性メモリの製造方法、及び当該半導体不揮発性メモリへのデータ書き込みプログラムに関する。

従来、メモリセル毎にそれぞれ１つのフローティングゲート（電荷蓄積部）が設けられたフラッシュメモリにおいて、当該フローティングゲートに蓄積させる電荷量を変えることにより１つのメモリセルに２ビットのデータを記憶させる場合に、１つのメモリセルに書き込みを行う際にワード線が共通とされた隣接する他のメモリセルにも弱い書き込みが生じてしまう、所謂ワード線ディスターブの問題に対応するため、特許文献１には、深い書き込みを要するメモリセルから順次書き込みを行う技術が開示されている。

また、特許文献２には、メモリセル毎に２つの電荷蓄積部が設けられた半導体不揮発性メモリが開示されている。
特開平１０−２７４８６号公報 特開２００５−６４２９５号公報

ところで、近年、特許文献２に開示されたような１つのメモリセルに２つの電荷蓄積部が設けられた半導体不揮発性メモリの各電荷蓄積部に、それぞれに２ビットのデータを記憶させることにより１つのメモリセル当たり４ビットのデータを記憶させることが試みられている。

しかしながら、メモリセルの各電荷蓄積部に２ビットのデータを記憶させようとした場合、上記のワード線ディスターブの問題に加えて、更に１つのメモリセル内においても一方の電荷蓄積部に書き込みを行う際に、他方の電荷蓄積部にも弱い書き込みが生じて当該電荷蓄積部に記憶されているデータが変化してしまう場合がある、という問題点があった。

なお、この問題点は、１つのメモリセルに２つの電荷蓄積部が設けられた半導体不揮発性メモリに限らず、１つのメモリセルに３つ以上の電荷蓄積部が設けられた半導体不揮発性メモリについても生じる問題点である。

本発明は上記問題点を解決するためになされたものであり、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラムを提供することを目的とする。

上記目的を達成するため、請求項１記載の半導体不揮発性メモリは、電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルと、各電荷蓄積部にそれぞれ記憶対象とする複数ビットのデータに応じた電力を供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させる電力供給手段と、蓄積させる電荷量が多い順に前記各電荷蓄積部にデータを記憶させるように前記電力供給手段を制御する制御手段と、を備えている。

請求項１記載の半導体不揮発性メモリは、メモリセルに、電荷を蓄積可能な電荷蓄積部が複数設けられており、電力供給手段により、各電荷蓄積部にそれぞれ記憶対象とする複数ビットのデータに応じた電力が供給されて各電荷蓄積部に当該データに応じた電荷量の電荷が蓄積されることにより当該データが記憶されるものとされている。

そして、本発明では、制御手段により、蓄積させる電荷量が多い順に各電荷蓄積部にデータを記憶させるように電力供給手段が制御される。

このように請求項１記載の発明によれば、メモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させているので、データを記憶させる順番が遅くなるほど電荷蓄積部にデータを記憶させるためにメモリセルに供給される電力が少なくなり、これにより、同一メモリセル内の他の電荷蓄積部に生じる電荷の増加量も少なくなるため、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる。

なお、本発明の制御手段は、請求項２記載の発明のように、記憶させる順番が早いデータほど電荷蓄積部に蓄積させる電荷量を、当該データに応じた電荷量より少なくするように前記電力供給手段を制御してもよい。

また、本発明の制御手段は、請求項３記載の発明のように、前記各電荷蓄積部に順にデータを記憶させる際に、前記各電荷蓄積部に蓄積させる電荷量を、後から記憶されるデータによる当該電荷量の増加分だけ少なくするように前記電力供給手段を制御してもよい。

また、本発明の制御手段は、請求項４記載の発明のように、前記制御手段は、前記各電荷蓄積部に記憶させる前記データが同じ場合には、予め定められた順に、順番が早いデータほど当該データに応じた電荷量より少なくして記憶させるように前記電力供給手段を制御してもよい。

一方、上記目的を達成するため、請求項５記載の半導体不揮発性メモリは、電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルと、各電荷蓄積部にそれぞれ記憶対象とする複数ビットのデータに応じた電力を供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させる電力供給手段と、前記各電荷蓄積部に記憶させる前記データが同じ場合には、予め定められた順に、順番が早いデータほど当該データに応じた電荷量より少なくして記憶させるように前記電力供給手段を制御する制御手段と、を備えている。

このように請求項５記載の発明によれば、各電荷蓄積部に記憶させる前記データが同じ場合には、予め定められた順に、順番が早いデータほど当該データに応じた電荷量より少なくして記憶させているので、同じデータを予め定められた順に各電荷蓄積部に記憶させる場合であっても、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されている同じデータが変化することを抑制することができる。

また、上記目的を達成するため、請求項６記載のデータ書き込み方法は、電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させるものである。

従って、請求項６記載のデータ書き込み方法によれば、請求項１記載の発明と同様に作用するので、請求項１記載の発明と同様に、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる。

また、上記目的を達成するため、請求項７記載の半導体不揮発性メモリの製造方法は、電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させるものである。

従って、請求項７記載の半導体不揮発性メモリの製造方法によれば、請求項１記載の発明と同様に作用するので、請求項１記載の発明と同様に、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる。

更に、上記目的を達成するため、請求項８記載のデータ書き込みプログラムは、電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させるように制御する制御ステップをコンピュータに実行させるものである。

従って、請求項８記載のデータ書き込みプログラムによれば、コンピュータに対して請求項１記載の発明と同様に作用させることができるので、請求項１記載の発明と同様に、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる。

以上説明したように、本発明によれば、メモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させているので、電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる、という優れた効果を有する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

［第１の実施の形態］
図１は、本実施の形態に係る半導体不揮発性メモリを構成する、メモリセル１０の主要部を示す概略断面図である。

同図に示すように、メモリセル１０は、ｐ型半導体基板としてのシリコン基板１２の表面領域側に、ｐウェル領域１４が形成されている。このｐウェル領域１４の表面領域には、ｎ型不純物を高濃度（ｎ＋型）に含有するソース領域１６及びドレイン領域１８が所定距離離間して設けられている。なお、ソース領域１６及びドレイン領域１８には、それぞれコンタクト層を介して金属電極層が設けられている。これらコンタクト層及び金属電極層は、ソース電極及びドレイン電極をそれぞれ構成する。以下の説明においては、ソース領域及びドレイン領域と称するが、これらは、ソース電極及びドレイン電極とそれぞれ等価である。

ソース領域１６及びドレイン領域１８に挟まれる、ｐウェル領域１４上の部分領域には、ゲート絶縁膜２２を介してゲート電極２４が形成されている。ソース領域１６及びドレイン領域１８に挟まれた、ｐウェル領域１４の表面領域部分が、ｎＭＯＳＦＥＴ（ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の動作時にソース・ドレイン領域間のチャネル（電流路）が形成されるチャネル形成領域２０となる。ここでのゲート絶縁膜２２は、シリコン酸化膜（ＳｉＯ２）であり、ゲート電極２４は、ポリシリコン（多結晶シリコン）である。なお、上述した、ｎＭＯＳＦＥＴの構造については従来公知であるので、その詳細な説明をここでは省略する。

本実施の形態に係るメモリセル１０は、ソース領域１６とチャネル形成領域２０との間に、当該ソース領域１６に接して第１抵抗変化部２６が設けられている。また、ドレイン領域１８とチャネル形成領域２０との間に、ドレイン領域１８に接して第２抵抗変化部２８が設けられている。

第１及び第２抵抗変化部（２６、２８）は、それぞれ対応するソース領域１６やドレイン領域１８よりもｎ型の不純物濃度が低い（ｎ−型）領域とする。なぜなら、後述する第１及び第２電荷蓄積部（３０、３２）へ電荷を選択的に注入するために、これら第１及び第２抵抗変化部（２６、２８）周辺に電界を集中させるためである。その結果、ホットキャリアの発生を抵抗変化部に集中させることができる。なお、抵抗変化部の濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。また、これら第１及び第２抵抗変化部（２６、２８）の構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と実質的に同様な構造である。

さらに、本実施の形態に係るメモリセル１０は、第１抵抗変化部２６上に第１電荷蓄積部３０が設けられており、及び第２抵抗変化部２８上に第２電荷蓄積部３２が設けられている。

この第１及び第２電荷蓄積部（３０、３２）は、ＯＮＯ（Ｏｘｃｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｃｉｄｅ）積層絶縁膜である。このＯＮＯ積層絶縁膜は、第１及び第２抵抗変化部（２６、２８）上に、シリコン酸化膜（第１酸化膜）３０１、シリコン窒化膜（ＳｉＮ）３０３、及びシリコン酸化膜（第２酸化膜）３０５が順次積層された構造であり、安定した電荷蓄積機能を有する。

上述した第１及び第２抵抗変化部（２６、２８）から注入されたホットキャリアは、このＯＮＯ積層絶縁膜のうち、主としてシリコン窒化膜３０３で蓄積される。本実施の形態に係るメモリセル１０は、第１及び第２電荷蓄積部（３０、３２）に蓄積させる電荷量を変えることにより、第１及び第２電荷蓄積部（３０、３２）にそれぞれ複数ビットのデータを記憶可能とされている。なお、電荷蓄積部は、構成されるメモリの目的や設計に応じて任意好適に選択可能であり、例えば、シリコン酸化膜等の第１及び及び第２酸化膜の間に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ_２Ｏ_３）及び酸化ハフニウム膜（ＨｆＯ_ｘ）の絶縁膜群のうちから選ばれた一種又は二種以上の絶縁膜が挟まれた構造等を任意好適に選択することができる。また、この構成例では、第１及び第２電荷蓄積部（３０、３２）が、第１及び第２抵抗変化部（２６、２８）上からそれぞれゲート電極２４の側壁上にわたって形成されているため、注入された電荷の蓄積・保持が確実になされる。また、ソース領域１６及びドレイン領域１８側の双方にそれぞれ設けたことにより、第１及び第２電荷蓄積部（３０、３２）にそれぞれ個別にデータの書き込みが可能である。

上述した構成を有するメモリセル１０の等価回路を図２に示す。同図に示すように、メモリセル１０が具えるｎＭＯＳＦＥＴを構成する、ソース領域（Ｓ）及びドレイン領域（Ｄ）側の双方に、第１可変抵抗器４０及び第２可変抵抗器５０がそれぞれ接続された回路である。

続いて、表１を参照して、メモリセル１０へのデータの記憶、データの読み出し、及びデータの消去を行う際の動作ついて以下に説明する。なお、以下では、一例として、メモリセル１０のドレイン領域１８側に対して２ビット（“００”、“０１”、“１０”、“１１”）のデータの記憶、読み出し、及び消去を行う場合について説明する。ソース領域１６側に対して同様の動作を行う場合には、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができるのは明らかである。

＜データの記憶（書き込み）方法＞
メモリセル１０へのデータの書き込み動作を、例えば、以下の方法で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１１”に相当）とする。

ドレイン領域１８側にデータを書き込む場合は、ドレイン領域１８に正電圧（＋Ｖｄｗ）を印加し、ゲート電極２４に正電圧（＋Ｖｇｗ）を印加し、ソース領域１６を接地電圧にする。

こうした条件によって、ドレイン領域１８よりもｎ型不純物濃度の低い第２抵抗変化部２８周辺に電界が集中する。よって、第２抵抗変化部２８で、衝突電離によるホットキャリアであるホットエレクトロン（高エネルギー電子とも称する。）の発生が効率的に集中する。

その結果、このホットエレクトロンが、第２抵抗変化部２８からシリコン酸化膜３０１のエネルギー障壁を越えて、第２電荷蓄積部３２に選択的に注入されることにより、データの書き込みを行うことができる。また、ドレイン領域１８に印加する電圧値＋Ｖｄｗを変えることにより、ホットエレクトロンの発生量を調整することができ、これにより、第２電荷蓄積部３２に蓄積される電荷量を調整することができる。

この電圧値＋Ｖｄｗは、ホットエレクトロンを発生させるのに充分な電圧とし、目的や設計に応じて異なるが、約２Ｖ以上、好ましく、約５〜１０Ｖ程度とするのが良い。本実施の形態では、論理値“１０”の書き込みを行う場合は＋Ｖｄｗを５Ｖとし、論理値“０１”の書き込みを行う場合は＋Ｖｄｗを７．５Ｖとし、論理値“００”の書き込みを行う場合は＋Ｖｄｗを１０Ｖとして、論理値が小さいほど第２電荷蓄積部３２に蓄積させる電荷量を多くしている。

また、電圧値＋Ｖｇｗは、チャネル形成領域２０に充分なキャリアを形成させ、かつ、ドレイン領域１８近傍で発生したホットエレクトロンを第２電荷蓄積部３２に注入させるのに充分な電圧とし、目的や設計に応じて異なるが、好ましくは、約３〜１２Ｖ程度とするのが良い。

このように、本実施の形態に係るメモリセル１０は、第１及び第２電荷蓄積部（３０、３２）にそれぞれ２ビットのデータを記憶することにより、４ビットのデータを記憶することができる。

＜データの読み出し方法＞
続いて、ドレイン領域１８側の情報の読み出し動作を、以下の方法で行う。

ドレイン領域１８側のデータを読み出す場合、ソース領域１６に正電圧（＋Ｖｓｒ）を印加し、ゲート電極２４に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１８を接地電圧とする。

ドレイン領域１８側は、第２電荷蓄積部３２に電荷（ここでは、電子）が蓄積されている場合、蓄積されている電荷量が多いほど、第２抵抗変化部２８の抵抗が上昇する。その結果、チャネル形成領域２０にキャリアが供給されにくい状態となり、チャネル形成領域２０を流れる電流量が減少する。

一方、ドレイン領域１８側が初期状態である、論理値“１１”のままである場合は、第２電荷蓄積部３２に電荷が蓄積されていないため、第２抵抗変化部２８の抵抗は変動しない。その結果、チャネル形成領域２０にキャリアが供給されて、チャネル形成領域２０に充分な電流が流れる。

すなわち、ｎＭＯＳＦＥＴを流れる電流値の違いを利用して、ドレイン領域１８側に
論理値“００”〜“１１”のいずれが書き込まれているかを判別することができる。

＜データの消去方法＞
続いて、ドレイン領域１８側のデータの消去を、以下の方法で行う。
（ａ）メモリセル１０を、例えば、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として用いる場合には、上述した１回の書き込み動作までで終了だが、良品確認テストの際に書き込んだ情報を消去する必要がある。

この場合には、論理値“００”〜“１０”が書き込まれている、ドレイン領域１８側の第２電荷蓄積部３２に対して、当該第２電荷蓄積部３２に蓄積されている電荷の中和を目的とする、紫外線の照射や加熱処理（高温雰囲気下での放置を含む。）等を行えば良い。このような方法によれば、電気的消去を行うための回路の別途搭載が不要なため、安価なメモリ構成を実現できる。

（ｂ）一方、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のように、情報を電気的に消去可能な構成とすることも可能である。

そこで、第２電荷蓄積部３２に電荷が蓄積されて帯電している場合（ここでは、論理値“００”〜“１０”の何れかが書き込まれている場合）には、ドレイン領域１８に正電圧（＋Ｖｄｅ）を印加し、ゲート電極２４に０または負電圧（−Ｖｇｅ）を印加し、ソース領域１６をオープン状態（あるいは、フローティング状態とも称する。）として行う。

こうした条件によって、ドレイン領域１８周辺で発生したホットホールが、第２電荷蓄積部３２に注入される。その結果、第２電荷蓄積部３２に蓄積されている電荷（ここでは電子）が中和されることにより、情報の消去を行うことができる。なお、このときの＋Ｖｄｅは、ドレイン領域１８近傍で、ホットホールを発生させるのに充分な電圧とし、約２Ｖ以上、好ましくは、約４〜１０Ｖ程度とするのが良い。また、−Ｖｇｅは、ホットホールを効率的に第２電荷蓄積部３２周辺に集めるために印加する電圧であり、約−７〜０Ｖ程度とするのが良い。

続いて、図３を参照して、本実施の形態に係る半導体不揮発性メモリ１００の構成について以下に説明する。

同図に示すように、半導体不揮発性メモリ１００は、メモリセルアレイ１０２を備えている。メモリセルアレイ１０２には、第１方向（行方向）に設けられた複数のワード線ＷＬと、当該第１方向と直交する第２方向（列方向）に複数のビット線ＢＬが交差して配置されており、各ワード線ＷＬと各ビット線ＢＬの交差部にそれぞれメモリセル１０が設けられている。

各メモリセル１０のゲート電極２４は、ワード線ＷＬに接続されている。また、各メモリセル１０のドレイン領域１８は、ビット線ＢＬに接続されている。さらに、すべてのメモリセル１０のソース領域１６は、共通のソース線ＳＬに接続されている。

各ワード線ＷＬは、ロウデコーダ１０４に接続されており、各ビット線ＢＬ及びソース線ＳＬは、カラムデコーダ１０６に接続されている。このロウデコーダ１０４及びカラムデコーダ１０６は各々コントローラ１０８に接続されている。

コントローラ１０８には、メモリセルアレイ１０２へのデータの記憶及び読み出し動作を制御する演算部１０８Ａと、データを一時的に記憶する一時記憶部１０８Ｂと、後述するデータ書き込みプログラム等の各種プログラムを記憶する不揮発性記憶部１０８Ｃと、が設けられている。コントローラ１０８は、外部よりデータが入力されると、データ書き込みプログラムを実行して、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０に接続されたワード線ＷＬの行番号を示すロウアドレスを出力し、また、カラムデコーダ１０６に対して、記憶対象とする２ビットのデータ、当該データの記憶先となるメモリセル１０に接続されたビット線ＢＬの列番号を示すカラムアドレス、及びビット線ＢＬ、ソース線ＳＬへ印加する電圧に関する指示情報を出力する。

ロウデコーダ１０４は、入力したロウアドレスに応じてワード線ＷＬへの電圧の印加を制御する。カラムデコーダ１０６は、入力した２ビットのデータ、カラムアドレス及び指示情報に応じてビット線ＢＬ及びソース線ＳＬへの電圧の印加を制御する。

次に、本実施の形態に係る半導体不揮発性メモリ１００の作用を説明する。

コントローラ１０８は、外部よりメモリセルアレイ１０２の各メモリセル１０に対して記憶させるデータ（本実施の形態では、４ビット構成のデータ）及び記憶先のメモリセル１０を指定するアドレスデータが入力されると、当該データ及びアドレスデータを一時記憶部１０８Ｂに一旦記憶し、以下のデータ書き込みプログラムを実行する。

図４は、コントローラ１０８によって実行されるデータ書き込みプログラムの処理の流れを示すフローチャートである。当該プログラムは不揮発性記憶部１０８Ｃに予め記憶されている。

ステップ２００では、アドレス順に一時記憶部１０８Ｂから１つのメモリセル１０に対して記憶させる４ビットのデータを記憶対象のデータとして読み出し、次のステップ２０２では、読み出した４ビットのデータを上位２ビットと下位２ビットのデータに分割する。

次のステップ２０４では、分割した上位２ビットのデータと下位２ビットのデータの比較を行い、上位２ビットのデータの方が大きい場合はステップ２０６へ移行し、上位２ビットのデータと下位２ビットのデータが同じか、又は下位２ビットのデータの方が大きい場合はステップ２１０へ移行する。

ステップ２０６では、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０の行番号を示すロウアドレスを出力すると共に、カラムデコーダ１０６に対して、下位２ビットのデータ、データの記憶先となるメモリセル１０の列番号を示すカラムアドレス、及びソース線ＳＬの接地を指示する指示情報を出力する。

ロウデコーダ１０４は、ロウアドレスにより指定された行番号のワード線ＷＬに正電圧（＋Ｖｇｗ）を印加する。

カラムデコーダ１０６は、カラムアドレスにより指定された列番号のビット線ＢＬに下位２ビットのデータに応じた正電圧（＋Ｖｄｗ）を印加すると共に、ソース線ＳＬを接地させる。

これにより、指定されたメモリセル１０のドレイン領域１８に下位２ビットのデータに応じた正電圧（＋Ｖｄｗ）が印加され、ゲート電極２４に正電圧（＋Ｖｇｗ）が印加され、ソース領域１６が接地電圧となり、当該メモリセル１０の第２電荷蓄積部３２に下位２ビットのデータに応じた電荷が蓄積される。

次のステップ２０８では、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０の行番号を示すロウアドレスを出力すると共に、カラムデコーダ１０６に対して、上位２ビットのデータ、当該データの記憶先となるメモリセル１０の列番号を示すカラムアドレス、及びソース線ＳＬへの電圧の供給を指示する指示情報を出力する。

ロウデコーダ１０４は、ロウアドレスにより指定された行番号のワード線ＷＬに正電圧（＋Ｖｇｗ）を印加する。

カラムデコーダ１０６は、カラムアドレスにより指定された列番号のビット線ＢＬを接地させると共に、ソース線ＳＬに上位２ビットのデータに応じた正電圧（＋Ｖｄｗ）を印加する。

これにより、指定されたメモリセル１０のソース領域１６に上位２ビットのデータに応じた正電圧（＋Ｖｄｗ）が印加され、ゲート電極２４に正電圧（＋Ｖｇｗ）が印加され、ドレイン領域１８が接地電圧となり、当該メモリセル１０の第１電荷蓄積部３０に上位２ビットのデータに応じた電荷が蓄積される。

一方、ステップ２１０では、上記ステップ２０８と同様に、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０の行番号を示すロウアドレスを出力すると共に、カラムデコーダ１０６に対して、上位２ビットのデータ、当該データの記憶先となるメモリセル１０の列番号を示すカラムアドレス、及びソース線ＳＬへの電圧の供給を指示する指示情報を出力する。

これにより、指定されたメモリセル１０の第１電荷蓄積部３０に上位２ビットのデータに応じた電荷が蓄積される。

次のステップ２１２では、上記ステップ２０６と同様に、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０の行番号を示すロウアドレスを出力すると共に、カラムデコーダ１０６に対して、下位２ビットのデータ、データの記憶先となるメモリセル１０の列番号を示すカラムアドレス、及びソース線ＳＬの接地を指示する指示情報を出力する。

これにより、指定されたメモリセル１０の第２電荷蓄積部３２に下位２ビットのデータに応じた電荷が蓄積される。

次のステップ２１４では、全てのデータの記憶が完了したか否かを判定し、否定判定となった場合はステップ２００へ戻る一方、肯定判定となった場合は本データ書き込みプログラムの処理終了となる。

図５（Ａ），（Ｂ）には、各メモリセル１０の第１及び第２電荷蓄積部（３０、３２）に、蓄積される電荷量が少ない順にデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセル１０の個数が示されている。なお、図５（Ａ）は、メモリセル１０の第２電荷蓄積部３２に論理値“１０”のデータを記憶させた状態であり、図５（Ｂ）は、さらに、メモリセル１０の第１電荷蓄積部３０に論理値“０１”のデータを記憶させた状態である。

図５（Ａ）に示されるように、第２電荷蓄積部３２に論理値“１０”のデータの書き込みを行った場合、第１電荷蓄積部３０にも弱い書き込みが生じて電荷が蓄積されるため、各メモリセル１０の第１電荷蓄積部３０に記憶されているデータを読み出した際に検出される電流値が破線のように変化する。

そして、図５（Ｂ）に示されるように、メモリセル１０の第１電荷蓄積部３０に論理値“０１”のデータの書き込みを行った場合、第１電荷蓄積部３０に蓄積される電荷量に応じて第２電荷蓄積部３２にも弱い書き込みが生じて電荷が蓄積されるため、各メモリセル１０の第２電荷蓄積部３２に記憶されているデータを読み出した際に検出される電流値が実線のように変化し、一部で記憶されているデータの論理値が変化している。すなわち、蓄積させる電荷量が多い書き込みが行われると、メモリセル１０に供給される電力が大きくなるため、同一メモリセル１０内の他方の電荷蓄積部に記憶されているデータが変化してしまう場合がある。

一方、図６（Ａ），（Ｂ）には、本実施の形態に係るデータ記憶処理により、各メモリセル１０の第１及び第２電荷蓄積部（３０、３２）に、蓄積される電荷量が多い順にデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセル１０の個数が示されている。

図６（Ａ）に示されるように、第１電荷蓄積部３０に論理値“０１”のデータの書き込みを行った場合、第２電荷蓄積部３２にも弱い書き込みが生じて電荷が蓄積されるため、各メモリセル１０の第２電荷蓄積部３２に記憶されているデータを読み出した際に検出される電流値が破線のように変化する。

そして、図６（Ｂ）に示されるように、メモリセル１０の第２電荷蓄積部３２に論理値“１０”のデータの書き込みを行った場合、第２電荷蓄積部３２へ蓄積される電荷量に応じて第１電荷蓄積部３０にも弱い書き込みが生じるため、第１電荷蓄積部３０に記憶されているデータを読み出した際に検出される電流値が実線のように変化するが、第２電荷蓄積部３２への書き込みによる電荷量の増加が少ないため、検出される電流値の変化量を少なく抑えることができる。

以上のように、本実施の形態によれば、メモリセル１０の第１及び第２電荷蓄積部（３０、３２）に、蓄積させる電荷量が多い順に記憶対象とするデータに応じた電力を供給して第１及び第２電荷蓄積部（３０、３２）に電荷を蓄積させることによりデータを記憶させているので、電荷蓄積部へのデータの記憶動作による同一メモリセル内の他の電荷蓄積部の電荷の増加を少なく抑えることができるため、当該他の電荷蓄積部に記憶されているデータが変化することを抑制することができる。

［第２の実施の形態］
次に、電荷蓄積部に蓄積させる電荷量を、記憶させるデータに応じた電荷量よりも少なくするように制御する形態例について説明する。なお、第２の実施の形態に係るメモリセル１０の構成及び半導体不揮発性メモリ１００の構成は、図１〜図３と同様であるので、ここでの説明は省略する。

図７に示されるように、本実施の形態に係る半導体不揮発性メモリ１００は、電荷蓄積部に２ビットのデータを記憶させ、当該データを読み出した際に検出される電流値が、論理値“００”の場合に２０μＡ、論理値“０１”の場合に３０μＡ、論理値“１０”の場合に４０μＡ、論理値“１１”の場合に７２μＡであるものとする。

ところで、例えば、図８（Ａ）に示すように、第１電荷蓄積部３０に論理値“０１”のデータの書き込みを行った後に、図８（Ｂ）に示すように、第２電荷蓄積部３２に論理値“１０”のデータの書き込みを行った場合、第１電荷蓄積部３０にも弱い書き込みが生じて電荷が蓄積されるため、当該第１電荷蓄積部３０に記憶されているデータを読み出した際に検出される電流値は実線のように変化する。この電流値の変化量（ΔＩ）は、第１電荷蓄積部３０に先に書き込むデータ毎及び第２電荷蓄積部３２に後から書き込むデータ毎に異なる。

図９には、先に書き込むデータ毎に、後から書き込むデータによる電流値の変化量（ΔＩ）が示されている。例えば、第１電荷蓄積部３０に先に書き込むデータの論理値が“０１”であり、後から第２電荷蓄積部３２に書き込むデータの論理値が“１０”（４０μＡ）である場合、第１電荷蓄積部３０に記憶されているデータを読み出した際に検出される電流値の変化量は３．２μＡになる。

本実施の形態に係るコントローラ１０８では、先に書き込むデータ毎に、後から書き込まれるデータに応じた電流値の変化量分だけ、先に書き込む電荷量を少なくなるように印加する電圧を減少させる補正量を補正情報として不揮発性記憶部１０８Ｃに予め記憶している。

図１０は、コントローラ１０８によって実行されるデータ書き込みプログラムの処理の流れを示すフローチャートである。なお、図１０における上記第１の実施の形態に係るデータ書き込みプログラム（図４）と同一の処理には、同一の符号を付して、ここでの説明は省略し、異なる処理には、符号の最後に「Ａ」を付して説明する。

ステップ２０５Ａでは、不揮発性記憶部１０８Ｃから下位２ビットのデータを先に書き込むデータ、上位２ビットのデータを後から書き込むデータとした補正情報を読み込む。

次のステップ２０６Ａでは、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０の行番号を示すロウアドレスを出力すると共に、カラムデコーダ１０６に対して、下位２ビットのデータ、補正情報、データの記憶先となるメモリセル１０の列番号を示すカラムアドレス、及びソース線ＳＬの接地を指示する指示情報を出力する。

ロウデコーダ１０４は、ロウアドレスにより指定された行番号のワード線ＷＬに正電圧（＋Ｖｇｗ）を印加する。

カラムデコーダ１０６は、カラムアドレスにより指定された列番号のビット線ＢＬに下位２ビットのデータに応じた電圧を補正情報により示される補正量だけ低下させた電圧を印加すると共に、ソース線ＳＬを接地させる。

これにより、指定されたメモリセル１０のドレイン領域１８に補正された電圧が印加され、ゲート電極２４に正電圧（＋Ｖｇｗ）が印加され、ソース領域１６が接地電圧となり、当該メモリセル１０の第２電荷蓄積部３２に電荷が蓄積される。なお、この第２電荷蓄積部３２に蓄積される電荷量は、ドレイン領域１８に印加される電圧が補正によって低下しているため、下位２ビットのデータに応じた電荷量よりも少なくしている。

一方、ステップ２０９Ａでは、不揮発性記憶部１０８Ｃから上位２ビットのデータを先に書き込むデータ、下位２ビットのデータを後から書き込むデータとした補正情報を読み込む。

次のステップ２１０Ａでは、ロウデコーダ１０４に対して、データの記憶先となるメモリセル１０の行番号を示すロウアドレスを出力すると共に、カラムデコーダ１０６に対して、上位２ビットのデータ、補正情報、当該データの記憶先となるメモリセル１０の列番号を示すカラムアドレス、及びソース線ＳＬへの電圧の供給を指示する指示情報を出力する。

ロウデコーダ１０４は、ロウアドレスにより指定された行番号のワード線ＷＬに正電圧（＋Ｖｇｗ）を印加する。

カラムデコーダ１０６は、カラムアドレスにより指定された列番号のビット線ＢＬを接地させると共に、ソース線ＳＬに上位２ビットのデータに応じた電圧を補正情報により示される補正量だけ低下させた電圧を印加する。

これにより、指定されたメモリセル１０のソース領域１６に補正された電圧が印加され、ゲート電極２４に正電圧（＋Ｖｇｗ）が印加され、ドレイン領域１８が接地電圧となり、当該メモリセル１０の第１電荷蓄積部３０に電荷が蓄積される。なお、この第１電荷蓄積部３２に蓄積される電荷量は、ソース領域１６に印加される電圧が補正によって低下しているため、上位２ビットのデータに応じた電荷量よりも少なくなる。

図１１（Ａ），（Ｂ）には、本実施の形態に係るデータ記憶処理により、各メモリセル１０の第１及び第２電荷蓄積部（３０、３２）にデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセルの個数が示されている。

図１１（Ａ）に示されるように、先に第１電荷蓄積部３０に論理値“０１”のデータの書き込みを行ったが、蓄積される電荷量が少ないため、第１電荷蓄積部３０に記憶されているデータを読み出した際に検出される電流値が論理値“０１”のデータに応じた値よりも大きくなっている。

そして、図１１（Ｂ）に示されるように、メモリセル１０の第２電荷蓄積部３２に論理値“１０”のデータの書き込みを行った場合、第２電荷蓄積部３２へ蓄積される電荷量に応じて第１電荷蓄積部３０にも弱い書き込みが生じることにより、第１電荷蓄積部３０に記憶されているデータを読み出した際に検出される電流値が、論理値“０１”のデータに応じた電流値になる。

以上のように、本実施の形態によれば、先に荷蓄積部に蓄積させる電荷量を、記憶させるデータに応じた電荷量よりも少なくしているので、後から同一メモリセル内の他の電荷蓄積部にデータが書き込まれた際に発生する書き込みによって、蓄積される電荷量を記憶させるデータに応じた電荷量に調整することができる。

また、本実施の形態によれば、各電荷蓄積部に蓄積させる電荷量を、後から記憶されるデータによる当該電荷量の増加分だけ少なくするようにしているので、後から記憶されるデータが書き込まれることにより、各電荷蓄積部に蓄積される電荷量を記憶させるデータに応じた電荷量にすることができる。

また、第１及び第２電荷蓄積部（３０、３２）に記憶させるデータが同じ場合には、予め定められた順（本実施の形態では、第１電荷蓄積部３０、第２電荷蓄積部３２の順）に、順番が早いデータほど当該データに応じた電荷量より少なくして記憶させているので、同じデータを記憶させる場合であっても、データの記憶動作によって先に記憶されたデータが変化することを抑制することができる。

なお、第１及び第２の実施の形態では、メモリセル１０に２つの電荷蓄積部を設けた場合について説明したが、本発明はこれに限定されるものではなく、３つ以上の電荷蓄積部が設けられているメモリセル１０に適用してもよい。

また、第１及び第２の実施の形態では、メモリセル１０単位で、蓄積させる電荷量が多いデータから書き込む場合について説明したが、本発明はこれに限定されるものではなく、例えば、外部から入力されたデータを電荷蓄積部に記憶させる単位（本実施の形態では２ビット単位）のデータに分割した後に、蓄積させる電荷量が多いデータから順に、各メモリセル１０の電荷蓄積部に記憶させるものとしてもよい。この場合も、本実施の形態と同様の効果を奏することができる。

また、第１及び第２の実施の形態では、半導体不揮発性メモリ１００にコントローラ１０８を内蔵させた場合について説明したが、本発明はこれに限定されるものではなく、例えば、半導体不揮発性メモリ１００にコントローラ１０８を内蔵させず、外部装置に備えられたコントローラによってロウデコーダ１０４及びカラムデコーダ１０６を制御することにより、各メモリセル１０の第１及び第２電荷蓄積部（３０、３２）にデータを書き込むものとしてもよい。この場合も、本実施の形態と同様の効果を奏することができる。

また、第２の実施の形態では、不揮発性記憶部１０８Ｃに補正情報を予め記憶させた場合について説明したが、本発明はこれに限定されるものではなく、例えば、先に書き込むデータ及び後から書き込まれるデータを入力値とし、印加する電圧を減少させる補正量を出力値とする関数を不揮発性記憶部１０８Ｃに予め記憶させ、当該関数を用いて補正量を導出するものとしてもよい。この場合も、本実施の形態と同様の効果を奏することができる。

その他、第１の実施の形態で説明したメモリセル１０の構成（図１、及び図２参照。）、半導体不揮発性メモリ１００の構成（図３参照。）は、一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

また、第１及び第２の実施の形態で説明したデータ書き込みプログラム（図４、及び図１０参照。）の処理の流れも一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

また、本実施の形態で説明した第１及び第２電荷蓄積部（３０、３２）に記憶されているデータを読み出した際に検出される電流値毎のメモリセルの個数を示すグラフ（図５、図６、図８、及び図１１参照。）、記憶させたデータと当該データを読み出した際に検出される電流値を示すグラフ（図７参照。）及び、電流値の変化量（ΔＩ）と書き込みデータの関係を示すグラフ（図９参照。）も一例であることは言うまでもない。

実施の形態に係るメモリセルの構成を示す構成図である。 実施の形態に係るメモリセルの等価回路を示す回路図である。 実施の形態に係る半導体不揮発性メモリの構成を示す構成図である。 第１の実施の形態に係るデータ書き込みプログラムの処理の流れを示すフローチャートである。 蓄積される電荷量が少ない順にデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセルの個数を示すグラフである。 第１の実施の形態に係るデータ記憶処理によりデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセルの個数を示すグラフである。 実施の形態に係る半導体不揮発性メモリに記憶されているデータと当該データを読み出した際に検出される電流値を示すグラフである。 第１及び第２電荷蓄積部に所定のデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセルの個数を示すグラフである。 電流値の変化量（ΔＩ）と電荷蓄積部に書き込みデータの関係を示すグラフである。 第２の実施の形態に係るデータ書き込みプログラムの処理の流れを示すフローチャートである。 第２の実施の形態に係るデータ記憶処理によりデータを記憶させ、当該データを読み出した際に検出される電流値毎のメモリセルの個数を示すグラフである。

符号の説明

１０ メモリセル
３０ 第１電荷蓄積部
３２ 第２電荷蓄積部
１００ 半導体不揮発性メモリ
１０４ ロウデコーダ（電力供給手段）
１０６ カラムデコーダ（電力供給手段）
１０８ コントローラ（制御手段）

Claims (8)

1. 電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルと、
   各電荷蓄積部にそれぞれ記憶対象とする複数ビットのデータに応じた電力を供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させる電力供給手段と、
   蓄積させる電荷量が多い順に前記各電荷蓄積部にデータを記憶させるように前記電力供給手段を制御する制御手段と、
   を備えた半導体不揮発性メモリ。
2. 前記制御手段は、記憶させる順番が早いデータほど電荷蓄積部に蓄積させる電荷量を、当該データに応じた電荷量より少なくするように前記電力供給手段を制御する
   請求項１記載の半導体不揮発性メモリ。
3. 前記制御手段は、前記各電荷蓄積部に順にデータを記憶させる際に、前記各電荷蓄積部に蓄積させる電荷量を、後から記憶されるデータによる当該電荷量の増加分だけ少なくするように前記電力供給手段を制御する
   請求項１又は請求項２記載の半導体不揮発性メモリ。
4. 前記制御手段は、前記各電荷蓄積部に記憶させる前記データが同じ場合には、予め定められた順に、順番が早いデータほど当該データに応じた電荷量より少なくして記憶させるように前記電力供給手段を制御する
   請求項１乃至請求項３記載の何れか１項記載の半導体不揮発性メモリ。
5. 電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルと、
   各電荷蓄積部にそれぞれ記憶対象とする複数ビットのデータに応じた電力を供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させる電力供給手段と、
   前記各電荷蓄積部に記憶させる前記データが同じ場合には、予め定められた順に、順番が早いデータほど当該データに応じた電荷量より少なくして記憶させるように前記電力供給手段を制御する制御手段と、
   を備えた半導体不揮発性メモリ。
6. 電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させる
   データ書き込み方法。
7. 電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させる
   半導体不揮発性メモリの製造方法。
8. 電荷を蓄積可能な電荷蓄積部が複数設けられたメモリセルの各電荷蓄積部に、それぞれ記憶対象とする複数ビットのデータに応じた電力を、蓄積させる電荷量が多い順に供給して前記各電荷蓄積部に当該データに応じた電荷量の電荷を蓄積させることにより当該データを記憶させるように制御する制御ステップをコンピュータに実行させるデータ書き込みプログラム。

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