JP2008047053A - アサーション記述変換装置および変換方法 - Google Patents
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Abstract
【課題】 上位レベルのアサーション記述から下位レベルのアサーション記述を自動的に生成することのできるアサーション記述変換装置および変換方法を提供する。
【解決手段】 アサーション記述変換装置1は、検証対象特定部11が、入力された上位レベルアサーション記述100の構文を解析して検証対象を特定し、設計記述探索部12が、特定された検証対象に関する記述を上位概念設計記述300中で探索し、検証対象記述変換部13が、探索された上位概念設計記述300中の記述を対応する下位概念設計記述400中の記述に変換し、検証内容解析部14が、上位レベルアサーション記述100に記述された検証対象に対する検証内容を解析し、検証内容記述変換部15が、その解析された検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換し、下位レベルアサーション記述200を出力する。
【選択図】 図1
【解決手段】 アサーション記述変換装置1は、検証対象特定部11が、入力された上位レベルアサーション記述100の構文を解析して検証対象を特定し、設計記述探索部12が、特定された検証対象に関する記述を上位概念設計記述300中で探索し、検証対象記述変換部13が、探索された上位概念設計記述300中の記述を対応する下位概念設計記述400中の記述に変換し、検証内容解析部14が、上位レベルアサーション記述100に記述された検証対象に対する検証内容を解析し、検証内容記述変換部15が、その解析された検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換し、下位レベルアサーション記述200を出力する。
【選択図】 図1
Description
本発明は、アサーション記述変換装置および変換方法に関し、特に上位概念の設計記述検証用のアサーション記述を下位概念の設計記述検証用のアサーション記述に変換するアサーション記述変換装置および変換方法に関する。
近年のLSIの集積度の向上に伴い、LSIに搭載される回路規模が増大している。これに応じて、LSI設計効率も向上させる必要があり、LSI設計の抽象度が上昇している。すなわち、従来のHDL(Hardware Description Language)記述によるRTL(Register Transfer Level)の機能レベル設計から、例えばSystemCなどのC言語の派生言語記述による動作レベル設計へと、設計が上位概念化している。この動作レベル設計においても、下位レベルのクロック同期のI/Oサイクル動作記述から上位レベルのトランザクション・レベル動作記述へと、設計の上位概念化が進んでいる。
このような設計レベルの抽象度の上昇に対応して、設計検証の効率化も図られ、各種の設計検証手法が開発されている。その1つに、アサーション検証手法がある。アサーション検証では、各設計レベルに応じたアサーション、すなわち「成立すべき条件」、を記述したアサーション記述を作成し、そのレベルの設計記述が、アサーションに違反していないかどうかをチェックする。
各設計レベルに応じたアサーション記述を作成するため、動作レベルの設計記述に対しては、例えばSystemCによりアサーション記述を作成し、機能レベルの設計記述に対しては、例えばSVA(System Verilog Assertion)によりアサーション記述を作成する。
このように、アサーション記述は、各設計レベルの設計記述ごとに作成する必要がある。このアサーション記述を人手で作成した場合、手間がかかり、また、誤りも入りやすい。さらに、下位概念の設計記述に対するアサーション記述を作成後、上位概念の設計に変更が入ると、下位概念の設計記述に対するアサーション記述を再作成しなければならず、アサーション記述作成の効率が悪い。そこで、例えば、RTL記述に対するアサーション記述を機械的に生成するLSI設計検証装置が提案されている(例えば、特許文献1参照。)。
しかし、上述のLSI設計検証装置では、RTL記述に対するアサーション記述の生成に、上位概念の動作レベルの設計記述に対する動作シミュレーションを実行する必要があり、RTL記述に対するアサーション記述の生成に時間がかかるという問題があった。
特開2005−108007号公報 (第10−11ページ、図1)
そこで、本発明の目的は、上位概念の設計記述に対するアサーション記述から下位概念の設計記述に対するアサーション記述を自動的に生成することのできるアサーション記述変換装置および変換方法を提供することにある。
本発明の一態様によれば、入力された上位概念の設計記述検証用の上位レベルアサーション記述言語で記述された上位レベルアサーション記述の構文を解析して検証対象を特定する検証対象特定手段と、前記検証対象に関する記述を上位概念の設計記述中で探索する設計記述探索手段と、前記設計記述探索手段により探索された前記記述に対応する下位概念の設計記述にもとづいて、前記検証対象の記述を前記下位概念の設計記述に変換する検証対象記述変換手段と、前記上位レベルアサーション記述に記述された前記検証対象に対する検証内容を解析する検証内容解析手段と、前記検証内容解析手段により解析された前記検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換する検証内容記述変換手段とを備えることを特徴とするアサーション記述変換装置が提供される。
また、本発明の一態様によれば、入力された上位概念の設計記述検証用の上位レベルアサーション記述言語で記述された上位レベルアサーション記述の構文を解析して検証対象を特定する検証対象特定ステップと、前記検証対象に関する記述を上位概念の設計記述中で探索する設計記述探索ステップと、前記設計記述探索手段により探索された前記記述に対応する下位概念の設計記述にもとづいて、前記検証対象の記述を前記下位概念の設計記述に変換する検証対象記述変換ステップと、前記上位レベルアサーション記述に記述された前記検証対象に対する検証内容を解析する検証内容解析ステップと、前記検証内容解析手段により解析された前記検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換する検証内容記述変換ステップとを備えることを特徴とするアサーション記述変換方法が提供される。
本発明によれば、上位概念の設計記述に対するアサーション記述から下位概念の設計記述に対するアサーション記述を自動的に生成できるので、下位概念の設計記述に対するアサーション記述を人手で作成する必要がなく設計検証効率を向上させることができる。
以下、本発明の実施例を図面を参照して説明する。
図1は、本発明の実施例1に係るアサーション記述変換装置の構成の例を示すブロック図である。
本実施例のアサーション記述変換装置1へは、上位概念の設計記述検証用の上位レベルアサーション記述言語で記述された上位レベルアサーション記述100と、上位概念設計用記述言語で記述された上位概念設計記述300および下位概念設計用記述言語で記述された下位概念設計記述400が入力される。アサーション記述変換装置1は、上位レベルアサーション記述100を、下位概念の設計記述検証用の下位レベルアサーション記述言語で記述された下位レベルアサーション記述に変換し、下位レベルアサーション記述200として出力する。
アサーション記述変換装置1は、上位レベルアサーション記述100の構文を解析して検証対象を特定する検証対象特定部11と、特定された検証対象に関する記述を上位概念設計記述300中で探索する設計記述探索部12と、探索された上位概念設計記述300中の記述を対応する下位概念設計記述400中の記述に変換する検証対象記述変換部13と、上位レベルアサーション記述100に記述された検証対象に対する検証内容を解析する検証内容解析部14と、その解析された検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換する検証内容記述変換部15と、を備える。
ここで、SysytemCで記述されたトランザクション・レベルのアサーション記述を上位レベルアサーション記述100の例としてとり、本実施例のアサーション記述変換装置1を用いて、SysytemCで記述したI/Oサイクル動作レベルのアサーション記述を下位レベルアサーション記述200として出力する方法を図2〜図8を用いて説明する。
図2は、トランザクション・レベルのアサーション記述をI/Oサイクル動作レベルのアサーション記述へ変換する手順を示すフロー図である。
変換の開始にあたって、アサーション記述変換装置1は、まずトランザクション・レベルのアサーション記述の読み込みを行う(ステップS01)。ここで、読み込んだトランザクション・レベルのアサーション記述の例を図3に示す。
このアサーション記述に対して、検証対象特定部11が、検証の対象となっているトランザクション・レベルのポートの解析を行う(ステップS02)。図3に示したアサーション記述では、‘addr’と‘data’が検証対象のポートであると解析される。
続いて、設計記述探索部12が、トランザクション・レベルの設計記述中で検証対象の記述を探索する(ステップS03)。その結果、図4に示すトランザクション・レベルの設計記述中に、検証対象の設計記述があることが判明する。
続いて、検証対象記述変換部13が、I/Oサイクル動作レベルの設計記述を読み取り、設計記述探索部12の探索により判明した検証対象のトランザクション・レベルの設計記述を、I/Oサイクル動作レベルの設計記述と照合する(ステップS04)。この照合により検出されたI/Oサイクル動作レベルの設計記述を図5に示す。
図6に、このトランザクション・レベルの設計記述とI/Oサイクル動作レベルの設計記述との対応を波形イメージで示す。
ここで、図6(a)がトランザクション・レベルの動作を示し、図6(b)がI/Oサイクル動作レベルの動作波形を示す。
検証対象記述変換部13の照合により、トランザクション・レベルのポート‘addr’には、I/Oサイクル動作レベルのデータ信号‘addr’と制御信号‘ardy’が対応し、トランザクション・レベルのポート‘data’には、I/Oサイクル動作レベルのデータ信号‘data’と制御信号‘drdy’が対応していることが判明する。
そこで、検証対象記述変換部13は、トランザクション・レベルの設計記述におけるポート名とI/Oサイクル動作レベルの設計記述における信号名との対応を、例えば図6(c)に示すようなポート信号対応表として記憶し、このポート信号対応表にもとづいて、トランザクション・レベルの設計記述におけるポート名をI/Oサイクル動作レベルの設計記述における信号名に変換する(ステップS05)。
続いて、検証内容解析部14が、トランザクション・レベルのアサーション記述からアサーションプロトコルを読み取る(ステップS06)。図7に、このアサーションプロトコルの記述例を示す。
検証内容解析部14は、読み取ったアサーションプロトコル中のどのステートメントがアサーションプロトコルの本体であるかを解析する(ステップS07)。図7に示す例では、‘ardy ##1 drdy’という記述がアサーションプロトコルの本体である。
検証内容解析部14は、この解析済みのアサーションプロトコルの本体の記述を保持する(ステップS08)。
続いて、検証内容記述変換部15が、検証内容解析部14に保持されたアサーションプロトコルの本体の記述の先頭に、クロック同期動作を示す‘@(posedge clk)’記述を追加する(ステップS09)。
さらに、検証内容記述変換部15は、‘@(posedge clk)’記述を追加したアサーションプロトコルの本体の前に property 文、後に endproperty 文を追加して、I/Oサイクル動作レベルのアサーション記述を出力する(ステップS10)。
これにより、アサーション記述変換装置1は一連の変換動作を終了する。図8に、上述の変換動作により出力されたI/Oサイクル動作レベルのアサーション記述の例を示す。
このような本実施例によれば、上位レベルのアサーション記述であるトランザクション・レベルのアサーション記述から下位レベルのアサーション記述であるI/Oサイクル動作レベルのアサーション記述を自動的に生成できるので、I/Oサイクル動作レベルのアサーション記述を人手で作成する必要がなく、設計検証効率を向上させることができる。
また、トランザクション・レベルとI/Oサイクル動作レベルとでアサーション記述内容が同じになるので、設計レベルが異なっていても、設計に対する検証内容の統一性を保つことができる。
次に、アサーション記述変換の別の実施例として、上位設計概念のI/Oサイクル動作レベルの設計記述(動作記述)に対するアサーション記述を、下位設計概念のRTLの設計記述(RTL記述)に対するアサーション記述へ変換する方法を示す。
ここで、RTL記述は、動作記述を高位合成することにより得られるものとする。図9に、高位合成ツールを用いて動作記述からRTL記述を生成する設計フローの概要を示す。
図9に示すように、高位合成ツール1000は、動作記述500を入力とし、高位合成処理を実行することにより、RTL記述600を出力する。そのとき、高位合成ツール1000は、高位合成結果情報700も出力する。
高位合成結果情報700には、ある信号の入力に対して出力信号を出力するまでの処理にかかるクロック数を示すレイテンシ情報や、合成後のチップ面積予想などの情報が含まれる。
図10に、高位合成結果情報700に記載される情報の例を示す。この例では、レイテンシに関する情報が記載されている。すなわち、入力信号‘in_accept’が入力されてから出力信号‘out_ready’が出力されるまでの処理に、Nクロックサイクルを要することが示されている。
次に、動作記述に対するアサーション記述をRTL記述に対するアサーション記述へ変換する方法を図11〜図14を用いて説明する。
図11は、動作記述に対するアサーション記述(動作レベルのアサーション記述)をRTL記述に対するアサーション記述(RTL用アサーション記述)へ変換する手順を示すフロー図である。なお、ここでは、動作レベルのアサーション記述はSystemCで記述されているものとし、これをSVAで記述したRTL用アサーション記述へ変換するものとして説明する。
変換を開始すると、動作レベルのアサーション記述の読み込みを行う(ステップS21)。ここで、読み込んだ動作レベルのアサーション記述の例を図12に示す。
このアサーション記述に対して、検証の対象となっている信号の解析を行う(ステップS22)。図12に示したアサーション記述では、‘in_accept’と‘out_ready’が検証対象のポートであると解析される。
続いて、図12に示したアサーション記述に対して検証内容の解析を行う(ステップS23)。図13に、この検証内容解析の詳細なフローを示す。
図13に示すフローを開始すると、まずアサーション記述の先頭の1ステートメントを取得する(ステップS31)。
続いて、そのステートメントが assert 文であるかどうかをチェックする(ステップS32)。図12に示したアサーション記述の例では、最初のステートメントが assert 文ではないので、このチェックはNOとなる。
このチェックがNOであれば、続いて、そのステートメントが条件文であるかどうかをチェックする(ステップS33)。このチェックがYESであれば、そのステートメントを文の種類と記述内容に分けて記すステートメントテーブルに記載する(ステップS34)。
図12に示したアサーション記述の例では、最初のステートメントが‘if’で始まる条件文であるので、上述のチェックがYESとなる。そこで、ステートメントテーブルの種類の欄に‘条件’と記し、内容の欄に‘in_accept == 1’と記す。図14に、このステートメントテーブルの例を示す。
ステートメントテーブルへの記載が終了すると、次のステートメントを取得する(ステップS37)。
取得した次のステートメントに対して、ステップS32に戻って、assert 文であるかどうかをチェックする。図12に示したアサーション記述の例では、次のステートメントはassert 文ではないので、さらにステップS33へ進んで、条件文であるかどうかをチェックする。このチェックでもNOであるので、次のステップへ進む。
次のステップでは、ステートメントが wait 文であるかどうかをチェックする(ステップS35)。このチェックがYESであれば、そのステートメントの文の種類をステートメントテーブルに記載する(ステップS36)。
図12に示したアサーション記述の例では、このチェックがYESとなるので、ステートメントテーブルの種類の欄に‘wait’と記す。なお。内容の欄は空白とする。
ステートメントテーブルへの記載が終了すると、ステップS37へ戻って、さらに次のステートメントを取得する。
このようにして、ステップS32のステートメントが assert 文であるかどうかのチェックがYESとなるまで、ステップS32からステップS37までの処理を繰り返す。
ステップS32のチェックがYESとなると、ステートメントテーブルの種類の欄に‘assert’と記し、内容の欄に assert 文の内容を記す(ステップS38)。図12に示したアサーション記述の例では、内容の欄に‘out_ready == 1’と記す。
ここまでで、ステートメントテーブルの生成が完了するので、次にステートメントテーブルから条件の変化を取得する(ステップS39)。
図14に示したステートメントテーブルからは、‘in_accept’の条件の変化として‘1->0’が得られる。
最後に、この条件の変化をもとにRTL記述用アサーション条件部を生成する(ステップS40)。図12に示したアサーション記述の例に対しては、RTL記述用アサーション条件部として‘$fell(in_accept)を生成する。これにより、アサーション記述に対する検証内容の解析フローを終了する。
図11のフローに戻って、ステップS23の解析の結果にもとづいて、動作レベルのアサーション記述をRTL用アサーション記述へ変換する(ステップS24)。このとき、SVAの書式では、‘<条件> |-> <遅延><内容>’という記述形式となる。
したがって、図12に示した動作レベルのアサーション記述に対して、RTL用アサーション記述として‘$fell(in_accept) |-> <遅延> out_ready == 1’という記述を生成する。ここで、<遅延>は、入力信号‘in_accept’が入力されてから出力信号‘out_ready’が出力されるまでのレイテンシである。
そこで、このレイテンシの情報を得るために高位合成情報の読み込みを行う(ステップS25)。そして、高位合成情報から得られたレイテンシの情報をRTL用アサーション記述へ付加する(ステップS26)。
このとき、高位合成情報が図10に示した例である場合、入力信号‘in_accept’が入力されてから出力信号‘out_ready’が出力されるまでのレイテンシは、‘Nクロックサイクル’である。そこで、RTL用アサーション記述における<遅延>として、SVAの書式により‘##N’と記述する。
このようにして変換したRTL用アサーション記述を出力して(ステップS27)、本フローによる処理を終了する。
図15に、出力されたRTL用アサーション記述の例を示す。‘すなわち、図12に示した動作レベルのアサーション記述が、$fell(in_accept) |-> ##N out_ready == 1’というRTL用アサーション記述へ変換される。
このような本実施例によれば、RTL用アサーション記述の生成に必要な遅延情報を高位合成時に出力される高位合成情報から入手するのでシミュレーションを実行する必要がなく、RTL用アサーション記述の生成に要する時間を短縮することができる。
1 アサーション記述変換装置
11 検証対象特定部
12 設計記述探索部
13 検証対象記述変換部
14 検証内容解析部
15 検証内容記述変換部
11 検証対象特定部
12 設計記述探索部
13 検証対象記述変換部
14 検証内容解析部
15 検証内容記述変換部
Claims (5)
- 入力された上位概念の設計記述検証用の上位レベルアサーション記述言語で記述された上位レベルアサーション記述の構文を解析して検証対象を特定する検証対象特定手段と、
前記検証対象に関する記述を上位概念の設計記述中で探索する設計記述探索手段と、
前記設計記述探索手段により探索された前記記述に対応する下位概念の設計記述にもとづいて、前記検証対象の記述を前記下位概念の設計記述に変換する検証対象記述変換手段と、
前記上位レベルアサーション記述に記述された前記検証対象に対する検証内容を解析する検証内容解析手段と、
前記検証内容解析手段により解析された前記検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換する検証内容記述変換手段と
を備えることを特徴とするアサーション記述変換装置。 - 入力された上位概念の設計記述検証用の上位レベルアサーション記述言語で記述された上位レベルアサーション記述の構文を解析して検証対象を特定する検証対象特定ステップと、
前記検証対象に関する記述を上位概念の設計記述中で探索する設計記述探索ステップと、
前記設計記述探索手段により探索された前記記述に対応する下位概念の設計記述にもとづいて、前記検証対象の記述を前記下位概念の設計記述に変換する検証対象記述変換ステップと、
前記上位レベルアサーション記述に記述された前記検証対象に対する検証内容を解析する検証内容解析ステップと、
前記検証内容解析手段により解析された前記検証内容を下位概念の設計記述検証用の下位レベルアサーション記述言語の記述形式に変換する検証内容記述変換ステップと
を備えることを特徴とするアサーション記述変換方法。 - 前記検証対象記述変換ステップは、前記上位概念の設計記述と前記下位概念の設計記述との対応を記載した設計記述クロスレファレンスを用いて、前記検証対象の記述を前記下位概念の設計記述に変換することを特徴とする請求項2に記載のアサーション記述変換方法。
- 前記検証対象記述変換ステップは、前記上位レベルアサーション記述言語と前記下位レベルアサーション記述言語との対応を記載した記述言語クロスレファレンスを用いて、前記検証対象の記述を前記下位概念の設計記述に変換することを特徴とする請求項2に記載のアサーション記述変換方法。
- 前記検証対象記述変換ステップは、前記検証対象の記述を前記下位概念の設計記述に変換する際に、前記上位概念の設計記述から前記下位概念の設計記述を合成したときの合成結果情報にもとづき、必要に応じてタイミング調整用の記述を付加することを特徴とする請求項2または4に記載のアサーション記述変換方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006224410A JP2008047053A (ja) | 2006-08-21 | 2006-08-21 | アサーション記述変換装置および変換方法 |
US11/842,317 US7617469B2 (en) | 2006-08-21 | 2007-08-21 | Assertion description conversion device, method and computer program product |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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---|---|
US (1) | US7617469B2 (ja) |
JP (1) | JP2008047053A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009230677A (ja) * | 2008-03-25 | 2009-10-08 | Nec Corp | プロパティ生成システムおよびプロパティ検証システム |
KR20140034050A (ko) * | 2012-09-07 | 2014-03-19 | 삼성전자주식회사 | 사용자 프로그램 코드에 기반한 어써션 생성 장치 및 방법, 어써션을 이용한 프로세서 검증 장치 및 방법 |
JP2014053011A (ja) * | 2012-09-07 | 2014-03-20 | Samsung Electronics Co Ltd | アサーション生成装置及び方法並びにプロセッサ検証装置及び方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007144940A1 (ja) * | 2006-06-13 | 2007-12-21 | Fujitsu Limited | Hdl処理方法、プログラム及びコンピュータ読み取り可能な記憶媒体 |
JP4772842B2 (ja) * | 2008-09-12 | 2011-09-14 | 株式会社東芝 | 回路検証装置及び回路検証方法 |
US9477802B1 (en) | 2009-06-09 | 2016-10-25 | Cadence Design Systems, Inc. | Isolating differences between revisions of a circuit design |
US8739092B1 (en) | 2012-04-25 | 2014-05-27 | Jasper Design Automation, Inc. | Functional property ranking |
US8726224B1 (en) * | 2012-09-18 | 2014-05-13 | Cadence Design Systems, Inc. | System, method, and computer program product for hierarchical browsing |
US9032347B1 (en) * | 2013-03-15 | 2015-05-12 | Cadence Design Systems, Inc. | System and method for automated simulator assertion synthesis and digital equivalence checking |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006172113A (ja) * | 2004-12-15 | 2006-06-29 | Toshiba Corp | 高位合成装置、自動高位合成方法及び高位合成プログラム |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4077578B2 (ja) * | 1999-04-30 | 2008-04-16 | 松下電器産業株式会社 | 集積回路装置の設計方法 |
JP4147842B2 (ja) * | 2002-07-04 | 2008-09-10 | 日本電気株式会社 | 論理検証システム及び方法、論理コーン抽出装置及び方法、論理検証及び論理コーン抽出プログラム |
US7181714B2 (en) | 2003-12-24 | 2007-02-20 | Kabushiki Kaisha Toshiba | Scheduler, method and program for scheduling, and apparatus for high-level synthesis |
US7409670B1 (en) * | 2004-04-01 | 2008-08-05 | Altera Corporation | Scheduling logic on a programmable device implemented using a high-level language |
US7363610B2 (en) * | 2005-06-21 | 2008-04-22 | Nvidia Corporation | Building integrated circuits using a common database |
JP2007287044A (ja) | 2006-04-19 | 2007-11-01 | Toshiba Corp | 設計支援装置 |
-
2006
- 2006-08-21 JP JP2006224410A patent/JP2008047053A/ja active Pending
-
2007
- 2007-08-21 US US11/842,317 patent/US7617469B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006172113A (ja) * | 2004-12-15 | 2006-06-29 | Toshiba Corp | 高位合成装置、自動高位合成方法及び高位合成プログラム |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009230677A (ja) * | 2008-03-25 | 2009-10-08 | Nec Corp | プロパティ生成システムおよびプロパティ検証システム |
KR20140034050A (ko) * | 2012-09-07 | 2014-03-19 | 삼성전자주식회사 | 사용자 프로그램 코드에 기반한 어써션 생성 장치 및 방법, 어써션을 이용한 프로세서 검증 장치 및 방법 |
JP2014053011A (ja) * | 2012-09-07 | 2014-03-20 | Samsung Electronics Co Ltd | アサーション生成装置及び方法並びにプロセッサ検証装置及び方法 |
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