JP2008042936A - 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 - Google Patents
専用プロセッサ装置を含むプログラマブルロジック集積回路装置 Download PDFInfo
- Publication number
- JP2008042936A JP2008042936A JP2007238316A JP2007238316A JP2008042936A JP 2008042936 A JP2008042936 A JP 2008042936A JP 2007238316 A JP2007238316 A JP 2007238316A JP 2007238316 A JP2007238316 A JP 2007238316A JP 2008042936 A JP2008042936 A JP 2008042936A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- programmable logic
- address
- logic device
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】プログラマブルロジックと、汎用PLDは、プログラマブルロジックと、汎用プログラマブルロジックで実現するにはあまりにも非効率的なタスクを実行するか或いは実行するのを少なくとも支援する専用プロセッサオブジェクトとを含む。プロセッサオブジェクトは、演算部と、命令を検索し、或いは少なくとも検索するのを支援することで演算部を制御するプログラムシーケンサとを含む。プロセッサオブジェクトは、また、アドレス発生器と、演算部が演算すべきデータのアドレス及び/又は演算部により出力されたデータのあて先を発生するマルチポート化されたレジスタファイルとを含む。典型的な演算部の例は、乗算-累算器、論理演算装置、及び他の種類のDSP回路を含む。
【選択図】図1
Description
本発明は、プログラマブルロジック集積回路装置(時々「PLDs」と呼ぶことがある)に関し、特にしばしば「プロセッサ」又は「マイクロプロセッサ」と呼ばれる回路の一部によりしばしば実行されるような特定タスクを実行するための専用回路を含むPLDsに関する。
プログラマブルロジック装置(「PLDs」)は、例えばジェファーソン等の米国特許第5、215、326号および2000年3月2日出願のナガイ等の米国特許出願第09/516、921号に示されるように周知である。PLDsは、典型的には、プログラム可能な相互接続リソースにより多くの異なる方法のいずれかにより相互接続可能なプログラマブルロジックの多くの領域を含む。各論理領域は、相互接続リソースからこの領域に印加された入力信号に基づき幾つかの論理機能を実行するようプログラム可能である。そして論理機能を実行することで、各論理領域は、相互接続リソースに印加される1又はそれ以上の出力信号を生成する。相互接続リソースは、典型的には、ドライバ、相互接続導電体及び様々な相互接続導電体間を選択的に接続するプログラマブルスイッチを含む。相互接続リソースは、一般的には、ある論理領域の出力をある論理領域の入力に接続するために使用するものの、相互接続リソースに対し不釣合いに大きな装置の部分に専用されるのを回避し、通常は、可能な全ての相互接続のサブセットのみが、PLDの与えられたプログラムされた構成で行われる。
本発明によれば、PLDs中に一般的に含まれる回路に加えて、1又はそれ以上のプロセッサオブジェクト回路(又は「プロセッサオブジェクト」或いは「オブジェクト」)を有するPLDを提供する。プロセッサオブジェクトは、1又は限定された数の特定タスクを実行するために少なくとも部分的にハード配線化された回路である。従って、プロセッサオブジェクトは、そのタスク或いは限定された数の特定タスクを実行するために専用化される。プロセッサオブジェクトは、全特殊機構化されたプロセッサ又は全特殊機構化されたマイクロプロセッサでもなく或いは汎用プロセッサ又は汎用マイクロプロセッサでもないが、プロセッサオブジェクトは、完全なプロセッサ又はマイクロプロセッサが典型的には実行し得る幾つかのタスク或いはタスクのサブセットを実行し得る。プロセッサオブジェクトは、少なくとも部分的にハード配線化されているが、またプログラム可能であるか或いは(たとえば実行し得るいくつかのタスクから選択するといった)幾つかの視点でプログラム可能に制御し得る。プロセッサオブジェクトは、付加的に或いは代替的には、少なくとも部分的にはダイナミックに(例えばPLD上の時間変化論理信号により)制御され、実行し得る様々のタスク中からダイナミックに選択するものであってもよい。
本発明に従い構成した例示するPLD10を図1に示す。PLD10は、所謂「ソフトロジック」部20および所謂「ハードロジック」部200を含む。ソフトロジック部20は、PLDs上に設けるものとして(少なくとも一般には)既知の様々な種類のプログラマブル回路を含む。従って、例えば、ソフトロジック部20は、1又はそれ以上のプログラマブルロジックおよびメモリのスーパー領域22を含んでもよい。このようなスーパー領域22の各々は、プログラマブルロジックの1又はそれ以上の領域30、メモリの1又はそれ以上の領域40、及びローカル或いは比較的ローカルな相互接続リソースを含んでもよい。図1に示す特定例において、相互接続リソースは、前記スーパー領域中の領域30/40間で信号を伝送するスーパー領域ワイド相互接続導体50と、導体50から各領域30/40の近傍へ信号を伝送する領域供給導体60と、導体60(およびあらゆるローカルフィードバック導体80)から隣接領域30/40へ信号を印加する入力導体70と、領域30/40の出力信号を導体50(およびあらゆるローカルフィードバック導体80)に印加する出力導体90と、(少なくとも論理領域30の場合に)ローカルフィードバック導体80とを含む。前述のローカル或いは比較的ローカルな相互接続リソースに加えて、PLD10は、デバイス上の多数のスーパー領域22間で信号を伝送する相互接続導体100のようなよりグローバルな相互接続リソースを含む。PLD10の様々な相互接続リソースは、また、前述の導体50/60/70/80/90/100の交差する部分を選択的に相互接続するための(比較的長い導体を駆動することが要求されるドライバー回路を含む)プログラマブルロジックコネクター(PLCs)52を含む。PLCs52をプログラマブル機能制御素子(「PCEs」図1では区別して示さず)により制御し、交差点導体間の接続を行ったり行わなかったりしてもよい。用語「PLC」はここでは様々な相互接続及び/又は信号経路化リソースに対して用いる。PLCsは、(例えばFCEsにより)比較的静的に制御されても或いは、(例えば異なる時刻で異なる論理値を有することが可能なPLDの信号によって)よりダイナミックに制御されてもよいことが判る。
1. 命令デコード30dからのあるいはPLD10上の他の何処かからのものであり、インターフェース回路(例えば1606a)の上流(例えば“ALT ADDR1”)または下流(例えば“ALT ADDRM”)のいずれかの相対または絶対データアドレス情報;
2. 命令デコード30dからのあるいはPLD10上の他の何処かからのインターフェース回路1606を制御するためのID情報;
3: ループ1620/1640/1660の上流またはこれらのループの下流における相対から絶対データアドレスへの変換。
Claims (58)
- プログラマブルロジック回路と、
命令情報を選択するよう構成されたプログラム順序並替回路と、このプログラム順序並替回路により選択された命令情報に応答する演算部とを含むプロセッサオブジェクトと、
からなるプログラマブルロジックデバイス。 - プロセッサオブジェクトは、更に、データ情報を選択するよう構成されたアドレス発生回路を含む請求項1記載のプログラマブルロジックデバイス。
- 演算部は更に、アドレス発生回路により選択されたデータ情報に応答する請求項2記載のプログラマブルロジックデバイス。
- 前記命令情報を記憶するよう構成されたメモリ回路を更に含む請求項1記載のプログラマブルロジックデバイス。
- メモリ回路はプログラマブルロジック回路の一部である請求項4記載のプログラマブルロジックデバイス。
- 前記データ情報を記憶するよう構成されたメモリ回路を更に含む請求項2記載のプログラマブルロジックデバイス。
- メモリ回路はプログラマブルロジック回路の一部である請求項6記載のプログラマブルロジックデバイス。
- アドレス発生回路は、演算部による更なるデータ情報に関する指定アドレスを発生するよう更に構成された請求項2記載のプログラマブルロジックデバイス。
- アドレス発生器はレジスタファイル回路からなる請求項2記載のプログラマブルロジックデバイス。
- プログラム順序並替回路は、命令情報の連続した複数の選択を自動的に行うよう更に構成された請求項1記載のプログラマブルロジックデバイス。
- アドレス発生回路は、データ情報の複数の同時選択を行うよう更に構成された請求項2記載のプログラマブルロジックデバイス。
- プロセッサオブジェクトは、データ情報を選択するよう構成されたレジスタファイル回路を含む請求項1記載のプログラマブルロジックデバイス。
- 演算部は、MAC回路、ALU回路、バレルシフター回路、ガロイスフィールド回路よりなる群から選択される請求項1記載のプログラマブルロジックデバイス。
- 演算部は、MAC回路、ALU回路、バレルシフター回路、ガロイスフィールド回路よりなる群から選択された回路の多数の例を含む請求項1記載のプログラマブルロジックデバイス。
- 相対的な命令情報選択を絶対的な命令情報アドレスへと変換するよう構成された回路を更に含む請求項1記載のプログラマブルロジックデバイス。
- 相対的なデータ情報選択を絶対的なデータ情報アドレスへと変換するよう構成された回路を更に含む請求項2記載のプログラマブルロジックデバイス。
- 処理回路と、
前記処理回路に結合したメモリと、
前記処理回路とメモリとに結合した請求項1記載のプログラマブルロジックデバイスと、
からなるデジタル処理システム。 - 請求項1記載のプログラマブルロジックデバイスが搭載されたプリント回路基板。
- プリント回路基板上に搭載され、プログラマブルロジックデバイスと結合したメモリをさらに含む請求項18記載のプリント回路基板。
- プリント回路基板上に搭載され、プログラマブルロジックデバイスと結合した処理回路をさらに含む請求項18記載のプリント回路基板。
- プロセッサオブジェクトを含むプログラマブルロジックデバイスと、
プログラマブルロジックデバイスの外側に在り、信号をプログラマブルロジックデバイスに印加してこのデバイスによりプログラマブルロジックデバイス上の位置を相対事項として参照する相対アドレス情報を含む信号を処理するよう構成された回路とからなり、
前記プログラマブルロジックデバイスはさらに、前記相対アドレス情報を前記プログラマブルロジックデバイス上の実際の位置を同定する絶対アドレス情報へ変換する変換回路を更に含むシステム。 - 前記信号は、前記相対アドレス情報に関連付けされたID情報を更に含み、前記変換回路は前記ID情報に応答する請求項21記載のシステム。
- 前記変換回路は、
アドレスオフセット値を生成するよう構成されたアドレスオフセット発生回路と、
前記相対アドレス情報と前記アドレスオフセット値とを組み合わせ前記絶対アドレス情報を生成するよう構成された組合回路とからなる請求項21記載のシステム。 - 前記組合回路は、前記アドレスオフセット値を前記相対アドレス情報に加え前記絶対アドレス情報を生成するよう構成された加算器回路からなる請求項23記載のシステム。
- 前記変換回路は、前記絶対アドレス情報の有効性をチェックするよう更に構成される請求項21記載のシステム。
- 前記変換回路は、前記絶対アドレス情報を許容アドレス情報と比較するよう構成された比較回路からなる請求項25記載のシステム。
- プログラマブルロジック回路と、メモリ回路とプログラマブル相互接続回路素子とを含むソフトロジック部と、
このソフトロジック部に接続されプロセッサオブジェクトを含むハードロジック部とからなるプログラマブルロジックデバイス。 - プログラム順序並替回路と、
アドレス発生回路と、
演算部回路とからなる請求項27記載のデバイス。 - プログラム順序並替回路は、メモリ回路から命令を検索して演算部回路の演算を少なくとも部分的に制御するよう構成された請求項28記載のデバイス。
- アドレス発生回路は、演算部回路が演算をするためのデータをメモリ回路から検索するよう構成された請求項28記載のデバイス。
- アドレス発生回路は、メモリ回路の位置を同定し、演算部回路によるデータ出力を受けるよう構成された請求項28記載のデバイス。
- アドレス発生回路はマルチポートレジスタファイル回路からなる請求項28記載のデバイス。
- ソフトロジック部は、プログラム順序並替回路の動作を少なくとも部分的に制御する信号を提供するよう構成された請求項28記載のデバイス。
- 前記信号は、プログラム順序並替回路により使用される命令アドレスを指定する請求項33記載のデバイス。
- プログラム順序並替回路は、メモリ回路内の位置の1連の同定を生成することにより命令アドレスに応答するよう構成された請求項34記載のデバイス。
- ソフトロジック部は、アドレス発生回路の動作を少なくとも部分的に制御する信号を提供するよう構成された請求項28記載のデバイス。
- 前記信号は、アドレス発生回路により使用されるデータアドレスを指定する請求項36記載のデバイス。
- メモリ回路内のデータアドレスを絶対的なアドレスへと変換するよう構成されたインターフェース回路を更に有する請求項37記載のデバイス。
- アドレス発生回路は、メモリ回路内の複数の位置を並列に同定するよう構成された請求項28記載のデバイス。
- 演算部回路は、MAC回路、ALU回路、バレルシフター回路、ガロイスフィールド回路よりなる群から選択される請求項28記載のデバイス。
- 演算部回路は、MAC回路、ALU回路、バレルシフター回路、ガロイスフィールド回路よりなる群から選択された回路の多数の例からなる請求項28記載のデバイス。
- 演算部は、VLIW命令を実行するよう構成された請求項28記載のデバイス。
- 演算部は、少なくとも1つのDSP動作を行うよう構成された請求項28記載のデバイス。
- プログラマブルロジック回路と、
前記プログラマブルロジック回路と信号情報を交換するよう構成された少なくとも部分的にハード配線化された高機能性機能ユニットとからなるプログラマブルロジックデバイス。 - 前記機能ユニットは、複数の機能から選択され得る機能を実行するよう構成された請求項44記載のプログラマブルロジックデバイス。
- 前記機能ユニットは、前記複数の機能から実行される機能を選択するようにプログラム可能である請求項45記載のプログラマブルロジックデバイス。
- 前記機能ユニットは、前記複数の機能から実行される機能を選択するように制御信号によりダイナミックに制御され得る請求項45記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、制御信号を供給するよう構成される請求項47記載のプログラマブルロジックデバイス。
- 前記機能ユニットは、プログラマブル選択或いはダイナミック制御信号選択に基づき、前記複数の機能から実行される機能を選択するようにプログラム可能である請求項45記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、制御信号を供給するよう構成される請求項49記載のプログラマブルロジックデバイス。
- 前記機能ユニットは、MAC回路、ALU回路、バレルシフター回路、ガロイスフィールド回路よりなる群から選択される請求項44記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、メモリ回路を含む請求項44記載のプログラマブルロジックデバイス。
- 前記メモリ回路は前記機能ユニットにより処理されるデータを記憶するよう構成される請求項52記載のプログラマブルロジックデバイス。
- 前記メモリ回路は前記機能ユニットにより少なくとも1部が実行されるプログラム命令を記憶するよう構成される請求項52記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、前記機能ユニットに提供するため、メモリ回路からデータを選択するよう構成される請求項53記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、前記機能ユニットにより実行するためのプログラム命令をメモリ回路から選択するよう構成される請求項54記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、メモリ回路から選択された命令を使用し、機能ユニットを動作させるためのデータの選択を少なくとも部分的に制御するよう更に構成される請求項56記載のプログラマブルロジックデバイス。
- プログラマブルロジック回路は、メモリ回路から選択された命令を使用し、機能ユニットにより実行される機能を少なくとも部分的に制御するよう更に構成される請求項56記載のプログラマブルロジックデバイス。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23717000P | 2000-10-02 | 2000-10-02 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002536623A Division JP2004512716A (ja) | 2000-10-02 | 2001-10-02 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011191627A Division JP5496972B2 (ja) | 2000-10-02 | 2011-09-02 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008042936A true JP2008042936A (ja) | 2008-02-21 |
Family
ID=22892611
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002536623A Pending JP2004512716A (ja) | 2000-10-02 | 2001-10-02 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
JP2007238316A Withdrawn JP2008042936A (ja) | 2000-10-02 | 2007-09-13 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
JP2011191627A Expired - Fee Related JP5496972B2 (ja) | 2000-10-02 | 2011-09-02 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002536623A Pending JP2004512716A (ja) | 2000-10-02 | 2001-10-02 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011191627A Expired - Fee Related JP5496972B2 (ja) | 2000-10-02 | 2011-09-02 | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US20020089348A1 (ja) |
EP (1) | EP1417590A2 (ja) |
JP (3) | JP2004512716A (ja) |
WO (1) | WO2002033504A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230084475A1 (en) * | 2021-09-10 | 2023-03-16 | Fujifilm Business Innovation Corp. | Circuit enabling device, non-transitory computer readable medium, and user-specific circuit |
Families Citing this family (127)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6556044B2 (en) | 2001-09-18 | 2003-04-29 | Altera Corporation | Programmable logic device including multipliers and configurations thereof to reduce resource utilization |
US20020088822A1 (en) * | 1995-08-14 | 2002-07-11 | Dresser, Inc. | Multiproduct fuel dispenser using a common meter |
US6628140B2 (en) * | 2000-09-18 | 2003-09-30 | Altera Corporation | Programmable logic devices with function-specific blocks |
US7752419B1 (en) | 2001-03-22 | 2010-07-06 | Qst Holdings, Llc | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
US7653710B2 (en) | 2002-06-25 | 2010-01-26 | Qst Holdings, Llc. | Hardware task manager |
US7249242B2 (en) | 2002-10-28 | 2007-07-24 | Nvidia Corporation | Input pipeline registers for a node in an adaptive computing engine |
US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US6605962B2 (en) * | 2001-05-06 | 2003-08-12 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
US6577678B2 (en) | 2001-05-08 | 2003-06-10 | Quicksilver Technology | Method and system for reconfigurable channel coding |
US6874079B2 (en) * | 2001-07-25 | 2005-03-29 | Quicksilver Technology | Adaptive computing engine with dataflow graph based sequencing in reconfigurable mini-matrices of composite functional blocks |
US6586966B1 (en) | 2001-09-13 | 2003-07-01 | Altera Corporation | Data latch with low-power bypass mode |
US6566906B1 (en) | 2001-09-18 | 2003-05-20 | Altera Corporation | Specialized programmable logic region with low-power mode |
US6937062B1 (en) | 2001-09-18 | 2005-08-30 | Altera Corporation | Specialized programmable logic region with low-power mode |
US7046635B2 (en) | 2001-11-28 | 2006-05-16 | Quicksilver Technology, Inc. | System for authorizing functionality in adaptable hardware devices |
US6986021B2 (en) | 2001-11-30 | 2006-01-10 | Quick Silver Technology, Inc. | Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements |
US8412915B2 (en) | 2001-11-30 | 2013-04-02 | Altera Corporation | Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements |
US7215701B2 (en) | 2001-12-12 | 2007-05-08 | Sharad Sambhwani | Low I/O bandwidth method and system for implementing detection and identification of scrambling codes |
US7403981B2 (en) | 2002-01-04 | 2008-07-22 | Quicksilver Technology, Inc. | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
US7142011B1 (en) | 2002-04-24 | 2006-11-28 | Altera Corporation | Programmable logic device with routing channels |
US6781408B1 (en) | 2002-04-24 | 2004-08-24 | Altera Corporation | Programmable logic device with routing channels |
US7328414B1 (en) | 2003-05-13 | 2008-02-05 | Qst Holdings, Llc | Method and system for creating and programming an adaptive computing engine |
US7660984B1 (en) | 2003-05-13 | 2010-02-09 | Quicksilver Technology | Method and system for achieving individualized protected space in an operating system |
US6844757B2 (en) | 2002-06-28 | 2005-01-18 | Lattice Semiconductor Corp. | Converting bits to vectors in a programmable logic device |
US7185177B2 (en) * | 2002-08-26 | 2007-02-27 | Gerald George Pechanek | Methods and apparatus for meta-architecture defined programmable instruction fetch functions supporting assembled variable length instruction processors |
US8108656B2 (en) | 2002-08-29 | 2012-01-31 | Qst Holdings, Llc | Task definition for specifying resource requirements |
US7937591B1 (en) | 2002-10-25 | 2011-05-03 | Qst Holdings, Llc | Method and system for providing a device which can be adapted on an ongoing basis |
US8276135B2 (en) | 2002-11-07 | 2012-09-25 | Qst Holdings Llc | Profiling of software and circuit designs utilizing data operation analyses |
US7225301B2 (en) | 2002-11-22 | 2007-05-29 | Quicksilver Technologies | External memory controller node |
US7395294B1 (en) | 2003-01-10 | 2008-07-01 | Altera Corporation | Arithmetic logic unit |
US6911840B1 (en) | 2003-06-06 | 2005-06-28 | Xilinx, Inc. | Integrated circuit with overclocked dedicated logic circuitry |
US7082592B1 (en) | 2003-06-16 | 2006-07-25 | Altera Corporation | Method for programming programmable logic device having specialized functional blocks |
US7194720B1 (en) * | 2003-07-11 | 2007-03-20 | Altera Corporation | Method and apparatus for implementing soft constraints in tools used for designing systems on programmable logic devices |
US8589849B1 (en) | 2003-07-11 | 2013-11-19 | Altera Corporation | Method and apparatus for implementing soft constraints in tools used for designing programmable logic devices |
US7440964B2 (en) * | 2003-08-29 | 2008-10-21 | Vortaloptics, Inc. | Method, device and software for querying and presenting search results |
JP4242741B2 (ja) * | 2003-09-19 | 2009-03-25 | パナソニック株式会社 | デバッグ用信号処理回路 |
US7287051B1 (en) | 2003-10-03 | 2007-10-23 | Altera Corporation | Multi-functional digital signal processing circuitry |
US7698358B1 (en) * | 2003-12-24 | 2010-04-13 | Altera Corporation | Programmable logic device with specialized functional block |
US7483420B1 (en) * | 2004-03-08 | 2009-01-27 | Altera Corporation | DSP circuitry for supporting multi-channel applications by selectively shifting data through registers |
US9047094B2 (en) | 2004-03-31 | 2015-06-02 | Icera Inc. | Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor |
US8484441B2 (en) * | 2004-03-31 | 2013-07-09 | Icera Inc. | Apparatus and method for separate asymmetric control processing and data path processing in a configurable dual path processor that supports instructions having different bit widths |
US7949856B2 (en) * | 2004-03-31 | 2011-05-24 | Icera Inc. | Method and apparatus for separate control processing and data path processing in a dual path processor with a shared load/store unit |
US8856201B1 (en) | 2004-11-10 | 2014-10-07 | Altera Corporation | Mixed-mode multiplier using hard and soft logic circuitry |
US7434192B2 (en) * | 2004-12-13 | 2008-10-07 | Altera Corporation | Techniques for optimizing design of a hard intellectual property block for data transmission |
US8713286B2 (en) * | 2005-04-26 | 2014-04-29 | Qualcomm Incorporated | Register files for a digital signal processor operating in an interleaved multi-threaded environment |
US20070011432A1 (en) * | 2005-07-06 | 2007-01-11 | Advanced Micro Devices, Inc. | Address generation unit with operand recycling |
US7849466B2 (en) * | 2005-07-12 | 2010-12-07 | Qualcomm Incorporated | Controlling execution mode of program threads by applying a mask to a control register in a multi-threaded processor |
US7230451B1 (en) | 2005-08-22 | 2007-06-12 | Altera Corporation | Programmable logic device with routing channels |
US7590676B1 (en) | 2005-09-27 | 2009-09-15 | Altera Corporation | Programmable logic device with specialized multiplier blocks |
US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
US7368942B1 (en) | 2006-02-09 | 2008-05-06 | Altera Corporation | Dedicated resource interconnects |
US8266199B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
US8266198B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US7836117B1 (en) | 2006-04-07 | 2010-11-16 | Altera Corporation | Specialized processing block for programmable logic device |
US7822799B1 (en) | 2006-06-26 | 2010-10-26 | Altera Corporation | Adder-rounder circuitry for specialized processing block in programmable logic device |
US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
US7930336B2 (en) | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
US7814137B1 (en) | 2007-01-09 | 2010-10-12 | Altera Corporation | Combined interpolation and decimation filter for programmable logic device |
US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
US7865541B1 (en) | 2007-01-22 | 2011-01-04 | Altera Corporation | Configuring floating point operations in a programmable logic device |
US8645450B1 (en) | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
US8006114B2 (en) | 2007-03-09 | 2011-08-23 | Analog Devices, Inc. | Software programmable timing architecture |
US8831140B2 (en) * | 2007-03-16 | 2014-09-09 | Altera Corporation | Protocol-agnostic automatic rate negotiation for high-speed serial interface in a programmable logic device |
WO2008120566A1 (ja) * | 2007-03-29 | 2008-10-09 | Nec Corporation | エンジン・プロセッサ連携システム、及び連携方法 |
US7949699B1 (en) | 2007-08-30 | 2011-05-24 | Altera Corporation | Implementation of decimation filter in integrated circuit device using ram-based data storage |
US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
US8244789B1 (en) | 2008-03-14 | 2012-08-14 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
US8626815B1 (en) | 2008-07-14 | 2014-01-07 | Altera Corporation | Configuring a programmable integrated circuit device to perform matrix multiplication |
US8255448B1 (en) | 2008-10-02 | 2012-08-28 | Altera Corporation | Implementing division in a programmable integrated circuit device |
US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
US9048830B2 (en) * | 2009-03-02 | 2015-06-02 | David Reynolds | Circuits for soft logical functions |
US8805916B2 (en) | 2009-03-03 | 2014-08-12 | Altera Corporation | Digital signal processing circuitry with redundancy and bidirectional data paths |
US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
US8549055B2 (en) | 2009-03-03 | 2013-10-01 | Altera Corporation | Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry |
US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
WO2011044398A2 (en) | 2009-10-07 | 2011-04-14 | Qsigma, Inc. | Computer for amdahl-compliant algorithms like matrix inversion |
WO2011091323A1 (en) | 2010-01-21 | 2011-07-28 | Qst Holdings, Llc | A method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations |
US7948267B1 (en) | 2010-02-09 | 2011-05-24 | Altera Corporation | Efficient rounding circuits and methods in configurable integrated circuit devices |
US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
US8477831B2 (en) | 2010-02-17 | 2013-07-02 | Altera Corporation | Multi-protocol multiple-data-rate auto-speed negotiation architecture for a device |
US8601044B2 (en) | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
US8458243B1 (en) | 2010-03-03 | 2013-06-04 | Altera Corporation | Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering |
US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8539014B2 (en) | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
WO2011149725A2 (en) * | 2010-05-28 | 2011-12-01 | Verigy (Singapore) Pte. Ltd. | Flexible storage interface tester with variable parallelism and firmware upgradeability |
US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
US8789065B2 (en) | 2012-06-08 | 2014-07-22 | Throughputer, Inc. | System and method for input data load adaptive parallel processing |
US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
US9448847B2 (en) | 2011-07-15 | 2016-09-20 | Throughputer, Inc. | Concurrent program execution optimization |
US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
US9553590B1 (en) | 2012-10-29 | 2017-01-24 | Altera Corporation | Configuring programmable integrated circuit device resources as processing elements |
US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
US10452392B1 (en) | 2015-01-20 | 2019-10-22 | Altera Corporation | Configuring programmable integrated circuit device resources as processors |
TWI514148B (zh) * | 2015-03-16 | 2015-12-21 | Univ Nat Sun Yat Sen | 快取記憶體 |
US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
US10606651B2 (en) * | 2015-04-17 | 2020-03-31 | Microsoft Technology Licensing, Llc | Free form expression accelerator with thread length-based thread assignment to clustered soft processor cores that share a functional circuit |
US10540588B2 (en) | 2015-06-29 | 2020-01-21 | Microsoft Technology Licensing, Llc | Deep neural network processing on hardware accelerators with stacked memory |
US10110233B2 (en) * | 2016-06-23 | 2018-10-23 | Altera Corporation | Methods for specifying processor architectures for programmable integrated circuits |
US10509757B2 (en) * | 2016-09-22 | 2019-12-17 | Altera Corporation | Integrated circuits having expandable processor memory |
US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
US11074195B2 (en) | 2019-06-28 | 2021-07-27 | International Business Machines Corporation | Access to dynamic address translation across multiple spaces for operational context subspaces |
US10970224B2 (en) | 2019-06-28 | 2021-04-06 | International Business Machines Corporation | Operational context subspaces |
US10891238B1 (en) | 2019-06-28 | 2021-01-12 | International Business Machines Corporation | Dynamically joining and splitting dynamic address translation (DAT) tables based on operational context |
US11176056B2 (en) | 2019-06-28 | 2021-11-16 | International Business Machines Corporation | Private space control within a common address space |
US11861190B2 (en) * | 2021-04-08 | 2024-01-02 | Marvell Asia Pte, Ltd. | Memory allocation and reallocation for memory access instructions and data using intermediate processor |
CN116319665B (zh) * | 2023-03-03 | 2024-07-05 | 上海繁易信息科技股份有限公司 | 基于动态定位plc标签地址的通信方法、装置、设备及介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02157957A (ja) * | 1988-12-09 | 1990-06-18 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
JPH07175784A (ja) * | 1993-12-20 | 1995-07-14 | Rohm Co Ltd | プロセッサー |
JPH08250685A (ja) * | 1995-03-08 | 1996-09-27 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブルゲートアレイ |
JPH1049510A (ja) * | 1996-04-11 | 1998-02-20 | Stc Internatl Computers Ltd | 集積回路プロセッサ |
JP2000509948A (ja) * | 1997-02-28 | 2000-08-02 | アクテル・コーポレイション | 集積回路装置 |
Family Cites Families (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3473160A (en) * | 1966-10-10 | 1969-10-14 | Stanford Research Inst | Electronically controlled microelectronic cellular logic array |
US6556044B2 (en) * | 2001-09-18 | 2003-04-29 | Altera Corporation | Programmable logic device including multipliers and configurations thereof to reduce resource utilization |
US4871930A (en) * | 1988-05-05 | 1989-10-03 | Altera Corporation | Programmable logic device with array blocks connected via programmable interconnect |
JPH02115957A (ja) * | 1988-10-26 | 1990-04-27 | Hitachi Ltd | 相対アドレスアクセス方式 |
US5128559A (en) * | 1989-09-29 | 1992-07-07 | Sgs-Thomson Microelectronics, Inc. | Logic block for programmable logic devices |
US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5371422A (en) * | 1991-09-03 | 1994-12-06 | Altera Corporation | Programmable logic device having multiplexers and demultiplexers randomly connected to global conductors for interconnections between logic elements |
CA2069711C (en) * | 1991-09-18 | 1999-11-30 | Donald Edward Carmon | Multi-media signal processor computer system |
US5483178A (en) * | 1993-03-29 | 1996-01-09 | Altera Corporation | Programmable logic device with logic block outputs coupled to adjacent logic block output multiplexers |
GB9403030D0 (en) * | 1994-02-17 | 1994-04-06 | Austin Kenneth | Re-configurable application specific device |
US5689195A (en) * | 1995-05-17 | 1997-11-18 | Altera Corporation | Programmable logic array integrated circuit devices |
US6052773A (en) * | 1995-02-10 | 2000-04-18 | Massachusetts Institute Of Technology | DPGA-coupled microprocessors |
WO1996034346A1 (en) * | 1995-04-28 | 1996-10-31 | Xilinx, Inc. | Microprocessor with distributed registers accessible by programmable logic device |
US5581696A (en) * | 1995-05-09 | 1996-12-03 | Parasoft Corporation | Method using a computer for automatically instrumenting a computer program for dynamic debugging |
US5754459A (en) * | 1996-02-08 | 1998-05-19 | Xilinx, Inc. | Multiplier circuit design for a programmable logic device |
US6346824B1 (en) * | 1996-04-09 | 2002-02-12 | Xilinx, Inc. | Dedicated function fabric for use in field programmable gate arrays |
US5894565A (en) * | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
GB9611994D0 (en) * | 1996-06-07 | 1996-08-07 | Systolix Ltd | A field programmable processor |
US5825202A (en) * | 1996-09-26 | 1998-10-20 | Xilinx, Inc. | Integrated circuit with field programmable and application specific logic areas |
US5874834A (en) * | 1997-03-04 | 1999-02-23 | Xilinx, Inc. | Field programmable gate array with distributed gate-array functionality |
US5970254A (en) * | 1997-06-27 | 1999-10-19 | Cooke; Laurence H. | Integrated processor and programmable data path chip for reconfigurable computing |
US6069487A (en) * | 1997-10-14 | 2000-05-30 | Altera Corporation | Programmable logic device circuitry for improving multiplier speed and/or efficiency |
US5915123A (en) * | 1997-10-31 | 1999-06-22 | Silicon Spice | Method and apparatus for controlling configuration memory contexts of processing elements in a network of multiple context processing elements |
US6075935A (en) * | 1997-12-01 | 2000-06-13 | Improv Systems, Inc. | Method of generating application specific integrated circuits using a programmable hardware architecture |
JP3611714B2 (ja) * | 1998-04-08 | 2005-01-19 | 株式会社ルネサステクノロジ | プロセッサ |
US6467009B1 (en) * | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
US6215326B1 (en) * | 1998-11-18 | 2001-04-10 | Altera Corporation | Programmable logic device architecture with super-regions having logic regions and a memory region |
US6658564B1 (en) * | 1998-11-20 | 2003-12-02 | Altera Corporation | Reconfigurable programmable logic device computer system |
US6407576B1 (en) * | 1999-03-04 | 2002-06-18 | Altera Corporation | Interconnection and input/output resources for programmable logic integrated circuit devices |
US6211697B1 (en) * | 1999-05-25 | 2001-04-03 | Actel | Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure |
US6519753B1 (en) * | 1999-11-30 | 2003-02-11 | Quicklogic Corporation | Programmable device with an embedded portion for receiving a standard circuit design |
US6588008B1 (en) * | 2000-04-11 | 2003-07-01 | International Business Machines Corporation | Assembler tool for processor-coprocessor computer systems |
US6362650B1 (en) * | 2000-05-18 | 2002-03-26 | Xilinx, Inc. | Method and apparatus for incorporating a multiplier into an FPGA |
US6803785B1 (en) * | 2000-06-12 | 2004-10-12 | Altera Corporation | I/O circuitry shared between processor and programmable logic portions of an integrated circuit |
US6745369B1 (en) * | 2000-06-12 | 2004-06-01 | Altera Corporation | Bus architecture for system on a chip |
US6628140B2 (en) * | 2000-09-18 | 2003-09-30 | Altera Corporation | Programmable logic devices with function-specific blocks |
US6538470B1 (en) * | 2000-09-18 | 2003-03-25 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
-
2001
- 2001-10-02 JP JP2002536623A patent/JP2004512716A/ja active Pending
- 2001-10-02 EP EP01987904A patent/EP1417590A2/en not_active Withdrawn
- 2001-10-02 US US09/969,977 patent/US20020089348A1/en not_active Abandoned
- 2001-10-02 WO PCT/IB2001/002800 patent/WO2002033504A2/en active Application Filing
-
2005
- 2005-06-17 US US11/155,241 patent/US20050257030A1/en not_active Abandoned
-
2007
- 2007-09-13 JP JP2007238316A patent/JP2008042936A/ja not_active Withdrawn
-
2011
- 2011-09-02 JP JP2011191627A patent/JP5496972B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02157957A (ja) * | 1988-12-09 | 1990-06-18 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
JPH07175784A (ja) * | 1993-12-20 | 1995-07-14 | Rohm Co Ltd | プロセッサー |
JPH08250685A (ja) * | 1995-03-08 | 1996-09-27 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブルゲートアレイ |
JPH1049510A (ja) * | 1996-04-11 | 1998-02-20 | Stc Internatl Computers Ltd | 集積回路プロセッサ |
JP2000509948A (ja) * | 1997-02-28 | 2000-08-02 | アクテル・コーポレイション | 集積回路装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230084475A1 (en) * | 2021-09-10 | 2023-03-16 | Fujifilm Business Innovation Corp. | Circuit enabling device, non-transitory computer readable medium, and user-specific circuit |
Also Published As
Publication number | Publication date |
---|---|
JP5496972B2 (ja) | 2014-05-21 |
WO2002033504A8 (en) | 2002-09-06 |
EP1417590A2 (en) | 2004-05-12 |
JP2012023750A (ja) | 2012-02-02 |
WO2002033504A3 (en) | 2004-02-26 |
JP2004512716A (ja) | 2004-04-22 |
WO2002033504A2 (en) | 2002-04-25 |
US20050257030A1 (en) | 2005-11-17 |
US20020089348A1 (en) | 2002-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5496972B2 (ja) | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 | |
US10275390B2 (en) | Pipelined configurable processor | |
US8686549B2 (en) | Reconfigurable elements | |
US8429385B2 (en) | Device including a field having function cells and information providing cells controlled by the function cells | |
US5933855A (en) | Shared, reconfigurable memory architectures for digital signal processing | |
US8686475B2 (en) | Reconfigurable elements | |
US6895452B1 (en) | Tightly coupled and scalable memory and execution unit architecture | |
US6839831B2 (en) | Data processing apparatus with register file bypass | |
JP2006012182A (ja) | データ処理システムとその方法 | |
US6029242A (en) | Data processing system using a shared register bank and a plurality of processors | |
US20060015701A1 (en) | Arithmetic node including general digital signal processing functions for an adaptive computing machine | |
US9240220B2 (en) | Stacked-die multi-processor | |
US7383419B2 (en) | Address generation unit for a processor | |
Garzia et al. | CREMA: A coarse-grain reconfigurable array with mapping adaptiveness | |
US6728741B2 (en) | Hardware assist for data block diagonal mirror image transformation | |
US8607029B2 (en) | Dynamic reconfigurable circuit with a plurality of processing elements, data network, configuration memory, and immediate value network | |
JP4391053B2 (ja) | 複数の独立の専用プロセッサを有するデジタル信号プロセッサ | |
US8890215B2 (en) | Reconfigurable elements | |
JP2006018411A (ja) | プロセッサ | |
JP4989899B2 (ja) | 半導体演算処理装置 | |
EP0986787A2 (en) | Processor interfacing to memory mapped computing engine | |
JP2008165537A (ja) | 動的再構成可能プロセッサ及び再構成指示方法 | |
GB2555363A (en) | Multistage switch |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100901 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101129 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101202 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101228 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110106 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110131 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110203 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110323 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110323 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110902 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110909 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110930 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20120604 |