JP2008022104A - 光電変換センサ - Google Patents

Abstract

【課題】光電変換素子の出力に含まれるオフセット出力を均一化することのできる光電変換センサを得ること。
【解決手段】光電変換部３は、３つの光電変換素子ａ，ｂ，ｃの列「ａ，ａ’，ａ”」「ｂ，ｂ’，ｂ”」「ｃ，ｃ’，ｃ”」で構成されるが、各光電変換素子は同じ素子面積であり同じ容量値Ｃ_１を有している。光電変換素子ａ，ｂ，ｃを出力回路４に接続する配線５は、全て同じ形状・長さであり配線容量値Ｃ_２は全ての配線５において同じである。出力回路４内の各駆動回路７で用いる電荷蓄積用の容量素子の値Ｃ_３は全ての容量素子において同じである。比α｛α＝（Ｃ_１＋Ｃ_２）／Ｃ_３｝は、全ての光電変換素子においてほぼ等しくなり各光電変換素子のオフセット出力は均一化される。出力回路４ではＡ／Ｄ変換範囲の基準レベルを統一した共通のＡ／Ｄ変換回路８を使用することができる。
【選択図】図２

Description

本発明は、物体の形状や画像等の各種情報を電気信号に変換して取り出す光電変換センサに関するものである。

光電変換センサとしては、例えばファクシミリやスキャナなどで使用されている密着型リニアセンサが知られている。密着型リニアセンサは、センサ長が読み取り原稿と等サイズとなるように単結晶シリコンで構成されるＣＭＯＳセンサチップやＣＣＤセンサチップの複数個を並べて配置し、読み取り原稿を１対１の関係で読み取ることができるようにしたものであり、光学系がロッドレンズだけで良く、セットとして小型化できるという特徴から広く用いられている。

しかし、密着型リニアセンサでは、複数のセンサチップを精度良く配置する必要があるので製造が面倒であり、またセンサチップ間のつなぎ目に相当する箇所の情報を正確に読み取れないという問題がある。

これ対して、光電変換センサに用いる光電変換素子を、例えば（特許文献１）に開示されているように有機材料を用いて構成すれば、非常に簡便な方法にて、上記のリニアセンサの例で言えば、所定サイズのセンサ長と所定解像度とを有する光電変換素子が形成できるので、上記の問題は解決できる。
特表２００２−５０２１２０号公報

ところで、光電変換センサの出力は、信号出力の他に光電変換素子の容量や、光電変換素子と駆動回路とを接続する配線に生ずる浮遊容量（配線容量）に起因するオフセット出力を含んでいるが、光電変換素子では、高解像度化による光電変換素子容量の低下や高速化による発生電荷量の低下のために信号出力が小さくなるので、相対的にオフセット出力が信号出力に対して大きくなる。そのため、オフセット出力と信号出力とを合わせたセンサ出力を共通のＡ／Ｄ回路でデジタル変換する場合、変換範囲を超えることが起こり、つまり、ビット落ちが発生し、変換精度が低下することが起こる。

この場合、素子毎のオフセット出力に合わせてＡ／Ｄ変換の変換範囲を変化させればビット落ちの問題は解決できるが、素子面積の違いや配線容量の影響などにより、各素子でのオフセット出力は一定ではない。そのため、素子毎に変換範囲を決める基準レベルを変えたＡ／Ｄ変換回路が必要となり、回路が複雑になるという問題がある。

本発明は、上記に鑑みてなされたものであり、光電変換素子の出力に含まれるオフセット出力を均一化することのできる光電変換センサを得ることを目的とする。

上述した目的を達成するために、本発明は、受光量に応じた電荷を発生する光電変換素子の列が平面内に複数並んで設けられる光電変換部と、前記光電変換部と同じ平面内に設けられる駆動回路であって、正相入力端が接地電位に接続され、逆相入力端が対応する前記光電変換素子の出力電荷を伝達する配線に接続される演算増幅器の出力端と前記逆相入力端との間に電荷蓄積用の容量素子とリセット用のスイッチ素子とを並列に接続した電荷積分回路及び前記スイッチ素子に所定の時間間隔で開閉動作を行わせる手段を含む駆動回路とを備える光電変換センサにおいて、全ての前記光電変換素子がほぼ同じ素子面積を有し、全ての前記配線がほぼ同じ形状・長さを有し、全ての前記容量素子がほぼ同じ容量値を有するようにそれぞれ形成されていることを特徴とする。

本発明によれば、光電変換素子の容量値をＣ₁とし、配線に生ずる浮遊容量である配線容量の値をＣ₂とし、電荷蓄積用の容量素子の値をＣ₃とすれば、これらの容量に起因する１つの光電変換素子のオフセット出力は、これらの容量の比α｛α＝（Ｃ₁＋Ｃ₂）／Ｃ₃｝と比例関係にあるが、全ての光電変換素子の容量値Ｃ₁はほぼ等値であり、全ての配線容量の値Ｃ₂はほぼ等値であり、全ての容量素子の値Ｃ₃はほぼ等値であるので、前記の比α｛α＝（Ｃ₁＋Ｃ₂）／Ｃ₃｝は、全ての光電変換素子においてほぼ等しくなり、各光電変換素子のオフセット出力は均一化される。したがって、Ａ／Ｄ変換範囲の基準レベルを統一した共通のＡ／Ｄ変換回路を使用することができ、簡易な構成で、ビット落ちのない高い変換性能を得ることができる。

本発明によれば、簡易な構成で高い変換精度が得られるという効果を奏する。

以下に図面を参照して、本発明にかかる光電変換センサの好適な実施の形態を詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１による光電変換センサの構成を示す模式図である。図２は、図１に示す光電変換部と出力回路との関係を示す拡大図である。図３は、図２に示す１つの光電変換素子に対する駆動回路の回路図である。

図１に示すように、光電変換センサ１ａは、例えば細長い長方形状をした基板（例えばガラス基板）２上に、光電変換部３と、出力回路４と、両者を接続する配線５とを作製配置した構成である。

図２に示すように、光電変換部３は、例えば３色用として、３つの光電変換素子の列「ａ，ａ’，ａ”（以降「光電変換素子ａ」と総称する）」「ｂ，ｂ’，ｂ”（以降「光電変換素子ｂ」と総称する）」「ｃ，ｃ’，ｃ”（以降「光電変換素子ｃ」と総称する）」が基板１の長手方向に沿って横一列に配置されている。３つの光電変換素子ａ，ｂ，ｃは、それぞれ互いに同じ素子面積（Ｓ_a＝Ｓ_b＝Ｓ_c）であり、それぞれ同じ形状・長さの配線５を通して出力回路４の対応する接続端子６に接続されている。

出力回路４は、各光電変換素子と１対１の関係で設けられる上記の接続端子６を入力端子とする駆動回路７と、各駆動回路７の出力をデジタル変換するＡ／Ｄ変換回路８とで構成される。各駆動回路７とＡ／Ｄ変換回路８とは、ＩＣチップに搭載される場合もある。

図３に拡大して示すように、１つの光電変換素子１３に対する１つの駆動回路７は、演算増幅器（ＯＰアンプ）９と電荷蓄積用の容量素子１０とリセット用のスイッチ素子１１とで構成される電荷積分回路と、スイッチ素子１１を所定の時間間隔で開閉動作させる図示しない手段とを備えている。

ＯＰアンプ９の正相入力端子（＋）は接地電位（グランド）に接続され、逆相入力端子（−）は接続端子６に接続され、出力端子１２はＡ／Ｄ変換回路８に接続されている。容量素子１０及びスイッチ素子１１は、並列にＯＰアンプ９の逆相入力端子（−）と出力端子１２との間に接続されている。

接続端子６と対応する光電変換素子１３との間を接続する配線５には、接地電位（グランド）との間に浮遊容量である配線容量１４が形成されるが、接続端子６には、光電変換素子１３が受光量に応じて発生した電荷が配線５を通して流入する。

駆動回路７における電荷積分回路では、逆相入力端子（−）に接続される接続端子６は接地電位となるので、スイッチ素子１１が開路している期間内に光電変換素子１３が発生した電荷は、容量素子１０に蓄積され、出力端子１２に容量素子１０の蓄積電荷量に対応した電圧が現れ、Ａ／Ｄ変換回路８に入力される。したがって、各駆動回路７では、図４に示すような動作が行われる。

なお、光電変換素子１３の容量値をＣ₁、配線容量１４の容量値をＣ₂、容量素子１０の容量値をＣ₃として以降説明する。

図４は、図１に示す光電変換センサの動作を説明する出力特性図である。図４において時刻０〜時刻ｔ₁の期間は、スイッチ素子１１が閉路し、容量素子１０を短絡状態にしているリセット期間であり、ＯＰアンプ９の出力端子１２は、０Ｖになっている。時刻ｔ₁〜時刻ｔ₂の期間は、スイッチ素子１１が開路し、容量素子１０に電荷蓄積が行われる期間であり、ＯＰアンプ９の出力端子１２には、負極性の電圧（オフセット電圧Ｖ₀、信号電圧Ｖ_s、センサ出力電圧Ｖ_out）が出力される。時刻ｔ₂以降は、再びスイッチ素子１１が閉路し、容量素子１０を短絡状態にしているリセット期間である。光電変換センサでは、このようにリセット期間と電荷蓄積期間とが交互するように、駆動回路７が制御される。

さて、時刻ｔ₁にてスイッチ素子１１が開路し容量素子１０のリセット状態を解除すると、容量素子１０に光電変換素子１３が発生した電荷を蓄積する動作が開始されるが、リセット状態を解除した時点では、ＯＰアンプ９の出力端子１２には、光電変換素子１３の容量値Ｃ₁と配線容量１４の容量値Ｃ₂との和と容量素子１０の容量値Ｃ₃との比α｛α＝（Ｃ₁＋Ｃ₂）／Ｃ₃｝に比例するオフセット電圧Ｖ₀が発生する。したがって、スイッチ素子１１が次に閉路してリセット状態となる時刻ｔ₂までの開路期間内にＯＰアンプ９の出力端子１２に出力されるセンサ出力電圧Ｖ_outは、容量素子１０の蓄積電荷量に対応した信号電圧Ｖ_sがオフセット電圧Ｖ₀に加算されたものとなる。

ここで、上記したように、オフセット電圧Ｖ₀は、光電変換素子１３の容量値Ｃ₁と配線容量１４の容量値Ｃ₂との和と容量素子１０の容量値Ｃ₃との比α｛α＝（Ｃ₁＋Ｃ₂）／Ｃ₃｝に比例する。これに対してこの実施の形態１では、次のようになっている。

すなわち、図２に示したように３つの光電変換素子ａ，ｂ，ｃは、全て素子面積を等しくしてある。また、３つの光電変換素子ａ，ｂ，ｃは、この順に出力回路２１との距離が短くなるが、各配線５の形状・長さｌ_a，ｌ_b，ｌ_cは同じにしてある（ｌ_a＝ｌ_b＝ｌ_c）。そして、駆動回路７内の容量素子１０の容量値Ｃ_3a，Ｃ_3b，Ｃ_3cも、全ての駆動回路７において同じになるようにしている（Ｃ_3a＝Ｃ_3b＝Ｃ_3c）。

この構成によれば、形状の誤差、各回路素子のバラツキ等で厳密には同じ値とはならないが、３つの光電変換素子ａ，ｂ，ｃの容量値は、全てほぼ等値である。また、各配線５に形成される配線容量１４の容量値は全てほぼ等値である。駆動回路７内の容量素子１０の容量値も、全ての駆動回路７においてほぼ同じ値であるので、前記の比α｛α＝（Ｃ₁＋Ｃ₂）／Ｃ₃｝は、全ての光電変換素子においてほぼ等しくなる。

したがって、実施の形態１によれば、オフセット出力は全ての光電変換素子において均一になるので、Ａ／Ｄ変換する基準範囲を統一した共通のＡ／Ｄ変換回路を使用することができ、簡易な構成で、ビット落ちのない高い変換性能を得ることができる。

（実施の形態２）
図５は、本発明の実施の形態２による光電変換センサの構成を示す模式図である。図６は、図５に示す光電変換部と駆動回路との関係を示す拡大図である。

図５に示すように、光電変換センサ１ｂは、例えば細長い長方形状をした基板（例えばガラス基板）２上に、光電変換部２０と、出力回路２１と、両者を接続する配線２２とを作製配置した構成である。

図６に示すように、光電変換部２０は、例えば３色用として、３つの光電変換素子の列「ａ’，ａ”（以降「光電変換素子ａ」と総称する）」「ｂ’，ｂ”（以降「光電変換素子ｂ」と総称する）」「ｃ’，ｃ”（以降「光電変換素子ｃ」と総称する）」が基板１の長手方向に沿って横一列に配置されている。３つの光電変換素子ａ，ｂ，ｃは、この順に出力回路２１との距離が短くなる。この点は、実施の形態１と同様であるが、この実施の形態２では、３つの光電変換素子ａ，ｂ，ｃの素子面積は、それぞれの列においては同じである（Ｓ_a'＝Ｓ_a"、Ｓ_b'＝Ｓ_b"、Ｓ_c'＝Ｓ_c"）が、列間では異なっている。図６に示す例では、出力回路２１から遠くなるほど素子面積が大きくなっている（Ｓ_a＞Ｓ_b＞Ｓ_c）が、この実施の形態２では、これに限らない。

したがって、３つの光電変換素子ａ，ｂ，ｃの容量値Ｃ_1a，Ｃ_1b，Ｃ_1cは、同じ列においては同じ値であるが、列間では異なっている。図６に示す例では、Ｃ_1a＞Ｃ_1b＞Ｃ_1cの関係になっているが、この実施の形態２では、これに限らない。

配線２２は、形状は同じであるが、長さが３つの光電変換素子ａ，ｂ，ｃの列間で異なる配線２２ａ，２２ｂ，２２ｃで構成される。配線２２ａは、光電変換素子ａを出力回路２１の対応する接続端子６に接続するが、その配線長ｌ_aはａ列において全て同じである（ｌ_a'＝ｌ_a"）。配線２２ｂは、光電変換素子ｂを出力回路２１の対応する接続端子６に接続するが、その配線長ｌ_bはｂ列において全て同じである（ｌ_b'＝ｌ_b"）。配線２２ｃは、光電変換素子ｃを出力回路２１の対応する接続端子６に接続するが、その配線長ｌ_cはｃ列において全て同じである（ｌ_c'＝ｌ_c"）。そして、配線長ｌ_a，ｌ_b，ｌ_cは、列間では異なっている。図６に示す例では、ｌ_a＞ｌ_b＞ｌ_cとなるが、この実施の形態２では、これに限らない。

したがって、配線２２ａ，２２ｂ，２２ｃでの配線容量値Ｃ_2a，Ｃ_2b，Ｃ_2cは、同じ列においては同じ値であるが、列間では異なっている。図６に示す例では、Ｃ_2a＞Ｃ_2b＞Ｃ_2cの関係になるが、この実施の形態２では、これに限らない。

出力回路２１は、実施の形態１と同様に駆動回路とＡ／Ｄ変換回路とで構成され、駆動回路の構成も実施の形態１と同様であり、同様の動作が行われるが、この実施の形態２では、駆動回路がａ列用駆動回路２３ａとｂ列用駆動回路２３ｂとｃ列用駆動回路２３ｃとで構成され、また、Ａ／Ｄ変換回路がａ列用Ａ／Ｄ変換回路２４ａとｂ列用Ａ／Ｄ変換回路２４ｂとｃ列用Ａ／Ｄ変換回路２４ｃとで構成されている。

ａ列用駆動回路２３ａとｂ列用駆動回路２３ｂとｃ列用駆動回路２３ｃとの相違点は、電荷蓄積用の容量素子の容量値Ｃ₃が、それぞれの列においては同じである（Ｃ_3a'＝Ｃ_3a"、Ｃ_3b'＝Ｃ_3b"、Ｃ_3c'＝Ｃ_3c"）が、列間では異なることである。

この構成によれば、ａ列での前記比αａ｛αａ＝（Ｃ_1a＋Ｃ_2a）／Ｃ_3a｝は、光電変換素子ａ’，ａ”においてほぼ同じ値になるので、ａ列でのオフセット出力は均一となる。また、ｂ列での前記比αｂ｛αｂ＝（Ｃ_1b＋Ｃ_2b）／Ｃ_3b｝は、光電変換素子ｂ’，ｂ”においてほぼ同じ値になるので、ｂ列でのオフセット出力は均一となる。同様に、ｃ列での前記比αｃ｛αｃ＝（Ｃ_1c＋Ｃ_2c）／Ｃ_3c｝は、光電変換素子ｃ’，ｃ”においてほぼ同じ値になるので、ｃ列でのオフセット出力は均一となる。

したがって、出力回路２１に設けるＡ／Ｄ変換回路では、ａ列では、変換範囲の基準レベルを設定した共通のＡ／Ｄ変換回路２４ａを使用することができ、ｂ列では、変換範囲の基準レベルを設定した共通のＡ／Ｄ変換回路２４ｂを使用することができ、ｃ列では、変換範囲の基準レベルを設定した共通のＡ／Ｄ変換回路２４ｃを使用することがきる。

このように、実施の形態２によれば、光感度等を考慮して列毎に光電変換素子の形状を異ならせる場合でも、列毎に共通のＡ／Ｄ変換回路を設けるという簡易な構成で、ビット落ちのない高い変換性能を得ることができる。

（実施の形態３）
図７は、本発明の実施の形態３による光電変換センサの構成を示す模式図である。図８は、図７に示す光電変換部と駆動回路との関係を示す拡大図である。なお、図７、図８では、図５、図６（実施の形態２）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。

図７に示すように、この実施の形態３による光電変換センサ１ｃは、図５（実施の形態２）に示した構成において出力回路２１に代えて出力回路３０が設けられている。光電変換部２０と配線２２は、この実施の形態３では、実施の形態２での態様に限定を加えている。

図８において、光電変換部２０では、３つの光電変換素子ａ，ｂ，ｃの素子面積は、それぞれの列においては同じである（Ｓ_a'＝Ｓ_a"、Ｓ_b'＝Ｓ_b"、Ｓ_c'＝Ｓ_c"）が、出力回路３０から遠くなるほど大きくなっている（Ｓ_a＞Ｓ_b＞Ｓ_c）。つまり、３つの光電変換素子ａ，ｂ，ｃの容量値Ｃ_1a，Ｃ_1b，Ｃ_1cは、同じ列においては同じ値であるが、Ｃ_1a＞Ｃ_1b＞Ｃ_1cの関係になっている。

また、配線２２を構成する配線２２ａ，２２ｂ，２２ｃの配線長ｌ_a，ｌ_b，ｌ_cは、それぞれの列においては同じである（ｌ_a'＝ｌ_a"、ｌ_b'＝ｌ_b"、ｌ_c'＝ｌ_c"）が、ｌ_a＞ｌ_b＞ｌ_cの関係になっているので、配線２２ａ，２２ｂ，２２ｃでの配線容量値Ｃ_2a，Ｃ_2b，Ｃ_2cは、同じ列においては同じ値であるが、Ｃ_2a＞Ｃ_2b＞Ｃ_2cの関係になる。

さて、出力回路３０は、図２（実施の形態１）に示した出力回路４において、駆動回路７がａ列用駆動回路３１ａとｂ列用駆動回路３１ｂとｃ列用駆動回路３１ｃとで構成されている。ａ列用駆動回路３１ａとｂ列用駆動回路３１ｂとｃ列用駆動回路３１ｃとの相違点は、電荷蓄積用の容量素子の容量値Ｃ₃が、それぞれの列においては同じである（Ｃ_3a'＝Ｃ_3a"、Ｃ_3b'＝Ｃ_3b"、Ｃ_3c'＝Ｃ_3c"）が、対応する光電変換素子の列が遠くなるほど大きくなっている（Ｃ_3a＞Ｃ_3b＞Ｃ_3c）ことである。

ここで、３つの光電変換素子ａ，ｂ，ｃの素子面積を違えてその容量値Ｃ₁がＣ_1a＞Ｃ_1b＞Ｃ_1cの関係になるようにし、配線容量値Ｃ２がＣ_2a＞Ｃ_2b＞Ｃ_2cの関係になる場合に、容量素子の容量値Ｃ₃をＣ_3a＞Ｃ_3b＞Ｃ_3cとなるように調整することで、光電変換素子ａ，ｂ，ｃの容量、配線２２ａ，２２ｂ，２２ｃでの配線容量の影響を打ち消して、全ての光電変換素子において、前記比α｛α＝（Ｃ₁＋Ｃ₂）／Ｃ₃｝がほぼ一定となるようにすることができるので、ａ列用駆動回路３１ａとｂ列用駆動回路３１ｂとｃ列用駆動回路３１ｃとに対して、実施の形態１と同様に、変換範囲の基準レベルを設定した共通のＡ／Ｄ変換回路８を使用することがきる。

このように、実施の形態３によれば、光電変換素子面積、配線形状に関わらず、各光電変換素子のセンサ出力に含まれるオフセット出力を均一にすることができ、変換範囲の基準レベルを統一した共通のＡ／Ｄ変換回路を使用することができるので、光感度等を考慮して列毎に光電変換素子の形状を異ならせる場合でも、簡易な構成で、ビット落ちのない高い変換性能を得ることができる。加えて、光感度やスペースの都合に合わせて光電変換素子面積、配線形状の設計が可能になる。

（実施の形態４）
図９は、本発明の実施の形態４である光電変換センサにおける有機材料で構成した光電変換素子を示す断面模式図である。これは、実施の形態１〜３に示す光電変換素子の具体的な構成例でもあるが、光電変換素子は、無機材料に限らず、有機材料でも構成することが可能である。

例えば図９に示すように、有機材料で構成した光電変換素子４０は、基板４１上に、カラーフィルタ４０ａ、透明電極である第１の電極としてのＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）陽極層４０ｂ、有機光電変換層４０ｃ、第２の電極としてのアルミ陰極層４０ｄをこの順に積層した構成である。なお、有機光電変換層４０ｃは、電子供与性材料からなる電子供与層と電子受容性材料からなる電子受容層とで構成されている。

以下に、このような有機材料で構成した光電変換素子４０を用いた光電変換部を備える光電変換センサの製造方法について説明する。

まず、基板４１上に顔料を分散した顔料レジストを塗布し、プレベークを行い、フォトマスクを介して露光を行う。そして、アルカリ現像液を用いて現像を行い、基板４１上に着色パターンを得る。この工程を繰り返してカラーフィルタ４０ａを列毎に形成する。

次に、スパッタリング法にて膜厚１５０ｎｍのＩＴＯ膜を成膜し、このＩＴＯ膜の上部にレジスト材（東京応化製、ＯＦＰＲ−８００）をスピンコート法にて塗布して厚さ５μｍのレジスト膜を形成する。そして、マスキング、露光、現像を行い、レジストをＩＴＯ陽極層及びその配線の形状にパターニングする。

その後、このような基板４１を市販のＩＴＯエッチャントに浸潰し、レジスト膜が形成されていない部分のＩＴＯ膜をエッチングした後水洗し、最後にレジスト膜を除去して所定のパターン形状のＩＴＯ膜からなるＩＴＯ陽極層４０ｂ及び図示しない配線（図１、図２の例で言えば配線５）を形成する。

次に、この基板４１を界面活性剤（ＰＤ−６、米オーカイト社製）による５分間の超音波洗浄、純水による５分間のバブリング洗浄、水酸化カリウム水溶液による５分間の超音波洗浄、純水による５分間のバブリング洗浄の順に洗浄処理した後に、窒素ブロアーで基板４１に付着した水分を除去する。

次に、ＩＴＯ陽極層４０ｂの形成された基板４１上に、ポリ（３，４）エチレンジオキシチオフェン／ポリスチレンスルフオネート（ＰＥＤＴ／ＰＳＳ）を０．４５μｍのフィルタを通して滴下し、スピンコート法によって均一に塗布し、それを２００℃のクリーンオーブン中で１０分間加熱することで厚さ６０ｎｍの電荷輸送層を形成する。

そして、電子供与性有機材料として機能するポリ（２−メトキシ−５−（２’一エチルヘキシルオキシ）−１、４−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）及び電子受容性材料として機能する［５、６］−フェニルＣ６１ブチリックアシッドメチルエステル（［５、６］−ＰＣＢＭ）を重量比１：４に調整しクロロベンゼン溶液でスピンコートした後、１００℃のクリーンオーブン中で３０分間加熱処理し、約１００ｎｍの有機光電変換層４０ｃを形成する。

なお、ＭＥＨ−ＰＰＶはｐ型有機半導体であり、［５、６］−ＰＣＢＭはｎ型有機半導体である。光吸収によって発生した励起子の電子はコンダクションバンドを拡散して［５、６］−ＰＣＢＭに供与され、またホールはバレンスバンドを拡散してＭＥＨ−ＰＰＶに供与されて、これらを伝導してアルミ陰極層４０ｄ及びＩＴＯ陽極層４０ｂに伝導する。この［５、６］−ＰＣＢＭは、修飾されたフラーレン類であり、電子移動度が非常に大きく、加えて電子供与材料であるＭＥＨ−ＰＰＶとの混合物が利用できることから、電子−ホール対の分離搬送を効率的に行うことができ、光電効率が高くなるとともに、低コストの作製が可能となるという利点がある。

最後に、この有機光電変換層４０ｃの上部に２×１０^-6Ｔｏｒｒ以下の真空度（例えば、０．２７ｍＰａ）まで減圧した抵抗加熱蒸着装置内にて、ＬｉＦを約１ｎｍ、続いてアルミを約１０ｎｍの膜厚で成膜してアルミ陰極層４０ｄを形成する。

そして、駆動回路とＡ／Ｄ変換回路とで構成されるＩＣチップを作成し、さらにベアチップＩＣに金バンプを付け、ワイヤー接続をしないで、基板４１と直接接合する実装方法にて光電変換部に形成した有機光電変換素子アレイと接続することで、光電変換センサが完成する。

このように、光電変換部を有機光電変換素子のアレイで構成する場合は、光電変換素子の作製に大面積化が容易な塗布プロセスが利用できるので、チップのつなぎ目が無いシームレスな光電変換センサの提供が可能となる。

ここで、有機光電変換素子の作成方法については、均質で平滑性の高い薄膜を安定して形成できるものであればどのような方法であってもよい。一般には、真空蒸着法、スパッタリング法等の各種真空プロセスや、スピンコート、ディッピング法、インクジェット法等のウェットプロセス等が用いられている。適用する方法は、使用する材料、構成等にあったものを任意に選択することが可能であるが、有機光電変換素子の特徴の一つである低コスト化を生かすためには、大掛かりな製造装置が不要なウェットプロセスで有機層を形成することが好ましい。

基板４１の素材は、第１の電極４０ｂ、有機光電変換層４０ｃおよび第２の電極４０ｄを支持できるものであればどのようなものであってもよく、ガラス、ポリエチレンテレフタレート、ポリカーボネート、ポリメチルメタクリレート、ポリエーテルスルフォン、ポリフッ化ビニル、ポリプロピレン、ポリエチレン、ポリアクリレート、非晶質ポリオレフィン、フッ素系樹脂等の各種高分子材料、さらにはシリコンウエハーをはじめとする各種金属材料等を用いることができる。

また、有機光電変換層４０ｃの素材の１つである電子供与性材料としては、フェニレンビニレンおよびその誘導体、フルオレンおよびその誘導体、特に骨格にキノリン基またはピリジン基を有するフルオレン系コポリマー（ＰＤＦ６６，ＰＩＦ６６，ＰＦＰＶ）、フルオレン含有アリールアミンポリマー、カルバゾールおよびその誘導体、インドールおよびその誘導体、ピレンおよびその誘導体、ピロールおよびその誘導体、ピコリンおよびその誘導体、チオフェンおよびその誘導体、アセチレンおよびその誘導体、ジアセチレンおよびその誘導体を繰り返し単位として有する重合体及び他のモノマーとの共重合体、またデンドリマーとして総称される一群の高分子材料を用いることができる。

但し、高分子に限定されるものではなく、例えば、ポルフィン、テトラフェニルポルフィン銅、フタロシアニン、銅フタロシアニン、チタニウムフタロシアニンオキサイド等のポリフィリン化合物や、１，１−ビス｛４−（ジ−Ｐ−トリルアミノ）フェニル｝シクロヘキサン、４，４’，４’’−トリメチルトリフェニルアミン、Ｎ，Ｎ，Ｎ’，Ｎ’−テトラキス（Ｐ−トリル）−Ｐ−フェニレンジアミン、１−（Ｎ，Ｎ−ジ−Ｐ−トリルアミノ）ナフタレン、４，４’−ビス（ジメチルアミノ）−２−２’−ジメチルトリフェニルメタン、Ｎ，Ｎ，Ｎ’，Ｎ’−テトラフェニル−４，４’−ジアミノビフェニル、Ｎ、Ｎ’−ジフェニル−Ｎ、Ｎ’−ジ−ｍ−トリル−４、４’−ジアミノビフェニル、Ｎ−フェニルカルバゾ−ル等の芳香族第三級アミンや、４−ジ−Ｐ−トリルアミノスチルベン、４−（ジ−Ｐ−トリルアミノ）−４’−〔４−（ジ−Ｐ−トリルアミノ）スチリル〕スチルベン等のスチルベン化合物や、トリアゾールおよびその誘導体、オキサジザゾールおよびその誘導体、イミダゾールおよびその誘導体、ポリアリールアルカンおよびその誘導体、ピラゾリンおよびその誘導体、ピラゾロンおよびその誘導体、フェニレンジアミンおよびその誘導体、アニールアミンおよびその誘導体、アミノ置換カルコンおよびその誘導体、オキサゾールおよびその誘導体、スチリルアントラセンおよびその誘導体、フルオレノンおよびその誘導体、ヒドラゾンおよびその誘導体体、シラザンおよびその誘導体、ポリシラン系アニリン系共重合体、高分子オリゴマー、スチリルアミン化合物、芳香族ジメチリディン系化合物、ポリ３−メチルチオフェン等も用いることができる。

また、有機光電変換層４０ｃのもう１つの素材ある電子受容性材料としては、１，３−ビス（４−ｔｅｒｔ−ブチルフェニル−１，３，４−オキサジアゾリル）フェニレン（ＯＸＤ−７）等のオキサジアゾールおよびその誘導体、アントラキノジメタンおよびその誘導体、ジフェニルキノンおよびその誘導体フラーレンおよびその誘導体、特にＰＣＢＭ（［６，６］−ｐｈｅｎｙｌ Ｃ６１ ｂｕｔｙｒｉｃ ａｃｉｄ ｍｅｔｈｙｌ ｅｓｔｅｒ）カーボンナノチューブおよびその誘導体等を用いることができる。

有機光電変換層４０ｃの下に設ける陽極である第１の電極４０ｂとして用いられる透明電極には、上記のＩＴＯの他に、ＡＴＯ（ＳｂをドープしたＳｎＯ₂）、ＡＺＯ（ＡｌをドープしたＺｎＯ）等を用いることができる。さらには、Ａｌ、Ａｇ、Ａｕ等の金属薄膜といった光透過性の材料で構成することも可能である。

そして、有機光電変換層４０ｃの上に設ける陰極である第２の電極４０ｄには、上記したＡｌの他に、Ａｇ、Ａｕ等の金属性導電材料を用いることができる。また、Ａｌ、Ａｇ、Ａｕ、Ｃｒ、Ｃｕ、Ｉｎ、Ｍｇ、Ｎｉ、Ｓｉ、Ｔｉ等の金属や、Ｍｇ−Ａｇ合金、Ｍｇ−Ｉｎ合金等のＭｇ合金や、Ａｌ−Ｌｉ合金、Ａｌ−Ｓｒ合金、Ａｌ−Ｂａ合金等のＡｌ合金等の薄膜も用いることができる。

なお、短絡電流の改善を図るため、有機光電変換層４０ｃと陰極４０ｄとの間に金属酸化物や金属弗化物等の薄膜、あるいはＩＴＯ、ＡＴＯ、ＡＺＯ等を介在させることも行われている。

また、必要に応じて、第１の電極４０ｂあるいは第２の電極４０ｄと有機光電変換層４０ｃとの間に、ＰＥＤＯＴ：ＰＳＳ（ポリチオフェンとポリスチレンスルホン酸の混合物）等の高分子材料をバッファ層として導入する素子構成や、シリコン、チタニア、アルミナ、カーボン、ジルコニアなどの無機物をモレ電流のブロック層として導入する素子構成も用いられている。

さらに、必要に応じて、有機光電変換層４０ｃと、その上に形成される第２の電極４０ｄとの間に、ＬｉＦをはじめとする金属フッ化物や酸化物等をバッファ層として導入する素子構成も用いられている。

なお、上記の各実施の形態における出力回路は、（１）単結晶シリコンを用いたシリコントランジスタを用いて構成すること、（２）多結晶シリコンを用いたシリコントランジスタを用いて構成すること、（３）有機半導体を用いて構成することが可能である。

（１）単結晶シリコンを用いたシリコントランジスタを用いて構成する場合には、出力回路を構成する各要素を搭載したＩＣチップを基板上に実装するが、単結晶シリコンで形成されるシリコントランジスタは、キャリア移動度が十分高いので、高性能で高速動作を行うことが可能となる。

（２）多結晶シリコンを用いたシリコントランジスタを用いて構成する場合には、出力回路を構成する各要素を光電変換素子と同一基板上に作製できるので、チップ実装の必要が無く信頼性が高くなる。

（３）有機半導体を用いて構成する場合は、光電変換素子と、出力回路を構成する各要素とを共に簡易な塗布プロセスを用いて同一基板上に作製できるので、より簡易な製造方法で光電変換センサの提供が可能となる。

また、上記の各実施の形態では、リニアセンサに適用した場合について説明したが、本発明は、リニアセンサへの適用に限定されるものではなく、エリアセンサにも同様に適用できるものである。即ち、エリアセンサの場合には、信号の読出しを２個のスイッチング用トランジスタによるＸ−Ｙアドレス型とすればよい。

以上のように、本発明にかかる光電変換センサは、簡易な構成で高い変換精度を得るのに有用であり、特に、光感度やスペースなどを考慮する必要が有る場合に柔軟に対応した設計を行うのに好適である。

本発明の実施の形態１による光電変換センサの構成を示す模式図 図１に示す光電変換部と出力回路との関係を示す拡大図 図２に示す１つの光電変換素子に対する駆動回路の回路図 図１に示す光電変換センサの動作を説明する出力特性図 本発明の実施の形態２による光電変換センサの構成を示す模式図 図５に示す光電変換部と出力回路との関係を示す拡大図 本発明の実施の形態３による光電変換センサの構成を示す模式図 図７に示す光電変換部と出力回路との関係を示す拡大図 本発明の実施の形態４である光電変換センサにおける有機材料で構成した光電変換素子を示す断面模式図

符号の説明

１ａ，１ｂ，１ｃ 光電変換センサ
２ 基板
３ 光電変換部
４ 出力回路
５ 配線
６ 接続端子（駆動回路の入力端子）
７ 駆動回路
８ Ａ／Ｄ変換回路
９ 演算増幅器（ＯＰアンプ）
１０ 容量素子
１１ スイッチ素子
１２ 出力端子
１３ 光電変換素子
１４ 配線容量
２０ 光電変換部
２１ 出力回路
２２，２２ａ，２２ｂ，２２ｃ 配線
２３ａ ａ列用駆動回路
２３ｂ ｂ列用駆動回路
２３ｃ ｃ列用駆動回路
２４ａ ａ列用Ａ／Ｄ変換回路
２４ｂ ｂ列用Ａ／Ｄ変換回路
２４ｃ ｃ列用Ａ／Ｄ変換回路
３０ 出力回路
３１ａ ａ列用駆動回路
３１ｂ ｂ列用駆動回路
３１ｃ ｃ列用駆動回路
４０ 有機材料で構成した光電変換素子
４０ａ カラーフィルタ
４０ｂ 第１の電極（ＩＴＯ陽極層）
４０ｃ 有機光電変換層
４０ｄ 第２の電極（アルミ陰極層）
４１ 基板
ａ，ａ’，ａ” ａ列の光電変換素子
ｂ，ｂ’，ｂ” ｂ列の光電変換素子
ｃ，ｃ’，ｃ” ｃ列の光電変換素子

Claims (7)

1. 受光量に応じた電荷を発生する光電変換素子の列が平面内に複数並んで設けられる光電変換部と、前記光電変換部と同じ平面内に設けられる駆動回路であって、正相入力端が接地電位に接続され、逆相入力端が対応する前記光電変換素子の出力電荷を伝達する配線に接続される演算増幅器の出力端と前記逆相入力端との間に電荷蓄積用の容量素子とリセット用のスイッチ素子とを並列に接続した電荷積分回路及び前記スイッチ素子に所定の時間間隔で開閉動作を行わせる手段を含む駆動回路とを備える光電変換センサにおいて、
   全ての前記光電変換素子がほぼ同じ素子面積を有し、全ての前記配線がほぼ同じ形状・長さを有し、全ての前記容量素子がほぼ同じ容量値を有するようにそれぞれ形成されていることを特徴とする光電変換センサ。
2. 受光量に応じた電荷を発生する光電変換素子の列が平面内に複数並んで設けられる光電変換部と、前記光電変換部と同じ平面内に設けられる駆動回路であって、正相入力端が接地電位に接続され、逆相入力端が対応する前記光電変換素子の出力電荷を伝達する配線に接続される演算増幅器の出力端と前記逆相入力端との間に電荷蓄積用の容量素子とリセット用のスイッチ素子とを並列に接続した電荷積分回路及び前記スイッチ素子に所定の時間間隔で開閉動作を行わせる手段を含む駆動回路とを備える光電変換センサにおいて、
   １つの列に属する全ての前記光電変換素子がほぼ同じ素子面積を有し、対応する前記配線の全てがほぼ同じ形状・長さを有し、かつ対応する前記容量素子の全てがほぼ同じ容量値を有するようにそれぞれ形成されていることを特徴とする光電変換センサ。
3. 前記１つの列に属する全ての光電変換素子の素子面積、対応する全ての配線の長さ及び対応する全ての容量素子の容量値は、前記駆動回路内の電荷積分回路と前記光電変換素子の列との配置関係で遠くなるほど、大きな値を有するように形成されていることを特徴とする請求項２に記載の光電変換センサ。
4. 前記光電変換素子は、有機材料で構成されていることを特徴とする請求項１〜３のいずれか一つに記載の光電変換センサ。
5. 前記駆動回路は、単結晶シリコンによるトランジスタを用いて構成されていることを特徴とする請求項１〜４のいずれか一つに記載の光電変換センサ。
6. 前記駆動回路は、多結晶シリコンによるトランジスタを用いて構成されていることを特徴とする請求項１〜４のいずれか一つに記載の光電変換センサ。
7. 前記駆動回路は、有機半導体を用いて構成されていることを特徴とする請求項１〜４のいずれか一つに記載の光電変換センサ。

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