JP2008012130A - 遊技機 - Google Patents

Abstract

【課題】電源が切断されるか否かに拘わらず違法行為を監視できる遊技機を提供する。
【解決手段】遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機ＧＭである。複数個の画素を有し、自らの表示内容を不揮発的に保存する電子ペーパ７２と、電子ペーパの表示内容について、これを複数群のドットデータとして記憶するキャラクタＲＯＭ７４と、所定時間幅の計時クロックΦを受けて、前記複数群のデータの何れか一群を特定するアドレス部７５と、アドレス部７５が特定する一群のデータをキャラクタＲＯＭ７４から読み出し、これを電子ペーパ７２に供給して記憶させる書込み回路７３を備える。書込み回路７３は、遊技機に電源電圧が供給されたことに対応して動作する。
【選択図】図７

Description

本発明は、コンピュータ回路を備えて構成される遊技機に関し、特に、遊技機の違法改造の痕跡を不揮発的に保存できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数個の表示図柄を所定時間変動させた後に停止させるといった一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、遊技球の入賞状態となり、図柄表示部で表示図柄を所定時間変動させる。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて遊技者に有利な利益状態を発生させるようにしている。

大当り状態に突入するか否かは、実際には、例えば図柄始動口を遊技球が通過した入賞時における乱数値に基づいて乱数抽選により事前に決定される。すなわち、遊技者にとって利益状態が発生するか否かは、本来、乱数値を用いた抽選処理によって公平に決定される。ところが、違法な制御プログラムを起動させて、大量の賞球を得ようとする違法行為者の存在も報告されている。そこで、各遊技機では、各種のセキュリティ回路が搭載されており、制御プログラムを記憶するＲＯＭや、主要な回路基板を抜き差しすると、警報音などが鳴るようになっている。

しかしながら、遊技機の電源が切られてしまうと、もはやセキュリティ回路が機能せず、違法行為を検出できないおそれがある。特に、遊技ホールの営業が終了した後は、全ての電源が遮断されるので、セキュリティ回路が有名無実化する。また、違法行為を検出した場合に、その時間や回数を不揮発的に保存することができれば、その後の遊技機の電源の遮断に拘わらず、違法行為を追及することができ、同一行為の再発を有効に防止することができる。

ここで、電子ペーパを使用することは考えられ、電子ペーパについて各種の提案がされているが（特許文献１〜４）、何れも遊技機固有の問題を解決するものではない。
特開２００６−０５９１３８号公報 特開２００６−０１７９０８号公報 特開２００５−２４２０８１号公報 特開２００５−２２１７２３号公報

本発明は、かかる実情に基づいてなされたものであって、電源が切断されるか否かに拘わらず違法行為を監視できる遊技機を提供することを目的とする。また、違法行為を検出した場合に、その時刻や回数を特定できるよう不揮発的に保存可能な遊技機を提供することを目的とする。

上記の目的を達成するため、請求項１に係る発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、前記表示内容について、これを複数群のデータとして記憶する記憶部と、所定時間幅の計時クロックを受けて、前記複数群のデータの何れか一群を特定する計時部と、前記計時部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、を備え、前記書込み部は、遊技機に電源電圧が供給されたことに対応して動作するよう構成されている。

請求項２に係る発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、前記表示内容について、これを複数群のデータとして記憶する記憶部と、不定期な計数クロックを受けて、前記複数群のデータの何れか一群を特定する計数部と、前記計数部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、を備え、前記計数部及び前記書込み部は、遊技機に電源電圧が供給されたこと、又は、遊技機の動作を制御するＣＰＵがリセットされたこと、に対応して相前後して動作するよう構成されている。

請求項３に係る発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、遊技機への電源電圧が遮断された後も、所定の電子素子に対してバックアップ電源の給電が持続されるよう構成されると共に、複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、前記表示内容について、これを複数群のデータとして記憶する記憶部と、所定時間幅の計時クロックを受けて、前記複数群のデータの何れか一群を特定する計時部と、前記計時部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、前記バックアップ電源からの給電状態を監視し、給電状態の変化を検出する異常検出部と、を備え、前記書込み部は、前記異常検出部によって給電状態の変化が検出されたことに対応して動作するよう構成されている。

請求項４に係る発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、遊技機への電源電圧が遮断された後も、所定の電子素子に対してバックアップ電源の給電が持続されるよう構成されると共に、複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、前記表示内容について、これを複数群のデータとして記憶する記憶部と、不定期な計数クロックを受けて、前記複数群のデータの何れか一群を特定する計数部と、前記計数部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、前記バックアップ電源からの給電状態を監視し、給電状態の変化を検出する異常検出部と、を備え、前記計数部及び前記書込み部は、前記異常検出部によって給電状態の変化が検出されたことに対応して動作するよう構成されている。

上記各発明において、前記計数部又は前記計時部は、遊技機への電源投入に起因して発生させるリセット信号により、初期状態に設定されるよう構成されるのが好ましい。なお、遊技機としては、弾球遊技機及びスロットマシンが好適に例示される。

上記した本発明によれば、電源が切断されるか否かに拘わらず、違法行為を常に監視することができる。また、違法行為を検出した場合にも、その時刻や回数を特定できるよう不揮発的に保存することもできる。

以下、実施例に係る弾球遊技機に基づいて本発明の実施の形態を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。図２に示すように、遊技ホールでは、多数のパチンコ機ＧＭが島構造体ＳＴＲに連続して配置されており、遊技ホールの交流電源ＡＣ１００Ｖが、島構造体ＳＴＲでＡＣ２４Ｖに降圧され、各遊技機ＧＭ・・・ＧＭに供給されている。なお、図７に示す実施例では、各遊技機ＧＭに電源スイッチＳＷが夫々設けられている。但し、図９〜図１１に示す実施例では、遊技機毎の電源スイッチＳＷは省略可能であり、電源が一斉にＯＮ／ＯＦＦされる構成でも良い。

図１に示すパチンコ機ＧＭは、島構造体ＳＴＲに着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が裏側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の左上部には、違法行為の履歴を不揮発的に表示する電子ペーパ７２が配置されている。但し、遊技ホールの営業中は、電子ペーパ７２の周りに配置された電飾ランプが派手に点灯しているので、電子ペーパ７２の表示内容は、慣れたホール係員以外には殆ど認識できない。一方、遊技ホールの営業終了後や営業開始前のように、遊技ホールの電源が遮断されている状態では、電子ペーパ７２の表示内容を容易に認識することができる。

但し、電子ペーパの配置位置は特に限定されるものではなく、むしろ、遊技機正面から視認不可能な位置に設置するのも好適である。例えば、遊技機裏側の所定部位であって、典型的には、電源基板ケース内部等に配置することが例示される。

前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠４の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図３に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、２つの通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行され、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、表示される普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ開放されるようになっている。図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当り」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。大入賞口１６の内部に入賞領域１６ｂが設けられている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。通常、この特定図柄による大当りを「確変大当り」と言う。

図４は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の破線は、主に、直流電圧ラインを示している。

図４に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧（５Ｖ，１２Ｖ，３２Ｖ，ＢＵ）を出力すると共に電源投入時にシステムリセット信号ＳＹＳを出力する電源基板２０と、遊技動作を中心的に制御する主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた信号を各部に伝送する演出インターフェイス基板２３と、演出インターフェイス基板２３から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６とを中心に構成されている。

ここで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５に搭載された回路及びその回路によって実現される動作を機能的に総称して、以下の説明では、主制御部２１、演出制御部２２、液晶制御部２４、及び払出制御部２５と言うことがある。また、演出制御部２２、液晶制御部２４、及び払出制御部２５の全部又は一部がサブ制御部である。

図５及び図６は、電源基板２０の内部構成を示すブロック図である。電源基板２０は、ＡＣ２４Ｖを脈流電圧（ＤＣ２４Ｖ）に変換する３つの全波整流回路４０〜４２と、全波整流回路４０，４１の出力電圧を平滑化する平滑回路４３ａ〜４３ｄと、三端子レギュレータなどによる安定化電源回路４４ａ〜４４ｃと、電源遮断後も直流電圧５Ｖを維持するバックアップ電源回路４５と、直流出力電圧（１２Ｖ，５Ｖ）が異常に上昇すると全波整流回路４０の出力を短絡させる強制遮断回路４６と、専用ＩＣ６０を使用した電源リセット回路４８と、電子ペーパ７２を活用した違法行為の検出保存回路４９などを備えて構成されている。

安定化電源回路４４ａ〜４４ｃは、それぞれ直流電圧５Ｖ，１２Ｖ，１２Ｖを出力する回路であり、コンデンサによる蓄電部と、ノイズ対策用のハイパスフィルタ部とが出力側に設けられている。この実施例では、同じ直流電圧値ＤＣ１２Ｖを二系統の回路で生成しており、その一方を、主制御基板２１と払出制御基板２５に供給し、他方を、電源中継基板３０を経由して、演出インターフェイス基板２３及び液晶制御基板２４に供給している（図４参照）。そのため、演出制御基板２２側の高周波ノイズが、電源供給ラインを通して、主制御基板２１や払出制御基板２５に伝送されることが防止される。

バックアップ電源回路４５は、ダイオードと大容量のコンデンサとで構成されており、その出力であるＤＣ５Ｖのバックアップ電源ＢＵは、主制御基板２１及び払出制御基板２５に供給されている。そして、このバックアップ電源ＢＵは、各制御基板２１，２５のワンチップマイコンに内蔵されたＲＡＭに供給されて、電源遮断状態でもＲＡＭの記憶内容を維持するようになっている。

強制遮断回路４６は、電流制限抵抗とダイオードとチェナーダイオードとで構成された異常電圧検知部に、二系統の直流１２Ｖと直流５Ｖとを供給して構成されている。そして、異常電圧検知部に供給されている各電圧が、各チェナーダイオードの逆方向電圧を上回りコンデンサを所定レベル以上に充電すると、サイリスタが通電して、脈流電圧ＤＣ２４Ｖが短絡することになる。その結果、主制御基板２１と払出制御基板２５に対する通電と、電源中継基板３０を経由する直流電圧５Ｖとが一斉に遮断され各制御基板における異常動作が未然に回避される。

電源リセット回路４８は、図６の左上欄に示す通り、システムリセットＩＣ６０と、入力禁止回路６１と、シュミットトリガで構成された出力回路６２とを中心に構成されている。システムリセットＩＣ６０は、電源投入時のシステムリセット信号（電源リセット信号）ＳＹＳと、電圧降下時の電源異常信号ＡＢＮとを自動的に生成する専用ＩＣであり、例えば、Ｍ５２９７Ｐ（ＲＥＮＥＳＡＳ社）が使用される。

そして、システムリセットＩＣ６０のＡＣ入力端子に供給される脈流電圧ＤＣ２４Ｖの値が、監視時間Ｔ_ＯＦＦ２以上、監視レベルを下回ると、異常信号ＡＢＮをＬレベルに降下させるように動作する（図６（ｃ）参照）。ここで監視時間Ｔ_ＯＦＦ２は、コンデンサＣ２と抵抗Ｒ２の積に比例するが、この実施例では、監視時間Ｔ_ＯＦＦ２を３５ｍＳ程度に設計している。そのため、ＡＣ２４Ｖの遮断状態が１〜２サイクル（６０Ｈｚでは、１６〜３３ｍＳ）未満で回復する瞬停であれば、電源異常信号ＡＢＮが出力されないことになる。このような瞬停対策の動作によって、直流電圧（１２Ｖ，５Ｖ）が維持されている状態におけるシステムリセット信号ＳＹＳの無駄な出力動作が回避される。

また、図６（ｃ）に記載の通り、システムリセットＩＣ６０では、電源異常信号ＡＢＮが立ち下がってから所定時間（Ｔ_Ｄ＋Ｔ_ＯＦＦ３）経過した後にシステムリセット信号ＳＹＳがＬレベルに降下するよう構成されている。ここで、降下遅延時間Ｔ_ＯＦＦ３は、コンデンサＣ３と抵抗Ｒ３の積に比例するが、この実施例では、この所定の遅延時間（Ｔ_Ｄ＋Ｔ_ＯＦＦ３）を利用して、主制御部２１と払出制御部２５における最優先割込処理(non maskable interrupt)を終えるようにしている。したがって、主制御部２１と払出制御部２５では、必要なデータがＲＡＭ領域に退避された後に、各ＣＰＵコアがシステムリセット信号ＳＹＳによってリセットされることになる。なお、ＲＡＭ領域に退避されたデータは、バックアップ電源ＢＵによって少なくとも数日は維持される。

図６（ｂ）に記載の通り、このシステムリセットＩＣ６０では、交流入力電圧ＡＣ２４Ｖが投入されて、システムリセットＩＣ６０のＡＣ入力端子に脈流電圧ＤＣ２４Ｖが供給されると、第１遅延時間Ｔ_ＯＮ４後に電源異常信号ＡＢＮが立上り、第２遅延時間Ｔ_ＯＮ５後にシステムリセット信号ＳＹＳが立上るよう構成されている。ここで、遅延時間Ｔ_ＯＮ４と遅延時間Ｔ_ＯＮ５は、それぞれ、コンデンサＣ４，Ｃ５と抵抗Ｒ４，Ｒ５の積に比例するが、本実施例では、ＣＰＵが正常に動作し得ないＴ_ＯＮ５−Ｔ_ＯＮ４の時間帯は、主制御部２１のウォッチドッグタイマ５３を、論理回路５１，５２で自動的にクリアするようにしている。

この点については、図６（ａ）の右欄に示す主制御基板２１を参照しつつ説明する。図示の通り、主制御部２１には、遅延回路５０と、２^Ｎ進カウンタ５１と、ＯＲゲート５２と、ＯＲゲート５２の出力信号の微分パルスでクリア処理されるウォッチドッグタイマ５３とが設けられている。そして、電源基板２０で生成されたシステムリセット信号ＳＹＳは、遅延回路５０を経てカウンタ５１のクリア端子ＣＬＲに供給され、一方、カウンタ５１のクロック端子ＣＬＫにはシステムクロックΦが供給されている。したがって、システムリセット信号ＳＹＳが立上るまでの遅延時間Ｔ_ＯＮ５の期間は、２^Ｎ進カウンタ５１のカウントアップ動作が可能となり、そのカウントアップ信号Ｓ１の微分パルスが、ウォッチドッグタイマ５３のクリア信号ＷＤとして機能することになる。そのため、主制御部２１のＣＰＵが機能しない時間帯に、ウォッチドッグタイマ５３が自走状態となってＣＰＵをリセットするようなトラブルが回避される。

このように、カウントアップ信号Ｓ１が、ウォッチドッグタイマ５３が自走状態となることを禁止していると、やがて、システムリセット信号ＳＹＳが立上るので（図６（ｂ）参照）、その後はカウンタ５１のカウント動作が禁止されることになる。しかし、その後は、ＣＰＵが定期的にクリアパルスＳ２を出力するので、このクリアパルスＳ２によってウォッチドッグタイマ５３の自走状態が引き続き禁止される。但し、プログラムの暴走状態などによってクリアパルスＳ２が途絶えて、ウォッチドッグタイマ５３が自走状態となると、リセット信号ＸＵＲＳＴが出力されて主制御部２１のＣＰＵがリセット状態となる。

一方、電源投入時には、システムリセット信号ＳＹＳが遅延回路５０で遅延されてリセット信号ＸＳＲＳＴとなるので、このリセット信号ＸＳＲＳＴの供給によって主制御部２１のＣＰＵがリセット状態となる。このように、本実施例では、ＸＵＲＳＴ信号またはＸＳＲＳＴ信号によってＣＰＵがリセット状態になる。なお、図示の通り、リセット信号ＸＵＲＳＴは、電源基板２０にも供給されており、図９の実施例では、ＣＰＵの異常リセット回数が電子ペーパ７２に記録される。

さて、図６（ａ）の左上欄に戻って、電源基板２０の電源リセット回路４８の説明を続ける。電源リセット回路４８の入力禁止回路６１は、２つのＮＯＲゲートとスイッチングトランジスタＱとを中心に構成されている。そして、システムリセット信号ＳＹＳがＨレベルで、電源異常信号ＡＢＮがＬレベルの場合だけ、２つのＮＯＲゲートがＨレベルの信号を出力して、トランジスタＱをＯＮ状態としている。

電源異常信号ＡＢＮ＝Ｌ、システムリセット信号ＳＹＳ＝Ｈの時間帯とは、図６（ｃ）に示す通り、電圧降下時のＴ_Ｄ＋Ｔ_ＯＦＦ３の時間帯である。本実施例では、この過渡状態では、トランジスタＱのＯＮ動作によって、システムリセットＩＣ６０のＡＣ入力端子への脈流電圧ＤＣ２４Ｖの供給が遮断されることになる。したがって、例えば、交流入力電圧ＡＣ２４Ｖは正常レベルでありながら、何らかの理由で、直流電圧５Ｖのみが遮断又は降下するような異常時にも、システムリセットＩＣ６０から、不安定な信号や不合理な信号が出力されるおそれが回避され、各制御基板での異常動作が未然に防止される。

また、交流入力電圧ＡＣ２４Ｖが降下する通常の電源遮断時にも、各制御基板での異常動作が防止されるので、電圧降下時にデータの退避処理を実行する制御基板２１、２５においても、正常なＮＭＩ動作が保証される。

続いて、違法行為の検出保存回路４９について、図７に基づいて説明する。検出保存回路４９は、この回路に専用の電源回路７０と、電源周波数Ｆの抽出回路７１と、不揮発性の記憶素子である電子ペーパ７２と、電子ペーパ７２への書込み回路７３と、電子ペーパ７２の表示データを記憶するキャラクタＲＯＭ７４と、キャラクタＲＯＭ７４のアドレス信号を生成するアドレス部７５と、電子ペーパ７２の表示内容を初期状態に戻すリセット回路７６とを中心に構成されている。

電源回路７０は、遊技機の電源スイッチＳＷの上流側から交流電源（ＡＣ２４Ｖ）を受けて、検出保存回路４９を構成する各素子の直流電源電圧を生成する部分である。したがって、例えば違法行為者が、仮に、遊技機の電源スイッチＳＷを遮断して、回路基板の差し替え作業をしたとしても、この検出保存回路４９は、正常に動作し続ける。なお、電源回路７０は、全波整流回路と平滑コンデンサと三端子レギュレータとで構成されている。

電源周波数の抽出回路７１は、電源回路７０の上流側に配置された検出トランス８０と、飽和型の増幅器８１とで構成されている。そして、検出トランス８０の二次側の交流電圧に基づいて増幅器８１が動作し、電源周波数Ｆに対応する計時パルスΦを生成する。なお、電源周波数Ｆは、地域により相違して５０Ｈｚ又は６０Ｈｚであるが、何れの場合でも、電力会社によって正確に校正されており、したがって、計時パルスとして十分な実用性を発揮する。

電子ペーパ７２は、不揮発性の記憶表示機能を有する限り、その表示方式は、電気泳動型表示（Electro-Phoretic Display）、エレクトロクロミック表示（ECD: Electro-Chromic Display）、ツイストボール型表示（Twist-Ball Display）など、各種のものを使用できる。但し、この実施例では、電気泳動型の電子ペーパを使用している。

この電子ペーパ７２は、図８に示す通り、８×８個の画素がマトリクス状に配列されて構成されている。各画素は、電気泳動素子Ｃ１と、電気泳動素子Ｃ１を駆動する薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｔｒと、電気泳動素子中の分散液の電気分極状態を保持するための容量素子Ｃ２とを備えている。なお、図８において静電容量Ｃ１は、電気泳動素子の等価的な容量を示している。

図示の通り、薄膜トランジスタＴｒのソース端子は、駆動ラインＬ１〜Ｌ８に接続され、ゲート端子は、データラインＲ１〜Ｒ８に接続されている。また、ドレイン端子は、電気泳動素子Ｃ１と容量素子Ｃ２に接続されている。そして、電気泳動素子Ｃ１の端子には、所定電位が共通して与えられている。なお、容量素子Ｃ２の端子は接地線ＧＮＤに接続されている。

図８の回路構成では、駆動ラインＬ１〜Ｌ８を選択的に駆動しつつ、これに同期してデータラインＲ１〜Ｒ８のデータを変化させると、８×８個の電気泳動素子Ｃ１を適宜に二値的に分極させることができ、その結果として、８×８個の画素のドット模様を不揮発的に形成することができる。

この実施例では、８×８個の画素を使用して、１６進数の００〜ＦＦまでの何れかの数値を表示しており、この数値は、遊技ホールにおける営業開始からの経過時間を示している。なお、この実施例では、回路構成上の簡易性の観点から、１８．２分（６０Ｈｚ地域）ごと、又は２１．８分（５０Ｈｚ地域）ごとに経過時間が計時される（この点はカウンタに関して後述する）。

電子ペーパ７２への書込み回路７３は、２進数データを受けて択一的な８ビット駆動データに変換する３−８デコータ８２と、変換された８ビット駆動データを駆動ラインＬ１〜Ｌ８に供給する第１ドライバ８３と、キャラクタＲＯＭ７４から読み出されたドットデータをデータラインＲ１〜Ｒ８に供給する第２ドライバ８４と、第１ドライバ８３と第２ドライバ８４の動作制御信号ＣＴＬを生成する信号生成部８５とで構成されている。

信号生成部８５は、ＯＲゲートＧ１とワンショットマルチバイブレータＭＴとで構成されている。なお、特に限定されるものではないが、本実施例では、再トリガ可能なリトリガブル(re-triggerable)型のマルチバイブレータを使用している。

図示の通り、ＯＲゲートＧ１には、リセット回路７６が出力する電源リセット信号ＲＳＴと、図６の電源リセット回路４８が出力するシステムリセット信号ＳＹＳとが供給されている。そして、電源リセット信号ＲＳＴか、或いは、システムリセット信号ＳＹＳがＨレベルに変化して、ＯＲゲートＧ１の出力が立上ると、その立上りエッジに同期して、ワンショットマルチバイブレータＭＴが機能し、ワンショットマルチバイブレータＭＴから、所定時間Ｈレベルのアクティブな動作制御信号ＣＴＬが出力されるようになっている。

第１ドライバ８３と第２ドライバ８４は、ともに動作許可端子ＣＥを有しており、ここにＨレベルの動作制御信号ＣＴＬを受けた場合だけ、電子ペーパ７２への駆動動作が実行されるようになっている。そして、電子ペーパ７２に一度書き込まれた情報は、更に別の情報が上書きされるまで、電源電圧Ｖｃｃの有無に拘わらず保持される。

キャラクタＲＯＭ７４は、少なくとも９ビットのアドレス端子Ａ０〜Ａ８と、８ビットのデータ端子Ｄ０〜Ｄ７とを有する不揮発性のメモリである。そしてチップセレクト端子ＣＳや、アウトプットイネーブル端子ＯＥその他は、全てアクティブな状態に固定されており、常にデータを読出しできる状態に構成されている。

キャラクタＲＯＭ７４に予め記憶さているデータは、８番地毎に区切られており、例えば、０〜７番地には「００」に対応するドットデータが記憶され、８〜１５番地には「０１」に対応するドットデータが記憶されている。以下同様であり、記憶されているドットデータは、８番地毎に「０２」、「０３」と続き、最終の８番地には１６進数「ＦＦ」に対応するドットデータが記憶されている。

アドレス部７５は、５０Ｈｚ又は６０Ｈｚの計時パルス（電源パルス）Φをクロック端子ＣＫに受ける１６ｂｉｔ長の第１カウンタ８６と、第１カウンタ８６の最上位桁ＭＳＢをクロック端子ＣＫに受ける６ｂｉｔ長の第２カウンタ８７と、計時パルスΦをクロック端子ＣＫ受ける３ｂｉｔ長の第３カウンタ８８とで構成されている。第１カウンタ８６〜第３カウンタ８８は、何れも単純なリップルカウンタであり、したがって、第１カウンタ８６は「６５５３６進カウンタ」、第２カウンタ８７は「６４進カウンタ」、第３カウンタ８８は「８進カウンタ」として機能する。

ここで、計時パルスΦの周波数Ｆは、ほぼ正確な６０Ｈｚ又は５０Ｈｚであるから、第２カウンタ８７の出力は、６５５３６／Ｆ（＝１８．２分または２１．８分）ごとに更新される。一方、第３カウンタ８８の出力は、１／Ｆ（＝１６．７ｍ秒又は２０ｍ秒）ごとに更新される。そして、第３カウンタ８８の出力ＣＴ０〜ＣＴ２は、キャラクタＲＯＭ７４のアドレス端子Ａ０〜Ａ２に接続され、第２カウンタ８７の出力ＣＴ０〜ＣＴ５は、キャラクタＲＯＭ７４のアドレス端子Ａ３〜Ａ８に接続されている。

したがって、キャラクタＲＯＭ７４から読み出される８バイト長（８×８ｂｉｔ）のドットデータは、１８．２分または２１．８分ごとに更新されることになる。例えば、電源周波数６０Ｈｚ地域において、この遊技機が動作を開始してから１８２分後（＝１８．２×１０＝ほぼ３時間後）であれば、キャラクタＲＯＭ７４の２進数［００１０１００００番地］から［００１０１０１１１番地］までの８バイトのドットデータが１秒間に６０回の割合で繰り返し読み出される。そして、動作制御信号ＣＴＬが、仮にこの時にＨレベルであれば、電子ペーパ７２には、営業開始から１０単位時間を経過したことを意味する１６進数「０Ａ」が表示される。

リセット回路７６は、クリアスイッチＣＬ及び電解コンデンサＣの並列回路と、抵抗Ｒ及びダイオードＤの並列回路とが直列に接続され、これに専用電源回路７０の電源電圧Ｖｃｃが供給されて構成されている。そのため、コンデンサＣの両端電圧は、ＡＣ２４Ｖが投入される遊技ホールの営業開始時に、所定時間だけＬレベルとなった後にＨレベルに立上り、コンデンサＣから電源リセット信号ＲＳＴが出力されることになる。

この電源リセット信号ＲＳＴは、第２カウンタ８７のクリア端子ＣＬＲに供給されるので、遊技ホールの営業開始時には、第２カウンタ８７の出力がゼロクリアされて００００００Ｂとなる。なお、Ｂは、２進数を意味する添え字である。また、電源リセット信号ＲＳＴは、ＯＲゲートＧ１に供給されており、遊技ホールの営業開始時には、ワンショットマルチバイブレータＭＴから、１パルスだけアクティブな動作制御信号ＣＴＬが出力される。先に説明した通り、この時、第２カウンタ８７は、００００００Ｂを出力しているので、本実施例では、遊技ホールの営業開始時に、電子ペーパ７２に「００」が表示されることになる。

このように、本実施例では、遊技ホールの営業開始時に電子ペーパ７２の表示内容が自動的にクリアされる。しかし、営業時間中に係員が不正遊技を発見して適切に処置したような場合には、改めて、電子ペーパ７２の表示内容をクリアしたいこともある。そこで、本実施例では、コンデンサＣに並列に接続されるクリアスイッチＣＬが接続されている。このクリアスイッチＣＬは、ホール係員のみが保持する専用キーによってのみ操作できる。そして、専用キーを操作すると、第２カウンタ８７のクリア端子ＣＬＲが一瞬だけＬレベルになると共に、ＯＲゲートＧ１の出力がＬレベルからＨレベルに立上る。そのため、ワンショットマルチバイブレータＭＴからアクティブな動作制御信号ＣＴＬが出力されて、電子ペーパ７２の表示内容が「００」に戻ることになる。

続いて、図７に示す違法行為の検出表示回路４９の動作内容について確認的に説明する。各遊技機の電源スイッチＳＷは、通常、ＯＮ状態に維持されているので、遊技ホールの営業開始時には、全ての遊技機に一斉に電源が投入される。すると、リセット回路７６が機能して、電源リセット信号ＲＳＴが出力され、第２カウンタ７５はゼロクリアされる。また、電源リセット信号ＲＳＴの立上りに呼応して、アクティブな動作制御信号ＣＴＬが出力され電子ペーパ７２に「００」の文字が表示される。なお、これらの点は先に説明した通りである。

ところで、この電源投入時には、図６に示す電源リセット回路４８からもシステムリセット信号ＳＹＳが出力されるので、このシステムリセット信号ＳＹＳがＯＲゲートＧ１に加わる。しかし、システムリセット信号ＳＹＳと、電源リセット信号ＲＳＴの何れかの立上りタイミングが遅れても、リトリガブル型のワンショットマルチバイブレータＭＴから幅広のアクティブな動作制御信号ＣＴＬが出力されるだけであり問題は生じない。

その後は、営業終了まで電源スイッチＳＷが操作されることはなく、したがって、本来は、システムリセット信号ＳＹＳも、電源リセット信号ＲＳＴが立上ることはない。そのため、電子ペーパの表示内容も「００」のままである。

しかし、例えば、違法行為者が、本来の回路基板を不正な回路基板と交換するため電源スイッチＳＷをＯＦＦ状態にするおそれもある。このようにわざわざ電源スイッチＳＷをＯＦＦ操作するのは、遊技内部のセキュリティ回路（不図示）が動作して、警報音その他が発せられるのを回避するためである。すなわち、電源投入状態のままで本来の回路基板を取り外すと、セキュリティ回路が機能するので、違法行為者は、不正回路基板の入れ替えが終わるまで、電源を遮断させてセキュリティ回路の機能を消滅させるのである。

このような違法行為が実行された場合、本実施例では、その後、電源スイッチＳＷがＯＮ状態とされた時、これに呼応して出力されるシステムリセット信号ＳＹＳがＯＲゲートＧ１に加わる。そして、ワンショットマルチバイブレータＭＴからアクティブな動作制御信号ＣＴＬが出力される。

一方、電源スイッチＳＷのＯＦＦ→ＯＮなどの違法行為時にも、本実施例の電源回路７０と抽出回路７１とアドレス部７５とは、全て正常に動作している。そのため、第２カウンタ８７の出力値は、遊技ホールの営業開始からの経過時間Ｔ（分）に応じて、６０Ｈｚ地域であれば、Ｎ＝ＩＮＴ［Ｔ／１８．２］の値を示している。なお、ＩＮＴは、カッコ内の数値を整数化することを意味する。

そして、第２カウンタ８７の出力値がＮであるため、キャラクタＲＯＭ７４から、第Ｎ郡の８バイトのドットデータが読み出される。そのため、アクティブな動作制御信号ＣＴＬに基づいて、電子ペーパ７２には、１０進数Ｎを意味する、１６進数「＊＊」が表示され、これが不揮発的に保存されることになる。

したがって、仮に違法行為を即座に発見できなかったとしても、その後の遊技中に（この時には大量の賞球を獲得している筈である）、係員は、違法行為の事実を電子ペーパ７２の表示内容から検出することができる。しかも、電子ペーパ７２の表示内容にしたがって違法行為の時刻をほぼ特定できるので、例えば防犯カメラの保存映像などに基づいて、例えば、逃走した実行犯とその共犯者を特定することも可能となる。

なお、仮に、係員が、営業時間中に電子ペーパ７２の表示内容を読み落したとしても、電子ペーパ７２の表示内容は、遊技ホールの営業終了後、電源電圧を遮断した後にも残るので、翌日の営業開始時の電源投入までなら、何時でも違法行為の犯行時刻を特定することができる。なお、翌日の営業開始時に電源を投入すると、電源リセット信号ＲＳＴによって、電子ペーパ７２の表示内容がゼロクリアされて「００」となる。

以上、図７に示す第１実施例について説明したが、更に各種の変更が可能である。図９は、第２実施例を示す回路図であり、ここでは、犯行時刻を特定するのではなく、犯行回数を特定して、電子ペーパ７２に表示するようにしている。

すなわち、図９のＯＲゲートＧ１の入力端子には、電源リセット信号ＲＳＴに代えて、主制御部２１から伝送されたＣＰＵリセット信号ＸＵＲＳＴ（図６参照）が供給されている。また、計時クロック（電源クロック）Φを使用せず、第２カウンタ８７のクロック端子ＣＫには、ＯＲゲートＧ１の出力を供給している。なお、第３カウンタ８８は、自励発振器ＯＳＣの出力パルスによって循環動作しており、０００Ｂ〜１１１Ｂを繰り返し出力している。

第２実施例は、上記の通り構成されているので、遊技ホールの営業開始時に、第２カウンタ８７が、電源リセット信号ＲＳＴによってクリアされた後、リセット信号ＸＵＲＳＴやシステムリセット信号ＳＹＳの個数だけ、第２カウンタ８７がカウントアップされることになる。したがって、違法行為者が電源スイッチＳＷをＯＦＦ／ＯＮ操作したり、或いは、意図的に遊技機の制御プログラムを暴走させてＣＰＵを強制リセットさせた場合には、その犯行回数の総数が電子ペーパ７２に記録されることになる。ＣＰＵを強制リセットさせるのは、大当り抽選用のカウンタを違法に初期状態に戻すためであり、例えば、遊技機の近くで高電圧の放電パルスを発生させると、遊技機の処理が暴走状態になり、ＣＰＵが強制リセットされることがある。

なお、遊技ホールの営業開始時には、システムリセット信号ＳＹＳもＬレベルからＨレベルに立上るので、これに対応して、第２カウンタ８７がカウントアップされる可能性もある。しかし、コンデンサＣの容量や、抵抗Ｒの抵抗値を大きくして、電源リセット信号ＲＳＴのＬレベル期間を長く設計すれば、正常なシステムリセット信号ＳＹＳによる第２カウンタ８７のカウントアップ動作を回避することができる。

また、図９には電源スイッチＳＷを記載しているが、これを省略することも可能である。電源スイッチＳＷを省略した場合には、システムリセット信号ＳＹＳの立上り回数をカウントすることに意味はないが、ＣＰＵリセット信号ＸＵＲＳＴの立上り回数をカウントすることで犯行回数を特定できる。

図１０は、第３実施例を示す回路図である。この違法行為の検出保存回路４９は、専用の電源回路７０と、電子ペーパ７２と、電子ペーパ７２への書込み回路７３と、キャラクタＲＯＭ７４と、キャラクタＲＯＭ７４のアドレス部７５と、電子ペーパ７２を初期状態に戻すリセット回路７６と、バックアップ電源ＢＵの監視回路９０とを中心に構成されている。なお、バックアップ電源ＢＵは、主制御部２１や払出制御部２２のワンチップマイコンのＲＡＭに直流電圧（設計値は５Ｖ）を供給する電源である。

アドレス部７５は、パルス周期τが１０分程度の計時クロックΦを発生する自励発振器ＯＳＣと、計時クロックΦを受けてカウントアップされる６ｂｉｔの第２カウンタ８７と、計時クロックの周波数１／τより高周波数（Ｎ／τ）の書込みパルスΦ’を受けてカウントアップされる３ｂｉｔの第３カウンタ８８とで構成されている。なお、ここでは、自励発振器ＯＳＣを使用しているが、図９の場合と同様に、電源パルスを分周して計時クロックとしても良いのは勿論である。

バックアップ電源ＢＵの監視回路９０は、分圧抵抗Ｒ１，Ｒ２と、基準電圧Ｖｚを生成するチェナーダイオードＺＤと、電流制限抵抗Ｒ３と、コンパレータＣＰとで構成されている。ここで、バックアップ電源ＢＵの電圧値Ｖｃｃは、無負荷状態で５Ｖに設計されているが、ワンチップマイコンのＲＡＭに給電している状態では、やや降下したＶｃｃ−Δとなっている。

一方、基準電圧Ｖｚは、バックアップ電源の電圧設計値Ｖｃｃと、これからやや降下したバックアップ電源の電圧値Ｖｃｃ−Δとに対応して、Ｒ２×（Ｖｃｃ−Δ）／（Ｒ１＋Ｒ２）＜Ｖｚ＜Ｒ２×Ｖｃｃ／（Ｒ１＋Ｒ２）に設定されている。すなわち、正常動作時においては、コンパレータＣＰの非反転入力端子（＋）の入力電圧Ｒ２×（Ｖｃｃ−Δ）／（Ｒ１＋Ｒ２）は、基準電圧Ｖｚより僅かに低い。そのため、ワンチップマイコンにバックアップ電源ＢＵが供給されている正常時には、コンパレータＣＰの出力電圧がＬレベルとなる。

ところで、違法行為者は、電源スイッチＳＷを切断するか否かに拘わらず、要するに、主制御部２１や払出制御部２２のＲＯＭに格納された制御プログラムを、違法プログラムと交換したい筈である。しかし、本実施例では、主制御部２１や払出制御部２２にはワンチップマイコンが使用されていて、ＲＯＭだけを交換することはできないので、少なくとも、ワンチップマイコンを交換しなければならない。

そのため、違法行為者は、正規のワンチップマイコンをＩＣソケットから引き抜くか、もしそれが不可能なら、主制御基板２１や払出制御基板２２そのものを交換することになる。但し、何れの交換時でも、バックアップ電源ＢＵの電圧値が（Ｖｃｃ−Δ）からＶｃｃに上昇する瞬間がある。

すると、バックアップ電源ＢＵの電圧値がＶｃｃに上昇したことにより、Ｖｚ＜Ｒ２×Ｖｃｃ／（Ｒ１＋Ｒ２）の関係が成立し、コンパレータＣＰの出力電圧がＨレベルに変化する。すなわち、コンパレータＣＰは、違法行為者の交換作業を検出して、出力値をＨレベルに変化させる。

このコンパレータＣＰの出力レベルの変化は、ＯＲゲートＧ１を経由してワンショットマルチバイブレータＭＴに供給されるので、ワンショットマルチバイブレータＭＴから、アクティブな動作制御信号ＣＴＬが出力され、電子ペーパ７２への書き込み処理が実行される。

この電子ペーパ７２への書き込み時には、キャラクタＲＯＭ７４は、遊技機への電源投入からの経過時間に対応したドットデータを出力しているので、電子ペーパ７２に書き込まれたデータによって違法行為の犯行時刻を特定することが可能となる。

図１１は、第４実施例を示す回路図である。この違法行為の検出保存回路４９には、専用の電源回路を設けられておらず、バックアップ電源ＢＵのみによって図示の各回路素子が動作するようになっている。したがって、第４実施例は、遊技機に電源が投入されているか否かに拘わらず、違法行為の監視動作を継続することができ、遊技ホールの電源電圧が全て遮断された後の違法行為にも有効に機能する。

図示の通り、この検出保存回路４９は、電子ペーパ７２と、電子ペーパ７２への書込み回路７３と、キャラクタＲＯＭ７４と、キャラクタＲＯＭ７４のアドレス部７５と、リセット回路７６と、バックアップ電源ＢＵの監視回路９０とを中心に構成されている。先に説明した通り、上記した各部７３，７４，７５，７６，９０は、バックアップ電源ＢＵで駆動され、遊技機への電源投入の有無とは無関係に動作する。

書込み回路７３は、３−８デコータ８２と、第１ドライバ８３と、第２ドライバ８４と、第１ドライバ８３と第２ドライバ８４の動作制御信号ＣＴＬを生成する信号生成部８５とで構成されている。

信号生成部８５は、電源リセット回路４８からシステムリセット信号ＳＹＳを受けるワンショットマルチバイブレータＭＴ１と、コンパレータＣＰの出力を受けるワンショットマルチバイブレータＭＴ２と、２つのマルチバイブレータＭＴ１，ＭＴ２の出力を受けるＯＲゲートＧ１と、動作制御信号ＣＴＬがドライバ８３，８４に加わるタイミングを若干遅らせる遅延回路ＤＬＹとで構成されている。

アドレス部７５は、ワンショットマルチバイブレータＭＴ２を計数クロックとして受ける６ｂｉｔの第２カウンタ８７と、ドライバ８３の書き込み速度を決める自励発振器ＯＳＣと、自励発振器ＯＳＣの出力クロックを受けてカウントアップされる３ｂｉｔの第３カウンタ８８とで構成されている。

クリア回路７６は、ＡＮＤゲートＧ２と、クリアスイッチＣＬと、プルアップ抵抗Ｒとで構成されている。クリアスイッチＣＬは係員のみが操作可能なＯＮ／ＯＦＦスイッチである。このクリアスイッチは通常ＯＦＦ状態であり、プルアップされた状態でＡＮＤゲートＧ２の入力端子に接続されている。また、ＡＮＤゲートＧ２の他の入力端子には、電源リセット回路４８（図６）が出力するシステムリセット信号ＳＹＳが供給されている。

一方、ＡＮＤゲートＧ２の出力は、第２カウンタ８７のクリア端子ＣＬＲに供給されている。そのため、第２カウンタ８７は、電源投入時に自動的にゼロクリアされると共に、係員がクリアスイッチＣＬを操作したタイミングでも、ゼロクリアされる。なお、各遊技機への電源投入時に、第２カウンタが自動的にゼロクリアされるので、クリアスイッチＣＬの操作は特に不要であり、したがって、クリアスイッチＣＬ及びＡＮＤゲートＧ２の構成を省略しても良い。

バックアップ電源ＢＵの監視回路９０は、図１０と同一構成でも良いが、ここでは、バックアップ電源ＢＵの電源ラインＬＮに重畳するチャタリングノイズを検出する構成を採っている。すなわち、違法行為者が、正規のワンチップマイコンをＩＣソケットから引き抜くか、主制御基板２１や払出制御基板２２のハーネスを引き抜くと、電源ラインＬＮにはチャタリングノイズが重畳するので、本実施例では、このチャタリングノイズの存在によって違法行為を特定する。

かかる動作を実現するため、監視回路９０は、ノイズ検出トランス９１と、ノイズ増幅アンプ９２と、ノイズのピーク値を検出して保持するピークホールド回路９３と、コンパレータＣＰとを中心に構成されている。電源ラインＬＮに特段のノイズが重畳していない場合には、ピークホールド回路９３の出力である抵抗Ｒ４の両端電圧Ｖｏは、チェナーダイオードＺＤの両端電圧Ｖｚより低い。したがって、正常動作時にはコンパレータＣＰの出力はＬレベルである。

しかし、違法行為によって電源ラインＬＮにチャタリングノイズが重畳すると、ピークホールド回路９３の出力Ｖｏが増加して、一瞬だけＶｏ＞Ｖｚとなる。すると、コンパレータＣＰの出力がＬレベルからＨレベルに立上るので、第２ワンショットマルチバイブレータＭＴ２から、アクティブな動作制御信号ＣＴＬが出力される。

このアクティブな動作制御信号ＣＴＬは、第２カウンタ８７のクロック端子に供給されるので、第２カウンタ８７がカウントアップされ、キャラクタＲＯＭから読み出されるドットデータを更新されることになる。したがって、例えば、それまでの「００」に対応するドットデータから、「０１」に対応するドットデータに変化する。

ゲートＧ１から出力されたアクティブな動作制御信号ＣＴＬは、遅延回路ＤＬＹにおいて若干遅延されてドライバ８３，８４に供給されている。そのため、電子ペーパ７２には、更新されたキャラクタＲＯＭのドットデータに対応する、例えば「０１」が書き込まれ表示されることになる。

したがって、深夜に遊技ホールに忍び込んで、遊技機を違法改造したとしても、その行為は、電子ペーパ７２に不揮発的に保存されることになり、翌日の営業開始前に係員によって把握されることなる。なお、遊技機に電源が投入されると、電源リセット回路４８からシステムリセット信号ＳＹＳが出力されるので、第２カウンタ８７がクリアされ、また、第１ワンショットマルチバイブレータＭＴ１からアクティブな動作制御信号ＣＴＬが出力される。その結果、電子ペーパの表示内容は初期状態に戻り、例えば「０１」から「００」に戻る。

以上、違法行為の検出保存回路について、４つの実施例を具体的に説明したが、各実施例の内部構成は、他の実施例にも適用可能である。すなわち、４つの実施例の内部回路を適宜に組み合わせても、本発明を実現することができる。

以上で電源基板２０の説明が終わったので、最後に、図４を参照しつつ主制御基板２１について念のため説明する。先に説明したように、主制御基板２１は、電源基板２０から、ＤＣ１２Ｖ、ＤＣ３２Ｖ、及びバックアップ電源ＢＵ（＝ＤＣ５Ｖ）の他に（図５参照）、電圧降下時に出力される電源異常信号ＡＢＮや、電源投入時に出力されるシステムリセット信号ＳＹＳを受けている（図６参照）。そして、主制御基板２１では、受けたＤＣ１２ＶをＤＣ５Ｖに降圧させて、基板内のコンピュータ回路の電源電圧としている。このように、主制御部２１では、その直流電源電圧５Ｖを電源基板２０から直接受けないので、ＤＣ５Ｖの電源供給ラインを通して、他の制御基板２５，２３，２２，２４から高周波ノイズなどを受けるおそれが回避される。

また、主制御基板２１は、コマンド中継基板２９に接続されると共に、遊技盤中継基板２７を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、図柄始動口１５からのスイッチ信号については、遊技盤中継基板２７を経由することなく、直接、主制御部２１が受けている。

また、主制御部２１は、払出制御部２５に対して制御コマンドＣＭＤ”を一方向に送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

実施例に示すパチンコ機の斜視図である。 パチンコ機の電源ラインを例示したものである。 図１のパチンコ機の遊技盤を詳細に図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 電源基板の内部回路の一部を図示したものである。 電源基板の内部回路の残りの一部を図示すると共に、主制御基板との接続関係を示す回路図である。 不正行為の検出保存回路の第１実施例を示す回路図である。 電子ペーパの内部構造を例示する回路図である。 不正行為の検出保存回路の第２実施例を示す回路図である。 不正行為の検出保存回路の第３実施例を示す回路図である。 不正行為の検出保存回路の第４実施例を示す回路図である。

符号の説明

ＧＭ 遊技機
Φ 計時クロック
７２ 記憶表示素子
７４ 記憶部
７５ 計時部
７３ 書込み部

Claims (9)

1. 遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、
   複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、
   前記表示内容について、これを複数群のデータとして記憶する記憶部と、
   所定時間幅の計時クロックを受けて、前記複数群のデータの何れか一群を特定する計時部と、
   前記計時部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、を備え、
   前記書込み部は、遊技機に電源電圧が供給されたことに対応して動作するよう構成されていることを特徴とする遊技機。
2. 遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、
   複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、
   前記表示内容について、これを複数群のデータとして記憶する記憶部と、
   不定期な計数クロックを受けて、前記複数群のデータの何れか一群を特定する計数部と、
   前記計数部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、を備え、
   前記計数部及び前記書込み部は、遊技機に電源電圧が供給されたこと、又は、遊技機の動作を制御するＣＰＵがリセットされたこと、に対応して相前後して動作するよう構成されていることを特徴とする遊技機。
3. 遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、遊技機への電源電圧が遮断された後も、所定の電子素子に対してバックアップ電源の給電が持続されるよう構成されると共に、
   複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、
   前記表示内容について、これを複数群のデータとして記憶する記憶部と、
   所定時間幅の計時クロックを受けて、前記複数群のデータの何れか一群を特定する計時部と、
   前記計時部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、
   前記バックアップ電源からの給電状態を監視し、給電状態の変化を検出する異常検出部と、を備え、
   前記書込み部は、前記異常検出部によって給電状態の変化が検出されたことに対応して動作するよう構成されていることを特徴とする遊技機。
4. 遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、遊技機への電源電圧が遮断された後も、所定の電子素子に対してバックアップ電源の給電が持続されるよう構成されると共に、
   複数個の画素を有し、自らの表示内容を不揮発的に保存する記憶表示素子と、
   前記表示内容について、これを複数群のデータとして記憶する記憶部と、
   不定期な計数クロックを受けて、前記複数群のデータの何れか一群を特定する計数部と、
   前記計数部が特定する一群のデータを前記記憶部から読み出し、これを前記記憶表示素子に供給して記憶させる書込み部と、
   前記バックアップ電源からの給電状態を監視し、給電状態の変化を検出する異常検出部と、を備え、
   前記計数部及び前記書込み部は、前記異常検出部によって給電状態の変化が検出されたことに対応して動作するよう構成されていることを特徴とする遊技機。
5. 前記計数部又は前記計時部は、遊技機への電源投入に起因して発生させるリセット信号により、初期状態に設定されるよう構成されている請求項１〜４の何れかに記載の遊技機。
6. 電源スイッチを各遊技機に設けると共に、前記リセット信号は、電源スイッチの上流側から受ける交流信号に基づいて生成される請求項５に記載の遊技機。
7. 前記計時クロックは、商用の交流電源電圧に基づいて生成されている請求項１又は請求項３に記載の遊技機。
8. 前記記憶表示素子、前記記憶部、前記計数部、前記書込み部、及び前記異常検出部は、前記バックアップ電源によって動作している請求項４に記載の遊技機。
9. 前記書込み部は、所定の書込みパルスに制御されて書込み動作を実行している請求項１〜８の何れかに記載の遊技機。

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