JP2008010755A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2008010755A
JP2008010755A JP2006181898A JP2006181898A JP2008010755A JP 2008010755 A JP2008010755 A JP 2008010755A JP 2006181898 A JP2006181898 A JP 2006181898A JP 2006181898 A JP2006181898 A JP 2006181898A JP 2008010755 A JP2008010755 A JP 2008010755A
Authority
JP
Japan
Prior art keywords
film
semiconductor substrate
interlayer insulating
ferroelectric
peripheral region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006181898A
Other languages
Japanese (ja)
Other versions
JP4716938B2 (en
Inventor
Fumio O
文生 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006181898A priority Critical patent/JP4716938B2/en
Publication of JP2008010755A publication Critical patent/JP2008010755A/en
Application granted granted Critical
Publication of JP4716938B2 publication Critical patent/JP4716938B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To prevent a product yield from decreasing due to particles generated by the peeling of a film by preventing the film from being peeled at a peripheral region of a semiconductor wafer. <P>SOLUTION: A polishing stop film 20 having polishing speedless than that of an interlayer insulation film 12 is formed between a semiconductor substrate (semiconductor wafer) 11 and the interlayer insulation film 12. The polishing stop film 20 remains on the semiconductor substrate 11 as a stopper of polishing (stop index) even if the interlayer insulation film 12 is removed by polishing using a CMP method when forming a conductive plug 13 in the interlayer insulation film 12 at the peripheral region of the semiconductor 11. Then, the polishing stop film 20 is interposed between the semiconductor substrate 11 and an oxidation prevention film 14 at the peripheral region of the semiconductor substrate 11, thus preventing the oxidation prevention film 14 from being peeled due to stress, or the like when forming a ferroelectric film 16. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、強誘電体キャパシタを有する半導体装置の構造及びその製造方法に関する。   The present invention relates to a structure of a semiconductor device having a ferroelectric capacitor and a manufacturing method thereof.

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。   In recent years, with the progress of digital technology, there is an increasing tendency to process or store a large amount of data at high speed. For this reason, high integration and high performance of semiconductor devices used in electronic devices are required.

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。   Therefore, for a semiconductor memory device, for example, in order to realize high integration of DRAM, as a capacitor insulating film of a capacitor element (capacitor) constituting the DRAM, instead of conventionally used silicon oxide or silicon nitride, Technologies using ferroelectric materials and high dielectric constant materials are starting to be widely researched and developed.

また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）と呼ばれる。   In addition, in order to realize a non-volatile RAM that can perform a write operation and a read operation at a lower voltage and at a higher speed, a technique using a ferroelectric having spontaneous polarization characteristics as a capacitor insulating film has been actively researched and developed. Yes. Such a semiconductor memory device is called a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory).

強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。   A ferroelectric memory includes a ferroelectric capacitor configured by sandwiching a ferroelectric film as a capacitive insulating film between a pair of electrodes. In the ferroelectric memory, information is stored using the hysteresis characteristic of the ferroelectric film.

この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。   This ferroelectric film generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization characteristics even when the applied voltage is removed. Further, if the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization of the ferroelectric film is also reversed. Therefore, information can be read out by detecting this spontaneous polarization. A ferroelectric memory operates at a lower voltage than a flash memory, and can perform power saving and high-speed writing operation.

近時では、強誘電体メモリにおいても、他の半導体デバイスと同様に、より一層の高集積化や高性能化が要求されており、今後、益々のメモリセルの微細化が必要となってくる。このメモリセルの微細化には、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとるプレーナ型の構造に替えて、強誘電体キャパシタの上部電極の電気的接続を上方からとり、下部電極の電気的接続を下方からとるスタック型の構造を採用することが有効であることが知られている。   Recently, as with other semiconductor devices, ferroelectric memories are required to have higher integration and higher performance, and further miniaturization of memory cells will be required in the future. . For miniaturization of this memory cell, the upper electrode and the lower electrode of the ferroelectric capacitor are replaced with a planar structure that takes the electrical connection from above, and the electrical connection of the upper electrode of the ferroelectric capacitor is taken from the upper side. It is known that it is effective to adopt a stack type structure in which the lower electrode is electrically connected from below.

一般的なスタック型の強誘電体メモリでは、メモリセルを構成するトランジスタのドレインの直上に形成された導電性プラグ上に、強誘電体キャパシタが形成されている。   In a general stack type ferroelectric memory, a ferroelectric capacitor is formed on a conductive plug formed immediately above a drain of a transistor constituting a memory cell.

従来のスタック型の強誘電体メモリでは、導電性プラグを形成した後の後工程において当該導電性プラグが酸化してしまうことを防止するために、当該導電性プラグ上に、酸化防止膜を形成するようにしたものある。   In a conventional stack type ferroelectric memory, an anti-oxidation film is formed on the conductive plug in order to prevent the conductive plug from being oxidized in a subsequent process after the conductive plug is formed. There is something to do.

特開２００３−２２９５４２号公報JP 2003-229542 A 特開２００４−１９３４３０号公報JP 2004-193430 A

ここで、上述した従来のスタック型の強誘電体メモリの構造について、図１を用いて説明する。
図１に示すように、従来のスタック型の強誘電体メモリでは、半導体基板（半導体ウエハ）１１上の層間絶縁膜１２内に埋め込まれるように導電性プラグ１３が形成され、この導電性プラグ１３上に当該導電性プラグの酸化を防止する酸化防止膜１４が形成されている。そして、酸化防止膜１４を介して、強誘電体キャパシタの下部電極となる下部電極膜１５、及び強誘電体キャパシタのキャパシタ膜となる強誘電体膜１６が順次形成される構造となっている。 Here, the structure of the above-described conventional stacked ferroelectric memory will be described with reference to FIG.
As shown in FIG. 1, in a conventional stack type ferroelectric memory, a conductive plug 13 is formed so as to be embedded in an interlayer insulating film 12 on a semiconductor substrate (semiconductor wafer) 11. An antioxidant film 14 for preventing the conductive plug from being oxidized is formed thereon. A lower electrode film 15 serving as a lower electrode of the ferroelectric capacitor and a ferroelectric film 16 serving as a capacitor film of the ferroelectric capacitor are sequentially formed via the antioxidant film 14.

従来のスタック型の強誘電体メモリにおいて、強誘電体膜１６をＭＯ−ＣＶＤ法で形成した際に、強誘電体キャパシタの形成においては問題が無かったものの、そのストレスなどの影響により、半導体基板（半導体ウエハ）１１の周縁領域では、膜の剥がれが発生する不具合が生じた。また、強誘電体膜１６を形成する他の方法として、スパッタリング方法を用いてアモルファス状態の強誘電体膜を堆積し、これを熱処理により結晶化させて強誘電体膜１６を形成する方法を試みたが、同様に、半導体基板（半導体ウエハ）１１の周縁領域で膜の剥がれの不具合が発生した。   In the conventional stack type ferroelectric memory, when the ferroelectric film 16 is formed by the MO-CVD method, there is no problem in the formation of the ferroelectric capacitor. In the peripheral region of the (semiconductor wafer) 11, a problem that the film peeled off occurred. As another method for forming the ferroelectric film 16, an attempt is made to deposit an amorphous ferroelectric film using a sputtering method and crystallize it by heat treatment to form the ferroelectric film 16. However, similarly, a problem of film peeling occurred in the peripheral region of the semiconductor substrate (semiconductor wafer) 11.

この点につき、従来の強誘電体メモリの製造工程では、半導体基板（半導体ウエハ）１１の周縁領域を膜の剥がれ無く高品質に製造することについては、当該周縁領域がダイシングにより最終的に除去されるものであること等を理由として、全く考慮されていなかった。   With regard to this point, in the conventional manufacturing process of the ferroelectric memory, the peripheral region of the semiconductor substrate (semiconductor wafer) 11 is finally removed by dicing in order to manufacture the peripheral region with high quality without peeling off the film. It was not taken into account at all because of the reason.

しかしながら、この半導体基板（半導体ウエハ）１１の周縁領域における膜の剥がれは、製造工程におけるパーティクルの発生の原因となり、強誘電体メモリの歩留まりを著しく低下させるという問題を生じる。   However, peeling of the film in the peripheral region of the semiconductor substrate (semiconductor wafer) 11 causes generation of particles in the manufacturing process and causes a problem of significantly reducing the yield of the ferroelectric memory.

本発明は上述の問題点に鑑みてなされたものであり、簡易な構成で、半導体ウエハの周縁領域における膜の剥がれを防止し、この膜の剥がれに起因して発生するパーティクルによる製品歩留まりの低下を抑止する半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above-mentioned problems, and with a simple configuration, prevents film peeling in the peripheral region of a semiconductor wafer and reduces product yield due to particles generated due to the film peeling. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.

本発明者は、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。   As a result of intensive studies, the present inventor has conceived various aspects of the invention described below.

本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成された層間絶縁構造と、前記層間絶縁構造内に埋め込まれるように形成された導電性プラグと、前記導電性プラグの上方に形成され、前記導電性プラグの酸化を防止する酸化防止膜と、前記酸化防止膜の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタとを含み、前記層間絶縁構造は、層間絶縁膜と、前記半導体基板と前記層間絶縁膜との間に形成され、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜とを有する。   A semiconductor device according to the present invention includes a semiconductor substrate, an interlayer insulating structure formed above the semiconductor substrate, a conductive plug formed so as to be embedded in the interlayer insulating structure, and an upper side of the conductive plug. An anti-oxidation film formed to prevent oxidation of the conductive plug, and a ferroelectric capacitor formed above the anti-oxidation film and having a ferroelectric film sandwiched between a lower electrode and an upper electrode; The interlayer insulating structure is formed between an interlayer insulating film, the semiconductor substrate and the interlayer insulating film, and has a lower polishing rate than the interlayer insulating film, and the interlayer insulating film is polished when the interlayer insulating film is polished. And a polishing stopper film that can serve as a polishing stop index.

本発明の半導体装置の製造方法は、半導体基板の上方に層間絶縁構造を形成する工程と、前記層間絶縁構造内に埋め込まれるように導電性プラグを形成する工程と、前記導電性プラグの上方に、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、前記酸化防止膜の上方に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程とを含み、前記層間絶縁構造を形成する工程は、層間絶縁膜を形成する工程と、前記層間絶縁膜を形成する前に、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜を形成する工程とを有する。   The method of manufacturing a semiconductor device according to the present invention includes a step of forming an interlayer insulating structure above a semiconductor substrate, a step of forming a conductive plug so as to be embedded in the interlayer insulating structure, and a portion above the conductive plug. A step of forming an antioxidant film for preventing oxidation of the conductive plug, and a ferroelectric capacitor having a ferroelectric film sandwiched between a lower electrode and an upper electrode above the antioxidant film. Forming the interlayer insulating structure, forming the interlayer insulating film, and before forming the interlayer insulating film, the interlayer insulating film has a lower polishing rate than the interlayer insulating film. And a step of forming a polishing stop film that can be a stop indicator for the polishing when the polishing is performed.

本発明によれば、研磨停止膜を設けるのみの簡易な構成で、半導体ウエハの周縁領域における膜の剥がれを防止することができる。これにより、この周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。   According to the present invention, it is possible to prevent peeling of the film in the peripheral region of the semiconductor wafer with a simple configuration in which only a polishing stopper film is provided. Thereby, it is possible to avoid the generation of particles due to the peeling of the film in the peripheral region, and it is possible to suppress a decrease in product yield.

また、層間絶縁膜及び導電性プラグの上面に対してアンモニアガスの雰囲気中におけるプラズマ処理を行うことにより、その後に形成する結晶性向上導電性膜に当該導電性プラグの平坦化による影響が及ぶことを遮断することができる。   In addition, by performing plasma treatment in an atmosphere of ammonia gas on the upper surface of the interlayer insulating film and the conductive plug, the crystallinity-improving conductive film to be formed later is affected by the planarization of the conductive plug. Can be cut off.

−本発明の骨子−
本発明者は、強誘電体膜を形成した際に発生した半導体ウエハの周縁領域における膜の剥がれの防止を図るべく、まず、以下に示す実験を行った。 -Outline of the present invention-
The present inventor first conducted the following experiment in order to prevent film peeling in the peripheral region of the semiconductor wafer generated when the ferroelectric film was formed.

本発明者は、まず、半導体基板（半導体ウエハ）１１の周縁領域における膜の剥がれの原因が、強誘電体膜１６の下層膜である下部電極膜１５に起因するものと考え、半導体基板（半導体ウエハ）１１の全面に下部電極膜１５を形成した後、半導体基板（半導体ウエハ）１１の周縁端部から内側の約５ｍｍ程度の下部電極膜をエッチングする方法を試みた。これにより、半導体基板（半導体ウエハ）１１の周縁領域の大面積に亘る膜の剥がれは回避できたが、膜の剥がれの発生を防止するまでには至らなかった。この半導体基板（半導体ウエハ）１１の周縁領域の下部電極膜１５をエッチング処理した際の半導体基板（半導体ウエハ）１１の周縁領域の断面写真を図３に示す。   The inventor first considers that the cause of the film peeling in the peripheral region of the semiconductor substrate (semiconductor wafer) 11 is due to the lower electrode film 15 which is the lower layer film of the ferroelectric film 16, and the semiconductor substrate (semiconductor wafer). After forming the lower electrode film 15 on the entire surface of the wafer 11, an attempt was made to etch the lower electrode film about 5 mm inside from the peripheral edge of the semiconductor substrate 11. As a result, peeling of the film over a large area of the peripheral area of the semiconductor substrate (semiconductor wafer) 11 could be avoided, but it was not possible to prevent occurrence of peeling of the film. FIG. 3 shows a cross-sectional photograph of the peripheral region of the semiconductor substrate (semiconductor wafer) 11 when the lower electrode film 15 in the peripheral region of the semiconductor substrate (semiconductor wafer) 11 is etched.

図３（ａ）及び図３（ｂ）に示すように、ベベル部近傍及びベベル部より１０〜５０μｍ内側に、酸化防止膜１４として用いたＴｉＡｌＮ膜の膜剥がれ及び膜浮きが観察された。   As shown in FIG. 3A and FIG. 3B, film peeling and film floating of the TiAlN film used as the antioxidant film 14 were observed in the vicinity of the bevel portion and inside the bevel portion by 10 to 50 μm.

この際、酸化防止膜１４として用いたＴｉＡｌＮ膜の下には、層間絶縁膜１２は存在していなかった。即ち、従来のスタック型の強誘電体メモリにおける周縁領域は、図２に示すように、半導体基板（半導体ウエハ）１１の直上に酸化防止膜１４が形成されている構造となっている。これは、半導体基板（半導体ウエハ）１１の周縁領域では、図１に示す導電性プラグ１３を平坦化する工程において、形成された層間絶縁膜１２が除去されてしまい、半導体基板（半導体ウエハ）１１が露出した状態で、酸化防止膜１４が形成されるためであると考えられる。   At this time, the interlayer insulating film 12 did not exist under the TiAlN film used as the antioxidant film 14. That is, the peripheral region of the conventional stack type ferroelectric memory has a structure in which an anti-oxidation film 14 is formed directly on the semiconductor substrate (semiconductor wafer) 11 as shown in FIG. This is because, in the peripheral region of the semiconductor substrate (semiconductor wafer) 11, the formed interlayer insulating film 12 is removed in the step of planarizing the conductive plug 13 shown in FIG. 1, and the semiconductor substrate (semiconductor wafer) 11. This is probably because the anti-oxidation film 14 is formed in a state in which is exposed.

この点から、本発明者は、Ｓｉ等からなる半導体基板（半導体ウエハ）１１と、ＴｉＡｌＮ或いはＴｉＮ等からなる酸化防止膜１４との密着性が悪いため、強誘電体膜を形成した際に、そのストレスなどの影響により、半導体基板（半導体ウエハ）１１と酸化防止膜１４との界面において、酸化防止膜１４の膜の剥がれが発生することを見出した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。   From this point, the present inventor has poor adhesion between the semiconductor substrate (semiconductor wafer) 11 made of Si or the like and the antioxidant film 14 made of TiAlN or TiN, so when the ferroelectric film is formed, It has been found that the anti-oxidation film 14 is peeled off at the interface between the semiconductor substrate (semiconductor wafer) 11 and the anti-oxidation film 14 due to the stress and the like. And based on these opinions, the present inventor has come up with the following aspects of the invention.

図４及び図５は、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
本発明では、図４（ａ）に示すように、半導体基板（半導体ウエハ）１１上に層間絶縁膜１２を形成する前に、層間絶縁膜１２よりも研磨速度が小さく当該層間絶縁膜１２が研磨された際の当該研磨の停止指標となり得る研磨停止膜２０を形成する。これにより、半導体基板（半導体ウエハ）１１の周縁領域では、図４（ｂ）に示すように、導電性プラグ１３の平坦化による研磨がなされた際において層間絶縁膜１２は除去されるものの、研磨停止膜２０は当該研磨のストッパー膜となって半導体基板（半導体ウエハ）１１上に残ることになる。 4 and 5 are schematic views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the present invention.
In the present invention, as shown in FIG. 4A, before the interlayer insulating film 12 is formed on the semiconductor substrate (semiconductor wafer) 11, the polishing rate is lower than that of the interlayer insulating film 12, and the interlayer insulating film 12 is polished. A polishing stop film 20 that can be a polishing stop index when the polishing is performed is formed. As a result, in the peripheral region of the semiconductor substrate (semiconductor wafer) 11, as shown in FIG. 4B, the interlayer insulating film 12 is removed when polishing by planarizing the conductive plug 13 is performed. The stop film 20 becomes a polishing stopper film and remains on the semiconductor substrate (semiconductor wafer) 11.

本発明では、半導体基板（半導体ウエハ）１１の周縁領域において、半導体基板（半導体ウエハ）１１と酸化防止膜１４との間に研磨停止膜２０を設けることにより、強誘電体膜１６の形成時における酸化防止膜１４の膜の剥がれを防止する。   In the present invention, a polishing stop film 20 is provided between the semiconductor substrate (semiconductor wafer) 11 and the antioxidant film 14 in the peripheral region of the semiconductor substrate (semiconductor wafer) 11, so that the ferroelectric film 16 is formed. The anti-oxidation film 14 is prevented from peeling off.

更に、本発明では、図５（ａ）に示す酸化防止膜１４上に下部電極膜１５を形成した際に、図５（ｂ）に示す半導体基板（半導体ウエハ）１１の周縁領域においては、当該下部電極膜１５をエッチングにより除去する。これにより、本発明では、従来、強誘電体膜１６の形成時において周縁領域で生じていた下部電極膜１５による膜の剥がれも防止する。   Furthermore, in the present invention, when the lower electrode film 15 is formed on the antioxidant film 14 shown in FIG. 5A, the peripheral region of the semiconductor substrate (semiconductor wafer) 11 shown in FIG. The lower electrode film 15 is removed by etching. As a result, in the present invention, the peeling of the film by the lower electrode film 15 that has conventionally occurred in the peripheral region during the formation of the ferroelectric film 16 is also prevented.

本発明における研磨停止膜２０としては、アルミナ膜（Ａｌ2Ｏ3膜）、ＺｒＯX膜又はＴｉＯX膜を適用することが好適である。 As the polishing stopper film 20 in the present invention, it is preferable to apply an alumina film (Al 2 O 3 film), a ZrO x film or a TiO x film.

上記の特許文献１には、強誘電体キャパシタの直下に（導電性プラグが形成された層間絶縁膜上に）、強誘電体膜への水素の拡散を防止するアルミナ膜からなる水素拡散防止膜を具備する半導体装置が開示されている。また、上記の特許文献２には、強誘電体キャパシタの直下に（導電性プラグが形成された層間絶縁膜上に）、導電性プラグの酸化を防止する酸化防止絶縁層を具備する半導体装置が開示されている。そして、この特許文献２には、酸化防止絶縁層として、窒化シリコン層の他に、アルミナ層を適用できる旨の記載がある。   Patent Document 1 discloses a hydrogen diffusion prevention film made of an alumina film for preventing diffusion of hydrogen into a ferroelectric film immediately below a ferroelectric capacitor (on an interlayer insulating film on which a conductive plug is formed). There is disclosed a semiconductor device comprising: Further, in Patent Document 2 described above, there is a semiconductor device including an anti-oxidation insulating layer for preventing oxidation of a conductive plug immediately below a ferroelectric capacitor (on an interlayer insulating film on which the conductive plug is formed). It is disclosed. And this patent document 2 has the description that an alumina layer can be applied as an antioxidant insulating layer in addition to a silicon nitride layer.

上述した特許文献１及び２は、本発明の研磨停止膜２０に用いるアルミナ膜に関する技術を開示するものであるが、特許文献１及び２は強誘電体キャパシタと接続する導電性プラグが形成された層間絶縁膜上にアルミナ膜を形成するのに対して、本発明は当該層間絶縁膜と半導体基板との間、即ち当該層間絶縁膜の下にアルミナ膜を形成しており、装置構成そのものが異なったものとなっている。そもそも、本発明では、アルミナ膜を当該層間絶縁膜が研磨された際の停止指標として用いており、水素拡散防止膜或いは酸化防止絶縁層として用いる特許文献１及び２とはその目的から異なる。また、特許文献１及び２のように、強誘電体キャパシタの直下にアルミナ膜を設けると、当該アルミナ膜に対して、その上方に形成される強誘電体膜における配向がその下方に形成された導電性プラグの影響を遮断するために行うプラズマ処理を行っても、その配向が変化せず、強誘電体膜における配向を均一にし難いという不具合がある。   Patent Documents 1 and 2 described above disclose a technique related to an alumina film used for the polishing stopper film 20 of the present invention. However, Patent Documents 1 and 2 have a conductive plug connected to a ferroelectric capacitor. Whereas an alumina film is formed on the interlayer insulating film, the present invention forms an alumina film between the interlayer insulating film and the semiconductor substrate, that is, under the interlayer insulating film, and the device configuration itself is different. It has become. In the first place, in the present invention, the alumina film is used as a stop index when the interlayer insulating film is polished, which is different from Patent Documents 1 and 2 used as a hydrogen diffusion preventing film or an antioxidant insulating layer. Further, as in Patent Documents 1 and 2, when an alumina film is provided immediately below the ferroelectric capacitor, the orientation of the ferroelectric film formed above the alumina film is formed below the alumina film. Even if a plasma treatment is performed to block the influence of the conductive plug, the orientation does not change, and it is difficult to make the orientation in the ferroelectric film uniform.

−本発明を適用した具体的な実施形態−
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。 -Specific embodiment to which the present invention is applied-
Hereinafter, embodiments of the present invention will be described. However, here, for convenience, the cross-sectional structure of each memory cell of the ferroelectric memory will be described together with its manufacturing method.

図６〜図１４は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
まず、図６（ａ）に示すように、半導体基板（半導体ウエハ）６１に素子分離構造６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆う例えばＳｉＯＮ膜（シリコン酸窒化膜）６７を形成する。 6 to 14 are schematic cross-sectional views illustrating a method for manufacturing a ferroelectric memory (semiconductor device) according to an embodiment of the present invention.
First, as shown in FIG. 6A, an element isolation structure 62 and, for example, a p-well 91 are formed on a semiconductor substrate (semiconductor wafer) 61, and MOSFETs 101 and 102 are formed on the semiconductor substrate 61. For example, a SiON film (silicon oxynitride film) 67 that covers each MOSFET is formed.

具体的には、まず、Ｓｉ基板等の半導体基板６１に素子分離構造、ここではＳＴＩ（Shallow Trench Isolation）法による素子分離構造６２を形成し、素子形成領域を画定する。なお、本実施形態では、ＳＴＩ法により素子分離構造を形成するようにしているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離構造を形成するようにしてもよい。   Specifically, first, an element isolation structure, here, an element isolation structure 62 by an STI (Shallow Trench Isolation) method is formed on a semiconductor substrate 61 such as a Si substrate to define an element formation region. In this embodiment, the element isolation structure is formed by the STI method. However, the element isolation structure may be formed by a LOCOS (Local Oxidation of Silicon) method, for example.

続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を形成する。続いて、ＳｉＯ2膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びＳｉＯ2膜を、素子形成領域のみに残すパターニングを行って、ＳｉＯ2膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。このゲート電極６４は、ワード線の一部を構成する。 Subsequently, boron (B), for example, is ion-implanted into the surface of the element formation region of the semiconductor substrate 61 under the conditions of an energy of 300 keV and a dose of 3.0 × 10 13 cm −2 to form a p-well 91. To do. Subsequently, an SiO 2 film (silicon oxide film) having a thickness of about 3 nm is formed on the semiconductor substrate 61 by, eg, thermal oxidation. Subsequently, a polycrystalline silicon film having a thickness of about 180 nm is formed on the SiO 2 film by a CVD method. Subsequently, patterning is performed to leave the polycrystalline silicon film and the SiO 2 film only in the element formation region, thereby forming the gate insulating film 63 made of the SiO 2 film and the gate electrode 64 made of the polycrystalline silicon film. The gate electrode 64 constitutes a part of the word line.

続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。 Subsequently, using the gate electrode 64 as a mask, for example, phosphorus (P) is ion-implanted into the surface of the semiconductor substrate 61 under conditions of, for example, an energy of 13 keV and a dose of 5.0 × 10 14 cm −2 , and n −. A low concentration diffusion layer 92 of the mold is formed. Subsequently, after a SiO 2 film having a thickness of about 300 nm is formed on the entire surface by CVD, anisotropic etching is performed to leave the SiO 2 film only on the side wall of the gate electrode 64, thereby forming the sidewall 66. Form.

続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層９３を形成する。 Subsequently, arsenic (As), for example, is ion-implanted into the surface of the semiconductor substrate 61 using the gate electrode 64 and the sidewalls 66 as a mask, for example, under conditions of an energy of 10 keV and a dose of 5.0 × 10 14 cm −2. Thus, an n + type high concentration diffusion layer 93 is formed.

続いて、全面に、例えばスパッタリング法により、例えばＣｏ等の高融点金属膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜と高融点金属膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応の高融点金属膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、全面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。   Subsequently, a refractory metal film such as Co is deposited on the entire surface by, eg, sputtering. Thereafter, by performing heat treatment at a temperature of 400 ° C. to 900 ° C., the polycrystalline silicon film of the gate electrode 64 and the refractory metal film undergo a silicide reaction, and a silicide layer 65 is formed on the upper surface of the gate electrode 64. Thereafter, the unreacted refractory metal film is removed using hydrofluoric acid or the like. As a result, the MOSFET 101 having the gate insulating film 63, the gate electrode 64, the silicide layer 65, the sidewall 66, and the source / drain diffusion layer including the low concentration diffusion layer 92 and the high concentration diffusion layer 93 on the semiconductor substrate 61, 102 is formed. In the present embodiment, the description has been given by taking the formation of an n-channel MOSFET as an example, but a p-channel MOSFET may be formed. Subsequently, a SiON film 67 having a thickness of about 200 nm is formed on the entire surface by plasma CVD.

次いで、図６（ｂ）に示すように、層間絶縁膜６８、グルー膜６９ａ、Ｗプラグ６９ｂ及び６９ｃを形成する。   Next, as shown in FIG. 6B, an interlayer insulating film 68, a glue film 69a, and W plugs 69b and 69c are formed.

具体的には、まず、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積した後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ＳｉＯ2膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。 Specifically, first, a SiO 2 film (silicon oxide film) having a thickness of about 1000 nm is deposited on the SiON film 67 by a plasma CVD method using TEOS (Tetra Ethyl Ortho Silicate) gas. Planarization is performed by CMP (Chemical Mechanical Polishing), and an interlayer insulating film 68 made of a SiO 2 film is formed with a thickness of about 700 nm.

続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｄを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、例えばスパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。   Subsequently, a via hole 69d reaching the high concentration diffusion layer 93 of each MOSFET is formed in the interlayer insulating film 68 and the SiON film 67 with a diameter of, for example, about 0.25 μm. Thereafter, a Ti film and a TiN film are successively laminated on the entire surface by sputtering, for example, with a thickness of about 30 nm and a TiN film.

続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｄ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔６９ｄ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜６９ａと、Ｗプラグ６９ｂ、６９ｃを形成する。この際、ＣＶＤ法により堆積されるＷ膜は、層間絶縁膜６８の平坦面上に対して厚さ３００ｎｍ程度となる。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。   Subsequently, after depositing a W film having a thickness sufficient to fill the via holes 69d by CVD, the W film, TiN film, and Ti film are exposed until the surface of the interlayer insulating film 68 is exposed by CMP. By polishing and flattening the film, a glue film 69a made of a Ti film and a TiN film and W plugs 69b and 69c are formed in the via hole 69d. At this time, the W film deposited by the CVD method has a thickness of about 300 nm with respect to the flat surface of the interlayer insulating film 68. Here, the W plug 69b is connected to one of the source / drain diffusion layers of each MOSFET, and the W plug 69c is connected to the other.

この図６（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１５に示す。図１５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に堆積された膜のエッチング処理やＣＭＰ法による研磨等により、半導体基板６１が露出した状態となっている。   FIG. 15 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 15, in the peripheral region of the semiconductor substrate 61, the semiconductor substrate 61 is exposed by etching treatment of a film deposited on the semiconductor substrate 61, polishing by a CMP method, or the like.

次いで、図６（ｃ）に示すように、全面に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のＳｉＯＮ膜（シリコン酸窒化膜）７０を形成する。このＳｉＯＮ膜７０は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、ＳｉＮ膜（シリコン窒化膜）を形成するようにしてもよい。   Next, as shown in FIG. 6C, a SiON film (silicon oxynitride film) 70 having a thickness of about 130 nm is formed on the entire surface by plasma CVD. This SiON film 70 becomes an antioxidant film for preventing the oxidation of the W plugs 69b and 69c. Here, instead of the SiON film, for example, an SiN film (silicon nitride film) may be formed.

この図６（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１６に示す。図１６に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０が形成された状態となっている。   FIG. 16 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 16, the SiON film 70 is formed on the semiconductor substrate 61 in the peripheral region of the semiconductor substrate 61.

次いで、図７（ａ）に示すように、半導体基板（半導体ウエハ）６１の全面に、研磨停止膜７１を形成する。   Next, as illustrated in FIG. 7A, a polishing stopper film 71 is formed on the entire surface of the semiconductor substrate (semiconductor wafer) 61.

具体的に、本実施形態では、研磨停止膜７１として、スパッタリング法により、ＳｉＯＮ膜７０上に厚さ２０乃至５０ｎｍのＡｌ2Ｏ3膜からなる絶縁膜を形成する。なお、研磨停止膜７１として、厚さ２０乃至５０ｎｍのＺｒＯX膜又はＴｉＯX膜を適用することも可能であり、この場合の各ｘは、それぞれ１＜ｘ≦２の値を満たす。 Specifically, in the present embodiment, as the polishing stopper film 71, an insulating film made of an Al 2 O 3 film having a thickness of 20 to 50 nm is formed on the SiON film 70 by sputtering. Note that a ZrO x film or a TiO x film having a thickness of 20 to 50 nm can also be applied as the polishing stopper film 71, and each x in this case satisfies a value of 1 <x ≦ 2.

この図７（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１７に示す。図１７に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０及び研磨停止膜７１が順次形成された状態となっている。この研磨停止膜７１は、後工程で形成される層間絶縁膜（７２）よりも研磨速度が小さい材料から構成されている。そして、研磨停止膜７１は、半導体基板６１の周縁領域において、後工程で形成される層間絶縁膜（７２）が当該層間絶縁膜内にＷプラグ（７３ｂ）を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。即ち、この研磨停止膜７１は、半導体基板６１の周縁領域において、その後に形成される酸化防止膜（７５）と半導体基板６１との間に介在し、両者が密着した際の酸化防止膜（７５）の膜剥がれによる不具合を防止する機能を有する。   FIG. 17 is a schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 17, in the peripheral region of the semiconductor substrate 61, the SiON film 70 and the polishing stopper film 71 are sequentially formed on the semiconductor substrate 61. The polishing stopper film 71 is made of a material having a lower polishing rate than the interlayer insulating film (72) formed in a later step. Then, the polishing stopper film 71 is polished by CMP in the peripheral region of the semiconductor substrate 61 when the interlayer insulating film (72) formed in a later step forms the W plug (73b) in the interlayer insulating film. Even when removed, the polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61. That is, the polishing stopper film 71 is interposed in the peripheral region of the semiconductor substrate 61 between the subsequently formed antioxidant film (75) and the semiconductor substrate 61, and the antioxidant film (75 when they are in close contact with each other). ) To prevent problems due to film peeling.

次いで、図７（ｂ）に示すように、研磨停止膜７１上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）からなる層間絶縁膜７２を形成する。なお、層間絶縁膜７２として、ＳｉＮ膜（シリコン窒化膜）を適用することも可能である。 Next, as shown in FIG. 7B, an interlayer insulating film 72 made of a SiO 2 film (silicon oxide film) having a thickness of about 300 nm is formed on the polishing stopper film 71 by plasma CVD using TEOS as a raw material. To do. Note that a SiN film (silicon nitride film) can be applied as the interlayer insulating film 72.

図６（ｃ）〜図７（ｂ）に示す工程で形成されたＳｉＯＮ膜７０、研磨停止膜７１及び層間絶縁膜７２は、本発明における「層間絶縁構造」を構成する。   The SiON film 70, the polishing stopper film 71 and the interlayer insulating film 72 formed in the steps shown in FIGS. 6C to 7B constitute the “interlayer insulating structure” in the present invention.

この図７（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１８に示す。図１８に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び層間絶縁膜７２が順次形成された状態となっている。   FIG. 18 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 18, in the peripheral region of the semiconductor substrate 61, the SiON film 70, the polishing stopper film 71, and the interlayer insulating film 72 are sequentially formed on the semiconductor substrate 61.

次いで、図７（ｃ）に示すように、グルー膜７３ａ及びＷプラグ７３ｂを形成する。   Next, as shown in FIG. 7C, a glue film 73a and a W plug 73b are formed.

具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、研磨停止膜７１及びＳｉＯＮ膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。   Specifically, first, a via hole 73c exposing the surface of the W plug 69b is formed in the interlayer insulating film 72, the polishing stopper film 71, and the SiON film 70 with a diameter of, for example, about 0.25 μm. Thereafter, a Ti film and a TiN film are successively stacked on the entire surface by sputtering to a thickness of about 30 nm and a TiN film of about 20 nm.

続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。   Subsequently, a W film having a thickness sufficient to fill the via holes 73c is further deposited by the CVD method, and then the W film, the TiN film, and the Ti film are exposed until the surface of the interlayer insulating film 72 is exposed by the CMP method. By polishing and planarizing the film, a glue film 73a and a W plug 73b are formed in the via hole 73c.

この図７（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１９に示す。図１９に示すように、半導体基板６１の周縁領域では、ＣＭＰ法による研磨により、層間絶縁膜７２が研磨されて、研磨停止膜７１が露出した状態となっている。この際、図７（ｃ）に示すＣＭＰ法による研磨により層間絶縁膜７２は除去されるが、研磨停止膜７１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。   FIG. 19 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 19, in the peripheral region of the semiconductor substrate 61, the interlayer insulating film 72 is polished by polishing by the CMP method, and the polishing stopper film 71 is exposed. At this time, the interlayer insulating film 72 is removed by the CMP method shown in FIG. 7C, but the polishing stopper film 71 is made of a material whose polishing rate is lower than that of the interlayer insulating film 72. A polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61.

例えば、図７（ｃ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７２に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２の研磨による研磨停止膜７１の露出が顕著となる。   For example, in the CMP method in the step shown in FIG. 7C, a slurry in which the polishing rate of the W film, the TiN film, and the Ti film to be polished is higher than that of the underlying interlayer insulating film 72, for example, Cabot Microelectronics When the product name SSW2000 manufactured by Corporation is used, the polishing amount by the CMP method is set to be thicker than the total film thickness of each film in order to prevent over-polishing in order to leave no polishing residue in the interlayer insulating film 72. In the case of such over-polishing, particularly in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the exposure of the polishing stopper film 71 due to the polishing of the interlayer insulating film 72 becomes significant.

次いで、図８（ａ）に示すように、全面に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。本実施形態では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。   Next, as shown in FIG. 8A, a crystallinity improving conductive film 74 for improving the crystallinity of a ferroelectric film (lower electrode) formed in a later step is formed on the entire surface. In this embodiment, a TiN film having a thickness of about 20 nm is formed as the crystallinity improving conductive film 74.

具体的には、まず、層間絶縁膜７２の表面を、ＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７２の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。 Specifically, first, the surface of the interlayer insulating film 72 is subjected to plasma treatment in an atmosphere of NH 3 (ammonia) gas, and NH groups are bonded to oxygen atoms on the surface of the interlayer insulating film 72. The plasma treatment using ammonia gas is performed using, for example, a parallel plate type plasma treatment apparatus having a counter electrode at a position separated from the semiconductor substrate 61 by about 9 mm (350 mils), and a pressure of about 266 Pa (2.0 Torr). Then, ammonia gas is supplied at a flow rate of about 350 sccm into a processing vessel held at a substrate temperature of about 400 ° C., a high frequency of about 13.56 MHz is applied to the semiconductor substrate 61 at a power of about 100 W, and a high frequency of about 350 kHz is applied to the counter electrode. Is performed by supplying power of about 55 W in about 60 seconds each.

続いて、全面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０-3Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を６秒間程度供給するスパッタリング法により、厚さ２０ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７２上に形成されているため、そのＴｉ原子が層間絶縁膜７２の酸素原子に捕獲されることなく、層間絶縁膜７２の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。 Subsequently, on the entire surface, for example, using a sputtering apparatus in which the distance between the semiconductor substrate 61 and the target is set to about 60 mm, under an Ar atmosphere having a pressure of about 0.15 Pa (1.1 × 10 −3 Torr), A Ti film having a thickness of about 20 nm is formed by a sputtering method in which a substrate temperature of about 20 ° C. and a DC power of about 2.6 kW are supplied for about 6 seconds. Since this Ti film is formed on the interlayer insulating film 72 that has been plasma-treated using ammonia gas, the Ti atoms are not trapped by the oxygen atoms of the interlayer insulating film 72, so that the surface of the interlayer insulating film 72. As a result, a self-organized Ti film having a crystal plane oriented in the (002) plane is obtained.

続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、結晶性向上導電性膜７４となる厚さ２０ｎｍ程度のＴｉＮ膜を形成する。ここで、ＴｉＮ膜は、その結晶面が（１１１）面に配向したものとなる。また、この結晶性向上導電性膜７４の厚みは、１０ｎｍ〜３０ｎｍ程度が好ましく、本実施形態では２０ｎｍ程度としている。   Subsequently, this Ti film is subjected to heat treatment by RTA in a nitrogen atmosphere at a temperature of about 650 ° C. for a time of about 60 seconds, thereby forming a TiN film having a thickness of about 20 nm to be the crystallinity improving conductive film 74. Form. Here, the TiN film has a crystal plane oriented in the (111) plane. Further, the thickness of the crystallinity improving conductive film 74 is preferably about 10 nm to 30 nm, and is set to about 20 nm in this embodiment.

この図８（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２０に示す。図２０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び結晶性向上導電性膜７４が順次形成された状態となっている。   FIG. 20 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 20, in the peripheral region of the semiconductor substrate 61, the SiON film 70, the polishing stopper film 71, and the crystallinity improving conductive film 74 are sequentially formed on the semiconductor substrate 61.

本実施形態では、結晶性向上導電性膜７４としてＴｉＮ膜を適用する例を示したが、例えば、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ及びＯｓのうちの少なくともいずれか１種の導体からなる膜、又は、当該１種の導体を含む合金からなる膜を適用することもできる。   In this embodiment, an example in which a TiN film is applied as the crystallinity-improving conductive film 74 has been shown. However, for example, from at least one of Ti, Pt, Ir, Re, Ru, Pd, and Os. A film made of an alloy containing the one kind of conductor can also be applied.

次いで、図８（ｂ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ７３ｂの酸化を防止する酸化防止膜７５を形成する。   Next, as shown in FIG. 8B, an antioxidant film 75 that prevents oxidation of the W plug 73 b is formed on the crystallinity improving conductive film 74.

具体的に、本実施形態では、酸化防止膜７５として、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。このＴｉＡｌＮ膜は、例えば、Ａｒが流量４０ｓｃｃｍ程度、且つ窒素が流量１０ｓｃｃｍ程度である混合雰囲気中において、圧力２５３．３Ｐａ程度、基板温度４００℃程度、電力１．０ｋＷ程度の条件によるスパッタリング法により形成される。   Specifically, in this embodiment, a TiAlN film having a thickness of about 100 nm is formed as the antioxidant film 75 by a reactive sputtering method using a target obtained by alloying Ti and Al. This TiAlN film is formed, for example, by a sputtering method under conditions of a pressure of about 253.3 Pa, a substrate temperature of about 400 ° C., and a power of about 1.0 kW in a mixed atmosphere in which Ar has a flow rate of about 40 sccm and nitrogen has a flow rate of about 10 sccm. Is done.

この図８（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２１に示す。図２１に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。   FIG. 21 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 21, in the peripheral region of the semiconductor substrate 61, the SiON film 70, the polishing stopper film 71, the crystallinity improving conductive film 74 and the antioxidant film 75 are sequentially formed on the semiconductor substrate 61. ing.

本実施形態では、酸化防止膜７５としてＴｉＡｌＮ膜を適用する例を示したが、例えば、ＴｉＮ膜を適用することもできる。   In the present embodiment, an example in which a TiAlN film is applied as the antioxidant film 75 has been described. However, for example, a TiN film can also be applied.

次いで、図８（ｃ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。   Next, as shown in FIG. 8C, an Ir film 76 a having a thickness of about 100 nm is formed on the antioxidant film 75 and serves as a lower electrode film of the ferroelectric capacitor.

具体的に、Ｉｒ膜７６ａは、Ａｒガスの雰囲気中において、圧力０．１１Ｐａ程度、基板温度５００℃程度、電力０．５ｋＷ程度の条件によるスパッタリング法により形成される。なお、本実施形態では、下部電極膜としてＩｒ膜を適用する例を示しているが、本発明においては、これに限定されない。本発明に係る下部電極膜としては、例えば、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄからなる群から選択された１種の金属、或いは、当該１種の金属元素を含む導電性酸化物を適用することが可能である。具体的に、導電性酸化物としては、例えば、ＰｔＯやＩｒＯX、ＳｒＲｕＯ3などを用いることができる。更に、この下部電極膜は、当該１種の金属、或いは、当該導電性酸化物の積層膜とすることもできる。 Specifically, the Ir film 76a is formed by sputtering in an Ar gas atmosphere under conditions of a pressure of about 0.11 Pa, a substrate temperature of about 500 ° C., and a power of about 0.5 kW. In the present embodiment, an example in which an Ir film is applied as the lower electrode film is shown, but the present invention is not limited to this. As the lower electrode film according to the present invention, for example, one type of metal selected from the group consisting of Ir, Ru, Pt, and Pd, or a conductive oxide containing the one type of metal element may be applied. Is possible. Specifically, as the conductive oxide, for example, PtO, IrO x , SrRuO 3 or the like can be used. Further, the lower electrode film may be a laminated film of the one kind of metal or the conductive oxide.

この図８（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２２に示す。図２２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。   FIG. 22 shows a schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 22, in the peripheral region of the semiconductor substrate 61, the SiON film 70, the polishing stopper film 71, the crystallinity improving conductive film 74, the antioxidant film 75, and the Ir film 76a are sequentially formed on the semiconductor substrate 61. It is in the state.

次いで、図９（ａ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜（アルミナ膜）７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。 Next, as shown in FIG. 9A, an Al 2 O 3 film (alumina film) 77 that covers a region other than the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is formed on the Ir film 76a to a thickness of about 20 nm. The Al 2 O 3 film 77 serves as a hard mask when the Ir film 76a is etched.

具体的に、まず、全面に、例えばスパッタリング法により、厚さ２０程度のＡｌ2Ｏ3膜を形成する。続いて、Ａｌ2Ｏ3膜上に、半導体基板（半導体ウエハ）６１の周縁領域のみを開口するハードマスク（不図示）を形成する。続いて、Ａｌ2Ｏ3膜に対してエッチングを行って、半導体基板（半導体ウエハ）６１の周縁領域のＡｌ2Ｏ3膜を除去し、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を形成する。その後、Ａｌ2Ｏ3膜上に形成したハードマスク（不図示）を除去する。 Specifically, first, an Al 2 O 3 film having a thickness of about 20 is formed on the entire surface by, eg, sputtering. Subsequently, a hard mask (not shown) that opens only the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is formed on the Al 2 O 3 film. Subsequently, the Al 2 O 3 film is etched to remove the Al 2 O 3 film in the peripheral region of the semiconductor substrate (semiconductor wafer) 61 and cover the Al other than the peripheral region of the semiconductor substrate (semiconductor wafer) 61. A 2 O 3 film 77 is formed. Thereafter, the hard mask (not shown) formed on the Al 2 O 3 film is removed.

この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図２２に示すものと同様である。ここで、本実施形態では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。 At this time, the schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is the same as that shown in FIG. 22 because the Al 2 O 3 film 77 is not formed in the peripheral region. Here, in this embodiment, the range of the peripheral region where the Al 2 O 3 film 77 is not formed is, for example, a range about 3.5 mm from the peripheral end of the semiconductor substrate (semiconductor wafer) 61.

続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図２３に示すように、Ｉｒ膜７６ａが除去される。 Subsequently, the Ir film 76a is etched using the Al 2 O 3 film 77 as a mask. As a result, the Ir film 76a is removed in the peripheral region of the semiconductor substrate (semiconductor wafer) 61 as shown in FIG.

次いで、図９（ｂ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本実施形態では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。 Next, as shown in FIG. 9B, the Al 2 O 3 film 77 is removed by etching. Thereafter, heat treatment by RTA is performed in an atmosphere of Ar gas, which is an inert gas, at a substrate temperature of 650 ° C. or higher for about 60 seconds. This heat treatment improves the adhesion between the Ir film 76a as the lower electrode film, the antioxidant film 75, and the crystallinity improving conductive film 74, and improves the crystallinity of the Ir film 76a as the lower electrode film. In this embodiment, the heat treatment is performed in an Ar gas atmosphere. However, the heat treatment is performed in an atmosphere of an inert gas such as N 2 gas or N 2 O gas. Also good.

次いで、図９（ｃ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本実施形態の強誘電体膜７８は、２層構造を有するチタン酸ジルコン酸鉛（ＰＺＴ）膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）で形成される。   Next, as shown in FIG. 9C, a ferroelectric film 78 to be a capacitor film of the ferroelectric capacitor is formed on the Ir film 76a by the MO-CVD method or the like. Specifically, the ferroelectric film 78 of the present embodiment is formed of a lead zirconate titanate (PZT) film (a first PZT film 78a and a second PZT film 78b) having a two-layer structure.

より具体的には、まず、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4及びＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ4Ｈ8Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。更に、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７６ａ上に、厚さ１００ｎｍ程度の第１のＰＺＴ膜７８ａを形成する。 More specifically, first, Pb (DPM) 2 , Zr (dmhd) 4 and Ti (O—iOr) 2 (DPM) 2 are each added to a THF (Tetra Hydro Furan: C 4 H 8 O) solvent. Is dissolved at a concentration of about 0.3 mol / l to form liquid materials of Pb, Zr and Ti. Further, these liquid raw materials are supplied to the vaporizer of the MO-CVD apparatus together with a THF solvent having a flow rate of about 0.474 ml / min, about 0.326 ml / min, about 0.200 ml / min, and about 0.200 ml / min, respectively. Pb, Zr and Ti source gases are formed by supplying and vaporizing at a flow rate of. In the MO-CVD apparatus, Pb, Zr, and Ti source gases are supplied for about 620 seconds under conditions of a pressure of about 665 Pa (5 Torr) and a substrate temperature of about 620 ° C., so that the thickness is increased on the Ir film 76a. A first PZT film 78a having a thickness of about 100 nm is formed.

続いて、全面に、例えばスパッタリング法により、厚さ１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７８ｂを形成する。また、第２のＰＺＴ膜７８ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）2（Ｐｂ（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）4（Ｚｒ（（Ｃ9Ｈ15Ｏ2）4）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2（Ｔｉ（Ｃ3Ｈ7Ｏ）2（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。 Subsequently, an amorphous second PZT film 78b having a thickness of 1 nm to 30 nm, in this embodiment, about 20 nm is formed on the entire surface by, eg, sputtering. When the second PZT film 78b is formed by the MO-CVD method, Pb (DPM) 2 (Pb (C 11 H 19 O 2 ) 2 ) is used as an organic source for supplying lead (Pb) in a THF solution. A material dissolved in is used. Further, as an organic source for supplying zirconium (Zr), a material in which Zr (DMHD) 4 (Zr ((C 9 H 15 O 2 ) 4 ) is dissolved in a THF solution is used. As the organic source, a material in which Ti (O—iPr) 2 (DPM) 2 (Ti (C 3 H 7 O) 2 (C 11 H 19 O 2 ) 2 ) is dissolved in a THF solution is used.

なお、本実施形態では、強誘電体膜７８の形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着法又はエピタキシャル成長法により形成することも可能である。   In the present embodiment, the ferroelectric film 78 is formed by the MO-CVD method and the sputtering method. However, the present invention is not limited to this. For example, the sol-gel method, organometallic decomposition, etc. It can also be formed by (MOD) method, CSD (Chemical Solution Deposition) method, chemical vapor deposition method or epitaxial growth method.

この図９（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２４に示す。図２４に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。   FIG. 24 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 24, in the peripheral region of the semiconductor substrate 61, the SiON film 70, the polishing stopper film 71, the crystallinity improving conductive film 74, the antioxidant film 75, and the first PZT film are formed on the semiconductor substrate 61. The ferroelectric film 78 composed of 78a and the second PZT film 78b is sequentially formed.

この図９（ｃ）に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図２４に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に研磨停止膜７１が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５（結晶性向上導電性膜７４）の膜剥がれを防止することができる。   In the step of forming the ferroelectric film 78 shown in FIG. 9C, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 24, the semiconductor substrate 61 and the antioxidant film 75 (crystallinity improving conductive film 74). The polishing stopper film 71 is interposed between the semiconductor substrate 61 and the antioxidant film 75 (the crystallinity improving conductive film 74). Thereby, it is possible to prevent the anti-oxidation film 75 (the crystallinity-improving conductive film 74) from being peeled off due to stress or the like when the ferroelectric film 78 is formed in the peripheral region of the semiconductor substrate 61.

次いで、図１０（ａ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。 Next, as shown in FIG. 10A, an IrO X film 79a, an IrO Y film 79b, and an Ir film 80 are sequentially formed on the second PZT film 78b. Here, the IrO X film 79a functions as a lower layer film of the upper electrode, and the IrO Y film 79b functions as an upper layer film of the upper electrode.

ＩｒＯX膜７９ａの形成にあたっては、まず、第２のＰＺＴ膜７８ｂ上に、スパッタリング法により、成膜の時点で結晶化したＩｒＯX膜を厚さ５０ｎｍ程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を３００℃程度とし、成膜ガスとしてＡｒ及びＯ2を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。 In forming the IrO X film 79a, first, an IrO X film crystallized at the time of film formation is formed on the second PZT film 78b by sputtering to a thickness of about 50 nm. As sputtering conditions at this time, for example, a film forming temperature is set to about 300 ° C., and Ar and O 2 are used as film forming gases at a flow rate of about 100 sccm. Further, the power during sputtering is set to about 1 kW to 2 kW.

その後、温度７２５℃程度で且つ、酸素を流量２０ｓｃｃｍ程度、Ａｒを流量２０００ｓｃｃｍ程度で供給した雰囲気中で、ＲＴＡによる熱処理を６０秒間程度行う。この熱処理は、強誘電体膜７８（第２のＰＺＴ膜７８ｂ）を完全に結晶化させて酸素欠損を補償すると同時に、ＩｒＯX膜７９ａのプラズマダメージも回復させる。 Thereafter, heat treatment by RTA is performed for about 60 seconds in an atmosphere supplied with a temperature of about 725 ° C., oxygen at a flow rate of about 20 sccm, and Ar at a flow rate of about 2000 sccm. This heat treatment completely crystallizes the ferroelectric film 78 (second PZT film 78b) to compensate for oxygen vacancies, and at the same time, restores the plasma damage of the IrO x film 79a.

続いて、ＩｒＯX膜７９ａ上に、例えば、Ａｒ雰囲気中において、圧力０．８Ｐａ（６．０×１０-3Ｔｏｒｒ）程度、電力１．０ｋＷ程度、堆積時間７９秒間程度の条件によるスパッタリング法により、ＩｒＯY膜７９ｂを、厚さ１００ｎｍ乃至３００ｎｍ、具体的に本実施形態では２００ｎｍ程度で形成する。本実施形態では、工程での劣化を抑えるために、ＩｒＯY膜７９ｂは、ＩｒＯ2の化学量論組成に近い組成のものを適用し、水素に対して触媒作用が生じることを回避する。これにより、強誘電体膜７８が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。 Subsequently, on the IrO x film 79a, for example, by sputtering in an Ar atmosphere under conditions of a pressure of about 0.8 Pa (6.0 × 10 −3 Torr), a power of about 1.0 kW, and a deposition time of about 79 seconds. The IrO Y film 79b is formed with a thickness of 100 nm to 300 nm, specifically about 200 nm in this embodiment. In this embodiment, in order to suppress deterioration in the process, the IrO Y film 79b has a composition close to the stoichiometric composition of IrO 2 to avoid the occurrence of catalytic action on hydrogen. Thereby, the problem that the ferroelectric film 78 is reduced by hydrogen radicals is suppressed, and the hydrogen resistance of the ferroelectric capacitor is improved.

続いて、ＩｒＯY膜７９ｂ上に、例えば、Ａｒ雰囲気中において、圧力１．０Ｐａ（７．５×１０-3Ｔｏｒｒ）程度、電力１．０ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜８０を形成する。このＩｒ膜８０は、強誘電体膜７８に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素バリア膜として機能するものである。なお、水素バリア膜としては、他にＰｔ膜やＳｒＲｕＯ3膜を用いることも可能である。 Subsequently, on the IrO Y film 79b, for example, in an Ar atmosphere, a sputtering method under a pressure of about 1.0 Pa (7.5 × 10 −3 Torr) and a power of about 1.0 kW is used. An Ir film 80 is formed. The Ir film 80 functions as a hydrogen barrier film that prevents hydrogen generated during the formation of a wiring layer or the like from entering the ferroelectric film 78. In addition, as the hydrogen barrier film, a Pt film or a SrRuO 3 film can also be used.

次いで、半導体基板６１の背面洗浄を行った後、図１０（ｂ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。 Next, after the back surface of the semiconductor substrate 61 is cleaned, a TiN film 81 and a SiO 2 film (silicon oxide film) 82 are sequentially formed on the Ir film 80 as shown in FIG. The TiN film 81 and the silicon oxide film 82 serve as a hard mask when forming a ferroelectric capacitor.

ここで、ＴｉＮ膜８１の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸化膜８２の形成にあたっては、例えば、ＴＥＯＳガスを用いたＣＶＤ法を用いる。   Here, in forming the TiN film 81, for example, a sputtering method is used. In forming the silicon oxide film 82, for example, a CVD method using TEOS gas is used.

次いで、図１０（ｃ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。   Next, as shown in FIG. 10C, the silicon oxide film 82 is patterned so as to cover only the ferroelectric capacitor formation region. Thereafter, the TiN film 81 is etched using the silicon oxide film 82 as a mask to form a hard mask composed of the silicon oxide film 82 and the TiN film 81 covering only the ferroelectric capacitor formation region.

次いで、図１１（ａ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。 Next, as shown in FIG. 11A, the Ir film 80 and IrO Y in a region not covered with the hard mask are formed by plasma etching using a mixed gas of HBr, O 2 , Ar, and C 4 F 8 as an etching gas. film 79b, IrO X film 79a, a second PZT film 78b, the first PZT film 78a, and removing the Ir film 76a. Thus, the upper electrode 79 made of the IrO X film 79a and the IrO Y film 79b, the ferroelectric film 78 made of the first PZT film 78a and the second PZT film 78b, and the lower electrode 76 made of the Ir film 76a, A ferroelectric capacitor is formed.

なお、本実施形態では、上部電極７９として、イリジウム酸化物膜（ＩｒＯX膜及びＩｒＯY膜）を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ（イリジウム）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属からなる金属膜、あるいは、これらの酸化物膜を適用することも可能である。例えば、上部電極７９を、ＳｒＲｕＯ3の導電性酸化物を含む膜で形成するようにしてもよい。 In the present embodiment, an example in which an iridium oxide film (IrO x film and IrO y film) is applied as the upper electrode 79 is shown, but the present invention is not limited to this, and Ir (iridium), ruthenium (Ru), platinum (Pt), rhodium (Rh), rhenium (Re), osmium (Os), a metal film made of at least one metal selected from the group consisting of palladium (Pd), or oxidation thereof It is also possible to apply a material film. For example, the upper electrode 79 may be formed of a film containing a conductive oxide of SrRuO 3 .

また、強誘電体キャパシタの強誘電体膜７８としては、例えば、熱処理により結晶構造がＢｉ層状構造（例えば、（Ｂｉ1-XＲX）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）又はペロブスカイト構造となる膜を形成することができる。このような強誘電体膜７８として、本実施形態で用いたＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ、Ｓｉの少なくともいずれかを微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ、並びにＢｉ系層状化合物などの一般式ＡＢＯ3で表される膜を適用することも可能である。また、本実施形態では、キャパシタ膜として、強誘電体材料からなる膜を適用しているが、本発明においてはこれに限定されるわけでなく、高誘電体材料からなる膜を適用することも可能である。この場合、高誘電体材料として、例えば、（Ｂａ，Ｓｒ）ＴｉＯ3或いはＳｒＴｉＯ3を適用することが可能である。 As the ferroelectric film 78 of the ferroelectric capacitor, for example, the crystal structure is a Bi layer structure (for example, (Bi 1 -X R x ) Ti 3 O 12 (R is a rare earth element: 0 <x < 1), one kind selected from SrBi 2 Ta 2 O 9 and SrBi 4 Ti 4 O 15 ) or a film having a perovskite structure can be formed. As such a ferroelectric film 78, in addition to the PZT film used in this embodiment, PZT, SBT, BLT, and Bi-based layered compounds in which at least one of La, Ca, Sr, and Si is doped in a small amount are used. It is also possible to apply a film represented by the formula ABO 3 . In this embodiment, a film made of a ferroelectric material is applied as the capacitor film. However, the present invention is not limited to this, and a film made of a high dielectric material may be applied. Is possible. In this case, for example, (Ba, Sr) TiO 3 or SrTiO 3 can be applied as the high dielectric material.

また、本実施形態では、下部電極７６として、Ｉｒ膜を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、Ｐｔなどの白金族の金属や、ＰｔＯ、ＩｒＯX、ＳｒＲｕＯ3などの導電性酸化物を用いることが好適である。 In the present embodiment, an example in which an Ir film is applied as the lower electrode 76 has been described. However, the present invention is not limited to this, and at least one of Ir, Ru, Pt, and Pd is used. It is also possible to apply a film containing, or a film containing an oxide of the one kind of metal. In this case, it is particularly preferable to use a platinum group metal such as Pt or a conductive oxide such as PtO, IrO x , or SrRuO 3 .

次いで、図１１（ｂ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。   Next, as shown in FIG. 11B, the silicon oxide film 82 is removed by dry etching or wet etching.

次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図１１（ｃ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５及び結晶性向上導電性膜７４を除去する。その後、ＴｉＮ膜８１を除去する。   Next, by using the TiN film 81 as a mask, as shown in FIG. 11C, the antioxidant film 75 and the crystallinity improving conductive film 74 in the region other than the ferroelectric capacitor forming region are removed. Thereafter, the TiN film 81 is removed.

この図１１（ｃ）に示す工程でパターニングされた酸化防止膜７５及び結晶性向上導電性膜７４は、図１１（ａ）〜図１１（ｃ）に示すように、シリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクにより、強誘電体キャパシタと整合して一体的に形成される。   The anti-oxidation film 75 and the crystallinity-improving conductive film 74 patterned in the step shown in FIG. 11C are formed of a silicon oxide film 82 and a TiN film, as shown in FIGS. The hard mask made of 81 is formed integrally with the ferroelectric capacitor.

次いで、図１２（ａ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。 Next, as shown in FIG. 12A, an Al 2 O 3 film 83 having a thickness of about 20 nm is formed on the entire surface by sputtering.

次いで、図１２（ｂ）に示すように、酸素（Ｏ2）を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本実施形態では、基板温度を５５０℃乃至７００℃として行われる。本実施形態のように、強誘電体膜７８をＰＺＴで形成する場合には、酸素（Ｏ2）を含有する雰囲気中において、基板温度６５０℃程度で、６０分間の回復アニールを行うことを望ましい。 Next, as shown in FIG. 12B, heat treatment is performed in an atmosphere containing oxygen (O 2 ). This heat treatment is recovery annealing performed for the purpose of recovering the damage of the ferroelectric film 78 of the ferroelectric capacitor. The conditions for this recovery annealing are not particularly limited, but in this embodiment, the substrate temperature is 550 ° C. to 700 ° C. When the ferroelectric film 78 is formed by PZT as in this embodiment, it is desirable to perform recovery annealing for 60 minutes at a substrate temperature of about 650 ° C. in an atmosphere containing oxygen (O 2 ). .

次いで、図１２（ｃ）に示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８４を形成する。 Next, as shown in FIG. 12C, an Al 2 O 3 film 84 having a thickness of about 20 nm is formed on the entire surface by CVD.

次いで、図１３（ａ）に示すように、Ａｌ2Ｏ3膜８４上に、層間絶縁膜８５及びＡｌ2Ｏ3膜８６を順次形成する。 Next, as illustrated in FIG. 13A, an interlayer insulating film 85 and an Al 2 O 3 film 86 are sequentially formed on the Al 2 O 3 film 84.

具体的には、まず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積する。その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して層間絶縁膜８５を形成する。 Specifically, first, a SiO 2 film (silicon oxide film) having a thickness of, for example, about 1500 nm is deposited on the entire surface by, eg, CVD using plasma TEOS. Thereafter, the interlayer insulating film 85 is formed by planarizing the SiO 2 film by CMP.

ここで、層間絶縁膜８５としてＳｉＯ2膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜８５として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜８５の形成後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜８５中の水分が除去されるとともに、層間絶縁膜８５の膜質が変化し、層間絶縁膜８５中に水分が入りにくくなる。 Here, when an SiO 2 film is formed as the interlayer insulating film 85, for example, a mixed gas of TEOS gas, oxygen gas, and helium gas is used as the source gas. For example, an insulating inorganic film or the like may be formed as the interlayer insulating film 85. After the interlayer insulating film 85 is formed, heat treatment is performed in a plasma atmosphere generated using N 2 O gas or N 2 gas. As a result of this heat treatment, moisture in the interlayer insulating film 85 is removed, the film quality of the interlayer insulating film 85 changes, and moisture does not easily enter the interlayer insulating film 85.

続いて、層間絶縁膜８５上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ2Ｏ3膜８６を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ2Ｏ3膜８６は、平坦化された層間絶縁膜８５上に形成されるため、平坦に形成される。 Subsequently, an Al 2 O 3 film 86 serving as a barrier film is formed with a thickness of 20 nm to 100 nm on the interlayer insulating film 85 by, eg, sputtering or CVD. Since the Al 2 O 3 film 86 is formed on the planarized interlayer insulating film 85, it is formed flat.

次いで、図１３（ｂ）に示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、ＳｉＯ2膜（シリコン酸化膜）を堆積し、その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。なお、層間絶縁膜８７として、ＳｉＯＮ膜（シリコン酸窒化膜）又はＳｉＮ膜（シリコン窒化膜）等を形成するようにしてもよい。 Next, as shown in FIG. 13B, a SiO 2 film (silicon oxide film) is deposited on the entire surface by, eg, CVD using plasma TEOS, and then the SiO 2 film is planarized by CMP. Then, an interlayer insulating film 87 having a thickness of 800 nm to 1000 nm is formed. As the interlayer insulating film 87, a SiON film (silicon oxynitride film) or a SiN film (silicon nitride film) may be formed.

次いで、図１３（ｃ）に示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜８９ａ及びＷプラグ８９ｂを形成する。   Next, as shown in FIG. 13C, a glue film 88a, a W plug 88b, a glue film 89a, and a W plug 89b are formed.

具体的には、まず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４及びＡｌ2Ｏ3膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。 Specifically, first, via holes 88c exposing the surface of the Ir film 80, which is a hydrogen barrier film in a ferroelectric capacitor, are formed as an interlayer insulating film 87, an Al 2 O 3 film 86, an interlayer insulating film 85, an Al 2 O film. The three films 84 and the Al 2 O 3 film 83 are formed. Subsequently, heat treatment is performed in an oxygen atmosphere at a temperature of about 550 ° C. to recover oxygen vacancies generated in the ferroelectric film 78 with the formation of the via holes 88c.

その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるＩｒ膜８０を形成しているため、強誘電体膜７８に水素が侵入して当該強誘電体膜７８を還元してしまうという問題は生じない。   Thereafter, a Ti film is deposited on the entire surface by, for example, a sputtering method, and subsequently, a TiN film is continuously deposited by an MO-CVD method. In this case, since it is necessary to remove carbon from the TiN film, a treatment in a mixed gas plasma of nitrogen and hydrogen is required. In this embodiment, the Ir film 80 serving as a hydrogen barrier film is provided in the ferroelectric capacitor. Therefore, there is no problem that hydrogen enters the ferroelectric film 78 and reduces the ferroelectric film 78.

続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。   Subsequently, after depositing a W film having a thickness sufficient to fill the via hole 88c by the CVD method, the W film, the TiN film, and the Ti film are polished by the CMP method until the surface of the interlayer insulating film 87 is exposed. By performing planarization, a glue film 88a made of a Ti film and a TiN film and a W plug 88b are formed in the via hole 88c.

続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８９ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４、Ａｌ2Ｏ3膜８３、層間絶縁膜７２、研磨停止膜７１及びＳｉＯＮ膜７０に形成する。続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔８９ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔８９ｃ内に、ＴｉＮ膜からなるグルー膜８９ａと、Ｗプラグ８９ｂを形成する。なお、このグルー膜８９ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。 Subsequently, via holes 89c that expose the surface of the W plug 69c are formed in the interlayer insulating film 87, the Al 2 O 3 film 86, the interlayer insulating film 85, the Al 2 O 3 film 84, the Al 2 O 3 film 83, and the interlayer insulating film. 72, the polishing stopper film 71 and the SiON film 70 are formed. Subsequently, a TiN film is deposited on the entire surface by, eg, sputtering. Then, after depositing a W film having a thickness sufficient to fill the via hole 89c, the W film and the TiN film are polished and planarized by CMP until the surface of the interlayer insulating film 87 is exposed. A glue film 89a made of a TiN film and a W plug 89b are formed in the via hole 89c. The glue film 89a is formed by, for example, depositing a Ti film by a sputtering method, and subsequently depositing a TiN film continuously by an MO-CVD method to form a laminated film of a Ti film and a TiN film. It is also possible to do.

次いで、図１４に示すように、金属配線層９０を形成する。   Next, as shown in FIG. 14, a metal wiring layer 90 is formed.

具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。   Specifically, first, a Ti film having a thickness of approximately 60 nm, a TiN film having a thickness of approximately 30 nm, an AlCu alloy film having a thickness of approximately 360 nm, a Ti film having a thickness of approximately 5 nm, and a thickness are formed on the entire surface by, for example, sputtering. A TiN film having a thickness of about 70 nm is sequentially stacked.

続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，８９ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。更に、不図示ではあるが層間絶縁膜やコンタクトプラグ、金属配線などの形成を所定回数繰り返して行う。   Subsequently, the laminated film is patterned into a predetermined shape by using a photolithography technique, and a glue film 90a made of a Ti film and a TiN film and a wiring film 90b made of an AlCu alloy film are formed on each of the W plugs 88b and 89b. Then, the metal wiring layer 90 composed of the glue film 90c composed of the Ti film and the TiN film is formed. Further, although not shown, the formation of interlayer insulating films, contact plugs, metal wirings, etc. is repeated a predetermined number of times.

しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、下部電極７６、強誘電体膜７８及び上部電極７９を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリ（半導体装置）を完成させる。   Thereafter, dicing is performed so as to cut the semiconductor substrate (semiconductor wafer) 61 into semiconductor chips. At this time, the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is separated and removed from each semiconductor chip. In this manner, the ferroelectric memory (semiconductor device) according to this embodiment including the ferroelectric capacitor having the lower electrode 76, the ferroelectric film 78, and the upper electrode 79 is completed.

本発明の実施形態によれば、（半導体ウエハ）６１と層間絶縁膜７２との間に、当該層間絶縁膜７２よりも研磨速度が小さく当該層間絶縁膜７２が研磨された際の当該研磨のストッパー（停止指標）となり得る研磨停止膜７１を設けるようにしたので、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２が当該層間絶縁膜７２内にＷプラグ７３ｂを形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残すことができる。これにより、半導体基板（半導体ウエハ）６１の周縁領域において、半導体基板６１と酸化防止膜７５との間に研磨停止膜７１を介在させることができ、両者が密着した際の酸化防止膜７５の剥がれを防止することができる。   According to the embodiment of the present invention, the polishing stopper when the interlayer insulating film 72 is polished at a lower polishing rate than the interlayer insulating film 72 between the (semiconductor wafer) 61 and the interlayer insulating film 72. Since the polishing stop film 71 that can serve as a (stop index) is provided, CMP is performed when the interlayer insulating film 72 forms the W plug 73b in the interlayer insulating film 72 in the peripheral region of the semiconductor substrate (semiconductor wafer) 61. Even when it is removed by polishing by the method, it can remain on the semiconductor substrate (semiconductor wafer) 61 as a stopper film for the polishing. As a result, in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the polishing stopper film 71 can be interposed between the semiconductor substrate 61 and the antioxidant film 75, and the antioxidant film 75 is peeled off when they are in close contact with each other. Can be prevented.

また、酸化防止膜７５上に下部電極膜であるＩｒ膜７６ａを形成した際に、半導体基板（半導体ウエハ）６１の周縁領域においては、図２４に示すように、Ｉｒ膜７６ａをエッチングにより除去するようにしたので、従来、強誘電体膜７８の形成時において周縁領域で生じていた下部電極膜による膜の剥がれを防止することができる。   Further, when the Ir film 76a as the lower electrode film is formed on the antioxidant film 75, the Ir film 76a is removed by etching in the peripheral region of the semiconductor substrate (semiconductor wafer) 61 as shown in FIG. Thus, it is possible to prevent peeling of the film due to the lower electrode film, which has conventionally occurred in the peripheral region when the ferroelectric film 78 is formed.

即ち、本発明の実施形態によれば、研磨停止膜７１を設けるのみの簡易な構成で、半導体基板（半導体ウエハ）６１の周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。   That is, according to the embodiment of the present invention, it is possible to avoid generation of particles due to film peeling in the peripheral region of the semiconductor substrate (semiconductor wafer) 61 with a simple configuration in which only the polishing stopper film 71 is provided. It is possible to suppress a decrease in product yield.

次に、本発明の実施形態に係る各変形例について説明する。
以下に示す各変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。 Next, each modification according to the embodiment of the present invention will be described.
About each modification shown below, the same code | symbol is attached | subjected about the same thing as the structural member etc. which were disclosed by embodiment of this invention, and the manufacturing method of the structural member etc. was also disclosed by embodiment of this invention. Since it is the same as that of a thing, detailed description of the manufacturing method is abbreviate | omitted.

（変形例１）
まず、本発明の実施形態の変形例１について説明する。
図２５〜図２９は、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。 (Modification 1)
First, the modification 1 of embodiment of this invention is demonstrated.
25 to 29 are schematic cross-sectional views illustrating a method for manufacturing a ferroelectric memory (semiconductor device) according to Modification 1 of the embodiment of the present invention.

変形例１では、先ず、図６（ａ）及び図６（ｂ）の各工程を経て、ビア孔６９ｄに、グルー膜６９ａ、Ｗプラグ６９ｂ及びＷプラグ６９ｃを形成する。この図６（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１５に示すものと同様である。即ち、半導体基板６１の周縁領域では、図１５に示すように、半導体基板６１上に堆積された膜のエッチング処理やＣＭＰ法による研磨等により、半導体基板６１が露出した状態となっている。   In the first modification, first, the glue film 69a, the W plug 69b, and the W plug 69c are formed in the via hole 69d through the respective steps of FIG. 6A and FIG. 6B. The schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. 6B is the same as that shown in FIG. That is, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 15, the semiconductor substrate 61 is exposed by etching the film deposited on the semiconductor substrate 61, polishing by the CMP method, or the like.

次いで、図２５（ａ）に示すように、半導体基板（半導体ウエハ）６１の全面に、研磨停止膜２０１を形成する。   Next, as shown in FIG. 25A, a polishing stopper film 201 is formed on the entire surface of the semiconductor substrate (semiconductor wafer) 61.

具体的に、変形例１では、研磨停止膜２０１として、スパッタリング法により、ＳｉＯＮ膜７０上に厚さ２０乃至５０ｎｍのＡｌ2Ｏ3膜からなる絶縁膜を形成する。なお、研磨停止膜２０１として、厚さ２０乃至５０ｎｍのＺｒＯX膜又はＴｉＯX膜を適用することも可能であり、この場合の各ｘは、それぞれ１＜ｘ≦２を満たす。 Specifically, in Modification 1, as the polishing stopper film 201, an insulating film made of an Al 2 O 3 film having a thickness of 20 to 50 nm is formed on the SiON film 70 by sputtering. Note that a ZrO x film or a TiO x film having a thickness of 20 to 50 nm can be applied as the polishing stopper film 201, and each x in this case satisfies 1 <x ≦ 2.

この図２５（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３０に示す。図３０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１が形成された状態となっている。   FIG. 30 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 30, in the peripheral region of the semiconductor substrate 61, the polishing stop film 201 is formed on the semiconductor substrate 61.

この研磨停止膜２０１は、後工程で形成される層間絶縁膜（７２）よりも研磨速度が小さい材料から構成されている。そして、研磨停止膜２０１は、半導体基板６１の周縁領域において、後工程で形成される層間絶縁膜（７２）が当該層間絶縁膜内にＷプラグ（７３ｂ）を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。即ち、この研磨停止膜２０１は、半導体基板６１の周縁領域において、その後に形成される酸化防止膜（７５）と半導体基板６１との間に介在し、両者が密着した際の酸化防止膜（７５）の膜剥がれによる不具合を防止する機能を有する。   The polishing stopper film 201 is made of a material whose polishing rate is lower than that of the interlayer insulating film (72) formed in a later step. Then, the polishing stopper film 201 is formed by polishing by CMP in the peripheral region of the semiconductor substrate 61 when the interlayer insulating film (72) formed in a later step forms the W plug (73b) in the interlayer insulating film. Even when removed, the polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61. That is, the polishing stopper film 201 is interposed in the peripheral region of the semiconductor substrate 61 between the subsequently formed antioxidant film (75) and the semiconductor substrate 61, and the antioxidant film (75 when they are in close contact with each other). ) To prevent problems due to film peeling.

次いで、図２５（ｂ）に示すように、研磨停止膜２０１上に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のＳｉＯＮ膜（シリコン酸窒化膜）２０２を形成する。このＳｉＯＮ膜２０２は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、ＳｉＮ膜（シリコン窒化膜）を形成するようにしてもよい。   Next, as shown in FIG. 25B, a SiON film (silicon oxynitride film) 202 having a thickness of about 130 nm is formed on the polishing stopper film 201 by plasma CVD. The SiON film 202 serves as an antioxidant film that prevents oxidation of the W plugs 69b and 69c. Here, instead of the SiON film, for example, an SiN film (silicon nitride film) may be formed.

この図２５（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３１に示す。図３１に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１及びＳｉＯＮ膜２０２が順次形成された状態となっている。   FIG. 31 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 31, in the peripheral region of the semiconductor substrate 61, the polishing stopper film 201 and the SiON film 202 are sequentially formed on the semiconductor substrate 61.

次いで、図２５（ｃ）に示すように、ＳｉＯＮ膜２０２上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）からなる層間絶縁膜７２を形成する。なお、層間絶縁膜７２として、ＳｉＮ膜（シリコン窒化膜）を適用することも可能である。 Next, as shown in FIG. 25C, an interlayer insulating film 72 made of a SiO 2 film (silicon oxide film) having a thickness of about 300 nm is formed on the SiON film 202 by plasma CVD using TEOS as a raw material. . Note that a SiN film (silicon nitride film) can be applied as the interlayer insulating film 72.

図２５（ａ）〜図２５（ｃ）に示す工程で形成された研磨停止膜２０１、ＳｉＯＮ膜２０２及び層間絶縁膜７２は、本発明における「層間絶縁構造」を構成する。   The polishing stopper film 201, the SiON film 202 and the interlayer insulating film 72 formed in the steps shown in FIGS. 25A to 25C constitute the “interlayer insulating structure” in the present invention.

この図２５（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３２に示す。図３２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、ＳｉＯＮ膜２０２及び層間絶縁膜７２が順次形成された状態となっている。   FIG. 32 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 32, in the peripheral region of the semiconductor substrate 61, the polishing stopper film 201, the SiON film 202, and the interlayer insulating film 72 are sequentially formed on the semiconductor substrate 61.

次いで、図２６（ａ）に示すように、グルー膜７３ａ及びＷプラグ７３ｂを形成する。   Next, as shown in FIG. 26A, a glue film 73a and a W plug 73b are formed.

具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、ＳｉＯＮ膜２０２及び研磨停止膜２０１に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。   Specifically, first, a via hole 73c exposing the surface of the W plug 69b is formed in the interlayer insulating film 72, the SiON film 202, and the polishing stopper film 201 with a diameter of, for example, about 0.25 μm. Thereafter, a Ti film and a TiN film are successively stacked on the entire surface by sputtering to a thickness of about 30 nm and a TiN film of about 20 nm.

続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。   Subsequently, a W film having a thickness sufficient to fill the via holes 73c is further deposited by the CVD method, and then the W film, the TiN film, and the Ti film are exposed until the surface of the interlayer insulating film 72 is exposed by the CMP method. By polishing and planarizing the film, a glue film 73a and a W plug 73b are formed in the via hole 73c.

この図２６（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３３に示す。図３３に示すように、半導体基板６１の周縁領域では、ＣＭＰ法による研磨により、層間絶縁膜７２及びＳｉＯＮ膜２０２が研磨されて、研磨停止膜２０１が露出した状態となっている。この際、図２６（ａ）に示すＣＭＰ法による研磨により層間絶縁膜７２及びＳｉＯＮ膜２０２は除去されるが、研磨停止膜２０１は、層間絶縁膜７２（及びＳｉＯＮ膜２０２）よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。なお、ＳｉＯＮ膜２０２は、ＳｉＯ2等からなる層間絶縁膜７２との関係で十分な研磨ストッパーとはなり得ない。 FIG. 33 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 33, in the peripheral region of the semiconductor substrate 61, the interlayer insulating film 72 and the SiON film 202 are polished by the CMP method and the polishing stopper film 201 is exposed. At this time, the interlayer insulating film 72 and the SiON film 202 are removed by the CMP method shown in FIG. 26A, but the polishing stopper film 201 has a polishing rate higher than that of the interlayer insulating film 72 (and the SiON film 202). Since it is made of a small material, the polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61. The SiON film 202 cannot be a sufficient polishing stopper due to the relationship with the interlayer insulating film 72 made of SiO 2 or the like.

例えば、図２６（ａ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７２に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２及びＳｉＯＮ膜２０２の研磨による研磨停止膜２０１の露出が顕著となる。また、一般に、ＳｉＯ2等からなる層間絶縁膜７２に用いられるスラリには溶融アルミナ等が含有しており、このスラリを用いることで層間絶縁膜７２及びＳｉＯＮ膜２０２は除去されるのに対して、アルミナ（Ａｌ2Ｏ3）等からなる研磨停止膜７１は研磨ストッパーとして機能する。 For example, in the CMP method in the step shown in FIG. 26A, a slurry in which the polishing rate of the W film, the TiN film, and the Ti film to be polished is higher than that of the underlying interlayer insulating film 72, for example, Cabot Microelectronics When the product name SSW2000 manufactured by Corporation is used, the polishing amount by the CMP method is set to be thicker than the total film thickness of each film in order to prevent over-polishing in order to leave no polishing residue in the interlayer insulating film 72. When such over-polishing is performed, particularly in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the exposure of the polishing stopper film 201 due to the polishing of the interlayer insulating film 72 and the SiON film 202 becomes significant. In general, the slurry used for the interlayer insulating film 72 made of SiO 2 or the like contains molten alumina or the like, and the interlayer insulating film 72 and the SiON film 202 are removed by using this slurry. The polishing stopper film 71 made of alumina (Al 2 O 3 ) or the like functions as a polishing stopper.

次いで、図２６（ｂ）に示すように、全面に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。具体的に、結晶性向上導電性膜７４として、図８（ａ）に示す工程と同様の方法で、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。   Next, as shown in FIG. 26B, a crystallinity improving conductive film 74 for improving the crystallinity of a ferroelectric film (lower electrode) formed in a later step is formed on the entire surface. Specifically, a TiN film having a thickness of about 20 nm is formed as the crystallinity improving conductive film 74 by the same method as the process shown in FIG.

この図２６（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３４に示す。図３４に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１及び結晶性向上導電性膜７４が順次形成された状態となっている。   FIG. 34 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 34, in the peripheral region of the semiconductor substrate 61, the polishing stopper film 201 and the crystallinity improving conductive film 74 are sequentially formed on the semiconductor substrate 61.

次いで、図２６（ｃ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ７３ｂの酸化を防止する酸化防止膜７５を形成する。   Next, as shown in FIG. 26C, an antioxidant film 75 that prevents oxidation of the W plug 73 b is formed on the crystallinity improving conductive film 74.

この図２６（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３５に示す。図３５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。   FIG. 35 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 35, in the peripheral region of the semiconductor substrate 61, the polishing stop film 201, the crystallinity improving conductive film 74 and the antioxidant film 75 are sequentially formed on the semiconductor substrate 61.

次いで、図２７（ａ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。   Next, as shown in FIG. 27A, an Ir film 76a having a thickness of about 100 nm and serving as a lower electrode film of the ferroelectric capacitor is formed on the antioxidant film 75.

この図２７（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３６に示す。図３６に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。   FIG. 36 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 36, in the peripheral region of the semiconductor substrate 61, the polishing stop film 201, the crystallinity improving conductive film 74, the antioxidant film 75, and the Ir film 76a are sequentially formed on the semiconductor substrate 61. ing.

次いで、図２７（ｂ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。 Next, as shown in FIG. 27B, an Al 2 O 3 film 77 that covers the peripheral area of the semiconductor substrate (semiconductor wafer) 61 is formed on the Ir film 76a to a thickness of about 20 nm. The Al 2 O 3 film 77 serves as a hard mask when the Ir film 76a is etched.

この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図３６に示すものと同様である。ここで、本変形例１では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。 At this time, the schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is the same as that shown in FIG. 36 because the Al 2 O 3 film 77 is not formed in the peripheral region. Here, in the first modification, the range of the peripheral region where the Al 2 O 3 film 77 is not formed is, for example, a range about 3.5 mm from the peripheral end of the semiconductor substrate (semiconductor wafer) 61.

続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図３７に示すように、Ｉｒ膜７６ａが除去される。 Subsequently, the Ir film 76a is etched using the Al 2 O 3 film 77 as a mask. Thereby, in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the Ir film 76a is removed as shown in FIG.

次いで、図２７（ｃ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本変形例においても、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。 Next, as shown in FIG. 27C, the Al 2 O 3 film 77 is removed by etching. Thereafter, heat treatment by RTA is performed in an atmosphere of Ar gas, which is an inert gas, at a substrate temperature of 650 ° C. or higher for about 60 seconds. This heat treatment improves the adhesion between the Ir film 76a as the lower electrode film, the antioxidant film 75, and the crystallinity improving conductive film 74, and improves the crystallinity of the Ir film 76a as the lower electrode film. Here, in this modification as well, the heat treatment is performed in an Ar gas atmosphere, but the heat treatment is performed in an inert gas atmosphere such as N 2 gas or N 2 O gas. May be.

次いで、図２８に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、強誘電体膜７８として、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）を形成する。   Next, as shown in FIG. 28, a ferroelectric film 78 to be a capacitor film of a ferroelectric capacitor is formed on the Ir film 76a by MO-CVD or the like. Specifically, a PZT film having a two-layer structure (a first PZT film 78a and a second PZT film 78b) is formed as the ferroelectric film 78.

この図２８に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３８に示す。図３８に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、ＳｉＯＮ膜２０２、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。   FIG. 38 is a schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 38, in the peripheral region of the semiconductor substrate 61, the polishing stop film 201, the SiON film 202, the crystallinity improving conductive film 74, the antioxidant film 75, and the first PZT film are formed on the semiconductor substrate 61. The ferroelectric film 78 composed of 78a and the second PZT film 78b is sequentially formed.

この図２８に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図３８に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に研磨停止膜７１が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５（結晶性向上導電性膜７４）の膜剥がれを防止することができる。   In the step of forming the ferroelectric film 78 shown in FIG. 28, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 38, between the semiconductor substrate 61 and the antioxidant film 75 (crystallinity improving conductive film 74). Therefore, the semiconductor substrate 61 and the antioxidant film 75 (crystallinity improving conductive film 74) are not in direct contact with each other. Thereby, it is possible to prevent the anti-oxidation film 75 (the crystallinity-improving conductive film 74) from being peeled off due to stress or the like when the ferroelectric film 78 is formed in the peripheral region of the semiconductor substrate 61.

次いで、第２のＰＺＴ膜７８ｂ上に、図１０（ａ）に示すＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成した後、図１０（ｂ）〜図１４の各工程を経ることにより、図２９に示す変形例１に係る強誘電体メモリが形成される。 Next, an IrO X film 79a, an IrO Y film 79b, and an Ir film 80 shown in FIG. 10A are sequentially formed on the second PZT film 78b, and then the steps of FIGS. 10B to 14 are performed. As a result, the ferroelectric memory according to Modification 1 shown in FIG. 29 is formed.

しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例１に係る強誘電体メモリ（半導体装置）を完成させる。   Thereafter, dicing is performed so as to cut the semiconductor substrate (semiconductor wafer) 61 into semiconductor chips. At this time, the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is separated and removed from each semiconductor chip. In this manner, the ferroelectric memory (semiconductor device) according to Modification 1 is completed.

本変形例１によれば、上述した本発明の実施形態と同様の効果を奏する。   According to the first modification, the same effects as those of the embodiment of the present invention described above can be obtained.

（変形例２）
次に、本発明の実施形態の変形例２について説明する。
図３９〜図４４は、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。 (Modification 2)
Next, a second modification of the embodiment of the present invention will be described.
39 to 44 are schematic cross-sectional views showing a method for manufacturing a ferroelectric memory (semiconductor device) according to Modification 2 of the embodiment of the present invention.

変形例２では、先ず、図６（ａ）〜図７（ｂ）の各工程を経て、研磨停止膜７１上に、層間絶縁膜７２を形成する。この図７（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１８に示すものと同様である。即ち、半導体基板６１の周縁領域では、図１８に示すように、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び層間絶縁膜７２が順次形成された状態となっている。   In the modified example 2, first, the interlayer insulating film 72 is formed on the polishing stopper film 71 through the steps of FIGS. 6A to 7B. A schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. 7B is the same as that shown in FIG. That is, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 18, the SiON film 70, the polishing stopper film 71, and the interlayer insulating film 72 are sequentially formed on the semiconductor substrate 61.

次いで、図３９（ａ）に示すように、グルー膜７３ａ、Ｗプラグ７３ｂを形成する。   Next, as shown in FIG. 39A, a glue film 73a and a W plug 73b are formed.

具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、研磨停止膜７１及びＳｉＯＮ膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。   Specifically, first, a via hole 73c exposing the surface of the W plug 69b is formed in the interlayer insulating film 72, the polishing stopper film 71, and the SiON film 70 with a diameter of, for example, about 0.25 μm. Thereafter, a Ti film and a TiN film are successively stacked on the entire surface by sputtering to a thickness of about 30 nm and a TiN film of about 20 nm.

続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。   Subsequently, a W film having a thickness sufficient to fill the via holes 73c is further deposited by the CVD method, and then the W film, the TiN film, and the Ti film are exposed until the surface of the interlayer insulating film 72 is exposed by the CMP method. By polishing and planarizing the film, a glue film 73a and a W plug 73b are formed in the via hole 73c.

本変形例２の場合のＣＭＰ法では、Ｗ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７２上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図３９（ａ）に示すように、Ｗプラグ７３ｂの上面の位置が層間絶縁膜７２の上面の位置よりも低くなり、凹部（以下、この凹部を「リセス」と称する）７３ｄが形成される。このリセス７３ｄの深さは２０ｎｍ〜５０ｎｍ程度であり、典型的には、５０ｎｍ程度である。このリセス７３ｄは、下部電極膜及び強誘電体膜の配向に大きな影響を与える。   In the CMP method in the second modification, a slurry in which the polishing rate of the W film, the TiN film, and the Ti film is faster than that of the underlying interlayer insulating film 72, for example, trade name SSW2000 manufactured by Cabot Microelectronics Corporation is used. . In this case, in order not to leave a polishing residue on the interlayer insulating film 72, the polishing amount by the CMP method is set larger than the total film thickness of the W film, the TiN film, and the Ti film. As a result, as shown in FIG. 39A, the position of the upper surface of the W plug 73b becomes lower than the position of the upper surface of the interlayer insulating film 72, and a recess (hereinafter referred to as “recess”) 73d is formed. Is done. The depth of the recess 73d is about 20 nm to 50 nm, and typically about 50 nm. The recess 73d greatly affects the orientation of the lower electrode film and the ferroelectric film.

このリセス７３ｄによる問題を解決するために、本変形例２では、まず、層間絶縁膜７２の表面を、ＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７２の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。 In order to solve the problem due to the recess 73d, in the second modification, first, the surface of the interlayer insulating film 72 is subjected to plasma treatment in an atmosphere of NH 3 (ammonia) gas, and oxygen atoms on the surface of the interlayer insulating film 72 are thus treated. An NH group is bonded to the. The plasma treatment using ammonia gas is performed using, for example, a parallel plate type plasma treatment apparatus having a counter electrode at a position separated from the semiconductor substrate 61 by about 9 mm (350 mils), and a pressure of about 266 Pa (2.0 Torr). Then, ammonia gas is supplied at a flow rate of about 350 sccm into a processing vessel held at a substrate temperature of about 400 ° C., a high frequency of about 13.56 MHz is applied to the semiconductor substrate 61 at a power of about 100 W, and a high frequency of about 350 kHz is applied to the counter electrode. Is performed by supplying power of about 55 W in about 60 seconds each.

この図３９（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１９に示すものと同様である。即ち、半導体基板６１の周縁領域では、図１９に示すように、ＣＭＰ法による研磨により、層間絶縁膜７２が研磨されて、研磨停止膜７１が露出した状態となっている。この際、図３９（ａ）に示すＣＭＰ法による研磨により層間絶縁膜７２は除去されるが、研磨停止膜７１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。   The schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. 39A is the same as that shown in FIG. That is, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 19, the interlayer insulating film 72 is polished by the CMP method and the polishing stopper film 71 is exposed. At this time, the interlayer insulating film 72 is removed by the CMP method shown in FIG. 39A, but the polishing stopper film 71 is made of a material whose polishing rate is lower than that of the interlayer insulating film 72. A polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61.

次いで、図３９（ｂ）に示すように、リセス７３ｄを埋めるとともに、層間絶縁膜７２上を覆う下地導電膜３０１を形成する。具体的に、本変形例２では、下地導電膜３０１として、ＴｉＮ膜を形成する。   Next, as illustrated in FIG. 39B, a base conductive film 301 is formed to fill the recess 73 d and cover the interlayer insulating film 72. Specifically, in Modification 2, a TiN film is formed as the base conductive film 301.

具体的には、まず、全面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０-3Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を７秒間程度供給するスパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７２上に形成されているため、そのＴｉ原子が層間絶縁膜７２の酸素原子に捕獲されることなく、層間絶縁膜７２の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。 Specifically, first, an Ar having a pressure of about 0.15 Pa (1.1 × 10 −3 Torr) is used on the entire surface by using, for example, a sputtering apparatus in which the distance between the semiconductor substrate 61 and the target is set to about 60 mm. In an atmosphere, a Ti film having a thickness of about 100 nm is formed by a sputtering method that supplies a substrate temperature of about 20 ° C. and a DC power of about 2.6 kW for about 7 seconds. Since this Ti film is formed on the interlayer insulating film 72 that has been plasma-treated using ammonia gas, the Ti atoms are not trapped by the oxygen atoms of the interlayer insulating film 72, so that the surface of the interlayer insulating film 72. As a result, a self-organized Ti film having a crystal plane oriented in the (002) plane is obtained.

続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡ（Rapid Thermal Annealing）による熱処理を行うことによって、下地導電膜３０１となる厚さ１００ｎｍ程度のＴｉＮ膜を形成する。ここで、ＴｉＮ膜は、その結晶面が（１１１）面に配向したものとなる。また、この下地導電膜３０１の厚さは、１００ｎｍ〜３００ｎｍ程度が好ましく、本変形例２では１００ｎｍ程度としている。この下地導電膜３０１としては、ＴｉＮ膜に限らず、例えば、タングステン（Ｗ）膜、シリコン（ＳｉＯ2）膜及び銅（Ｃｕ）膜を用いることも可能である。 Subsequently, this Ti film is subjected to heat treatment by RTA (Rapid Thermal Annealing) at a temperature of about 650 ° C. for a time of about 60 seconds in a nitrogen atmosphere to thereby form a TiN film having a thickness of about 100 nm to be the base conductive film 301. A film is formed. Here, the TiN film has a crystal plane oriented in the (111) plane. Further, the thickness of the underlying conductive film 301 is preferably about 100 nm to 300 nm, and in the second modification, it is about 100 nm. The underlying conductive film 301 is not limited to a TiN film, and for example, a tungsten (W) film, a silicon (SiO 2 ) film, and a copper (Cu) film can be used.

なお、この状態では、下地導電膜３０１は、リセス７３ｄの形状を反映してその上面に凹部が形成され、当該下地導電膜３０１の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。そこで、本変形例２では、図３９（ｂ）に示すように、ＣＭＰ法により下地導電膜３０１の上面を研磨して平坦化し、上述した凹部を除去するようにする。このＣＭＰ法で使用するスラリは特に限定されないが、本変形例２では前述したCabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。   In this state, the base conductive film 301 is formed with a recess on the upper surface reflecting the shape of the recess 73d, and the crystallinity of the ferroelectric film formed above the base conductive film 301 deteriorates ( The orientation of the ferroelectric film becomes non-uniform). Therefore, in the second modification, as shown in FIG. 39B, the upper surface of the base conductive film 301 is polished and flattened by the CMP method, and the above-described recesses are removed. The slurry used in the CMP method is not particularly limited. In the second modification, the trade name SSW2000 manufactured by Cabot Microelectronics Corporation described above is used.

この平坦化された下地導電膜３０１の層間絶縁膜７２上の厚さは、研磨誤差に起因して半導体基板６１の面内や、複数の半導体基板間でバラツキが生じる。このバラツキを考慮して、本変形例２では、当該ＣＭＰ法による研磨時間を制御して、平坦化後の厚さの目標値を５０ｎｍ〜１００ｎｍ程度としている。本変形例２では、平坦化された下地導電膜３０１の層間絶縁膜７２上の厚さを５０ｎｍ程度としている。   The flattened thickness of the underlying conductive film 301 on the interlayer insulating film 72 varies within the surface of the semiconductor substrate 61 or between a plurality of semiconductor substrates due to polishing errors. In consideration of this variation, in the second modification, the polishing time by the CMP method is controlled, and the target value of the thickness after planarization is set to about 50 nm to 100 nm. In the second modification, the thickness of the flattened underlying conductive film 301 on the interlayer insulating film 72 is about 50 nm.

また、下地導電膜３０１に対しＣＭＰ法による平坦化を行った後では、下地導電膜３０１の上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極がこの歪みの影響を受けると、下部電極の結晶性が劣化し（下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。このような不具合を回避するために、本変形例２では、更に、下地導電膜３０１の上面を、上述したＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、下地導電膜３０１の結晶の歪みを解消する。 In addition, after planarization by the CMP method is performed on the base conductive film 301, crystals near the upper surface of the base conductive film 301 are distorted by polishing. When the lower electrode of the ferroelectric capacitor formed above is affected by this distortion, the crystallinity of the lower electrode deteriorates (the orientation of the lower electrode becomes non-uniform), and as a result, is formed on the lower electrode. The crystallinity of the ferroelectric film is deteriorated (the orientation of the ferroelectric film is not uniform). In order to avoid such a problem, in the second modification, the upper surface of the base conductive film 301 is further subjected to plasma treatment in the above-described atmosphere of NH 3 (ammonia) gas, and the crystal distortion of the base conductive film 301 is caused. Is solved.

この図３９（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４５に示す。図４５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び下地導電膜３０１が順次形成された状態となっている。なお、この下地導電膜３０１の成膜時の膜厚によっては、図４５に示す半導体基板６１の周縁領域では、当該下地導電膜３０１に対するＣＭＰ法による研磨により、当該下地導電膜３０１が除去された状態となる場合もある。   FIG. 45 is a schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 45, in the peripheral region of the semiconductor substrate 61, the SiON film 70, the polishing stopper film 71, and the base conductive film 301 are sequentially formed on the semiconductor substrate 61. Note that depending on the film thickness of the base conductive film 301, the base conductive film 301 is removed in the peripheral region of the semiconductor substrate 61 shown in FIG. It may be in a state.

次いで、図３９（ｃ）に示すように、結晶の歪みが解消された下地導電膜３０１上に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。本変形例２では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。   Next, as shown in FIG. 39C, the crystallinity-improving conductivity for improving the crystallinity of a ferroelectric film (lower electrode) formed in a later step on the underlying conductive film 301 from which the crystal distortion has been eliminated. A conductive film 74 is formed. In the second modification, a TiN film having a thickness of about 20 nm is formed as the crystallinity improving conductive film 74.

この図３９（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４６に示す。図４６に示すように、半導体基板６１の周縁領域では、下地導電膜３０１上に（図３９（ｂ）に示す工程で当該下地導電膜３０１に対するＣＭＰ法による研磨により当該下地導電膜３０１が除去された場合には、研磨停止膜７１上に）、結晶性向上導電性膜７４が形成された状態となっている。   FIG. 46 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 46, in the peripheral region of the semiconductor substrate 61, the underlying conductive film 301 is removed by polishing the underlying conductive film 301 by the CMP method in the step shown in FIG. 39B. In this case, the crystallinity improving conductive film 74 is formed on the polishing stopper film 71.

次いで、図４０（ａ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ７３ｂの酸化を防止する酸化防止膜７５を形成する。具体的に、本変形例２では、酸化防止膜７５として、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。   Next, as shown in FIG. 40A, an antioxidant film 75 for preventing oxidation of the W plug 73b is formed on the crystallinity improving conductive film 74. Specifically, in Modification 2, a TiAlN film having a thickness of about 100 nm is formed as the antioxidant film 75.

この図４０（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４７に示す。図４７に示すように、半導体基板６１の周縁領域では、結晶性向上導電性膜７４上に酸化防止膜７５が形成された状態となっている。   FIG. 47 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 47, in the peripheral region of the semiconductor substrate 61, an antioxidant film 75 is formed on the crystallinity improving conductive film 74.

次いで、図４０（ｂ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。   Next, as shown in FIG. 40B, an Ir film 76a having a thickness of about 100 nm is formed on the antioxidant film 75 to serve as a lower electrode film of the ferroelectric capacitor.

この図４０（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４８に示す。図４８に示すように、半導体基板６１の周縁領域では、酸化防止膜７５上にＩｒ膜７６ａが形成された状態となっている。   FIG. 48 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 48, an Ir film 76 a is formed on the antioxidant film 75 in the peripheral region of the semiconductor substrate 61.

次いで、図４０（ｃ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。 Next, as shown in FIG. 40C, an Al 2 O 3 film 77 that covers the area other than the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is formed on the Ir film 76a to a thickness of about 20 nm. The Al 2 O 3 film 77 serves as a hard mask when the Ir film 76a is etched.

この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図４８に示すものと同様である。ここで、本変形例２では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。 At this time, the schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is the same as that shown in FIG. 48 because the Al 2 O 3 film 77 is not formed in the peripheral region. Here, in the second modification, the range of the peripheral region where the Al 2 O 3 film 77 is not formed is, for example, a range about 3.5 mm from the peripheral end of the semiconductor substrate (semiconductor wafer) 61.

続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図４９に示すように、Ｉｒ膜７６ａが除去される。 Subsequently, the Ir film 76a is etched using the Al 2 O 3 film 77 as a mask. Thereby, in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the Ir film 76a is removed as shown in FIG.

次いで、図４１（ａ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本変形例２では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。 Next, as shown in FIG. 41A, the Al 2 O 3 film 77 is removed by etching. Thereafter, heat treatment by RTA is performed in an atmosphere of Ar gas, which is an inert gas, at a substrate temperature of 650 ° C. or higher for about 60 seconds. This heat treatment improves the adhesion between the Ir film 76a as the lower electrode film, the antioxidant film 75, and the crystallinity improving conductive film 74, and improves the crystallinity of the Ir film 76a as the lower electrode film. Here, in the second modification, the heat treatment is performed in an atmosphere of Ar gas. However, the heat treatment is performed in an atmosphere of an inert gas such as N 2 gas or N 2 O gas. May be.

次いで、図４１（ｂ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、強誘電体膜７８として、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）を形成する。   Next, as shown in FIG. 41B, a ferroelectric film 78 to be a capacitor film of the ferroelectric capacitor is formed on the Ir film 76a by the MO-CVD method or the like. Specifically, a PZT film having a two-layer structure (a first PZT film 78a and a second PZT film 78b) is formed as the ferroelectric film 78.

この図４１（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図５０に示す。図５０に示すように、半導体基板６１の周縁領域では、酸化防止膜７５上に、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が形成された状態となっている。   FIG. 50 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 50, in the peripheral region of the semiconductor substrate 61, a ferroelectric film 78 composed of the first PZT film 78a and the second PZT film 78b is formed on the antioxidant film 75. Yes.

次いで、図４１（ｃ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。 Next, as shown in FIG. 41C, an IrO X film 79a, an IrO Y film 79b, and an Ir film 80 are sequentially formed on the second PZT film 78b. Here, the IrO X film 79a functions as a lower layer film of the upper electrode, and the IrO Y film 79b functions as an upper layer film of the upper electrode.

次いで、半導体基板６１の背面洗浄を行った後、図４２（ａ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。 Next, after the back surface of the semiconductor substrate 61 is cleaned, a TiN film 81 and a SiO 2 film (silicon oxide film) 82 are sequentially formed on the Ir film 80 as shown in FIG. The TiN film 81 and the silicon oxide film 82 serve as a hard mask when forming a ferroelectric capacitor.

次いで、図４２（ｂ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。   Next, as shown in FIG. 42B, the silicon oxide film 82 is patterned so as to cover only the ferroelectric capacitor formation region. Thereafter, the TiN film 81 is etched using the silicon oxide film 82 as a mask to form a hard mask composed of the silicon oxide film 82 and the TiN film 81 covering only the ferroelectric capacitor formation region.

次いで、図４２（ｃ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。 Next, as shown in FIG. 42C, the Ir film 80, IrO Y in a region not covered with the hard mask is formed by plasma etching using a mixed gas of HBr, O 2 , Ar, and C 4 F 8 as an etching gas. film 79b, IrO X film 79a, a second PZT film 78b, the first PZT film 78a, and removing the Ir film 76a. Thus, the upper electrode 79 made of the IrO X film 79a and the IrO Y film 79b, the ferroelectric film 78 made of the first PZT film 78a and the second PZT film 78b, and the lower electrode 76 made of the Ir film 76a, A ferroelectric capacitor is formed.

次いで、図４３（ａ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。   Next, as shown in FIG. 43A, the silicon oxide film 82 is removed by dry etching or wet etching.

次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図４３（ｂ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５、結晶性向上導電性膜７４及び下地導電膜３０１を除去する。その後、ＴｉＮ膜８１を除去する。   Next, by etching using the TiN film 81 as a mask, as shown in FIG. 43B, the antioxidant film 75, the crystallinity improving conductive film 74, and the underlying conductive film 301 in regions other than the ferroelectric capacitor forming region are formed. Remove. Thereafter, the TiN film 81 is removed.

次いで、図４３（ｃ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。 Next, as shown in FIG. 43C, an Al 2 O 3 film 83 having a thickness of about 20 nm is formed on the entire surface by sputtering.

次いで、図１２（ｂ）に示す酸素（Ｏ2）を含有する雰囲気中での熱処理を行った後、図１２（ｃ）〜図１４の各工程を経ることにより、図４４に示す変形例２に係る強誘電体メモリが形成される。 Next, after performing a heat treatment in an atmosphere containing oxygen (O 2 ) shown in FIG. 12B, the process shown in FIG. The ferroelectric memory according to the above is formed.

しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例２に係る強誘電体メモリ（半導体装置）を完成させる。   Thereafter, dicing is performed so as to cut the semiconductor substrate (semiconductor wafer) 61 into semiconductor chips. At this time, the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is separated and removed from each semiconductor chip. In this way, the ferroelectric memory (semiconductor device) according to Modification 2 is completed.

変形例２によれば、リセス７３ｄに対して下地導電膜３０１を形成するようにしたので、上述した本発明の実施形態及び変形例１の効果に加え、その上層に形成される結晶性向上導電性膜７４、酸化防止膜７５、下部電極７６及び強誘電体膜７８の結晶性を大幅に向上させる（結晶面の配向をより均一にする）ことができる。   According to the modified example 2, since the base conductive film 301 is formed on the recess 73d, in addition to the effects of the embodiment of the present invention and the modified example 1 described above, the crystallinity-improving conductive material formed on the upper layer thereof. The crystallinity of the crystalline film 74, the antioxidant film 75, the lower electrode 76, and the ferroelectric film 78 can be greatly improved (the crystal plane orientation is made more uniform).

（変形例３）
次に、本発明の実施形態の変形例３について説明する。
図５１及び図５２は、本発明の実施形態の変形例３に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。 (Modification 3)
Next, Modification 3 of the embodiment of the present invention will be described.
51 and 52 are schematic cross-sectional views illustrating a method for manufacturing a ferroelectric memory (semiconductor device) according to Modification 3 of the embodiment of the present invention.

変形例３では、先ず、図６（ａ）及び図６（ｂ）、並びに、図２５（ａ）〜図２５（ｃ）の各工程を経て、ＳｉＯＮ膜２０２上に、層間絶縁膜７２を形成する。この図２５（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、前述したように、図３２に示すものとなる。即ち、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、ＳｉＯＮ膜２０２及び層間絶縁膜７２が順次形成された状態となっている。   In the modification 3, first, the interlayer insulating film 72 is formed on the SiON film 202 through the steps of FIGS. 6A and 6B and FIGS. 25A to 25C. To do. A schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. 25C is as shown in FIG. 32 as described above. That is, in the peripheral region of the semiconductor substrate 61, the polishing stopper film 201, the SiON film 202, and the interlayer insulating film 72 are sequentially formed on the semiconductor substrate 61.

次いで、図５１に示すように、グルー膜７３ａ、Ｗプラグ７３ｂを形成する。   Next, as shown in FIG. 51, a glue film 73a and a W plug 73b are formed.

具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、ＳｉＯＮ膜２０２及び研磨停止膜２０１に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。   Specifically, first, a via hole 73c exposing the surface of the W plug 69b is formed in the interlayer insulating film 72, the SiON film 202, and the polishing stopper film 201 with a diameter of, for example, about 0.25 μm. Thereafter, a Ti film and a TiN film are successively stacked on the entire surface by sputtering to a thickness of about 30 nm and a TiN film of about 20 nm.

続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。   Subsequently, a W film having a thickness sufficient to fill the via holes 73c is further deposited by the CVD method, and then the W film, the TiN film, and the Ti film are exposed until the surface of the interlayer insulating film 72 is exposed by the CMP method. By polishing and planarizing the film, a glue film 73a and a W plug 73b are formed in the via hole 73c.

本変形例３の場合のＣＭＰ法では、Ｗ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７２上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図５１に示すように、Ｗプラグ７３ｂの上面の位置が層間絶縁膜７２の上面の位置よりも低くなり、リセス７３ｄが形成される。   In the CMP method in the case of the third modification, a slurry in which the polishing rate of the W film, the TiN film, and the Ti film is faster than that of the underlying interlayer insulating film 72, for example, a trade name SSW2000 manufactured by Cabot Microelectronics Corporation is used. . In this case, in order not to leave a polishing residue on the interlayer insulating film 72, the polishing amount by the CMP method is set larger than the total film thickness of the W film, the TiN film, and the Ti film. As a result, as shown in FIG. 51, the position of the upper surface of the W plug 73b is lower than the position of the upper surface of the interlayer insulating film 72, and a recess 73d is formed.

この図５１に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図３３に示すものと同様である。即ち、半導体基板６１の周縁領域では、図３２に示すように、ＣＭＰ法による研磨により、層間絶縁膜７２及びＳｉＯＮ膜２０２が研磨されて、研磨停止膜２０１が露出した状態となっている。なお、ＳｉＯＮ膜２０２は、層間絶縁膜７２との関係で研磨ストッパーとはなり得ない。   The schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. 51 is the same as that shown in FIG. That is, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 32, the interlayer insulating film 72 and the SiON film 202 are polished by the CMP method and the polishing stopper film 201 is exposed. Note that the SiON film 202 cannot be a polishing stopper because of the relationship with the interlayer insulating film 72.

次いで、図３９（ｂ）に示す下地導電膜３０１を形成した後、図３９（ｃ）〜図４３（ｃ）、並びに、図１２（ｂ）〜図１４の各工程を経ることにより、図５２に示す変形例３に係る強誘電体メモリが形成される。   Next, after forming the base conductive film 301 shown in FIG. 39 (b), the respective steps of FIG. 39 (c) to FIG. 43 (c) and FIG. 12 (b) to FIG. A ferroelectric memory according to Modification 3 shown in FIG.

しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例３に係る強誘電体メモリ（半導体装置）を完成させる。   Thereafter, dicing is performed so as to cut the semiconductor substrate (semiconductor wafer) 61 into semiconductor chips. At this time, the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is separated and removed from each semiconductor chip. In this way, the ferroelectric memory (semiconductor device) according to Modification 3 is completed.

この変形例３に係る強誘電体メモリの製造方法において、図４１（ｂ）に示す強誘電体膜７８（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）の形成工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図５３に示すものとなる。即ち、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、下地導電膜３０１、結晶性向上導電性膜７４、酸化防止膜７５及び強誘電体膜７８が順次形成された状態となっている。なお、この下地導電膜３０１の成膜時の膜厚によっては、図５３に示す半導体基板６１の周縁領域では、当該下地導電膜３０１に対するＣＭＰ法による研磨により、当該下地導電膜３０１が除去された状態となる場合もある。   In the method for manufacturing a ferroelectric memory according to the third modification, the semiconductor substrate (semiconductor) in the formation process of the ferroelectric film 78 (first PZT film 78a and second PZT film 78b) shown in FIG. A schematic sectional view of the peripheral region of the wafer 61 is shown in FIG. That is, in the peripheral region of the semiconductor substrate 61, the polishing stop film 201, the base conductive film 301, the crystallinity improving conductive film 74, the antioxidant film 75, and the ferroelectric film 78 are sequentially formed on the semiconductor substrate 61. It has become. Note that depending on the film thickness of the underlying conductive film 301, the underlying conductive film 301 is removed by polishing the underlying conductive film 301 by CMP in the peripheral region of the semiconductor substrate 61 shown in FIG. It may be in a state.

本変形例３によれば、上述した変形例２と同様の効果を奏する。   According to the third modification, the same effects as those of the second modification described above can be obtained.

（変形例４）
次に、本発明の実施形態の変形例４について説明する。
図５４〜図６１は、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。 (Modification 4)
Next, Modification 4 of the embodiment of the present invention will be described.
54 to 61 are schematic cross-sectional views showing a method for manufacturing a ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention.

変形例４では、先ず、図６（ａ）の工程を経て、ＭＯＳＦＥＴ１０１及びＭＯＳＦＥＴ１０２を覆うＳｉＯＮ膜６７を形成する。この図６（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６２に示す。図６２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に堆積された膜のエッチング処理等により、半導体基板６１上に、ＳｉＯＮ膜６７が形成された状態となっている。   In the modified example 4, first, the SiON film 67 that covers the MOSFET 101 and the MOSFET 102 is formed through the process of FIG. FIG. 62 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 62, in the peripheral region of the semiconductor substrate 61, the SiON film 67 is formed on the semiconductor substrate 61 by etching treatment of the film deposited on the semiconductor substrate 61 or the like.

次いで、図５４（ａ）に示すように、層間絶縁膜６８を形成する。
具体的には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のＳｉＯ2膜を堆積した後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ＳｉＯ2膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。 Next, as shown in FIG. 54A, an interlayer insulating film 68 is formed.
Specifically, a SiO 2 film having a thickness of about 1000 nm is deposited on the SiON film 67 by a plasma CVD method using TEOS (Tetra Ethyl Ortho Silicate) gas, and this is then subjected to a CMP (Chemical Mechanical Polishing) method. Then, an interlayer insulating film 68 made of a SiO 2 film is formed with a thickness of about 700 nm.

この図５４（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６３に示す。図６３に示すように、半導体基板６１の周縁領域では、層間絶縁膜６８に対するＣＭＰ法による研磨により、層間絶縁膜６８及びＳｉＯＮ膜６７が研磨されて、半導体基板６１が露出した状態となっている。なお、ＳｉＯＮ膜６７は、層間絶縁膜６８との関係で研磨ストッパーとはなり得ない。   FIG. 63 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 63, in the peripheral region of the semiconductor substrate 61, the interlayer insulating film 68 and the SiON film 67 are polished by polishing the interlayer insulating film 68 by the CMP method, and the semiconductor substrate 61 is exposed. . Note that the SiON film 67 cannot be a polishing stopper because of the relationship with the interlayer insulating film 68.

次いで、図５４（ｂ）に示すように、半導体基板（半導体ウエハ）６１の全面に、研磨停止膜４０１及び層間絶縁膜７２を形成する。   Next, as shown in FIG. 54B, a polishing stopper film 401 and an interlayer insulating film 72 are formed on the entire surface of the semiconductor substrate (semiconductor wafer) 61.

具体的に、本変形例４では、まず、研磨停止膜４０１として、スパッタリング法により、層間絶縁膜６８上に厚さ２０乃至５０ｎｍのＡｌ2Ｏ3膜からなる絶縁膜を形成する。なお、研磨停止膜４０１として、厚さ２０乃至５０ｎｍのＺｒＯX膜又はＴｉＯX膜を適用することも可能であり、この場合の各ｘは、それぞれ１＜ｘ≦２の値を満たす。 Specifically, in the fourth modification, first, as the polishing stopper film 401, an insulating film made of an Al 2 O 3 film having a thickness of 20 to 50 nm is formed on the interlayer insulating film 68 by sputtering. Note that a ZrO x film or a TiO x film having a thickness of 20 to 50 nm can be applied as the polishing stopper film 401, and each x in this case satisfies a value of 1 <x ≦ 2.

続いて、研磨停止膜４０１上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜からなる層間絶縁膜７２を形成する。なお、層間絶縁膜７２として、ＳｉＮ膜（シリコン窒化膜）を適用することも可能である。 Subsequently, an interlayer insulating film 72 made of a SiO 2 film having a thickness of about 300 nm is formed on the polishing stopper film 401 by a plasma CVD method using TEOS as a raw material. Note that a SiN film (silicon nitride film) can be applied as the interlayer insulating film 72.

図５４（ｂ）に示す工程で形成された研磨停止膜４０１及び層間絶縁膜７２は、本発明における「層間絶縁構造」を構成する。   The polishing stopper film 401 and the interlayer insulating film 72 formed in the step shown in FIG. 54B constitute the “interlayer insulating structure” in the present invention.

この図５４（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６４に示す。図６４に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１及び層間絶縁膜７２が順次形成された状態となっている。この研磨停止膜４０１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されている。そして、研磨停止膜４０１は、半導体基板６１の周縁領域において、層間絶縁膜７２が当該層間絶縁膜内にＷプラグ（４０２ｂ）を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。即ち、この研磨停止膜４０１は、半導体基板６１の周縁領域において、その後に形成される酸化防止膜（７５）と半導体基板６１との間に介在し、両者が密着した際の酸化防止膜（７５）の膜剥がれによる不具合を防止する機能を有する。   FIG. 64 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 64, in the peripheral region of the semiconductor substrate 61, the polishing stopper film 401 and the interlayer insulating film 72 are sequentially formed on the semiconductor substrate 61. The polishing stopper film 401 is made of a material whose polishing rate is lower than that of the interlayer insulating film 72. Even when the interlayer insulating film 72 is removed in the peripheral region of the semiconductor substrate 61 by the CMP method when forming the W plug (402b) in the interlayer insulating film, the polishing stopper film 401 A polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61. That is, the polishing stopper film 401 is interposed in the peripheral region of the semiconductor substrate 61 between the subsequently formed antioxidant film (75) and the semiconductor substrate 61, and the antioxidant film (75 when they are in close contact with each other). ) To prevent problems due to film peeling.

次いで、図５４（ｃ）に示すように、グルー膜４０２ａ及びＷプラグ４０２ｂを形成する。   Next, as shown in FIG. 54C, a glue film 402a and a W plug 402b are formed.

具体的には、まず、図５４（ｃ）に示すように、各ＭＯＳＦＥＴ１０１及び１０２のソース／ドレイン拡散層のうちの一方を露出させるビア孔４０２ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、研磨停止膜４０１、層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。   Specifically, first, as shown in FIG. 54C, a via hole 402c exposing one of the source / drain diffusion layers of the MOSFETs 101 and 102 is formed with an interlayer insulating film having a diameter of, for example, about 0.25 μm. 72, the polishing stopper film 401, the interlayer insulating film 68, and the SiON film 67. Thereafter, a Ti film and a TiN film are successively stacked on the entire surface by sputtering to a thickness of about 30 nm and a TiN film of about 20 nm.

続いて、更に、ＣＶＤ法により、当該各ビア孔４０２ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔４０２ｃ内に、グルー膜４０２ａ及びＷプラグ４０２ｂを形成する。   Subsequently, after depositing a W film having a thickness sufficient to fill the via holes 402c by CVD, the W film, TiN film, and Ti film are exposed until the surface of the interlayer insulating film 72 is exposed by CMP. By polishing and planarizing the film, the glue film 402a and the W plug 402b are formed in the via hole 402c.

この図５４（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６５に示す。図６５に示すように、半導体基板６１の周縁領域では、ＣＭＰ法による研磨により、層間絶縁膜７２が研磨されて、研磨停止膜４０１が露出した状態となっている。この際、図５４（ｃ）に示すＣＭＰ法による研磨により層間絶縁膜７２は除去されるが、研磨停止膜７１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。   FIG. 65 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 65, in the peripheral region of the semiconductor substrate 61, the interlayer insulating film 72 is polished by polishing by the CMP method, and the polishing stopper film 401 is exposed. At this time, the interlayer insulating film 72 is removed by the CMP method shown in FIG. 54C, but the polishing stopper film 71 is made of a material whose polishing rate is lower than that of the interlayer insulating film 72. A polishing stopper film remains on the semiconductor substrate (semiconductor wafer) 61.

例えば、図５４（ｃ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７２に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２の研磨による研磨停止膜４０１の露出が顕著となる。   For example, in the CMP method in the step shown in FIG. 54C, a slurry in which the polishing rate of the W film, the TiN film, and the Ti film to be polished is higher than that of the underlying interlayer insulating film 72, for example, Cabot Microelectronics When the product name SSW2000 manufactured by Corporation is used, the polishing amount by the CMP method is set to be thicker than the total film thickness of each film in order to prevent over-polishing in order to leave no polishing residue in the interlayer insulating film 72. In such over-polishing, particularly in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the exposure of the polishing stopper film 401 due to the polishing of the interlayer insulating film 72 becomes significant.

次いで、図５５（ａ）に示すように、全面に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。本変形例４では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。   Next, as shown in FIG. 55A, a crystallinity-improving conductive film 74 that improves the crystallinity of a ferroelectric film (lower electrode) formed in a later step is formed on the entire surface. In the fourth modification, a TiN film having a thickness of about 20 nm is formed as the crystallinity improving conductive film 74.

この図５５（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６６に示す。図６６に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１及び結晶性向上導電性膜７４が順次形成された状態となっている。   FIG. 66 shows a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 66, in the peripheral region of the semiconductor substrate 61, the polishing stopper film 401 and the crystallinity improving conductive film 74 are sequentially formed on the semiconductor substrate 61.

次いで、図５５（ｂ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ４０２ｂの酸化を防止する酸化防止膜７５を形成する。具体的に、本変形例４では、酸化防止膜７５として、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。   Next, as shown in FIG. 55B, an antioxidant film 75 for preventing oxidation of the W plug 402b is formed on the crystallinity improving conductive film 74. Specifically, in Modification 4, a TiAlN film having a thickness of about 100 nm is formed as the antioxidant film 75 by a reactive sputtering method using a target obtained by alloying Ti and Al.

この図５５（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６７に示す。図６７に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。   FIG. 67 is a schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 67, in the peripheral region of the semiconductor substrate 61, the polishing stop film 401, the crystallinity improving conductive film 74, and the antioxidant film 75 are sequentially formed on the semiconductor substrate 61.

次いで、図５５（ｃ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。   Next, as shown in FIG. 55C, an Ir film 76 a having a thickness of about 100 nm is formed on the antioxidant film 75 and serves as a lower electrode film of the ferroelectric capacitor.

この図５５（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６８に示す。図６８に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。   FIG. 68 shows a schematic sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 68, in the peripheral region of the semiconductor substrate 61, the polishing stop film 401, the crystallinity improving conductive film 74, the antioxidant film 75, and the Ir film 76a are sequentially formed on the semiconductor substrate 61. ing.

次いで、図５６（ａ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。 Next, as shown in FIG. 56A, an Al 2 O 3 film 77 that covers the area other than the peripheral area of the semiconductor substrate (semiconductor wafer) 61 is formed on the Ir film 76a to a thickness of about 20 nm. The Al 2 O 3 film 77 serves as a hard mask when the Ir film 76a is etched.

この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図６８に示すものと同様である。ここで、本変形例４では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。 At this time, the schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is the same as that shown in FIG. 68 because the Al 2 O 3 film 77 is not formed in the peripheral region. Here, in the fourth modification, the range of the peripheral region where the Al 2 O 3 film 77 is not formed is, for example, a range about 3.5 mm from the peripheral end of the semiconductor substrate (semiconductor wafer) 61.

続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図６９に示すように、Ｉｒ膜７６ａが除去される。 Subsequently, the Ir film 76a is etched using the Al 2 O 3 film 77 as a mask. Thereby, in the peripheral region of the semiconductor substrate (semiconductor wafer) 61, the Ir film 76a is removed as shown in FIG.

次いで、図５６（ｂ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本変形例４では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。 Next, as shown in FIG. 56B, the Al 2 O 3 film 77 is removed by etching. Thereafter, heat treatment by RTA is performed in an atmosphere of Ar gas, which is an inert gas, at a substrate temperature of 650 ° C. or higher for about 60 seconds. This heat treatment improves the adhesion between the Ir film 76a as the lower electrode film, the antioxidant film 75, and the crystallinity improving conductive film 74, and improves the crystallinity of the Ir film 76a as the lower electrode film. Here, in the fourth modification, the heat treatment is performed in an Ar gas atmosphere, but the heat treatment is performed in an inert gas atmosphere such as N 2 gas or N 2 O gas. May be.

次いで、図５６（ｃ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本変形例４では、強誘電体膜７８として、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）を形成する。   Next, as shown in FIG. 56C, a ferroelectric film 78 to be a capacitor film of the ferroelectric capacitor is formed on the Ir film 76a by MO-CVD or the like. Specifically, in the fourth modification, a PZT film (a first PZT film 78 a and a second PZT film 78 b) having a two-layer structure is formed as the ferroelectric film 78.

この図５６（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図７０に示す。図７０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。   FIG. 70 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) 61 in the step shown in FIG. As shown in FIG. 70, in the peripheral region of the semiconductor substrate 61, the polishing stop film 401, the crystallinity improving conductive film 74, the antioxidant film 75, the first PZT film 78a and the second PZT film are formed on the semiconductor substrate 61. The ferroelectric film 78 made of the PZT film 78b is sequentially formed.

この図５６（ｃ）に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図７０に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に研磨停止膜４０１が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５（結晶性向上導電性膜７４）の膜剥がれを防止することができる。   In the step of forming the ferroelectric film 78 shown in FIG. 56C, in the peripheral region of the semiconductor substrate 61, as shown in FIG. 70, the semiconductor substrate 61 and the antioxidant film 75 (crystallinity improving conductive film 74). The polishing stopper film 401 is interposed between the semiconductor substrate 61 and the antioxidant film 75 (the crystallinity improving conductive film 74). Thereby, it is possible to prevent the anti-oxidation film 75 (the crystallinity-improving conductive film 74) from being peeled off due to stress or the like when the ferroelectric film 78 is formed in the peripheral region of the semiconductor substrate 61.

次いで、図５７（ａ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。 Next, as shown in FIG. 57A, an IrO X film 79a, an IrO Y film 79b, and an Ir film 80 are sequentially formed on the second PZT film 78b. Here, the IrO X film 79a functions as a lower layer film of the upper electrode, and the IrO Y film 79b functions as an upper layer film of the upper electrode.

次いで、半導体基板６１の背面洗浄を行った後、図５７（ｂ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。 Next, after the back surface of the semiconductor substrate 61 is cleaned, a TiN film 81 and a SiO 2 film (silicon oxide film) 82 are sequentially formed on the Ir film 80 as shown in FIG. The TiN film 81 and the silicon oxide film 82 serve as a hard mask when forming a ferroelectric capacitor.

次いで、図５７（ｃ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。   Next, as shown in FIG. 57C, the silicon oxide film 82 is patterned so as to cover only the ferroelectric capacitor formation region. Thereafter, the TiN film 81 is etched using the silicon oxide film 82 as a mask to form a hard mask composed of the silicon oxide film 82 and the TiN film 81 covering only the ferroelectric capacitor formation region.

次いで、図５８（ａ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。 Next, as shown in FIG. 58A, the Ir film 80 and IrO Y in a region not covered with the hard mask are formed by plasma etching using a mixed gas of HBr, O 2 , Ar, and C 4 F 8 as an etching gas. film 79b, IrO X film 79a, a second PZT film 78b, the first PZT film 78a, and removing the Ir film 76a. Thus, the upper electrode 79 made of the IrO X film 79a and the IrO Y film 79b, the ferroelectric film 78 made of the first PZT film 78a and the second PZT film 78b, and the lower electrode 76 made of the Ir film 76a, A ferroelectric capacitor is formed.

次いで、図５８（ｂ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。   Next, as shown in FIG. 58B, the silicon oxide film 82 is removed by dry etching or wet etching.

次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図５８（ｃ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５及び結晶性向上導電性膜７４を除去する。その後、ＴｉＮ膜８１を除去する。   Next, by using the TiN film 81 as a mask, as shown in FIG. 58C, the antioxidant film 75 and the crystallinity improving conductive film 74 in regions other than the ferroelectric capacitor forming region are removed. Thereafter, the TiN film 81 is removed.

次いで、図５９（ａ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。 Next, as shown in FIG. 59A, an Al 2 O 3 film 83 having a thickness of about 20 nm is formed on the entire surface by sputtering.

次いで、図５９（ｂ）に示すように、酸素（Ｏ2）を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本変形例４では、基板温度を５５０℃乃至７００℃として行われる。本変形例４のように、強誘電体膜７８をＰＺＴで形成する場合には、酸素（Ｏ2）を含有する雰囲気中において、基板温度６５０℃程度で、６０分間の回復アニールを行うことを望ましい。 Next, as shown in FIG. 59B, heat treatment is performed in an atmosphere containing oxygen (O 2 ). This heat treatment is recovery annealing performed for the purpose of recovering the damage of the ferroelectric film 78 of the ferroelectric capacitor. The conditions for this recovery annealing are not particularly limited, but in the fourth modification, the substrate temperature is 550 ° C. to 700 ° C. When the ferroelectric film 78 is formed of PZT as in the fourth modification, recovery annealing for 60 minutes is performed at a substrate temperature of about 650 ° C. in an atmosphere containing oxygen (O 2 ). desirable.

次いで、図５９（ｃ）に示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８４を形成する。 Next, as shown in FIG. 59C, an Al 2 O 3 film 84 having a thickness of about 20 nm is formed on the entire surface by CVD.

次いで、図６０（ａ）に示すように、Ａｌ2Ｏ3膜８４上に、層間絶縁膜８５及びＡｌ2Ｏ3膜８６を順次形成する。 Next, as shown in FIG. 60A, an interlayer insulating film 85 and an Al 2 O 3 film 86 are sequentially formed on the Al 2 O 3 film 84.

具体的には、まず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積する。その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して層間絶縁膜８５を形成する。 Specifically, first, a SiO 2 film (silicon oxide film) having a thickness of, for example, about 1500 nm is deposited on the entire surface by, eg, CVD using plasma TEOS. Thereafter, the interlayer insulating film 85 is formed by planarizing the SiO 2 film by CMP.

続いて、層間絶縁膜８５上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ2Ｏ3膜８６を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ2Ｏ3膜８６は、平坦化された層間絶縁膜８５上に形成されるため、平坦に形成される。 Subsequently, an Al 2 O 3 film 86 serving as a barrier film is formed with a thickness of 20 nm to 100 nm on the interlayer insulating film 85 by, eg, sputtering or CVD. Since the Al 2 O 3 film 86 is formed on the planarized interlayer insulating film 85, it is formed flat.

次いで、図６０（ｂ）に示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、ＳｉＯ2膜（シリコン酸化膜）を堆積し、その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。なお、層間絶縁膜８７として、ＳｉＯＮ膜（シリコン酸窒化膜）又はＳｉＮ膜（シリコン窒化膜）等を形成するようにしてもよい。 Next, as shown in FIG. 60B, a SiO 2 film (silicon oxide film) is deposited on the entire surface by, eg, CVD using plasma TEOS, and then the SiO 2 film is planarized by CMP. Then, an interlayer insulating film 87 having a thickness of 800 nm to 1000 nm is formed. As the interlayer insulating film 87, a SiON film (silicon oxynitride film) or a SiN film (silicon nitride film) may be formed.

次いで、図６０（ｃ）に示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜４０３ａ及びＷプラグ４０３ｂを形成する。   Next, as shown in FIG. 60C, a glue film 88a, a W plug 88b, a glue film 403a, and a W plug 403b are formed.

具体的には、まず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４及びＡｌ2Ｏ3膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。 Specifically, first, via holes 88c exposing the surface of the Ir film 80, which is a hydrogen barrier film in a ferroelectric capacitor, are formed as an interlayer insulating film 87, an Al 2 O 3 film 86, an interlayer insulating film 85, an Al 2 O film. The three films 84 and the Al 2 O 3 film 83 are formed. Subsequently, heat treatment is performed in an oxygen atmosphere at a temperature of about 550 ° C. to recover oxygen vacancies generated in the ferroelectric film 78 with the formation of the via holes 88c.

その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本変形例４では、強誘電体キャパシタに水素バリア膜となるＩｒ膜８０を形成しているため、強誘電体膜７８に水素が侵入して当該強誘電体膜７８を還元してしまうという問題は生じない。   Thereafter, a Ti film is deposited on the entire surface by, for example, a sputtering method, and subsequently, a TiN film is continuously deposited by an MO-CVD method. In this case, since it is necessary to remove carbon from the TiN film, a treatment in a mixed gas plasma of nitrogen and hydrogen is required. In the fourth modification, an Ir film serving as a hydrogen barrier film is provided in the ferroelectric capacitor. Since 80 is formed, there is no problem that hydrogen enters the ferroelectric film 78 and reduces the ferroelectric film 78.

続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。   Subsequently, after depositing a W film having a thickness sufficient to fill the via hole 88c by the CVD method, the W film, the TiN film, and the Ti film are polished by the CMP method until the surface of the interlayer insulating film 87 is exposed. By performing planarization, a glue film 88a made of a Ti film and a TiN film and a W plug 88b are formed in the via hole 88c.

続いて、各ＭＯＳＦＥＴ１０１及び１０２のソース／ドレイン拡散層のうちの他方を露出させるビア孔４０３ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４、Ａｌ2Ｏ3膜８３、層間絶縁膜７２、研磨停止膜４０１、ＳｉＯＮ膜７０、層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。 Subsequently, via holes 403c that expose the other of the source / drain diffusion layers of the MOSFETs 101 and 102 are formed as interlayer insulating film 87, Al 2 O 3 film 86, interlayer insulating film 85, Al 2 O 3 film 84, Al. A 2 O 3 film 83, an interlayer insulating film 72, a polishing stopper film 401, a SiON film 70, an interlayer insulating film 68 and a SiON film 67 are formed.

続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔４０３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔４０３ｃ内に、ＴｉＮ膜からなるグルー膜４０３ａと、Ｗプラグ４０３ｂを形成する。なお、このグルー膜４０３ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。   Subsequently, a TiN film is deposited on the entire surface by, eg, sputtering. Then, after depositing a W film having a thickness sufficient to fill the via hole 403c, the W film and the TiN film are polished and planarized by CMP until the surface of the interlayer insulating film 87 is exposed. A glue film 403a made of a TiN film and a W plug 403b are formed in the via hole 403c. The glue film 403a is formed, for example, by depositing a Ti film by a sputtering method, and subsequently depositing a TiN film continuously by an MO-CVD method to form a laminated film of a Ti film and a TiN film. It is also possible to do.

次いで、図６１に示すように、金属配線層９０を形成する。   Next, as shown in FIG. 61, a metal wiring layer 90 is formed.

具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。   Specifically, first, a Ti film having a thickness of approximately 60 nm, a TiN film having a thickness of approximately 30 nm, an AlCu alloy film having a thickness of approximately 360 nm, a Ti film having a thickness of approximately 5 nm, and a thickness are formed on the entire surface by, for example, sputtering. A TiN film having a thickness of about 70 nm is sequentially stacked.

続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，４０３ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。更に、不図示ではあるが層間絶縁膜やコンタクトプラグ、金属配線などの形成を所定回数繰り返して行う。   Subsequently, the laminated film is patterned into a predetermined shape using a photolithography technique, and a glue film 90a made of a Ti film and a TiN film and a wiring film 90b made of an AlCu alloy film are formed on each W plug 88b, 403b. Then, the metal wiring layer 90 composed of the glue film 90c composed of the Ti film and the TiN film is formed. Further, although not shown, the formation of interlayer insulating films, contact plugs, metal wirings, etc. is repeated a predetermined number of times.

しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例４に係る強誘電体メモリ（半導体装置）を完成させる。   Thereafter, dicing is performed so as to cut the semiconductor substrate (semiconductor wafer) 61 into semiconductor chips. At this time, the peripheral region of the semiconductor substrate (semiconductor wafer) 61 is separated and removed from each semiconductor chip. In this manner, the ferroelectric memory (semiconductor device) according to Modification 4 is completed.

本変形例４によれば、上述した本発明の実施形態と同様の効果を奏する。   According to the fourth modification, the same effects as those of the above-described embodiment of the present invention can be obtained.

以下、本発明の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
半導体基板と、
前記半導体基板の上方に形成された層間絶縁構造と、
前記層間絶縁構造内に埋め込まれるように形成された導電性プラグと、
前記導電性プラグの上方に形成され、前記導電性プラグの酸化を防止する酸化防止膜と、
前記酸化防止膜の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと
を含み、
前記層間絶縁構造は、
層間絶縁膜と、
前記半導体基板と前記層間絶縁膜との間に形成され、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜と
を有することを特徴とする半導体装置。 (Appendix 1)
A semiconductor substrate;
An interlayer insulating structure formed above the semiconductor substrate;
A conductive plug formed to be embedded in the interlayer insulating structure;
An antioxidant film formed above the conductive plug and preventing oxidation of the conductive plug; and
A ferroelectric capacitor formed above the antioxidant film and having a ferroelectric film sandwiched between a lower electrode and an upper electrode;
The interlayer insulating structure is
An interlayer insulating film;
A polishing stopper film that is formed between the semiconductor substrate and the interlayer insulating film and has a polishing rate that is lower than the interlayer insulating film and can serve as a stop indicator for the polishing when the interlayer insulating film is polished. A featured semiconductor device.

（付記２）
前記研磨停止膜は、Ａｌ2Ｏ3膜、ＺｒＯX膜及びＴｉＯX膜の中から選択された１種を含むものであり、各ｘは、それぞれ１＜ｘ≦２を満たすことを特徴とする付記１に記載の半導体装置。 (Appendix 2)
The polishing stopper film includes one selected from an Al 2 O 3 film, a ZrO x film, and a TiO x film, and each x satisfies 1 <x ≦ 2. The semiconductor device according to appendix 1.

（付記３）
前記酸化防止膜は、ＴｉＡｌＮ又はＴｉＮから選択された１種の膜であることを特徴とする付記１又は２に記載の半導体装置。 (Appendix 3)
The semiconductor device according to appendix 1 or 2, wherein the antioxidant film is one kind of film selected from TiAlN or TiN.

（付記４）
前記導電性プラグと前記酸化防止膜との間に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を更に含むことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。 (Appendix 4)
4. The supplementary note 1 to 3, further comprising a crystallinity improving conductive film for improving crystallinity of the ferroelectric film between the conductive plug and the antioxidant film. Semiconductor device.

（付記５）
前記酸化防止膜は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。 (Appendix 5)
The semiconductor device according to any one of appendices 1 to 4, wherein the antioxidant film is formed integrally with the ferroelectric capacitor.

（付記６）
半導体基板の上方に層間絶縁構造を形成する工程と、
前記層間絶縁構造内に埋め込まれるように導電性プラグを形成する工程と、
前記導電性プラグの上方に、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜の上方に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を含み、
前記層間絶縁構造を形成する工程は、
層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成する前に、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 6)
Forming an interlayer insulating structure above the semiconductor substrate;
Forming a conductive plug so as to be embedded in the interlayer insulating structure;
Forming an antioxidant film for preventing oxidation of the conductive plug above the conductive plug; and
Forming a ferroelectric capacitor in which a ferroelectric film is sandwiched between a lower electrode and an upper electrode above the antioxidant film, and
The step of forming the interlayer insulating structure includes
Forming an interlayer insulating film;
Before forming the interlayer insulating film, forming a polishing stop film that has a lower polishing rate than the interlayer insulating film and can serve as a polishing stop index when the interlayer insulating film is polished. A method for manufacturing a semiconductor device.

（付記７）
前記研磨停止膜は、Ａｌ2Ｏ3膜、ＺｒＯX膜及びＴｉＯX膜の中から選択された１種を含むものであり、各ｘは、それぞれ１＜ｘ≦２を満たすことを特徴とする付記６に記載の半導体装置の製造方法。 (Appendix 7)
The polishing stopper film includes one selected from an Al 2 O 3 film, a ZrO x film, and a TiO x film, and each x satisfies 1 <x ≦ 2. A method for manufacturing a semiconductor device according to appendix 6.

（付記８）
前記酸化防止膜は、ＴｉＡｌＮ又はＴｉＮから選択された１種の膜であることを特徴とする付記６又は７に記載の半導体装置の製造方法。 (Appendix 8)
The method of manufacturing a semiconductor device according to appendix 6 or 7, wherein the antioxidant film is one kind of film selected from TiAlN or TiN.

（付記９）
前記酸化防止膜を形成する前に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を形成する工程を更に含むことを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。 (Appendix 9)
9. The method according to any one of appendices 6 to 8, further comprising a step of forming a crystallinity-improving conductive film for improving crystallinity of the ferroelectric film before forming the antioxidant film. Semiconductor device manufacturing method.

（付記１０）
前記結晶性向上導電性膜を形成する前に、前記層間絶縁膜及び前記導電性プラグのそれぞれの上面をアンモニアガスの雰囲気中でプラズマ処理する工程を更に含むことを特徴とする付記９に記載の半導体装置の製造方法。 (Appendix 10)
Item 9. The supplementary note 9, further comprising a step of performing plasma processing on an upper surface of each of the interlayer insulating film and the conductive plug in an atmosphere of ammonia gas before forming the crystallinity-improving conductive film. A method for manufacturing a semiconductor device.

（付記１１）
前記酸化防止膜を形成する工程においては、当該酸化防止膜を前記強誘電体キャパシタと整合して一体的に形成することを特徴とする付記６乃至１０のいずれか１項に記載の半導体装置の製造方法。 (Appendix 11)
11. The semiconductor device according to any one of appendices 6 to 10, wherein in the step of forming the antioxidant film, the antioxidant film is formed integrally with the ferroelectric capacitor. Production method.

（付記１２）
前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする付記６乃至１１のいずれか１項に記載の半導体装置の製造方法。 (Appendix 12)
The step of forming the ferroelectric capacitor includes:
Forming a lower electrode film to be the lower electrode on the antioxidant film;
Removing a portion of the lower electrode film formed on a peripheral region of the semiconductor substrate;
Forming the ferroelectric film on the lower electrode film;
Forming an upper electrode film to be the upper electrode on the ferroelectric film;
The method according to any one of appendices 6 to 11, further comprising: patterning the upper electrode film, the ferroelectric film, and the lower electrode film into a predetermined shape to form the ferroelectric capacitor. The manufacturing method of the semiconductor device of description.

（付記１３）
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去した後、前記強誘電体膜を形成する前に、不活性ガスの雰囲気中において熱処理を行う工程を更に含むことを特徴とする付記１２に記載の半導体装置の製造方法。 (Appendix 13)
The method further includes a step of performing a heat treatment in an inert gas atmosphere after removing a portion of the lower electrode film formed on the peripheral region of the semiconductor substrate and before forming the ferroelectric film. 14. A method for manufacturing a semiconductor device according to appendix 12, wherein:

（付記１４）
前記強誘電体膜は、ペロブスカイト構造の化合物膜又はＢｉ層状構造の化合物膜であることを特徴とする付記６乃至１３のいずれか１項に記載の半導体装置の製造方法。 (Appendix 14)
14. The method of manufacturing a semiconductor device according to any one of appendices 6 to 13, wherein the ferroelectric film is a compound film having a perovskite structure or a compound film having a Bi layer structure.

従来のスタック型の強誘電体メモリ（半導体装置）の製造方法に係る半導体基板（半導体ウエハ）の強誘電体キャパシタ形成領域の模式図である。It is a schematic diagram of a ferroelectric capacitor formation region of a semiconductor substrate (semiconductor wafer) according to a conventional manufacturing method of a stack type ferroelectric memory (semiconductor device). 従来のスタック型の強誘電体メモリ（半導体装置）の製造方法に係る半導体基板（半導体ウエハ）の周縁領域の模式図である。It is a schematic diagram of the peripheral area | region of the semiconductor substrate (semiconductor wafer) which concerns on the manufacturing method of the conventional stack type ferroelectric memory (semiconductor device). 従来のスタック型の強誘電体メモリ（半導体装置）の製造方法において、下部電極膜を形成した後に半導体基板（半導体ウエハ）の周縁領域をエッチング処理した際の半導体基板の周縁領域における断面写真である。4 is a cross-sectional photograph of a peripheral region of a semiconductor substrate when a peripheral region of a semiconductor substrate (semiconductor wafer) is etched after forming a lower electrode film in a conventional method for manufacturing a stacked ferroelectric memory (semiconductor device). . 本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。It is a schematic diagram which shows the manufacturing method of the ferroelectric memory (semiconductor device) of this invention. 図４に引き続き、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。FIG. 5 is a schematic diagram illustrating a method for manufacturing a ferroelectric memory (semiconductor device) according to the present invention, following FIG. 4. 本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the ferroelectric memory (semiconductor device) which concerns on embodiment of this invention. 図６に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 6. 図７に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 7. 図８に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 9 is a schematic cross-sectional view illustrating the method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention following FIG. 8. 図９に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 10 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 9. 図１０に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 11 is a schematic cross-sectional view illustrating a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 10. 図１１に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 12 is a schematic cross-sectional view illustrating a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 11. 図１２に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 13 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 12. 図１３に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to the embodiment of the present invention, following FIG. 13. 図６（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.6 (b). 図６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.6 (c). 図７（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown to Fig.7 (a). 図７（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.7 (b). 図７（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.7 (c). 図８（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown to Fig.8 (a). 図８（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.8 (b). 図８（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.8 (c). 図９（ａ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 10 is a schematic cross-sectional view of the peripheral region of the semiconductor substrate (semiconductor wafer) when the Ir film is etched using the Al 2 O 3 film as a mask in the step shown in FIG. 図９（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 10 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the ferroelectric memory (semiconductor device) which concerns on the modification 1 of embodiment of this invention. 図２５に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 26 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 1 of the embodiment of the present invention following FIG. 25. 図２６に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 27 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 1 of the embodiment of the present invention following FIG. 26. 図２７に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 28 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 1 of the embodiment of the present invention following FIG. 27. 図２８に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 29 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 1 of the embodiment of the present invention following FIG. 28. 図２５（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 26 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２５（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 26 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２５（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 26 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２６（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 27 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２６（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 27 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 27 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２７（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 28 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図２７（ｂ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 28 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) when an Ir film is etched using an Al 2 O 3 film as a mask in the step shown in FIG. 図２８に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 29 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 28. 本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the ferroelectric memory (semiconductor device) which concerns on the modification 2 of embodiment of this invention. 図３９に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 40 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 2 of the embodiment of the present invention following FIG. 39. 図４０に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 41 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 2 of the embodiment of the present invention following FIG. 40. 図４１に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 42 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 2 of the embodiment of the present invention following FIG. 41. 図４２に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 43 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 2 of the embodiment of the present invention following FIG. 42. 図４３に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 44 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 2 of the embodiment of the present invention following FIG. 43. 図３９（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.39 (b). 図３９（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.39 (c). 図４０（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 41 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 図４０（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.40 (b). 図４０（ｃ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 41 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) when an Ir film is etched using an Al 2 O 3 film as a mask in the step shown in FIG. 図４１（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 42 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 本発明の実施形態の変形例３に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the ferroelectric memory (semiconductor device) which concerns on the modification 3 of embodiment of this invention. 図５１に引き続き、本発明の実施形態の変形例３に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 52 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 3 of the embodiment of the present invention following FIG. 51. 本発明の実施形態の変形例３において、図４１（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 44 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 41B in Modification 3 of the embodiment of the present invention. 本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the ferroelectric memory (semiconductor device) which concerns on the modification 4 of embodiment of this invention. 図５４に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 55 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 54. 図５５に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 56 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 55. 図５６に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 56 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 56. 図５７に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。57 is a schematic cross-sectional view showing a method for manufacturing a ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 57. FIG. 図５８に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 59 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 58. 図５９に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 60 is a schematic cross-sectional view showing a method for manufacturing the ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 59. 図６０に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。FIG. 60 is a schematic cross-sectional view showing a method for manufacturing a ferroelectric memory (semiconductor device) according to Modification 4 of the embodiment of the present invention following FIG. 60. 本発明の実施形態の変形例４において、図６（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 7 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 6A in Modification 4 of the embodiment of the present invention. 図５４（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown to Fig.54 (a). 図５４（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.54 (b). 図５４（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.54 (c). 図５５（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 56 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 55 (a). 図５５（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 56 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 55 (b). 図６６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 67 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) in the step shown in FIG. 66 (c). 図５６（ａ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。FIG. 57 is a schematic cross-sectional view of a peripheral region of a semiconductor substrate (semiconductor wafer) when an Ir film is etched using an Al 2 O 3 film as a mask in the step shown in FIG. 56 (a). 図５６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。It is a schematic sectional drawing of the peripheral area | region of the semiconductor substrate (semiconductor wafer) in the process shown in FIG.56 (c).

符号の説明Explanation of symbols

１１、６１ 半導体基板
１２、６８、７２、８５、８７ 層間絶縁膜
１３ 導電性プラグ
１４、７５ 酸化防止膜
１５ 下部電極膜
１６、７８ 強誘電体膜
２０、７１、２０１、４０１ 研磨停止膜
６２ 素子分離構造
６３ ゲート絶縁膜
６４ ゲート電極
６５ シリサイド層
６６ サイドウォール
６７、７０、２０２ ＳｉＯＮ膜（シリコン酸窒化膜）
６９ａ、７３ａ、８８ａ、８９ａ、９０ａ、９０ｃ、４０２ａ、４０３ａ グルー膜
６９ｂ、６９ｃ、７３ｂ、８８ｂ、８９ｂ、４０２ｂ、４０３ｂ Ｗプラグ
６９ｄ、７３ｃ、８８ｃ、８９ｃ、４０２ｃ、４０３ｃ ビア孔
７３ｄ リセス
７４ 結晶性向上導電性膜
７６ 下部電極
７６ａ、８０ Ｉｒ膜
７７、８３、８４、８６ Ａｌ2Ｏ3膜（アルミナ膜）
７８ａ 第１のＰＺＴ膜
７８ｂ 第２のＰＺＴ膜
７９ 上部電極
７９ａ ＩｒＯX膜
７９ｂ ＩｒＯY膜
８１ ＴｉＮ膜
８２ シリコン酸化膜
９０ 金属配線層
９０ｂ 配線膜
９１ ｐウェル
９２ 低濃度拡散層
９３ 高濃度拡散層
１０１，１０２ ＭＯＳＦＥＴ
３０１ 下地導電膜 11, 61 Semiconductor substrate 12, 68, 72, 85, 87 Interlayer insulating film 13 Conductive plug 14, 75 Antioxidation film 15 Lower electrode film 16, 78 Ferroelectric film 20, 71, 201, 401 Polishing stop film 62 Element Isolation structure 63 Gate insulating film 64 Gate electrode 65 Silicide layer 66 Side walls 67, 70, 202 SiON film (silicon oxynitride film)
69a, 73a, 88a, 89a, 90a, 90c, 402a, 403a Glue film 69b, 69c, 73b, 88b, 89b, 402b, 403b W plug 69d, 73c, 88c, 89c, 402c, 403c Via hole 73d Recess 74 Crystallinity Improved conductive film 76 Lower electrode 76a, 80 Ir film 77, 83, 84, 86 Al 2 O 3 film (alumina film)
78a First PZT film 78b Second PZT film 79 Upper electrode 79a IrO X film 79b IrO Y film 81 TiN film 82 Silicon oxide film 90 Metal wiring layer 90b Wiring film 91 p well 92 Low concentration diffusion layer 93 High concentration diffusion layer 101,102 MOSFET
301 Underlying conductive film

Claims (5)

半導体基板と、
前記半導体基板の上方に形成された層間絶縁構造と、
前記層間絶縁構造内に埋め込まれるように形成された導電性プラグと、
前記導電性プラグの上方に形成され、前記導電性プラグの酸化を防止する酸化防止膜と、
前記酸化防止膜の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと
を含み、
前記層間絶縁構造は、
層間絶縁膜と、
前記半導体基板と前記層間絶縁膜との間に形成され、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜と
を有することを特徴とする半導体装置。 A semiconductor substrate;
An interlayer insulating structure formed above the semiconductor substrate;
A conductive plug formed to be embedded in the interlayer insulating structure;
An antioxidant film formed above the conductive plug and preventing oxidation of the conductive plug; and
A ferroelectric capacitor formed above the antioxidant film and having a ferroelectric film sandwiched between a lower electrode and an upper electrode;
The interlayer insulating structure is
An interlayer insulating film;
A polishing stopper film that is formed between the semiconductor substrate and the interlayer insulating film and has a polishing rate that is lower than the interlayer insulating film and can serve as a stop indicator for the polishing when the interlayer insulating film is polished. A featured semiconductor device. 前記研磨停止膜は、Ａｌ2Ｏ3膜、ＺｒＯX膜及びＴｉＯX膜の中から選択された１種を含むものであり、各ｘは、それぞれ１＜ｘ≦２を満たすことを特徴とする請求項１に記載の半導体装置。 The polishing stopper film includes one selected from an Al 2 O 3 film, a ZrO x film, and a TiO x film, and each x satisfies 1 <x ≦ 2. The semiconductor device according to claim 1. 前記酸化防止膜は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the antioxidant film is formed integrally with the ferroelectric capacitor. 半導体基板の上方に層間絶縁構造を形成する工程と、
前記層間絶縁構造内に埋め込まれるように導電性プラグを形成する工程と、
前記導電性プラグの上方に、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜の上方に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を含み、
前記層間絶縁構造を形成する工程は、
層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成する前に、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 Forming an interlayer insulating structure above the semiconductor substrate;
Forming a conductive plug so as to be embedded in the interlayer insulating structure;
Forming an antioxidant film for preventing oxidation of the conductive plug above the conductive plug; and
Forming a ferroelectric capacitor in which a ferroelectric film is sandwiched between a lower electrode and an upper electrode above the antioxidant film, and
The step of forming the interlayer insulating structure includes
Forming an interlayer insulating film;
Before forming the interlayer insulating film, forming a polishing stop film that has a lower polishing rate than the interlayer insulating film and can serve as a polishing stop index when the interlayer insulating film is polished. A method for manufacturing a semiconductor device. 前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。 The step of forming the ferroelectric capacitor includes:
Forming a lower electrode film to be the lower electrode on the antioxidant film;
Removing a portion of the lower electrode film formed on a peripheral region of the semiconductor substrate;
Forming the ferroelectric film on the lower electrode film;
Forming an upper electrode film to be the upper electrode on the ferroelectric film;
5. The method of manufacturing a semiconductor device according to claim 4, further comprising: patterning the upper electrode film, the ferroelectric film, and the lower electrode film into a predetermined shape to form the ferroelectric capacitor. Method.
JP2006181898A 2006-06-30 2006-06-30 Manufacturing method of semiconductor device Active JP4716938B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006181898A JP4716938B2 (en) 2006-06-30 2006-06-30 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006181898A JP4716938B2 (en) 2006-06-30 2006-06-30 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2008010755A true JP2008010755A (en) 2008-01-17
JP4716938B2 JP4716938B2 (en) 2011-07-06

Family

ID=39068676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006181898A Active JP4716938B2 (en) 2006-06-30 2006-06-30 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4716938B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302334A (en) * 2008-06-13 2009-12-24 Seiko Epson Corp Method for manufacturing semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998028795A1 (en) * 1996-12-20 1998-07-02 Hitachi, Ltd. Semiconductor memory device and method for manufacturing the same
JPH1140768A (en) * 1997-07-17 1999-02-12 Toshiba Corp Semiconductor integrated circuit and its manufacture
JP2005150713A (en) * 2003-11-13 2005-06-09 Internatl Business Mach Corp <Ibm> Semiconductor device structure having etch resistant liner on transistor gate structure and its forming method
JP2005159165A (en) * 2003-11-27 2005-06-16 Toshiba Corp Semiconductor memory device and its manufacturing method
JP2005183841A (en) * 2003-12-22 2005-07-07 Fujitsu Ltd Manufacturing method of semiconductor device
JP2006080354A (en) * 2004-09-10 2006-03-23 Toshiba Corp Manufacturing method of misfet

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998028795A1 (en) * 1996-12-20 1998-07-02 Hitachi, Ltd. Semiconductor memory device and method for manufacturing the same
JPH1140768A (en) * 1997-07-17 1999-02-12 Toshiba Corp Semiconductor integrated circuit and its manufacture
JP2005150713A (en) * 2003-11-13 2005-06-09 Internatl Business Mach Corp <Ibm> Semiconductor device structure having etch resistant liner on transistor gate structure and its forming method
JP2005159165A (en) * 2003-11-27 2005-06-16 Toshiba Corp Semiconductor memory device and its manufacturing method
JP2005183841A (en) * 2003-12-22 2005-07-07 Fujitsu Ltd Manufacturing method of semiconductor device
JP2006080354A (en) * 2004-09-10 2006-03-23 Toshiba Corp Manufacturing method of misfet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302334A (en) * 2008-06-13 2009-12-24 Seiko Epson Corp Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP4716938B2 (en) 2011-07-06

Similar Documents

Publication Publication Date Title
JP5083207B2 (en) Manufacturing method of semiconductor device
US7405121B2 (en) Semiconductor device with capacitors and its manufacture method
JP5092461B2 (en) Semiconductor device and manufacturing method thereof
JP5109341B2 (en) Semiconductor device and manufacturing method thereof
JP5251864B2 (en) Semiconductor device and manufacturing method thereof
US20080035970A1 (en) Semiconductor device including ferroelectric capacitor
JP2008124329A (en) Semiconductor device, and its fabrication method
JP2007266429A (en) Semiconductor device and method of manufacturing
JP4983172B2 (en) Semiconductor device and manufacturing method thereof
JP2003218325A (en) Ferroelectric film forming method and semiconductor device manufacturing method
KR101262432B1 (en) Method for manufacturing semiconductor devuce
JP5412754B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP4716938B2 (en) Manufacturing method of semiconductor device
JP2009105223A (en) Semiconductor device, and its manufacturing method
JP4971740B2 (en) Manufacturing method of semiconductor device
JP4869808B2 (en) Manufacturing method of semiconductor device
JP5007723B2 (en) Semiconductor device including capacitor and manufacturing method thereof
JP2009194339A (en) Semiconductor device, and manufacturing method thereof
JP2007266023A (en) Semiconductor device and method of manufacturing same
JP2009194215A (en) Semiconductor device, and manufacturing method thereof

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110225

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110315

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110329

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140408

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350