JP2008004867A - Process for fabricating semiconductor device - Google Patents

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雅紀 小山
Mikimasa Suzuki
幹昌 鈴木
Yoshifumi Okabe
好文 岡部
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Abstract

<P>PROBLEM TO BE SOLVED: To suppress warpage of a semiconductor wafer when an impurity activation layer is formed on the backside thereof in a process for fabricating a semiconductor device consisting of a vertical semiconductor element. <P>SOLUTION: Backside of a semiconductor wafer 20 is ground and an N+ type region 9 is formed entirely on the backside of the semiconductor wafer 20 thus ground. Subsequently, ions are implanted entirely in the backside of the semiconductor wafer 20 where the N+ type region 9 is formed (Fig. 3(a)), and a P+ type region 10 is formed on the surface layer of the N+ type region 9 (Fig. 3(b)). The diode part 3 of the P+ type region 10 is then irradiated with laser light and patterned by laser annealing thus forming an N+ type region 13 selectively in the P+ type region 10 (Fig. 3(c)). <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、シリコン基板の表裏面に電極が形成された縦型の半導体素子が備えられた半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device provided with a vertical semiconductor element having electrodes formed on the front and back surfaces of a silicon substrate.

従来より、ダイオード等の縦型の半導体素子において、逆回復（リカバリ）時のホールの枯渇を防止するためにカソード側に不純物活性化層を部分的に形成するものが、例えば特許文献１で提案されている。   Conventionally, in a vertical semiconductor element such as a diode, an element in which an impurity activation layer is partially formed on the cathode side in order to prevent hole depletion at the time of reverse recovery is proposed in, for example, Patent Document 1 Has been.

具体的に、特許文献１では、まず、半導体ウェハの表面にＡｌ等のメタル配線を含んだデバイス構造を形成する。次に、裏面ウェットエッチングなどにより半導体ウェハを所望の厚さになるように薄くする。半導体ウェハの厚さは耐圧によって決まるが、ダイオードの場合、例えば耐圧を１２００Ｖに設定するとウェハの厚さは１４０μｍとされる。   Specifically, in Patent Document 1, first, a device structure including a metal wiring such as Al is formed on the surface of a semiconductor wafer. Next, the semiconductor wafer is thinned to a desired thickness by backside wet etching or the like. The thickness of the semiconductor wafer is determined by the withstand voltage, but in the case of a diode, for example, when the withstand voltage is set to 1200 V, the thickness of the wafer is 140 μm.

半導体ウェハを薄くした後、ウェハ裏面へレジストを塗布してベークする。そして、ウェハ表面にデバイス構造を形成するために使用したマスクアライメントのためのマークを用いて、すなわち両面マスクアライメントを利用してレジストをパターニングし、再びベークする。この後、イオン注入を行ってレジストを除去し、半導体ウェハをアニールする。こうして、半導体ウェハの裏面に不純物活性化層を部分的に形成する。
特開２００５−５７２３５号公報 After thinning the semiconductor wafer, a resist is applied to the back surface of the wafer and baked. Then, using the mask alignment mark used for forming the device structure on the wafer surface, that is, using double-sided mask alignment, the resist is patterned and baked again. Thereafter, ion implantation is performed to remove the resist, and the semiconductor wafer is annealed. Thus, an impurity activation layer is partially formed on the back surface of the semiconductor wafer.
JP 2005-57235 A

しかしながら、上記従来の技術では、ウェハの裏面に塗布したレジストをベークする際、ベーク昇降温によるレジスト応力によって、ウェハに反りが発生してしまうという問題が生じる。このようにウェハに反りが発生すると、ウェハ搬送中のウェハの割れやウェハの欠け等が起きるという問題がある。このようなウェハの割れや欠け等の破損は、ウェハが薄く、さらにウェハの径が大きい場合に、特に顕著に発生してしまう。   However, in the above conventional technique, when the resist applied to the back surface of the wafer is baked, there arises a problem that the wafer is warped due to the resist stress caused by baking temperature rise and fall. When the wafer is warped as described above, there is a problem that the wafer is cracked or the wafer is chipped during the wafer transfer. Such breakage such as cracking and chipping of the wafer occurs particularly prominently when the wafer is thin and the diameter of the wafer is large.

本発明は、上記点に鑑み、半導体ウェハの裏面側に不純物活性化層を形成する際、半導体ウェハの反りを抑制することができる半導体装置の製造方法を目的とする。   In view of the above points, an object of the present invention is to provide a method for manufacturing a semiconductor device that can suppress warping of a semiconductor wafer when an impurity activation layer is formed on the back side of the semiconductor wafer.

上記目的を達成するため、本発明は、半導体ウェハ（２０）を裏面から研削し、研削が行われた半導体ウェハ（２０）の裏面全体の表層部に第１導電型の第１領域（９）を形成する。そして、第１導電型の第１領域（９）が形成された半導体ウェハ（２０）の裏面全体にイオン注入を行い、第１導電型の第１領域（９）の表層部に第２導電型の領域（１０）を形成する。この後、第２導電型の領域（１０）の表層部のうち一部または全部にレーザ光を照射して第２導電型の領域（１０）をレーザアニールすることによりパターニングし、第１導電型の第１領域（９）の表層部に第１導電型の第２領域（１３）を選択的に形成する工程と、を含んでいることを特徴とする。   In order to achieve the above object, according to the present invention, the semiconductor wafer (20) is ground from the back surface, and the first conductivity type first region (9) is formed on the entire surface layer of the back surface of the semiconductor wafer (20) that has been ground. Form. Then, ion implantation is performed on the entire back surface of the semiconductor wafer (20) on which the first region (9) of the first conductivity type is formed, and the second conductivity type is applied to the surface layer portion of the first region (9) of the first conductivity type. Region (10) is formed. Thereafter, a part or all of the surface layer portion of the second conductivity type region (10) is irradiated with a laser beam to pattern the second conductivity type region (10) by laser annealing, whereby the first conductivity type is patterned. And a step of selectively forming the second region (13) of the first conductivity type on the surface layer portion of the first region (9).

このようにすれば、半導体ウェハの裏面側に選択的に第１導電型の第２領域を形成する際、裏面ホト工程を行わないようにすることができ、半導体ウェハとレジストとの応力差による半導体ウェハの反りを発生させないようにすることができる。したがって、半導体ウェハの反りを抑制でき、半導体ウェハの割れや欠けを防止することができる。   In this case, when the second region of the first conductivity type is selectively formed on the back surface side of the semiconductor wafer, the back surface photo process can be omitted, and the stress difference between the semiconductor wafer and the resist can be avoided. It is possible to prevent the semiconductor wafer from warping. Therefore, warpage of the semiconductor wafer can be suppressed, and cracking and chipping of the semiconductor wafer can be prevented.

また、半導体ウェハを裏面から研削する工程では、半導体ウェハの表面に支持基盤（４０）を設置して、支持基盤（４０）が設置された前記半導体ウェハの裏面を切削することもできる。   Further, in the step of grinding the semiconductor wafer from the back surface, a support base (40) can be installed on the surface of the semiconductor wafer, and the back surface of the semiconductor wafer on which the support base (40) is installed can be cut.

このようにすれば、半導体ウェハの反りを支持基盤で防止することができるので、半導体ウェハの割れや欠けを起こさずに半導体装置を製造することができる。   In this way, since the warp of the semiconductor wafer can be prevented by the support base, the semiconductor device can be manufactured without causing the semiconductor wafer to crack or chip.

さらに、第２導電型の領域（１０）を形成する工程では、半導体ウェハの裏面にレーザ光を照射することでアライメントターゲット（２２）をとなる凹部を形成するもできる。   Further, in the step of forming the second conductivity type region (10), a recess serving as the alignment target (22) can be formed by irradiating the back surface of the semiconductor wafer with laser light.

このようにすれば、半導体ウェハの裏面にアライメントマークを設けることができるので、アライメントマークを形成した後の工程において位置合わせ等の基準として用いることができる。   In this way, since the alignment mark can be provided on the back surface of the semiconductor wafer, it can be used as a reference for alignment or the like in the process after the alignment mark is formed.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えばＦＳ−ＩＧＢＴ、ダイオード、ダイオード内蔵ＦＳ−ＩＧＢＴ等の縦型の半導体素子が備えられてなる半導体装置である。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device shown in the present embodiment is a semiconductor device provided with vertical semiconductor elements such as FS-IGBT, diode, and diode built-in FS-IGBT.

以下では、ダイオードを内蔵したＩＧＢＴを備えた半導体素子からなる半導体装置について説明する。図１は、本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図を示したものである。図１に示される半導体チップ１は、半導体素子が複数形成された半導体ウェハが例えばスクライブラインに沿ってダイシングされることで、個々の半導体チップ１に分割されたものに相当する。   Below, the semiconductor device which consists of a semiconductor element provided with IGBT incorporating a diode is demonstrated. FIG. 1 is a schematic cross-sectional view of a semiconductor chip as a semiconductor device according to the first embodiment of the present invention. The semiconductor chip 1 shown in FIG. 1 corresponds to a semiconductor wafer in which a plurality of semiconductor elements are formed and divided into individual semiconductor chips 1 by dicing along, for example, a scribe line.

図１に示されるように、半導体チップ１は、第１導電型のシリコン基板としてのＮ−型基板４が用いられて形成されたものであり、半導体チップ１は、ＩＧＢＴ部２と、ＩＧＢＴ部２に隣接して形成されたダイオード部３と、が備えられた構成となっている。本実施形態では、Ｎ−型基板４が分割されてチップ状にされる前のものを半導体ウェハと定義する。なお、図１に示されるＩＧＢＴ部２およびダイオード部３の外周に、これらを保護するための外周耐圧部が形成されている。   As shown in FIG. 1, the semiconductor chip 1 is formed by using an N− type substrate 4 as a first conductivity type silicon substrate. The semiconductor chip 1 includes an IGBT portion 2 and an IGBT portion. 2 and the diode part 3 formed adjacent to the structure. In the present embodiment, the semiconductor wafer before the N− type substrate 4 is divided into chips is defined as a semiconductor wafer. In addition, the outer periphery pressure | voltage resistant part for protecting these is formed in the outer periphery of the IGBT part 2 and the diode part 3 which are shown by FIG.

ＩＧＢＴ部２には、多数のＩＧＢＴが形成されている。Ｎ−型基板４の表層部にはＰ型領域５が形成され、このＰ型領域５を貫通してＮ−型基板４に達するようにトレンチ６が形成されている。このトレンチ６の内壁には図示しないゲート絶縁膜が形成されており、さらにゲート絶縁膜の表面にポリシリコンで構成された電極が形成されている。   A number of IGBTs are formed in the IGBT part 2. A P-type region 5 is formed in the surface layer portion of the N− type substrate 4, and a trench 6 is formed so as to penetrate the P-type region 5 and reach the N− type substrate 4. A gate insulating film (not shown) is formed on the inner wall of the trench 6, and an electrode made of polysilicon is formed on the surface of the gate insulating film.

また、各トレンチ６間においてＰ型領域５の表層部にＭＯＳ構造７が形成されていると共に、このＭＯＳ構造７上にエミッタ電極としての第１表面電極８が形成されることで、ＩＧＢＴが構成されている。さらに、ＩＧＢＴ部２においてＮ−型基板４の裏面の表層部にＮ＋型領域９が形成され、このＮ＋型領域９の表層部にＰ＋型領域１０が形成されている。   Further, the MOS structure 7 is formed in the surface layer portion of the P-type region 5 between the trenches 6, and the first surface electrode 8 as the emitter electrode is formed on the MOS structure 7, thereby configuring the IGBT. Has been. Further, in the IGBT portion 2, an N + type region 9 is formed in the surface layer portion on the back surface of the N− type substrate 4, and a P + type region 10 is formed in the surface layer portion of the N + type region 9.

なお、第１表面電極８は本発明の第１電極に相当する。Ｎ＋型領域９は、本発明の第１導電型の第１領域に相当する。また、Ｐ＋型領域１０は、本発明の第２導電型の領域に相当する。   The first surface electrode 8 corresponds to the first electrode of the present invention. The N + type region 9 corresponds to the first region of the first conductivity type of the present invention. The P + type region 10 corresponds to a second conductivity type region of the present invention.

ダイオード部３においては、Ｎ−型基板４の表層部にＰ型領域１１が形成されており、Ｐ型領域１１（アノード）およびＮ−型基板４（カソード）によってＰＮ接合が構成される。このＰ型領域１１の表面に第２表面電極１２が形成されている。また、ダイオード部３においてＮ−型基板４の裏面の表層部にＮ＋型領域９が形成され、このＮ＋型領域９の表層部にＮ＋型領域１３が形成されている。   In the diode portion 3, a P-type region 11 is formed in the surface layer portion of the N− type substrate 4, and a PN junction is configured by the P-type region 11 (anode) and the N− type substrate 4 (cathode). A second surface electrode 12 is formed on the surface of the P-type region 11. In the diode portion 3, an N + type region 9 is formed in the surface layer portion on the back surface of the N− type substrate 4, and an N + type region 13 is formed in the surface layer portion of the N + type region 9.

なお、第２表面電極１２は本発明の第１表面電極に相当する。また、Ｎ＋型領域１３は、本発明の第１導電型の第２領域に相当する。   The second surface electrode 12 corresponds to the first surface electrode of the present invention. The N + type region 13 corresponds to the first conductivity type second region of the present invention.

そして、Ｎ−型基板４の裏面全体に裏面電極１４が形成されており、第１、第２表面電極８、１２と裏面電極１２との間にそれぞれ電流が流れることでＩＧＢＴ部２およびダイオード部３がそれぞれ半導体素子として機能するようになっている。以上が、本実施形態に係る半導体チップ１の構成である。   And the back surface electrode 14 is formed in the whole back surface of the N <-> type | mold board | substrate 4, and when the current flows between the 1st, 2nd surface electrodes 8 and 12 and the back surface electrode 12, respectively, the IGBT part 2 and the diode part 3 each function as a semiconductor element. The above is the configuration of the semiconductor chip 1 according to the present embodiment.

次に、図１に示される半導体チップ１の製造方法について図２を参照して説明する。図２は、図１に示される半導体チップ１の製造工程を示した図である。また、図３は、図２に続く製造工程を示した図である。   Next, a method for manufacturing the semiconductor chip 1 shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a diagram showing a manufacturing process of the semiconductor chip 1 shown in FIG. FIG. 3 is a diagram showing a manufacturing process subsequent to FIG.

まず、図２（ａ）に示す工程では、Ｎ−型基板４となる半導体ウェハ２０を用意し、この半導体ウェハ２０の表面側にダイオードやＩＧＢＴといった半導体素子を形成する。この際、半導体ウェハ２０の表面に図示しないアライメントマーク（例えばスクライブライン、後述する図４参照）も形成しておく。そして、図２（ｂ）に示す工程では、裏面ウェットエッチングなどにより半導体ウェハ２０を薄く研削する。本実施形態では、半導体ウェハ２０の厚さは例えば１４０μｍとされる。   First, in the process shown in FIG. 2A, a semiconductor wafer 20 to be an N− type substrate 4 is prepared, and semiconductor elements such as diodes and IGBTs are formed on the surface side of the semiconductor wafer 20. At this time, alignment marks (not shown) (for example, scribe lines, see FIG. 4 described later) are also formed on the surface of the semiconductor wafer 20. In the step shown in FIG. 2B, the semiconductor wafer 20 is thinly ground by backside wet etching or the like. In the present embodiment, the thickness of the semiconductor wafer 20 is 140 μm, for example.

図２（ｃ）に示す工程では、半導体ウェハ２０の裏面全体（ＩＧＢＴ領域、ダイオード領域、および外周領域すべて）にＰ型となるボロンをイオン注入（４０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２）する。 In the step shown in FIG. 2C, P-type boron is ion-implanted into the entire back surface of the semiconductor wafer 20 (all of the IGBT region, the diode region, and the outer peripheral region) (40 keV, dose amount 5 × 10 13 cm −2 ). To do.

図３（ａ）に示す工程では、レーザアニールを行う。すなわち、半導体ウェハ２０の裏面全体をレーザアニール（２Ｊ／ｃｍ２）し、半導体ウェハ２０の裏面に注入したボロンを活性化することでＮ＋型領域９を形成する。このようなレーザアニールを行うに際し、本実施形態では図４に示されるレーザアニール装置を用いる。 In the step shown in FIG. 3A, laser annealing is performed. That is, the entire back surface of the semiconductor wafer 20 is laser annealed ( 2 J / cm 2 ), and boron implanted into the back surface of the semiconductor wafer 20 is activated to form the N + -type region 9. When performing such laser annealing, the laser annealing apparatus shown in FIG. 4 is used in this embodiment.

図４は、レーザアニール装置の概略構成図である。この図に示されるように、レーザアニール装置３０は、可動ステージ３１と、アライメント用カメラ３２と、レーザ３３と、シャッター３４と、を備えて構成されている。   FIG. 4 is a schematic configuration diagram of a laser annealing apparatus. As shown in this figure, the laser annealing apparatus 30 includes a movable stage 31, an alignment camera 32, a laser 33, and a shutter 34.

図４に示されるように、可動ステージ３１には貫通孔３１ａが設けられている。そして、半導体ウェハ２０の表面側に設けられたアライメントマーク（例えばスクライブライン）としての表面アライメントターゲット２１が上記貫通孔３１ａ内に配置されるように、半導体ウェハ２０が可動ステージ３１上に設置される。   As shown in FIG. 4, the movable stage 31 is provided with a through hole 31 a. Then, the semiconductor wafer 20 is placed on the movable stage 31 so that the surface alignment target 21 as an alignment mark (for example, a scribe line) provided on the surface side of the semiconductor wafer 20 is disposed in the through hole 31a. .

また、可動ステージ３１の貫通孔３１ａにおいて半導体ウェハ２０とは反対側にアライメント用カメラ３２が設置されており、アライメント用カメラ３２で貫通孔３１ａ内に収納された表面アライメントターゲット２１を撮影できるようになっている。   Further, an alignment camera 32 is installed on the opposite side of the through hole 31a of the movable stage 31 from the semiconductor wafer 20, so that the surface alignment target 21 accommodated in the through hole 31a can be photographed by the alignment camera 32. It has become.

そして、可動ステージ３１上に設置された半導体ウェハ２０の裏面側にレーザ３３が設置されており、レーザ３３と半導体ウェハ２０との間にシャッター３４が設置されている。このシャッター３４が開閉制御されることで、レーザ３３から照射されるレーザ光が半導体ウェハ２０の裏面に照射されるようになっている。本実施形態では、レーザ光のビーム径はパターンの最小線幅以下となっている。   A laser 33 is installed on the back side of the semiconductor wafer 20 installed on the movable stage 31, and a shutter 34 is installed between the laser 33 and the semiconductor wafer 20. By opening and closing the shutter 34, the laser beam emitted from the laser 33 is emitted to the back surface of the semiconductor wafer 20. In this embodiment, the beam diameter of the laser light is equal to or smaller than the minimum line width of the pattern.

なお、上記レーザアニール装置３０は、上記可動ステージ３１やアライメント用カメラ３２、そしてシャッター３４を駆動する駆動部やこれら駆動部を駆動制御するパーソナルコンピュータ等のハードウェアで構成されている。   The laser annealing apparatus 30 includes hardware such as the movable stage 31, the alignment camera 32, and a drive unit that drives the shutter 34 and a personal computer that drives and controls these drive units.

上記のようなレーザアニール装置３０を用いて、まず、半導体ウェハ２０を可動ステージ３１上に設置し、アライメント用カメラ３２で半導体ウェハ２０の表面側に設けられた表面アライメントターゲット２１を検出する。これにより、半導体ウェハ２０の基準位置合わせを行う。   Using the laser annealing apparatus 30 as described above, first, the semiconductor wafer 20 is placed on the movable stage 31, and the surface alignment target 21 provided on the surface side of the semiconductor wafer 20 is detected by the alignment camera 32. Thereby, the reference position alignment of the semiconductor wafer 20 is performed.

続いて、基準位置に対する所望の座標に基づいて半導体ウェハ２０の裏面全体にレーザ光を照射することにより、半導体ウェハ２０の裏面全体をレーザアニールする。   Subsequently, the entire back surface of the semiconductor wafer 20 is laser-annealed by irradiating the entire back surface of the semiconductor wafer 20 with laser light based on desired coordinates with respect to the reference position.

図３（ｂ）に示す工程では、半導体ウェハ２０の裏面全体にＮ型となるリンをイオン注入（１１０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２）する。このリンにおいては、活性化すれば先に形成したＮ＋型領域９を打ち返せる量である。 In the step shown in FIG. 3B, N-type phosphorus is ion-implanted (110 keV, dose amount 5 × 10 14 cm −2 ) into the entire back surface of the semiconductor wafer 20. In this phosphorus, when activated, the N + type region 9 formed earlier can be repelled.

図３（ｃ）に示す工程では、図３（ｂ）に示す工程を終えた半導体ウェハ２０において、当該半導体ウェハ２０の裏面のうちダイオードとなる領域のみを選択してレーザアニールを行う。   In the step shown in FIG. 3C, in the semiconductor wafer 20 after the step shown in FIG. 3B, laser annealing is performed by selecting only a region to be a diode on the back surface of the semiconductor wafer 20.

すなわち、半導体ウェハ２０の表面の表面アライメントターゲット２１の座標を基準位置として可動ステージ３１を移動させる。すなわち、半導体ウェハ２０の裏面のうちダイオード領域となる部分にレーザ３３が対向するように可動ステージ３１を移動させる。そして、シャッター３４を開けてレーザ３３からレーザ光を照射することで半導体ウェハ２０の裏面の一部をレーザアニールする。   That is, the movable stage 31 is moved with the coordinates of the surface alignment target 21 on the surface of the semiconductor wafer 20 as the reference position. That is, the movable stage 31 is moved so that the laser 33 faces the portion of the back surface of the semiconductor wafer 20 that becomes the diode region. Then, a part of the back surface of the semiconductor wafer 20 is laser-annealed by opening the shutter 34 and irradiating laser light from the laser 33.

このようにして、半導体ウェハ２０の裏面（Ｐ型エミッタ層）のうちダイオード領域に不純物活性化層としてのＮ＋型領域１３を形成する。また、半導体ウェハ２０の裏面のうちレーザアニールされない領域、すなわちＩＧＢＴ領域は、先に形成されたＰ＋型領域１０が維持される。   In this manner, the N + type region 13 as the impurity activation layer is formed in the diode region on the back surface (P type emitter layer) of the semiconductor wafer 20. In addition, in the back surface of the semiconductor wafer 20, the P + type region 10 formed earlier is maintained in the region that is not laser-annealed, that is, the IGBT region.

この後、半導体ウェハ２０の裏面に裏面電極１４をスパッタリングにより形成し、ダイシングカットとしてチップ状に分割することで、図１に示される半導体チップ１が完成する。   Thereafter, the back electrode 14 is formed on the back surface of the semiconductor wafer 20 by sputtering and divided into chips as a dicing cut, whereby the semiconductor chip 1 shown in FIG. 1 is completed.

以上説明したように、本実施形態では、半導体ウェハ２０の裏面に裏面活性化層としてのＮ＋型領域１３を形成する際、レーザアニールを利用してスキャンパターニングすることを特徴としている。すなわち、Ｎ＋型領域１３を形成する際、裏面ホト工程を行わないことで、半導体ウェハ２０とレジストとの応力差による半導体ウェハ２０の反りを発生させないようにすることができる。このように、半導体ウェハ２０の反りを抑制できるので、半導体ウェハ２０の割れや欠けを防止することができる。また、レジストを用いた裏面ホト工程を行わないため、半導体チップ１を製造する工程を削減することができる。   As described above, the present embodiment is characterized in that when the N + type region 13 as the back surface activation layer is formed on the back surface of the semiconductor wafer 20, scan patterning is performed using laser annealing. That is, when the N + type region 13 is formed, it is possible to prevent the semiconductor wafer 20 from warping due to the stress difference between the semiconductor wafer 20 and the resist by not performing the back surface photo process. Thus, since the curvature of the semiconductor wafer 20 can be suppressed, the semiconductor wafer 20 can be prevented from being cracked or chipped. Moreover, since the back surface photo process using a resist is not performed, the process of manufacturing the semiconductor chip 1 can be reduced.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、半導体ウェハ２０の裏面にイオン注入を行わずに、レーザアニールを利用して半導体ウェハ２０の裏面に選択的にＰ＋型領域１０およびＮ＋型領域１３を形成することが特徴となっている。 (Second Embodiment)
In the present embodiment, only parts different from the first embodiment will be described. The present embodiment is characterized in that the P + type region 10 and the N + type region 13 are selectively formed on the back surface of the semiconductor wafer 20 using laser annealing without performing ion implantation on the back surface of the semiconductor wafer 20. ing.

図５は、第２実施形態に係る半導体装置の製造工程を示した図である。本実施形態では、まず、図２（ａ）、（ｂ）に示される工程を行う。そして、図５（ａ）に示す工程では、レーザアニール装置３０を用いて、ボロン雰囲気中で、半導体ウェハ２０の裏面を選択的にレーザアニールする。これにより、半導体ウェハ２０の裏面に部分的にＰ＋型領域１０を形成する。   FIG. 5 is a diagram illustrating a manufacturing process of the semiconductor device according to the second embodiment. In the present embodiment, first, the steps shown in FIGS. 2A and 2B are performed. Then, in the step shown in FIG. 5A, the laser annealing apparatus 30 is used to selectively laser-anneal the back surface of the semiconductor wafer 20 in a boron atmosphere. Thereby, the P + type region 10 is partially formed on the back surface of the semiconductor wafer 20.

続いて、図５（ｂ）に示す工程では、レーザアニール装置３０を用いて、リン雰囲気中で、半導体ウェハ２０の裏面うちＰ＋型領域１０を除いた領域を選択的にレーザアニールする。これにより、半導体ウェハ２０に選択的にＮ＋型領域１３を形成する。この後、半導体ウェハ２０の裏面に裏面電極１４を形成し、ダイシングカットとしてチップ状とする。このようにすることで、図１に示される半導体チップ１においてＮ＋型領域９が除かれた構造のものが完成する。   Subsequently, in the step shown in FIG. 5B, the laser annealing apparatus 30 is used to selectively laser-anneal the region of the back surface of the semiconductor wafer 20 excluding the P + type region 10 in a phosphorus atmosphere. Thereby, the N + type region 13 is selectively formed on the semiconductor wafer 20. Thereafter, the back electrode 14 is formed on the back surface of the semiconductor wafer 20 to form a chip as a dicing cut. By doing so, the semiconductor chip 1 shown in FIG. 1 with the structure in which the N + type region 9 is removed is completed.

以上説明したように、不純物雰囲気中でレーザアニールを行うことにより、半導体ウェハ２０の裏面に選択的にＰ＋型領域１０およびＮ＋型領域１３を形成するようにしても構わない。   As described above, the P + region 10 and the N + region 13 may be selectively formed on the back surface of the semiconductor wafer 20 by performing laser annealing in an impurity atmosphere.

（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、半導体ウェハ２０の裏面にＮ＋型領域１３を形成する際、半導体ウェハ２０の表面に支持基盤を設けることが特徴となっている。 (Third embodiment)
In the present embodiment, only different portions from the above embodiments will be described. The present embodiment is characterized in that when the N + type region 13 is formed on the back surface of the semiconductor wafer 20, a support base is provided on the surface of the semiconductor wafer 20.

すなわち、半導体ウェハ２０の大口径化、薄肉化が進むと、各設備の搬送系で半導体ウェハ２０の反りに対応しきれなくなる場合がある。そこで、半導体ウェハ２０の表面にサポート材を張り合わせることで対応することができる。   In other words, when the diameter and thickness of the semiconductor wafer 20 are increased, it may be impossible to cope with the warp of the semiconductor wafer 20 in the transport system of each facility. Therefore, this can be dealt with by attaching a support material to the surface of the semiconductor wafer 20.

図６は、第３実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、半導体ウェハ２０の表面側にデバイスを形成した後、半導体ウェハ２０の表面に接着剤等を介して、サポート材としての支持基盤４０を設ける。このような支持基盤４０として、例えば石英ガラスが採用される。   FIG. 6 is a diagram illustrating a manufacturing process of the semiconductor device according to the third embodiment. As shown in this figure, after a device is formed on the surface side of the semiconductor wafer 20, a support base 40 as a support material is provided on the surface of the semiconductor wafer 20 via an adhesive or the like. As such a support base 40, for example, quartz glass is employed.

上記のようにして半導体ウェハ２０の表面に支持基盤４０を設けた後、図２（ｂ）以降の各工程が実施される。なお、Ｎ＋型領域１３を形成するに際し、図５に示される工程を採用しても構わない。   After providing the support base 40 on the surface of the semiconductor wafer 20 as described above, each step after FIG. In forming the N + type region 13, the process shown in FIG. 5 may be employed.

上記支持基盤４０は、半導体ウェハ２０の裏面にＮ＋型領域１３を形成した後取り外すか、または裏面電極１４を形成した後取り外せば良い。   The support base 40 may be removed after forming the N + type region 13 on the back surface of the semiconductor wafer 20 or removed after forming the back electrode 14.

なお、従来の技術において、上記のようなサポート材を半導体ウェハ２０の表面に設けた状態でレジストを用いた裏面ホト工程処理を行うことは、次の理由で困難である。   In the prior art, it is difficult to perform the backside photo process using a resist with the above support material provided on the surface of the semiconductor wafer 20 for the following reason.

第１に、サポート材を張り合わせる接着剤は、耐熱温度が最大で１５０℃以下である。裏面ホト時のベーク温度は８０℃〜１７０℃であるので、接着剤の耐熱温度の限界付近である。また、ベークが長時間に及ぶ場合、接着剤が硬化してしまい、サポート材を剥がしたい場合にはがせなくなってしまう。   First, the adhesive that bonds the support material has a maximum heat resistant temperature of 150 ° C. or less. Since the baking temperature at the time of the back surface is 80 ° C. to 170 ° C., it is near the limit of the heat resistant temperature of the adhesive. In addition, when baking is performed for a long time, the adhesive is cured, and cannot be removed when it is desired to peel off the support material.

第２に、接着剤が現像液やレジスト剥離液と反応してしまい、現像機能、レジスト剥離機能の低下、およびサポート材を設置するための接着剤の硬化を引き起こしてしまう。   Secondly, the adhesive reacts with the developer or the resist stripping solution, causing a reduction in the developing function, the resist stripping function, and curing of the adhesive for installing the support material.

これらの各理由のため、サポート材を必要とするウェハの裏面活性化層を形成するに際し、従来技術のような裏面ホト工程を行う場合、ホト工程前にサポート材の剥がし工程、ホト工程後にサポート材張り工程を追加する必要があり、工程数が多くなってしまう。   For each of these reasons, when forming the backside activation layer of a wafer that requires a support material, when performing the backside photo process as in the prior art, the support material is peeled off before the photo process, and the support is provided after the photo process. It is necessary to add a material tensioning process, which increases the number of processes.

本実施形態では、従来技術のようにレジストを用いた工程を必要としないため、半導体ウェハ２０をベークすることもない。したがって、半導体ウェハ２０の表面に支持基盤４０を設けたとしても、従来技術において生じていた問題を一切起こさせずに半導体チップ１を製造することができる。   In this embodiment, since a process using a resist is not required unlike the prior art, the semiconductor wafer 20 is not baked. Therefore, even if the support base 40 is provided on the surface of the semiconductor wafer 20, the semiconductor chip 1 can be manufactured without causing any problems that have occurred in the prior art.

以上説明したように、半導体ウェハ２０の反りを防止するため、半導体ウェハ２０の表面に支持基盤４０を設けるようにしても良い。これにより、半導体ウェハ２０の反りを防止しつつ半導体チップ１を製造することができる。   As described above, the support base 40 may be provided on the surface of the semiconductor wafer 20 in order to prevent warping of the semiconductor wafer 20. Thereby, the semiconductor chip 1 can be manufactured while preventing the warpage of the semiconductor wafer 20.

（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、レーザアニール装置３０にて半導体ウェハ２０の裏面に裏面活性化層を形成する際、半導体ウェハ２０の裏面にレーザ光を照射することでアライメントマークを形成することが特徴となっている。 (Fourth embodiment)
In the present embodiment, only different portions from the above embodiments will be described. In the present embodiment, when the back surface activation layer is formed on the back surface of the semiconductor wafer 20 by the laser annealing apparatus 30, the alignment mark is formed by irradiating the back surface of the semiconductor wafer 20 with laser light. Yes.

図７は、第４実施形態に係る半導体装置の製造工程を示した図であり、図５（ａ）に示される工程を本実施形態の工程として示したものである。この図に示されるように、半導体ウェハ２０の裏面のうち、半導体ウェハ２０の表面に形成された表面アライメントターゲット２１に対応する部分にレーザ光を照射する。これにより、半導体ウェハ２０の裏面に凹部を形成し、これを裏面アライメントターゲット２２とすることができる。この後、ボロン雰囲気中でレーザ光を照射することにより、半導体ウェハ２０の裏面にＰ＋型領域１０を形成する。   FIG. 7 is a view showing the manufacturing process of the semiconductor device according to the fourth embodiment, and shows the process shown in FIG. 5A as the process of this embodiment. As shown in this figure, a laser beam is irradiated on a portion of the back surface of the semiconductor wafer 20 corresponding to the surface alignment target 21 formed on the surface of the semiconductor wafer 20. Thereby, a recess can be formed on the back surface of the semiconductor wafer 20, and this can be used as the back surface alignment target 22. Thereafter, the P + type region 10 is formed on the back surface of the semiconductor wafer 20 by irradiating laser light in a boron atmosphere.

上記のようにして、裏面アライメントターゲット２２を形成する際、Ｐ＋型領域１０を形成する場合とは異なる照射条件でレーザ光を照射する。具体的には、レーザ光の照射時間、レーザ光の照射回数、レーザ光のエネルギー等の条件を調整する。例えば、裏面アライメントターゲット２２を形成する際のレーザ光照射時間は、Ｐ＋型領域１０を形成する際のレーザ光照射時間の２０倍である。このような照射時間を設定することで、半導体ウェハ２０の裏面を溶融させて凹部を形成することができる。   As described above, when the back surface alignment target 22 is formed, the laser light is irradiated under irradiation conditions different from those in the case where the P + type region 10 is formed. Specifically, conditions such as the laser beam irradiation time, the number of laser beam irradiations, and the energy of the laser beam are adjusted. For example, the laser beam irradiation time when forming the back surface alignment target 22 is 20 times the laser beam irradiation time when forming the P + type region 10. By setting such irradiation time, the back surface of the semiconductor wafer 20 can be melted to form a recess.

以上のようにして形成した裏面アライメントターゲット２２は、例えば図５（ｂ）以降の工程においてレーザアニールを行う際のアライメントマークとして用いることができる。このように、レーザアニール装置３０を用いて、半導体ウェハ２０の裏面に裏面アライメントターゲット２２を形成することもできる。   The back surface alignment target 22 formed as described above can be used, for example, as an alignment mark when laser annealing is performed in the steps after FIG. As described above, the back surface alignment target 22 can be formed on the back surface of the semiconductor wafer 20 by using the laser annealing apparatus 30.

（他の実施形態）
図３（ａ）に示す工程では、レーザアニールによりボロンを活性化しているが、電気炉を用いて半導体ウェハ２０をアニール処理しても構わない。 (Other embodiments)
In the step shown in FIG. 3A, boron is activated by laser annealing, but the semiconductor wafer 20 may be annealed using an electric furnace.

図４に示されるレーザアニール装置では、半導体ウェハ２０の表面アライメントターゲット２１をアライメント用カメラ３２で検出しているが、赤外線検出法で検出するようにしても良い。   In the laser annealing apparatus shown in FIG. 4, the surface alignment target 21 of the semiconductor wafer 20 is detected by the alignment camera 32, but may be detected by an infrared detection method.

第３実施形態で用いられた支持基盤４０を第１、第２、第４実施形態の場合にそれぞれ用いるようにしても構わない。   The support base 40 used in the third embodiment may be used for each of the first, second, and fourth embodiments.

上記各実施形態では、レーザ光を照射することでレーザアニールを行っているが、レーザ光に限らず、スポット光を照射できるものであれば、レーザ光以外のスポット光によりアニールを行うようにしても構わない。だたし、スポット光で半導体ウェハ２０の裏面をパターニングすることによりアニールを行うため、レーザ光のようにスポット径を小さくできるものが好ましい。   In each of the above embodiments, laser annealing is performed by irradiating laser light. However, not only laser light but also spot light other than laser light can be used for annealing as long as spot light can be irradiated. It doesn't matter. However, since annealing is performed by patterning the back surface of the semiconductor wafer 20 with spot light, it is preferable that the spot diameter can be reduced like laser light.

本発明の第１実施形態に係る半導体チップの概略断面図である。1 is a schematic cross-sectional view of a semiconductor chip according to a first embodiment of the present invention. 図１に示される半導体チップの製造工程を示した図である。FIG. 2 is a diagram showing a manufacturing process of the semiconductor chip shown in FIG. 1. 図２に続く製造工程を示した図である。FIG. 3 is a diagram illustrating a manufacturing process subsequent to FIG. 2. レーザアニール装置の概略構成図である。It is a schematic block diagram of a laser annealing apparatus. 第２実施形態に係る半導体装置の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 第３実施形態に係る半導体装置の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor device which concerns on 3rd Embodiment. 第４実施形態に係る半導体装置の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor device which concerns on 4th Embodiment.

符号の説明Explanation of symbols

４…Ｎ−型基板、８…第１表面電極、９…Ｎ＋型領域、１０…Ｐ＋型領域、１２…第２表面電極、１３…Ｎ＋型領域、１４…裏面電極、２０…半導体ウェハ、２２…裏面アライメントターゲット、４０…支持基盤。   DESCRIPTION OF SYMBOLS 4 ... N-type board | substrate, 8 ... 1st surface electrode, 9 ... N + type | mold area | region, 10 ... P + type | mold area | region, 12 ... 2nd surface electrode, 13 ... N + type | mold area | region, 14 ... Back electrode, 20 ... Semiconductor wafer, 22 ... back alignment target, 40 ... support base.

Claims (3)

第１導電型の半導体ウェハ（２０）の表面側に形成された第１電極（８、１２）と裏面側に形成された第２電極（１４）とを有し、前記第１電極（８、１２）と前記第２電極（１４）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
前記半導体ウェハ（２０）を裏面から研削する工程と、
前記研削が行われた前記半導体ウェハ（２０）の裏面全体の表層部に第１導電型の第１領域（９）を形成する工程と、
前記第１導電型の第１領域（９）が形成された前記半導体ウェハ（２０）の裏面全体にイオン注入を行い、前記第１導電型の第１領域（９）の表層部に第２導電型の領域（１０）を形成する工程と、
前記第２導電型の領域（１０）の表面のうち一部または全部にレーザ光を照射して前記第２導電型の領域（１０）をレーザアニールすることによりパターニングし、前記第１導電型の第１領域（９）の表層部に第１導電型の第２領域（１３）を選択的に形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 A first electrode (8, 12) formed on the front surface side of the first conductivity type semiconductor wafer (20) and a second electrode (14) formed on the back surface side, the first electrode (8, 12) and a method of manufacturing a semiconductor device comprising a vertical semiconductor element configured to pass a current between the second electrode (14),
Grinding the semiconductor wafer (20) from the back surface;
Forming a first conductivity type first region (9) in a surface layer portion of the entire back surface of the ground semiconductor wafer (20);
Ion implantation is performed on the entire back surface of the semiconductor wafer (20) on which the first region (9) of the first conductivity type is formed, and second conductivity is applied to the surface layer portion of the first region (9) of the first conductivity type. Forming a mold region (10);
A part or all of the surface of the second conductivity type region (10) is irradiated with laser light to pattern the second conductivity type region (10) by laser annealing, and the first conductivity type region (10) is patterned. And a step of selectively forming the second region (13) of the first conductivity type on the surface layer portion of the first region (9). 前記半導体ウェハ（２０）を裏面から研削する工程では、
前記半導体ウェハ（２０）の表面に支持基盤（４０）を設置する工程と、
前記支持基盤（４０）が設置された前記半導体ウェハ（２０）の裏面を切削する工程と、を含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。 In the step of grinding the semiconductor wafer (20) from the back surface,
Installing a support base (40) on the surface of the semiconductor wafer (20);
The method for manufacturing a semiconductor device according to claim 1, further comprising: cutting a back surface of the semiconductor wafer (20) on which the support base (40) is installed. 前記第２導電型の領域（１０）を形成する工程では、前記半導体ウェハ（２０）の裏面に前記レーザ光を照射することでアライメントターゲット（２２）をとなる凹部を形成する工程を含んでいることを特徴とする請求項１または２に記載の半導体装置の製造方法。 The step of forming the second conductivity type region (10) includes a step of irradiating the back surface of the semiconductor wafer (20) with the laser beam to form a recess that becomes the alignment target (22). The method for manufacturing a semiconductor device according to claim 1, wherein:
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