JP2008004233A - Address pattern generating device - Google Patents
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Abstract
Description
本発明は、メモリデバイス及びＬＳＩ内蔵のメモリをテストするテスタ装置において、メモリのアドレスを演算によって発生させるアドレスパターン発生装置に関する。 The present invention relates to an address pattern generation device for generating a memory address by calculation in a tester device for testing a memory device and an LSI built-in memory.
従来技術については、２次元のメモリアドレスを演算によって発生させるため、Ｘアドレス用の演算器と、Ｙアドレス用の演算器とで主に構成される。演算は、現在のＸアドレス、Ｙアドレスの値と、演算用データとの間で、演算用コマンドに従い、ＡＮＤ、ＯＲ等の論理演算、シフト演算、加減算等が実行される。 The prior art is mainly composed of an arithmetic unit for X address and an arithmetic unit for Y address in order to generate a two-dimensional memory address by calculation. In the operation, logical operations such as AND and OR, shift operation, addition and subtraction, and the like are executed between the current X address and Y address values and operation data in accordance with an operation command.
演算の一部では、メモリアドレスを２次元的にスキャンするために、各々の加減算で発生するキャリーを参照する演算が要求される。具体的には、Ｘアドレスの加減算でキャリーが発生した時のみ加減算を行うような動作及びその逆、またはＸアドレスの加減算でキャリーが発生した時にはＹアドレスの加減算に更に±１を行うような動作が可能な構成となっている（例えば、特許文献１、２参照）。
In some of the operations, in order to scan the memory address two-dimensionally, an operation that refers to the carry generated in each addition / subtraction is required. Specifically, an operation for performing addition / subtraction only when a carry occurs in the addition / subtraction of the X address and vice versa, or an operation for performing ± 1 further for addition / subtraction of the Y address when a carry occurs in the addition / subtraction of the X address. (For example, refer to
図１０に、従来技術におけるアドレスパターン発生装置について示す。図１０のアドレスパターン発生装置は、フリップフロップＦＦ１〜ＦＦ４と、レジスタＸ＿Ｒｅｇ、Ｙ＿Ｒｅｇと、Ｘ演算器ＸＣａｌと、Ｙ演算器ＹＣａｌとから構成されている。また、Ｘ演算器ＸＣａｌは、論理演算器ＸＬＣａｌと、シフト演算器ＸＳＣａｌと、加減算器ＸＡＣａｌと、セレクタＸＳｅｌとを有する。Ｙ演算器ＹＣａｌは、論理演算器ＹＬＣａｌと、シフト演算器ＹＳＣａｌと、加減算器ＹＡＣａｌと、セレクタＹＳｅｌとを有する。 FIG. 10 shows an address pattern generator in the prior art. The address pattern generation device of FIG. 10 includes flip-flops FF1 to FF4, registers X_Reg and Y_Reg, an X computing unit XCal, and a Y computing unit YCal. Further, the X calculator XCal includes a logic calculator XLCal, a shift calculator XSCal, an adder / subtractor XACal, and a selector XSel. The Y computing unit YCal includes a logical computing unit YLCal, a shift computing unit YSCal, an adder / subtractor YACal, and a selector YSel.
Ｘ演算コマンドの入力端は、フリップフロップＦＦ１の入力端に接続され、フリップフロップＦＦ１の出力端は、論理演算器ＸＬＣａｌと、シフト演算器ＸＳＣａｌと、加減算器ＸＡＣａｌと、セレクタＸＳｅｌとにそれぞれ接続されている。また、Ｘ演算データの入力端は、フリップフロップＦＦ２の入力端に接続され、フリップフロップＦＦ２の出力端は、論理演算器ＸＬＣａｌと、加減算器ＸＡＣａｌとにそれぞれ接続されている。 The input terminal of the X operation command is connected to the input terminal of the flip-flop FF1, and the output terminal of the flip-flop FF1 is connected to the logic operation unit XLCal, the shift operation unit XSCal, the adder / subtractor XACal, and the selector XSel, respectively. ing. Further, the input terminal of the X operation data is connected to the input terminal of the flip-flop FF2, and the output terminal of the flip-flop FF2 is connected to the logic operation unit XLCal and the adder / subtractor XACal.
論理演算器ＸＬＣａｌと、シフト演算器ＸＳＣａｌと、加減算器ＸＡＣａｌとはそれぞれセレクタＸＳｅｌに接続され、セレクタＸＳｅｌの出力端はレジスタＸ＿Ｒｅｇの入力端に接続されている。レジスタＸ＿Ｒｅｇの出力端は、Ｘ演算出力の出力端子に接続されると共に、論理演算器ＸＬＣａｌと、シフト演算器ＸＳＣａｌと、加減算器ＸＡＣａｌとの各入力端にそれぞれ接続されている。 The logical operator XLCal, the shift operator XSCal, and the adder / subtractor XACal are each connected to the selector XSel, and the output terminal of the selector XSel is connected to the input terminal of the register X_Reg. The output terminal of the register X_Reg is connected to the output terminal of the X operation output, and is connected to each input terminal of the logic operation unit XLCal, the shift operation unit XSCal, and the adder / subtractor XACal.
Ｙ演算コマンドの入力端は、フリップフロップＦＦ３の入力端に接続され、フリップフロップＦＦ３の出力端は、論理演算器ＹＬＣａｌと、シフト演算器ＹＳＣａｌと、加減算器ＹＡＣａｌと、セレクタＹＳｅｌとにそれぞれ接続されている。また、Ｙ演算データの入力端は、フリップフロップＦＦ４の入力端に接続され、フリップフロップＦＦ４の出力端は、論理演算器ＹＬＣａｌと、加減算器ＹＡＣａｌとにそれぞれ接続されている。 The input end of the Y operation command is connected to the input end of the flip-flop FF3, and the output end of the flip-flop FF3 is connected to the logic operation unit YLCal, the shift operation unit YSCal, the adder / subtractor YACal, and the selector YSel, respectively. ing. Further, the input end of the Y operation data is connected to the input end of the flip-flop FF4, and the output end of the flip-flop FF4 is connected to the logic operation unit YLCal and the adder / subtractor YACal.
論理演算器ＹＬＣａｌと、シフト演算器ＹＳＣａｌと、加減算器ＹＡＣａｌとはそれぞれセレクタＹＳｅｌに接続され、セレクタＹＳｅｌの出力端はレジスタＹ＿Ｒｅｇの入力端に接続されている。レジスタＹ＿Ｒｅｇの出力端は、Ｙ演算出力の出力端子に接続されると共に、論理演算器ＹＬＣａｌと、シフト演算器ＹＳＣａｌと、加減算器ＹＡＣａｌとの各入力端にそれぞれ接続されている。 The logical operator YLCal, the shift operator YSCal, and the adder / subtractor YACal are each connected to the selector YSel, and the output terminal of the selector YSel is connected to the input terminal of the register Y_Reg. The output terminal of the register Y_Reg is connected to the output terminal of the Y operation output, and is also connected to each input terminal of the logic operation unit YLCal, the shift operation unit YSCal, and the adder / subtractor YACal.
加減算器ＹＡＣａｌのキャリー出力端は、加減算器ＸＡＣａｌのキャリー入力端に接続され、加減算器ＸＡＣａｌのキャリー出力端は、加減算器ＹＡＣａｌのキャリー入力端に接続されている。 The carry output terminal of the adder / subtractor YACal is connected to the carry input terminal of the adder / subtractor XACal, and the carry output terminal of the adder / subtractor XACal is connected to the carry input terminal of the adder / subtractor YACal.
図１０のアドレスパターン発生装置の動作については、Ｘ演算コマンドの入力端及びＸ演算データの入力端から入力する演算コマンド、演算データに基づき、Ｘ演算器ＸＣａｌで演算を行い、Ｘ演算器ＸＣａｌの加減算器ＸＡＣａｌでキャリーが発生した場合は、Ｙ演算器ＹＣａｌの加減算器ＹＡＣａｌにキャリーが出力され、Ｙ演算器ＹＣａｌの加減算器ＹＡＣａｌでキャリーを参照した演算が行われる。Ｘ演算器ＸＣａｌでの演算結果はセレクタＸＳｅｌを介しレジスタＸ＿Ｒｅｇに出力されて、Ｘ演算出力の端子に出力される。また、Ｙ演算器ＹＣａｌでの演算結果はセレクタＹＳｅｌを介しレジスタＹ＿Ｒｅｇに出力されて、Ｙ演算出力の端子に出力される。
しかしながら、上記のキャリーを使用する加減算器は、通常はＸアドレス用の加減算器のキャリー入力に、Ｙアドレス用の加減算器のキャリーを接続する、またはＸアドレス用の演算データをＹアドレス用の加減算器のキャリーでマスクする等の構成を取っている。この構成では、演算器での演算中にキャリーが発生した場合、もう片方の演算器でキャリー発生用の待ち時間が発生することから、高速動作が難しく、高速化するためには、より微細なプロセスを用いた高速なデバイス等を用いるなどした高価な実現手段をとらなければならなかった。 However, the adder / subtracter using the above carry is normally connected to the carry input of the adder / subtracter for the X address, or the carry of the adder / subtracter for the Y address, or the arithmetic data for the X address is added / subtracted for the Y address. It is configured such as masking with a carry of the vessel. In this configuration, if a carry occurs during the calculation in the arithmetic unit, the other arithmetic unit generates a waiting time for generating a carry. Therefore, high-speed operation is difficult. Expensive realization means such as using a high-speed device using a process had to be taken.
本発明はかかる課題を解決するためになされたもので、キャリーを使用する加減算器の高速化を可能にするアドレスパターン発生装置を提供することを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to provide an address pattern generation device that can increase the speed of an adder / subtracter using a carry.
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、メモリアドレスの演算処理を行うアドレスパターン発生装置において、第１方向のメモリアドレスの演算コマンド、演算データが入力され、第１方向のメモリアドレスの演算を行う第１の演算手段と、第２方向のメモリアドレスの演算コマンド、演算データが入力され、第２方向のメモリアドレスの演算を行う第２の演算手段と、前記第１及び第２の演算手段間のキャリー信号の参照方向に応じて、キャリー信号を参照する方の前記演算手段の演算タイミングを、キャリー信号を発生する方の前記演算手段のキャリー信号発生タイミングに合わせるように、前記第１及び第２の演算手段への入力の遅延量を調整する第１の遅延量調整手段と、前記第１及び第２の演算手段間のキャリー信号の参照方向に応じて、前記第１及び第２の演算手段による出力のタイミングを合わせるように、前記第１及び第２の演算手段からの出力の遅延量を調整する第２の遅延量調整手段と、を具備することを特徴とするアドレスパターン発生装置である。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and the invention according to
また、請求項２に記載の発明は、２次元のメモリアドレスの演算処理の内、キャリー信号の発生を想定した演算処理を行うアドレスパターン発生装置において、第１方向のメモリアドレスの演算コマンド、演算データが入力され、第１方向のメモリアドレスの演算を行う第１の演算手段と、第１方向のメモリアドレスの演算コマンド、演算データが入力され、第１方向のメモリアドレスでキャリー発生時の演算を行うキャリー有り演算手段と、
第２方向のメモリアドレスの演算コマンド、演算データが入力され、第２方向のメモリアドレスの演算を行う第２の演算手段と、前記第２の演算手段でキャリーが発生していない時は、前記第１の演算手段の演算結果を出力し、前記第２の演算手段でキャリーが発生した時は、前記キャリー有り演算手段の演算結果を出力する出力手段と、を具備する事を特徴とするアドレスパターン発生装置である。
According to a second aspect of the present invention, there is provided an address pattern generator for performing a calculation process assuming a generation of a carry signal in a calculation process of a two-dimensional memory address. First calculation means for calculating the memory address in the first direction when data is input, calculation command and calculation data for the memory address in the first direction, and calculation when a carry occurs at the memory address in the first direction Carrying means for carrying out, and
When a calculation command and calculation data for the memory address in the second direction are input and the second calculation means for calculating the memory address in the second direction and no carry occurs in the second calculation means, An output means for outputting a calculation result of the first calculation means, and for outputting a calculation result of the calculation means with carry when a carry occurs in the second calculation means. It is a pattern generator.
本発明によれば、キャリーを使用する加減算器を高価な実現手段によらず実現することを可能にするアドレスパターン発生装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the address pattern generator which makes it possible to implement | achieve the adder / subtracter using a carry irrespective of an expensive implementation means can be provided.
以下、図面を参照して本発明の第１の実施形態について説明する。図１は本発明の第１の実施形態によるアドレスパターン発生装置の全体構成を示す構成図である。図１のアドレスパターン発生装置は、パイプライン切換え器ＰＳＷ１〜ＰＳＷ４と、パイプライン切換え制御器ＰＳＣと、Ｘ演算器ＸＣａｌと、Ｙ演算器ＹＣａｌと、レジスタＸ＿Ｒｅｇ、Ｙ＿Ｒｅｇと、フリップフロップＸ＿Ｃａｒｒｙ、Ｙ＿Ｃａｒｒｙとから構成されている。 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the overall configuration of an address pattern generator according to a first embodiment of the present invention. The address pattern generator shown in FIG. 1 includes pipeline switchers PSW1 to PSW4, a pipeline switch controller PSC, an X calculator XCaI, a Y calculator YCal, registers X_Reg and Y_Reg, and flip-flops X_Carry and Y_Carry. It is composed of
Ｘ演算コマンド及び演算データの入力端子はパイプライン切り換え器ＰＳＷ１を介し、Ｘ演算器ＸＣａｌに接続されている。Ｘ演算器ＸＣａｌはレジスタＸ＿Ｒｅｇに接続され、レジスタＸ＿Ｒｅｇはパイプライン切り換え器ＰＳＷ２を介してＸ演算出力の出力端子に接続されている。Ｙ演算コマンド及び演算データの入力端子はパイプライン切り換え器ＰＳＷ３を介し、Ｙ演算器ＹＣａｌに接続されている。Ｙ演算器ＹＣａｌはレジスタＹ＿Ｒｅｇに接続され、レジスタＹ＿Ｒｅｇはパイプライン切り換え器ＰＳＷ４を介してＹ演算出力の出力端子に接続されている。 The input terminals for the X operation command and operation data are connected to the X operation unit XCa1 via the pipeline switcher PSW1. The X arithmetic unit XCal is connected to the register X_Reg, and the register X_Reg is connected to the output terminal of the X arithmetic output via the pipeline switcher PSW2. The input terminal for the Y operation command and operation data is connected to the Y operation unit YCal via the pipeline switch PSW3. The Y arithmetic unit YCal is connected to the register Y_Reg, and the register Y_Reg is connected to the output terminal of the Y arithmetic output via the pipeline switch PSW4.
Ｘ演算器ＸＣａｌのＸ演算キャリーの出力端子はフリップフロップＸ＿Ｃａｒｒｙを介して、Ｙ演算器ＹＣａｌに接続され、Ｙ演算器ＹＣａｌのＹ演算キャリーの出力端子はフリップフロップＹ＿Ｃａｒｒｙを介して、Ｘ演算器ＸＣａｌに接続されている。また、パイプライン切換えコマンドの入力端子はパイプライン切換え制御器ＰＳＣに接続され、パイプライン切換え制御器ＰＳＣはパイプライン切り換え器ＰＳＷ１〜ＰＳＷ４にそれぞれ接続されている。フリップフロップＸ＿Ｃａｒｒｙ、Ｙ＿Ｃａｒｒｙは、キャリー転送手段として機能する。 The output terminal of the X operation carry of the X operation unit XCal is connected to the Y operation unit YCal via the flip-flop X_Carry, and the output terminal of the Y operation carry of the Y operation unit YCal is connected to the X operation unit XCal via the flip-flop Y_Carry. It is connected to the. The input terminal of the pipeline switching command is connected to the pipeline switching controller PSC, and the pipeline switching controller PSC is connected to the pipeline switching devices PSW1 to PSW4. The flip-flops X_Carry and Y_Carry function as carry transfer means.
図２は図１のアドレスパターン発生装置の詳細な構成を示す構成図である。図２において、パイプライン切換え器ＰＳＷ１は、フリップフロップＸ＿ＦＦ１〜Ｘ＿ＦＦ３と、セレクタＸ＿ＳＥＬ１と、ＮＯＴ素子Ｎ１とから構成されている。パイプライン切換え器ＰＳＷ２は、フリップフロップＸ＿ＦＦ４、Ｘ＿ＦＦ５と、セレクタＸ＿ＳＥＬ２とから構成されている。パイプライン切換え器ＰＳＷ３は、フリップフロップＹ＿ＦＦ１〜Ｙ＿ＦＦ３と、セレクタＹ＿ＳＥＬ１とから構成されている。パイプライン切換え器ＰＳＷ４は、フリップフロップＹ＿ＦＦ４、Ｙ＿ＦＦ５と、セレクタＹ＿ＳＥＬ２と、ＮＯＴ素子Ｎ２とから構成されている。セレクタＸ＿ＳＥＬ１、Ｘ＿ＳＥＬ２、Ｙ＿ＳＥＬ１、Ｙ＿ＳＥＬ２は、切り換え端子への入力信号が「Ｈ」の時、入力端子１と出力端子とが接続され、「Ｌ」の時、入力端子０と出力端子とが接続される。
FIG. 2 is a block diagram showing a detailed configuration of the address pattern generator of FIG. In FIG. 2, the pipeline switcher PSW1 is composed of flip-flops X_FF1 to X_FF3, a selector X_SEL1, and a NOT element N1. The pipeline switcher PSW2 includes flip-flops X_FF4 and X_FF5 and a selector X_SEL2. The pipeline switcher PSW3 includes flip-flops Y_FF1 to Y_FF3 and a selector Y_SEL1. The pipeline switcher PSW4 includes flip-flops Y_FF4 and Y_FF5, a selector Y_SEL2, and a NOT element N2. The selectors X_SEL1, X_SEL2, Y_SEL1, and Y_SEL2 connect the
Ｘ演算コマンド及び演算データの入力端子はフリップフロップＸ＿ＦＦ１の入力端に接続され、フリップフロップＸ＿ＦＦ１の出力端はフリップフロップＸ＿ＦＦ２の入力端とセレクタＸ＿ＳＥＬ１の入力端子１とに接続されている。また、フリップフロップＸ＿ＦＦ２の出力端はセレクタＸ＿ＳＥＬ１の入力端子０に接続されている。セレクタＸ＿ＳＥＬ１の出力端子はフリップフロップＸ＿ＦＦ３の入力端に接続され、フリップフロップＸ＿ＦＦ３の出力端はＸ演算器ＸＣａｌの入力端子に接続されている。
The input terminal for the X operation command and operation data is connected to the input terminal of the flip-flop X_FF1, and the output terminal of the flip-flop X_FF1 is connected to the input terminal of the flip-flop X_FF2 and the
レジスタＸ＿Ｒｅｇの出力端子はフリップフロップＸ＿ＦＦ４の入力端に接続され、フリップフロップＸ＿ＦＦ４の出力端はフリップフロップＸ＿ＦＦ５の入力端とセレクタＸ＿ＳＥＬ２の入力端子１とに接続されている。また、フリップフロップＸ＿ＦＦ５の出力端はセレクタＸ＿ＳＥＬ２の入力端子０に接続されている。セレクタＸ＿ＳＥＬ２の出力端子はＸ演算出力の出力端子に接続されている。
The output terminal of the register X_Reg is connected to the input terminal of the flip-flop X_FF4, and the output terminal of the flip-flop X_FF4 is connected to the input terminal of the flip-flop X_FF5 and the
Ｙ演算コマンド及び演算データの入力端子はフリップフロップＹ＿ＦＦ１の入力端に接続され、フリップフロップＹ＿ＦＦ１の出力端はフリップフロップＹ＿ＦＦ２の入力端とセレクタＹ＿ＳＥＬ１の入力端子１とに接続されている。また、フリップフロップＹ＿ＦＦ２の出力端はセレクタＹ＿ＳＥＬ１の入力端子０に接続されている。セレクタＹ＿ＳＥＬ１の出力端子はＹ＿ＦＦ３の入力端に接続され、フリップフロップＹ＿ＦＦ３の出力端はＹ演算器ＹＣａｌの入力端子に接続されている。
The input terminal for the Y operation command and operation data is connected to the input terminal of the flip-flop Y_FF1, and the output terminal of the flip-flop Y_FF1 is connected to the input terminal of the flip-flop Y_FF2 and the
レジスタＹ＿Ｒｅｇの出力端子はフリップフロップＹ＿ＦＦ４の入力端に接続され、フリップフロップＹ＿ＦＦ４の出力端はフリップフロップＹ＿ＦＦ５の入力端とセレクタＹ＿ＳＥＬ２の入力端子１とに接続されている。また、フリップフロップＹ＿ＦＦ５の出力端はセレクタＹ＿ＳＥＬ２の入力端子０に接続されている。セレクタＹ＿ＳＥＬ２の出力端子はＹ演算出力の出力端子に接続されている。
The output terminal of the register Y_Reg is connected to the input terminal of the flip-flop Y_FF4, and the output terminal of the flip-flop Y_FF4 is connected to the input terminal of the flip-flop Y_FF5 and the
パイプライン切換え制御器ＰＳＣの出力端子は、セレクタＸ＿ＳＥＬ２、Ｙ＿ＳＥＬ１の切り換え端子にそれぞれ接続されている。また、パイプライン切換え制御器ＰＳＣの出力端子は、ＮＯＴ素子Ｎ１を介しセレクタＸ＿ＳＥＬ１の切り換え端子に接続され、ＮＯＴ素子Ｎ２を介しセレクタＹ＿ＳＥＬ２の切り換え端子に接続されている。 The output terminal of the pipeline switching controller PSC is connected to the switching terminals of the selectors X_SEL2 and Y_SEL1, respectively. The output terminal of the pipeline switching controller PSC is connected to the switching terminal of the selector X_SEL1 through the NOT element N1, and is connected to the switching terminal of the selector Y_SEL2 through the NOT element N2.
図３は、図２のアドレスパターン発生装置によるＹ演算器のキャリーを参照するＸ演算器の演算を行う場合の処理動作を示すタイムチャートである。また図４は、図２のアドレスパターン発生装置によるＸ演算器のキャリーを参照するＹ演算器の演算を行う場合の処理動作を示すタイムチャートである。図３、図４の最上段の波形はクロックタイミングを示すクロック信号である。演算コマンド、演算データの識別を示す処理０〜７は、縦軸の符号が示す各ブロックにおいてタイムチャートに示されたタイミングで処理されている。
FIG. 3 is a time chart showing the processing operation when the calculation of the X calculator referring to the carry of the Y calculator by the address pattern generator of FIG. 2 is performed. FIG. 4 is a time chart showing a processing operation in the case where the operation of the Y arithmetic unit referring to the carry of the X arithmetic unit by the address pattern generating device of FIG. 2 is performed. The top waveform in FIGS. 3 and 4 is a clock signal indicating clock timing.
次に、処理０の処理動作を例に取り、図２のアドレスパターン発生装置内での処理及び処理データの流れを示す。ここで、パイプライン切換え制御器ＰＳＣ出力のパイプライン切り換えコマンドの信号は「Ｈ」に設定する。図３の１クロック目では、Ｘ演算コマンド及び演算データの入力端子と、Ｙ演算コマンド及び演算データの入力端子とに同タイミングで入力された処理０のデータは、フリップフロップＸ＿ＦＦ１、Ｙ＿ＦＦ１で保持される。ここで、セレクタＹ＿ＳＥＬ１では入力端子１が選択されているので、処理０のデータは同タイミングでセレクタＹ＿ＳＥＬ１から出力される。
Next, taking the processing operation of
２クロック目では、フリップフロップＸ＿ＦＦ１から出力された処理０のデータがフリップフロップＸ＿ＦＦ２で保持され、セレクタＹ＿ＳＥＬ１から出力された処理０のデータがフリップフロップＹ＿ＦＦ３で保持される。３クロック目では、フリップフロップＸ＿ＦＦ２から出力された処理０のデータがフリップフロップＸ＿ＦＦ３に保持される。また、フリップフロップＹ＿ＦＦ３から出力された処理０のデータがＹ演算器ＹＣａｌに入力され、Ｙ演算器ＹＣａｌで演算処理後に、発生したＹ演算キャリーをフリップフロップＹ＿Ｃａｒｒｙで保持する。また、演算後の処理０のデータをレジスタＹ＿Ｒｅｇで保持する。
At the second clock, the
４クロック目では、フリップフロップＸ＿ＦＦ３から出力された処理０のデータがＸ演算器ＸＣａｌに入力され、フリップフロップＹ＿ＣａｒｒｙからのＹ演算キャリーがＸ演算器ＸＣａｌに入力され、Ｘ演算器ＸＣａｌでキャリーを参照して演算処理を行い、その演算後の処理０のデータをレジスタＸ＿Ｒｅｇで保持する。また、レジスタＹ＿Ｒｅｇから出力された処理０のデータはフリップフロップＹ＿ＦＦ４に保持される。
At the fourth clock, the data of the
５クロック目では、レジスタＸ＿Ｒｅｇから出力された処理０のデータはフリップフロップＸ＿ＦＦ４で保持される。ここで、セレクタＸ＿ＳＥＬ２では入力端子１が選択されているので、処理０のデータは同タイミングでセレクタＸ＿ＳＥＬ２から出力されて、Ｘ演算出力の出力端子に処理０のデータが出力される。フリップフロップＹ＿ＦＦ４から出力された処理０のデータはフリップフロップＹ＿ＦＦ５で保持される。そして、フリップフロップＹ＿ＦＦ５から出力された処理０のデータはセレクタＹ＿ＳＥＬ２を介し、Ｙ演算出力の出力端子に出力される。ここで、後段のフリップフロップＸ＿ＦＦ５、Ｙ＿ＦＦ５は演算タイミングの調整のためのものである。
At the fifth clock, the data of
これにより、Ｘ演算器が演算をするときには、Ｙ演算器からのキャリーが揃った状態になっているので、キャリーを参照した演算が待ち時間無く効率的に行える。これにより、演算動作の高速化が可能になる。 As a result, when the X computing unit performs computation, the carry from the Y computing unit is in a state in which the computation is performed, so that computation with reference to the carry can be performed efficiently without waiting time. Thereby, it is possible to speed up the calculation operation.
尚、図４に示したＸ演算器のキャリーを参照するＹ演算器の演算の場合についても、ＸとＹを入れ換える以外は図３の場合と同様の動作を行う。 In the case of the calculation of the Y calculator referring to the carry of the X calculator shown in FIG. 4, the same operation as in FIG. 3 is performed except that X and Y are exchanged.
次に、図面を参照して本発明の第２の実施形態について説明する。図５は本発明の第２の実施形態によるアドレスパターン発生装置の全体構成を示す構成図である。図５のアドレスパターン発生装置は、図２の構成に、パイプライン切り換えコマンド信号用のフリップフロップＹｔｏＸ＿ＦＦ１〜ＹｔｏＸ＿ＦＦ５を付加した構成である。 Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a block diagram showing the overall configuration of an address pattern generator according to the second embodiment of the present invention. The address pattern generation device of FIG. 5 has a configuration in which flip-flops YtoX_FF1 to YtoX_FF5 for pipeline switching command signals are added to the configuration of FIG.
また、図２のアドレスパターン発生装置からの変更部分は、パイプライン切換え制御器ＰＳＣの出力端子は、フリップフロップＹｔｏＸ＿ＦＦ１の入力端子に接続され、フリップフロップＹｔｏＸ＿ＦＦ１の出力端子は、フリップフロップＹｔｏＸ＿ＦＦ２の入力端子に接続されている。フリップフロップＹｔｏＸ＿ＦＦ２の出力端子は、ＮＯＴ素子Ｎ１を介しセレクタＸ＿ＳＥＬ１の切り換え端子に接続されると共に、セレクタＹ＿ＳＥＬ１の切り換え端子と、フリップフロップＹｔｏＸ＿ＦＦ３の入力端子とに接続されている。 Further, the changed part from the address pattern generator in FIG. 2 is that the output terminal of the pipeline switching controller PSC is connected to the input terminal of the flip-flop YtoX_FF1, and the output terminal of the flip-flop YtoX_FF1 is the input terminal of the flip-flop YtoX_FF2. It is connected to the. The output terminal of the flip-flop YtoX_FF2 is connected to the switching terminal of the selector X_SEL1 via the NOT element N1, and is connected to the switching terminal of the selector Y_SEL1 and the input terminal of the flip-flop YtoX_FF3.
フリップフロップＹｔｏＸ＿ＦＦ３の出力端子は、フリップフロップＹｔｏＸ＿ＦＦ４の入力端子に接続され、フリップフロップＹｔｏＸ＿ＦＦ４の出力端子は、フリップフロップＹｔｏＸ＿ＦＦ５の入力端子に接続されている。フリップフロップＹｔｏＸ＿ＦＦ５の出力端子は、ＮＯＴ素子Ｎ２を介しセレクタＹ＿ＳＥＬ２の切り換え端子に接続されると共に、セレクタＸ＿ＳＥＬ２の切り換え端子に接続されている。 The output terminal of the flip-flop YtoX_FF3 is connected to the input terminal of the flip-flop YtoX_FF4, and the output terminal of the flip-flop YtoX_FF4 is connected to the input terminal of the flip-flop YtoX_FF5. The output terminal of the flip-flop YtoX_FF5 is connected to the switching terminal of the selector Y_SEL2 via the NOT element N2, and is also connected to the switching terminal of the selector X_SEL2.
図６は、図５のアドレスパターン発生装置による処理動作を示すタイムチャートである。図６は不図示の制御部にて下式（１）〜式（８）に示す演算シーケンスを実行したときのタイムチャートである。
０ ＮＯＯＰ Ｘ＝Ｘ＋１＊ＣＲ Ｙ＝Ｙ＋１ ＹｔｏＸ …（１）
１ ＮＯＯＰ Ｘ＝Ｘ＋１＊ＣＲ Ｙ＝Ｙ＋１ ＹｔｏＸ …（２）
２ ＮＯＯＰ Ｘ＝Ｘ Ｙ＝Ｙ ＸｔｏＹ …（３）
３ ＮＯＯＰ Ｘ＝Ｘ＋１ Ｙ＝Ｙ＋１＊ＣＲ ＸｔｏＹ …（４）
４ ＮＯＯＰ Ｘ＝Ｘ＋１ Ｙ＝Ｙ＋１＊ＣＲ ＸｔｏＹ …（５）
５ ＮＯＯＰ Ｘ＝Ｘ Ｙ＝Ｙ ＹｔｏＸ …（６）
６ ＮＯＯＰ Ｘ＝Ｘ＋１＊ＣＲ Ｙ＝Ｙ＋１ ＹｔｏＸ …（７）
７ ＮＯＯＰ Ｘ＝Ｘ＋１＊ＣＲ Ｙ＝Ｙ＋１ ＹｔｏＸ …（８）
FIG. 6 is a time chart showing the processing operation by the address pattern generator of FIG. FIG. 6 is a time chart when the calculation sequence shown in the following equations (1) to (8) is executed by a control unit (not shown).
0 NOOP X = X + 1 * CR Y = Y + 1 YtoX (1)
1 NOOP X = X + 1 * CR Y = Y + 1 YtoX (2)
2 NOOP X = X Y = Y XtoY (3)
3 NOOP X = X + 1 Y = Y + 1 * CR XtoY (4)
4 NOOP X = X + 1 Y = Y + 1 * CR XtoY (5)
5 NOOP X = X Y = Y YtoX (6)
6 NOOP X = X + 1 * CR Y = Y + 1 YtoX (7)
7 NOOP X = X + 1 * CR Y = Y + 1 YtoX (8)
ここで、式（１）〜式（８）の左の数字０〜７は処理０〜７を示す。「ＮＯＯＰ」は記述された行（この場合、式に相当する）の各コマンドを実行し、次の行（次の式に相当する）に移るシーケンス制御命令である。各コマンドはＸ演算器ＸＣａｌ、Ｙ演算器ＹＣａｌ及びパイプライン切換え制御器ＰＳＣでの処理内容を示している。「Ｘ＝Ｘ＋１＊ＣＲ」はＹ演算でキャリーが発生した時にＸに１を加算することを示し、「Ｘ＝Ｘ」は演算を行わずＸの値を保持することを示し、「ＹｔｏＸ」はＹ演算のキャリーを参照可能であることを示している。また、「Ｙ＝Ｙ＋１＊ＣＲ」はＸ演算でキャリーが発生した時にＹに１を加算することを示し、「Ｙ＝Ｙ」は演算を行わずＹの値を保持することを示し、「ＸｔｏＹ」はＸ演算のキャリーを参照可能であることを示している。
Here, the
式（３）、（６）の演算動作の停止状態の時には、パイプライン切換え制御器ＰＳＣがパイプラインの切り換えコマンドを切り換える処理を行う。図６のタイミングチャートの内、ＹｔｏＸ（１）はパイプライン切り換えコマンド信号の状態が「Ｈ」である事を示し、ＸｔｏＹ（０）は「Ｌ」である事を示している。 When the arithmetic operations of the expressions (3) and (6) are stopped, the pipeline switching controller PSC performs a process of switching the pipeline switching command. In the timing chart of FIG. 6, YtoX (1) indicates that the state of the pipeline switching command signal is “H”, and XtoY (0) indicates that it is “L”.
次に、処理０の処理動作を例に取り、図５のアドレスパターン発生装置内での処理及び処理データの流れを示す。ここで、処理０では、パイプライン切換え制御器ＰＳＣ出力のパイプライン切り換えコマンドの信号は「Ｈ」に設定されている。
Next, taking the processing operation of
図６の１クロック目では、Ｘ演算コマンド及び演算データの入力端子と、Ｙ演算コマンド及び演算データの入力端子とに同タイミングで入力された処理０のデータは、フリップフロップＸ＿ＦＦ１、Ｙ＿ＦＦ１で保持され、処理０のデータは同タイミングでセレクタＹ＿ＳＥＬ１から出力される。また、処理０に対応するパイプライン切り換えコマンドの信号ＹｔｏＸ（１）はフリップフロップＹｔｏＸ＿ＦＦ１で保持される。
In the first clock in FIG. 6, the
２クロック目では、フリップフロップＸ＿ＦＦ１から出力された処理０のデータがフリップフロップＸ＿ＦＦ２で保持され、セレクタＹ＿ＳＥＬ１から出力された処理０のデータがフリップフロップＹ＿ＦＦ３で保持される。フリップフロップＹｔｏＸ＿ＦＦ１から出力された信号ＹｔｏＸ（１）はフリップフロップＹｔｏＸ＿ＦＦ２で保持される。信号ＹｔｏＸ（１）はＮＯＴ素子Ｎ１を介しセレクタＸ＿ＳＥＬ１の切り換え端子に入力される。また、信号ＹｔｏＸ（１）はセレクタＹ＿ＳＥＬ１の切り換え端子にも入力される。
At the second clock, the
３クロック目では、フリップフロップＸ＿ＦＦ２から出力された処理０のデータがフリップフロップＸ＿ＦＦ３に保持される。また、フリップフロップＹ＿ＦＦ３から出力された処理０のデータがＹ演算器ＹＣａｌに入力され、Ｙ演算器ＹＣａｌで演算処理後に、発生したＹ演算キャリーをフリップフロップＹ＿Ｃａｒｒｙで保持する。また、演算後の処理０のデータをレジスタＹ＿Ｒｅｇで保持する。フリップフロップＹｔｏＸ＿ＦＦ２から出力された信号ＹｔｏＸ（１）はフリップフロップＹｔｏＸ＿ＦＦ３で保持される。
At the third clock, the data of the
４クロック目では、フリップフロップＸ＿ＦＦ３から出力された処理０のデータがＸ演算器ＸＣａｌに入力され、フリップフロップＹ＿ＣａｒｒｙからのＹ演算キャリーがＸ演算器ＸＣａｌに入力され、Ｘ演算器ＸＣａｌでキャリーを参照して演算処理を行い、その演算後の処理０のデータをレジスタＸ＿Ｒｅｇで保持する。また、レジスタＹ＿Ｒｅｇから出力された処理０のデータはフリップフロップＹ＿ＦＦ４に保持される。フリップフロップＹｔｏＸ＿ＦＦ３から出力された信号ＹｔｏＸ（１）はフリップフロップＹｔｏＸ＿ＦＦ４で保持される。
At the fourth clock, the data of the
５クロック目では、レジスタＸ＿Ｒｅｇから出力された処理０のデータはフリップフロップＸ＿ＦＦ４で保持される。フリップフロップＹｔｏＸ＿ＦＦ４から出力された信号ＹｔｏＸ（１）はフリップフロップＹｔｏＸ＿ＦＦ５で保持される。信号ＹｔｏＸ（１）はＮＯＴ素子Ｎ１を介しセレクタＸ＿ＳＥＬ１の切り換え端子に入力される。また、信号ＹｔｏＸ（１）はセレクタＹ＿ＳＥＬ１の切り換え端子にも入力される。ここで、セレクタＸ＿ＳＥＬ２では入力端子１が選択されているので、処理０のデータは同タイミングでセレクタＸ＿ＳＥＬ２から出力されて、Ｘ演算出力の出力端子に処理０のデータが出力される。
At the fifth clock, the data of
フリップフロップＹ＿ＦＦ４から出力された処理０のデータはフリップフロップＹ＿ＦＦ５で保持される。そして、フリップフロップＹ＿ＦＦ５から出力された処理０のデータはセレクタＹ＿ＳＥＬ２を介し、Ｙ演算出力の出力端子に出力される。
The data of
以降順次、処理１〜７の処理を行っていき、処理１、６、７では上記と同様の処理を行い、処理３、４ではパイプライン切り換えコマンドの信号を「Ｌ」に置き換え、Ｘ演算用のデータラインと、Ｙ演算用のデータラインとの動作内容を入れ換えた状態で上記と同様の処理を行う。
Thereafter, the
また、処理２、５では、パイプライン切換え制御器ＰＳＣの出力端子からそれぞれパイプライン切り換えコマンドの信号ＸｔｏＹ（０）、ＹｔｏＸ（１）が入力され、クロック毎に、順にフリップフロップＹｔｏＸ＿ＦＦ１〜ＹｔｏＸ＿ＦＦ５に保持されていく。処理２では、４クロック目で、フリップフロップＹｔｏＸ＿ＦＦ２に保持された時、信号ＸｔｏＹ（０）はＮＯＴ素子Ｎ１を介しセレクタＸ＿ＳＥＬ１の切り換え端子に入力されると共に、セレクタＹ＿ＳＥＬ１の切り換え端子に入力される。これにより、セレクタＸ＿ＳＥＬ１は入力端子１の入力信号を出力するよう切り換ると共に、セレクタＹ＿ＳＥＬ１は入力端子０の入力信号を出力するよう切り換る。これにより６クロック目で、Ｙ演算器は処理３のデータをＸ演算器のキャリーを参照して行うことができる。
In processes 2 and 5, pipeline switching command signals XtoY (0) and YtoX (1) are input from the output terminals of the pipeline switching controller PSC, respectively, and are held in the flip-flops YtoX_FF1 to YtoX_FF5 in order for each clock. It will be done. In
また、７クロック目で、フリップフロップＹｔｏＸ＿ＦＦ５に保持された時には、信号ＸｔｏＹ（０）はＮＯＴ素子Ｎ２を介しセレクタＹ＿ＳＥＬ２の切り換え端子に入力されると共に、セレクタＸ＿ＳＥＬ２の切り換え端子に入力される。これにより、セレクタＹ＿ＳＥＬ２は入力端子１の入力信号を出力するよう切り換ると共に、セレクタＸ＿ＳＥＬ２は入力端子０の入力信号を出力するよう切り換る。よって、Ｘ演算出力で出力されるデータとＹ演算出力で出力されるデータの出力タイミングを同一にする事ができる。
At the seventh clock, when held in the flip-flop YtoX_FF5, the signal XtoY (0) is input to the switching terminal of the selector Y_SEL2 via the NOT element N2 and also to the switching terminal of the selector X_SEL2. Thereby, the selector Y_SEL2 switches to output the input signal of the
処理５では、フリップフロップＹｔｏＸ＿ＦＦ２、ＹｔｏＸ＿ＦＦ５に保持された時、信号ＹｔｏＸ（１）について同様の処理を行う。７クロック目で、フリップフロップＹｔｏＸ＿ＦＦ２に保持された時、セレクタＸ＿ＳＥＬ１は入力端子０の入力信号を出力するよう切り換ると共に、セレクタＹ＿ＳＥＬ１は入力端子１の入力信号を出力するよう切り換る。これにより、９クロック目で、Ｘ演算器は処理６のデータをＹ演算器のキャリーを参照して行うことができる。また、１０クロック目でフリップフロップＹｔｏＸ＿ＦＦ５に保持された時、セレクタＹ＿ＳＥＬ２は入力端子０の入力信号を出力するよう切り換ると共に、セレクタＸ＿ＳＥＬ２は入力端子１の入力信号を出力するよう切り換る。よって、Ｘ演算出力で出力されるデータとＹ演算出力で出力されるデータの出力タイミングを同一にする事ができる。処理２、５では、Ｘ演算器ＸＣａｌ、Ｙ演算器ＹＣａｌでの演算は行われない。
In the
このように、パイプライン切り換えコマンド信号用のフリップフロップを付加することで、連続して処理が入力されるアドレスパターン発生装置で、処理毎にキャリーの参照の方向を、動的に切り換え可能にする事ができる。 In this way, by adding a flip-flop for a pipeline switching command signal, an address pattern generator that continuously inputs processing can dynamically switch the direction of carry reference for each processing. I can do things.
次に、図面を参照して本発明の第３の実施形態について説明する。図７は本発明の第３の実施形態によるアドレスパターン発生装置の全体構成を示す構成図である。図７のアドレスパターン発生装置は、図１０のアドレスパターン発生装置の構成に、セレクタＸＳｅｌＡ、ＹＳｅｌＡと、ＡＮＤ素子Ａ１、Ａ２と、キャリー有り加減算デコード手段Ｄｅｃ１、Ｄｅｃ２と、キャリー無し加減算器ＸＡＣａｌ１、ＹＡＣａｌ１と、キャリー有り加減算器ＸＡＣａｌ２、ＹＡＣａｌ２とを付加したものである。 Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a block diagram showing the overall configuration of an address pattern generator according to the third embodiment of the present invention. The address pattern generator of FIG. 7 has the same configuration as that of the address pattern generator of FIG. 10, but selectors XSelA and YSelA, AND elements A1 and A2, add / subtract decode means with carry Dec1 and Dec2, and adder / subtractors without carry XACal1 and YACal1. And carry adder / subtracters XACal2 and YACal2.
また、図１０のアドレスパターン発生装置からの変更部分は、フリップフロップＦＦ１の出力端子が、キャリー無し加減算器ＸＡＣａｌ１と、キャリー有り加減算器ＸＡＣａｌ２との各入力端子に接続され、キャリー無し加減算器ＸＡＣａｌ１の出力端子はセレクタＸＳｅｌＡの入力端子０に接続され、キャリー有り加減算器ＸＡＣａｌ２の出力端子はセレクタＸＳｅｌＡの入力端子１に接続されている。また、セレクタＸＳｅｌＡの出力端子は、セレクタＸＳｅｌの入力端子に接続されている。また、レジスタＸ＿Ｒｅｇの出力端子は、キャリー無し加減算器ＸＡＣａｌ１と、キャリー有り加減算器ＸＡＣａｌ２との各入力端子に接続されている。
Further, the changed part from the address pattern generator of FIG. 10 is that the output terminal of the flip-flop FF1 is connected to the input terminals of the adder / subtracter XACal1 without carry and the adder / subtracter XACal2 with carry, The output terminal is connected to the
図７のアドレスパターン発生装置の動作については、Ｘ演算コマンドがフリップフロップＦＦ１に入力され、Ｘ演算データがフリップフロップＦＦ２に入力され、入力されたＸ演算コマンドとＸ演算データとに基づきキャリー無し加減算器ＸＡＣａｌ１と、キャリー有り加減算器ＸＡＣａｌ２とで並行して演算を行っている。ここでは、セレクタＸＳｅｌＡの０端子に入力された演算結果が出力され、セレクタＸＳｅｌ、レジスタＸＲｅｇを介してＸ演算出力に出力される。 As for the operation of the address pattern generation device of FIG. 7, the X operation command is input to the flip-flop FF1, the X operation data is input to the flip-flop FF2, and addition / subtraction without carry is performed based on the input X operation command and X operation data. The calculator XACal1 and the carry adder / subtractor XACal2 perform calculations in parallel. Here, the operation result input to the 0 terminal of the selector XSelA is output and output to the X operation output via the selector XSel and the register XReg.
また、Ｙ演算コマンドがフリップフロップＦＦ３に入力され、Ｙ演算データがフリップフロップＦＦ４に入力され、入力されたＹ演算コマンドとＹ演算データとに基づきキャリー無し加減算器ＹＡＣａｌ１と、キャリー有り加減算器ＹＡＣａｌ２とで並行して演算を行っている。ここでは、セレクタＹＳｅｌＡの０端子に入力された演算結果が出力され、セレクタＹＳｅｌ、レジスタＹＲｅｇを介してＹ演算出力に出力される。 Further, the Y operation command is input to the flip-flop FF3, the Y operation data is input to the flip-flop FF4, and the carry-less adder / subtractor YACal1 and the carry-adder / subtractor YACal2 are based on the input Y operation command and Y operation data. In parallel. Here, the calculation result input to the 0 terminal of the selector YSelA is output and output to the Y calculation output via the selector YSel and the register YReg.
キャリー有り加減算デコード手段Ｄｅｃ１は、Ｙ演算コマンドに基づきＡＮＤ素子Ａ１に信号を出力している。Ｘ演算器ＸＣａｌでのキャリーをＹ演算器ＹＣａｌで参照した演算を行う場合は「Ｈ」を出力し、行わない場合は「Ｌ」を出力する。
キャリー有り加減算デコード手段Ｄｅｃ２は、Ｘ演算コマンドに基づきＡＮＤ素子Ａ２に信号を出力している。Ｙ演算器ＹＣａｌでのキャリーをＸ演算器ＸＣａｌで参照した演算を行う場合は「Ｈ」を出力し、行わない場合は「Ｌ」を出力する。
The carry addition / subtraction decoding means Dec1 outputs a signal to the AND element A1 based on the Y operation command. “H” is output when a calculation in which the carry in the X calculator XCal is referred to by the Y calculator YCal, and “L” is output otherwise.
The carry addition / subtraction decoding means Dec2 outputs a signal to the AND element A2 based on the X operation command. “H” is output when carrying out an operation referring to the carry in the Y computing unit YCal with the X computing unit XCal, and “L” is outputted otherwise.
ここで、Ｘ演算キャリーがなしであり、キャリー有り加減算デコード手段Ｄｅｃ２が「Ｈ」の場合についてＹ演算キャリーが発生した時について示す。Ｙ演算器ＹＣａｌでキャリーが発生した場合、Ｘ演算キャリーがないので、キャリー無し加減算器ＹＡＣａｌ１からＡＮＤ素子Ａ２にキャリーが出力される。ＡＮＤ素子Ａ２からの信号を入力したセレクタＸＳｅｌでは端子１に入力された演算結果が出力され、セレクタＸＳｅｌ、レジスタＸＲｅｇを介してＸ演算出力にキャリーありのＸ演算結果が出力される。
Here, the case where there is no X operation carry and the addition / subtraction decoding means Dec2 with carry is “H” will be shown when the Y operation carry occurs. When a carry occurs in the Y arithmetic unit YCal, since there is no X arithmetic carry, the carry is output from the carryless adder / subtractor YACal1 to the AND element A2. The selector XSel to which the signal from the AND element A2 is input outputs the operation result input to the
このように、加減算器を複数用意して、並列演算させていて、一方の演算器でキャリーが発生した時に、その発生したキャリーを参照した演算ができるようにすることで、演算器の高速動作が可能となる。 In this way, multiple adders / subtractors are prepared and operated in parallel, and when a carry occurs in one of the calculators, it is possible to perform an operation referring to the generated carry so that the calculator operates at high speed. Is possible.
次に、図面を参照して本発明の第３の実施形態の第１の変形例について説明する。図８は本発明の第３の実施形態の第１の変形例によるアドレスパターン発生装置の構成を示す構成図である。図８のアドレスパターン発生装置は、演算器Ｃａｌと、レジスタＲｅｇとから構成され、演算器Ｃａｌは論理演算器ＬＣａｌと、シフト演算器ＳＣａｌと、セレクタＳｅｌＡ、ＳｅｌＢ、ＳｅｌＣと、ＡＮＤ素子Ａと、キャリー有り加減算デコード手段Ｄｅｃと、キャリー無し加減算器ＡＣａｌ１と、キャリー有り加減算器ＡＣａｌ２とから構成されている。 Next, a first modification of the third embodiment of the present invention will be described with reference to the drawings. FIG. 8 is a block diagram showing the configuration of the address pattern generator according to the first modification of the third embodiment of the present invention. The address pattern generation device of FIG. 8 includes an arithmetic unit Cal and a register Reg. The arithmetic unit Cal is a logical arithmetic unit LCal, a shift arithmetic unit SCal, selectors SelA, SelB, SelC, an AND element A, Addition / subtraction decoding means Dec with carry, addition / subtraction unit ACal1 without carry, and addition / subtraction unit ACal2 with carry.
演算コマンドの入力端子は、セレクタＳｅｌＡの切り換え端子に接続されると共に、論理演算器ＬＣａｌと、シフト演算器ＳＣａｌと、キャリー無し加減算器ＡＣａｌ１と、キャリー有り加減算器ＡＣａｌ２との各入力端子に接続されている。演算データの入力端子は、論理演算器ＬＣａｌと、キャリー無し加減算器ＡＣａｌ１と、キャリー有り加減算器ＡＣａｌ２との各入力端子に接続されている The input terminal of the operation command is connected to the switching terminal of the selector SelA, and is connected to the input terminals of the logical operation unit LCal, the shift operation unit SCal, the carryless adder / subtractor ACal1, and the carry adder / subtracter ACal2. ing. The operation data input terminals are connected to the input terminals of the logic operation unit LCal, the carry-less adder / subtractor ACal1, and the carry-adder / subtracter ACal2.
キャリー無し加減算器ＡＣａｌ１はセレクタＳｅｌＢの入力端子０に接続され、キャリー有り加減算器ＡＣａｌ２とはセレクタＳｅｌＢの入力端子１に入力接続されている。また、キャリー無し加減算器ＡＣａｌ１はセレクタＳｅｌＣの入力端子０に接続され、キャリー有り加減算器ＡＣａｌ２とはセレクタＳｅｌＣの入力端子１に接続されている。
The carry adder / subtractor ACal1 is connected to the
セレクタＳｅｌＢの出力端子と、論理演算器ＬＣａｌの出力端子と、シフト演算器ＳＣａｌの出力端子とはセレクタＳｅｌＡの入力端子にそれぞれ接続されている。セレクタＳｅｌＡの出力端子はレジスタＲｅｇの入力端子に接続され、レジスタＲｅｇの出力端子は演算出力の出力端子と、論理演算器ＬＣａｌと、シフト演算器ＳＣａｌと、キャリー無し加減算器ＡＣａｌ１と、キャリー有り加減算器ＡＣａｌ２との各入力端子に接続されている。 The output terminal of the selector SelB, the output terminal of the logical operation unit LCal, and the output terminal of the shift operation unit SCal are connected to the input terminal of the selector SelA, respectively. The output terminal of the selector SelA is connected to the input terminal of the register Reg, and the output terminal of the register Reg is the output terminal of the operation output, the logical operation unit LCal, the shift operation unit SCal, the carry-less adder / subtractor ACal1, and the add / subtract with carry. Connected to each input terminal of the device ACAL2.
キャリー出力側演算コマンドの入力端子は、キャリー有り加減算デコード手段Ｄｅｃの入力端子に接続されている。キャリー有り加減算デコード手段Ｄｅｃの出力端子とセレクタＳｅｌＣの出力端子とがＡＮＤ素子Ａに入力端子にそれぞれ接続され、ＡＮＤ素子Ａの出力端子はキャリー出力の端子に接続されている。またキャリー入力の端子がセレクタＳｅｌＢ、ＳｅｌＣのそれぞれの切り換え端子に接続されている。 The carry output side arithmetic command input terminal is connected to the input terminal of the carry addition / subtraction decoding means Dec. The output terminal of the addition / subtraction decoding means Dec with carry and the output terminal of the selector SelC are connected to the AND element A as input terminals, respectively, and the output terminal of the AND element A is connected to the carry output terminal. Also, a carry input terminal is connected to each switching terminal of the selectors SelB and SelC.
図８のアドレスパターン発生装置の動作については、キャリーが発生しない時の動作は図７のアドレスパターン発生装置と同様である。キャリーが発生した場合は、入力されるキャリー信号によってセレクタＳｅｌＣの経路を切り換える。これにより、入力される他の演算器でのキャリー信号によって、演算器のキャリー出力の可否を選択する。この構成によれば、使用方法に応じた演算方法を選択可能な演算器を実現することが可能になる。 As for the operation of the address pattern generator of FIG. 8, the operation when no carry is generated is the same as that of the address pattern generator of FIG. When a carry occurs, the path of the selector SelC is switched by an input carry signal. Thus, whether or not the carry output of the arithmetic unit is allowed is selected by the carry signal from the other arithmetic unit that is input. According to this configuration, it is possible to realize an arithmetic unit capable of selecting an arithmetic method according to the usage method.
尚、図９のように、複数のＸ演算器、Ｙ演算器を持ち、各々のキャリー入力に他の演算器が出力するキャリーの内のどれを入力するかを、演算コマンドに応じて、任意に選べるような構成を取るようにしても良い。これにより、例えばＸＡ演算器でのキャリーを参照してＹＡ演算器の演算をする、更にＹＡ演算器のキャリーを参照してＸＢ演算器の演算をする等の、様々な組み合わせの演算を実現する事が可能となる。 In addition, as shown in FIG. 9, it has a plurality of X calculators and Y calculators, and any of the carry outputs from other calculators is input to each carry input according to the calculation command. You may make it take the structure which can be chosen to. As a result, various combinations of operations are realized, for example, the operation of the YA operation unit is performed with reference to the carry in the XA operation unit, and further the operation of the XB operation unit is performed with reference to the carry of the YA operation unit. Things will be possible.
ＰＳＷ１〜ＰＳＷ４…パイプライン切換え器、 ＰＳＣ…パイプライン切換え制御器、 ＸＣａｌ…Ｘ演算器、 ＹＣａｌ…Ｙ演算器、 Ｘ＿Ｒｅｇ、Ｙ＿Ｒｅｇ…レジスタ、 Ｘ＿Ｃａｒｒｙ、Ｙ＿Ｃａｒｒｙ…フリップフロップ PSW1 to PSW4 ... pipeline switching unit, PSC ... pipeline switching controller, XCal ... X computing unit, YCal ... Y computing unit, X_Reg, Y_Reg ... register, X_Carry, Y_Carry ... flip flop
Claims (2)
第１方向のメモリアドレスの演算コマンド、演算データが入力され、第１方向のメモリアドレスの演算を行う第１の演算手段と、
第２方向のメモリアドレスの演算コマンド、演算データが入力され、第２方向のメモリアドレスの演算を行う第２の演算手段と、
前記第１及び第２の演算手段間のキャリー信号の参照方向に応じて、キャリー信号を参照する方の前記演算手段の演算タイミングを、キャリー信号を発生する方の前記演算手段のキャリー信号発生タイミングに合わせるように、前記第１及び第２の演算手段への入力の遅延量を調整する第１の遅延量調整手段と、
前記第１及び第２の演算手段間のキャリー信号の参照方向に応じて、前記第１及び第２の演算手段による出力のタイミングを合わせるように、前記第１及び第２の演算手段からの出力の遅延量を調整する第２の遅延量調整手段と、
を具備することを特徴とするアドレスパターン発生装置。 In an address pattern generator that performs memory address arithmetic processing,
A first calculation means for inputting a calculation command and calculation data for a memory address in the first direction and calculating a memory address in the first direction;
A second calculation means for inputting a calculation command and calculation data of a memory address in the second direction and calculating a memory address in the second direction;
According to the reference direction of the carry signal between the first and second calculation means, the calculation timing of the calculation means that refers to the carry signal, and the carry signal generation timing of the calculation means that generates the carry signal First delay amount adjusting means for adjusting the delay amount of the input to the first and second arithmetic means so as to match
Outputs from the first and second arithmetic means so as to match the timing of the outputs by the first and second arithmetic means according to the reference direction of the carry signal between the first and second arithmetic means. Second delay amount adjusting means for adjusting the delay amount of
An address pattern generator comprising:
第１方向のメモリアドレスの演算コマンド、演算データが入力され、第１方向のメモリアドレスの演算を行う第１の演算手段と、
第１方向のメモリアドレスの演算コマンド、演算データが入力され、第１方向のメモリアドレスでキャリー発生時の演算を行うキャリー有り演算手段と、
第２方向のメモリアドレスの演算コマンド、演算データが入力され、第２方向のメモリアドレスの演算を行う第２の演算手段と、
前記第２の演算手段でキャリーが発生していない時は、前記第１の演算手段の演算結果を出力し、前記第２の演算手段でキャリーが発生した時は、前記キャリー有り演算手段の演算結果を出力する出力手段と、
を具備する事を特徴とするアドレスパターン発生装置。 In an address pattern generator for performing a calculation process assuming the generation of a carry signal in a calculation process of a two-dimensional memory address,
A first calculation means for inputting a calculation command and calculation data for a memory address in the first direction and calculating a memory address in the first direction;
An operation command and operation data for the memory address in the first direction are input, and an operation means with carry for performing an operation when a carry occurs at the memory address in the first direction;
A second calculation means for inputting a calculation command and calculation data of a memory address in the second direction and calculating a memory address in the second direction;
When no carry is generated in the second calculation means, the calculation result of the first calculation means is output. When a carry occurs in the second calculation means, the calculation of the calculation means with carry is performed. An output means for outputting the result;
An address pattern generator characterized by comprising:
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143036A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Decentralized addition and subtraction system |
| JPS6055438A (en) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Two-input adder |
| JPS60123930A (en) * | 1983-12-09 | 1985-07-02 | Hitachi Ltd | High-speed computing system |
| JPH05281299A (en) * | 1992-03-31 | 1993-10-29 | Ando Electric Co Ltd | Address pattern generator |
| JP2002169688A (en) * | 2000-12-05 | 2002-06-14 | Kyushu Ando Denki Kk | Logical operation circuit |
| JP2002197891A (en) * | 2000-12-25 | 2002-07-12 | Ando Electric Co Ltd | Address pattern generation circuit |
| JP2003216416A (en) * | 2002-01-25 | 2003-07-31 | Ando Electric Co Ltd | Logical operation circuit |
| JP2003287564A (en) * | 2002-03-28 | 2003-10-10 | Kyushu Ando Denki Kk | Address pattern-generating apparatus, semiconductor integrated circuit-testing apparatus, and compiling apparatus |
-
2006
- 2006-06-26 JP JP2006175463A patent/JP2008004233A/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143036A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Decentralized addition and subtraction system |
| JPS6055438A (en) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Two-input adder |
| JPS60123930A (en) * | 1983-12-09 | 1985-07-02 | Hitachi Ltd | High-speed computing system |
| JPH05281299A (en) * | 1992-03-31 | 1993-10-29 | Ando Electric Co Ltd | Address pattern generator |
| JP2002169688A (en) * | 2000-12-05 | 2002-06-14 | Kyushu Ando Denki Kk | Logical operation circuit |
| JP2002197891A (en) * | 2000-12-25 | 2002-07-12 | Ando Electric Co Ltd | Address pattern generation circuit |
| JP2003216416A (en) * | 2002-01-25 | 2003-07-31 | Ando Electric Co Ltd | Logical operation circuit |
| JP2003287564A (en) * | 2002-03-28 | 2003-10-10 | Kyushu Ando Denki Kk | Address pattern-generating apparatus, semiconductor integrated circuit-testing apparatus, and compiling apparatus |
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