JP2007533113A - アナログ接続マトリクスを有する集積回路 - Google Patents

Abstract

本発明はアナログ接続マトリクスを有する集積回路に関するものである。この集積回路は、複数のアナログＩ／Ｏ接点(2)を有するアナログ接続マトリクスを具えている。アナログＩ／Ｏ接点(2)は、ミニチュアリレーを通した互いに対する相互接続(4)を有し、各ミニチュアリレーは中間的空間(25)内に配置された導電素子(7)を具え、導電素子(7)は、電磁的制御信号に応じて第１位置と第２位置との間の移動を行うのに適し、導電素子(7)は、前記第１位置にあるか前記第２位置にあるかに応じて電気回路を開放または閉路する。

Description

（発明の分野）
本発明は、少なくともアナログ接続マトリクスを具えた集積回路に関するものであり、このアナログ接続マトリクスは、接続素子を通した複数の電気的相互接続を有する。

本明細書及び特許請求の範囲では、集積回路とは、唯一のシリコンブロックを内部に含むモノリシック集積回路、及び２つ以上のシリコンブロックを含むハイブリッド集積回路のいずれをも称するべく用いる。集積回路とは、ＳＩＰ（System in Package：システム・イン・パッケージ）またはＨＤＰ（High Density Package：高密度パッケージ）も称し、これらは複合ハイブリッド（混成）集積回路であり、例えば抵抗器、コンデンサ及び／またはコイルのような別個の素子をプラスチック封止の内部に具えることができる。ＳＩＰの例はインテル社によるPentium III（登録商標）である。

（技術状況）
マトリクスのＩ／Ｏ（Input／Output：入出力）接点間に電気的接続を確立して、Ｉ／Ｏ接点のディジタル信号を他のＩ／Ｏ接点に伝送することを可能にするディジタル接続マトリクスが知られている。同様に、類似の機能を実行するアナログ接続マトリクスも知られているが、これらは異なる形で動作し、即ち：ディジタル接続マトリクスは、入力から出力への接続を確立するに過ぎず、両者の間には実際の電気的接続は存在しないが、ディジタル入力信号を受信してこの信号を出力側で再生するディジタル回路が存在するのに対し、アナログ接続マトリクスでは、この信号再構成は行われず、入力と出力との間に実際の電気的接続が確立され、この接続によってアナログ信号が伝送される。それにもかかわらず、アナログ接続マトリクスはその用途を制限する次の複数の欠点を有する。

−アナログ接続マトリクスは、集積回路内に集積できない大きな構成要素を使用し、これにより、その利用は複数の電子応用において大幅に制限される。

−アナログ接続マトリクスは、高い内部抵抗を有する（例えば接続の確立時には100オームまたは200オームであり、この値は例えば２０％の変動を有する）。アナログ・マルチプレクサ（多重器）のようなより単純な装置（デバイス）は１オーム以上の抵抗を有し、通常は10オーム以上である。

−アナログ接続マトリクスは、広範囲の周波数で動作することができず、低周波数（約10MHz以下）で、あるいは逆に高周波数（500MHz以上）で動作することしかできない。

−アナログ接続マトリクスは、信号及び電力の範囲に大きな制限を有する。通常は、アナログ接続マトリクスは、-15V〜+15Vの範囲の信号に限定され、他の場合には、200Vまでの信号で動作することができるが、200Vの電力を必要とし、かつ高い内部抵抗（25オーム以上）を有する。

上記の欠点は相互に関連することが多く、このため、特定のアナログ接続マトリクスは上記欠点のいくつかを同時に有する。

本明細書及び特許請求の範囲では、アナログ接続マトリクスとは、複数の（少なくとも４つの）アナログＩ／Ｏ接点を有する装置のことであり、これらのアナログＩ／Ｏ接点の各々は入力としても出力としても用いることができ（即ち、伝送される信号には必須のものとして事前設定された方向性は存在せず）、これらのアナログＩ／Ｏ接点の少なくとも２つの各々は、他のＩ／Ｏ接点のうち少なくとも２つの接点から成るグループの少なくとも１つの接点と、ユーザが自由に選択した方法で接続することができ、そして確立された接続は解消可能であり、即ち変更することができる。即ち、例を挙げれば、マトリクスに８つのアナログＩ／Ｏ接点（I/O1, I/O2,.. .I/O8）を設け、うち１つのアナログＩ／Ｏ接点（例えばI/O1）は残りのアナログＩ／Ｏ接点の少なくとも２つと（例えばI/O3及びI/O6のいずれかと、あるいは両方同時に）接続可能でなければならず、さらに他のアナログＩ／Ｏ接点（例えばI/O4）は、残りのアナログＩ／Ｏ接点の少なくとも２つと（例えばI/O7及びI/O8、あるいはI/O3及びI/O8のいずれかと、あるいは両方同時に）接続可能でなければならない。この例では、I/O3はI/O4及びI/O1に同時に接続可能とすることができるので、I/O3が反復使用されていることがわかる。本発明に挙げる意味でマトリクスと考えることができない一連の装置が存在する。従って、例えば、マルチプレクサは複数の入力及び１つの出力を有するが、これらの入力は常に入力であり出力とはなり得ず、そしてその逆も成り立つ。これに加えて、マルチプレクサは、特定の入力（例えばｎ⁰４）を出力に接続するか、あるいは接続しないことは可能にするが、入力ｎ⁰４を他の入力のいずれと接続することもできない。２つ以上の接点（いずれかの入力）と接続できるのは１つの接点（出力）しかなく、しかも交互にしか接続できず、即ち、２つの入力と出力との同時接続は不可能である。これと似たように、デマルチプレクサ（多重分離器）は１つの入力及び多数の出力を有するが、これらは互いに交換可能ではなく、出力の各々を入力以外のものと接続することもできない。従って、これらの装置は、本発明における意味では接続マトリクスではない。同様に、複数のアナログＩ／Ｏ接点を有する装置は存在するが、これらは、特定のアナログＩ／Ｏ接点（例えばｎ⁰５）を他のアナログＩ／Ｏ接点（例えばｎ⁰８）と接続することができるかできないかの内部配線構造を有する。即ち、両方の接点の間には、自由自在に開放または閉路することのできる電気配線が存在する。それにもかかわらず、唯一の選択の可能性はｎ⁰５をｎ⁰８と接続するか、あるいは完全に非接続にすることであり、接点ｎ^０５を他の接点または装置と接続することは不可能である。本発明における意味では、装置も接続マトリクスではなく、単にチップ内で物理的に固定された独立した接続の配列である。

（発明の概要）
本発明の目的は、上述した欠点を克服することにある。この目的は、上述した種類の集積回路において、接続素子がミニチュア（小型）リレーであり、これらのミニチュアリレーの各々は、中間的な空間に配置した導電素子を具え、この導電素子は、電磁的制御信号に応じて第１位置と第２位置との間の移動を行うのに適し、これにより、電気回路を開放するか閉路するかは、この導電素子が第１位置にあるか第２位置にあるかに依存することを特徴とする集積回路によって達成される。

実際には、ミニチュアリレーを使用することによっていくつかの欠点を解決することができる。本明細書及び特許請求の範囲では、リレーとは、電気回路内の２点にある導電素子の物理的接触によってこの電気回路を閉路し、これらの２点の少なくとも一方におけるこれらの導電素子の物理的分離によってこの回路を開放する装置のことである。

ミニチュアリレーの使用は、より広範囲の周波数での動作を可能にする。アナログ接続マトリクスは、０Hzから１GHzまでの周波数範囲内の信号を切り換えるのに適していることが好ましく、０Hz〜10GHz以上に適していることがより好ましい。

さらに、より低い内部抵抗を達成することができる、というのは、ミニチュアリレーは100ミリオーム以下の接触抵抗を有することが好ましく、10ミリオーム以下を有することがより好ましいからである。

これに加えて、ミニチュアリレーの使用は、アナログ接続マトリクスが、固体デバイスによって可能な電圧及び電力の範囲よりもずっと大きい電圧及び電力の範囲で動作するか、あるいは少なくともずっと安価な方法で動作することを可能にする。

各ミニチュアリレーが大きい方で500ミクロン×500ミクロン以下の寸法を有することが有利であり（ミニチュアリレーはほぼ平坦であり、その１つの寸法、即ち厚さが長さ及び幅よりずっと小さいことが好ましく）、100ミクロン×100ミクロン以下であることがより好ましい。このことは、約１cm²のプリント回路内に1000個以上のリレーを含むことを可能にし、これは互いに完全に相互接続された32個のアナログＩ／Ｏ接点を形成するのに十分であり、これについては以下に説明する。

以下、集積回路内への集積を可能にするミニチュアリレーを得る方法を説明する。

本発明の１つとしての集積回路は、プリント回路の異なる個別素子間の相互接続を、これらの素子を集積回路の周りに配置して集積回路に固定する単純な方法で達成することができる、ということにより、ずっと簡略化されたプリント回路の設計を可能にする。これに続いて、適切なプログラミングが、関係する素子間の接続を確立することを可能にする。さらに、設計の調整、修正及び変更を、より簡単な方法で行うことができる。何らかの冗長な素子または類似の値の素子を、最終的にこれらのうちの１つのみを使用する目的でプリント基板内に含めることさえも可能である。他の素子は集積回路に接続されたままにするが、アナログマトリクスはこれらの素子を電気回路の他の素子には接続しない。

他の利点は、実際にすべてのＩ／Ｏ接点にアクセスすることができるので、すべての電気的接続をチェックすることを可能にする、ということである。

他の追加的な利点は、フィルタ、増幅器、及び他のシステムをディジタル化した形式で調整することができることである、というのは、特定のアナログ構成要素についての一連の値を含むことができ、そして各瞬時において、これらの値の任意のもの（１つまたは複数）を接続し、これにより、これらの値を常に、最良の結果が得られるものと接続しておくことができるからである。例えば、本発明による集積回路によって接続し、または非接続にするのに適した10個のコンデンサによって、10ビットの調整精度を達成することができる。

これらの利点は、使用するプリント基板の層数並びにその表面積を低減することを可能にし、結果的にコスト、サイズ（大きさ）及び重量の節減を可能にする。

本発明による集積回路は少なくとも、複数の第２アナログＩ／Ｏ接点を有する第２アナログ接続マトリクスを具えていることが有利であり、この第２アナログ接続マトリクスは、第２接続素子を通した互いに対する電気的接続である複数の相互接続を有し、これらの第２接続素子はミニチュアリレーであり、各ミニチュアリレーは中間的空間内に配置された導電素子を具え、この導電素子は、電磁的制御信号に応じて第１位置と第２位置との間を移動するのに適し、そして第１位置にあるか第２位置にあるかに応じて電気回路を開放または閉路し、複数の第２アナログＩ／Ｏ接点には複数のアナログＩ／Ｏ接点が電気的に接続されている。

実際には、多数のアナログＩ／Ｏ接点を有することが望ましい場合には、異なるアナログＩ／Ｏ接点間の接続を直接的な方法で確立する単純なアナログ接続マトリクスを開発することができる。しかし、互いに相互接続された複数の（２つ以上の）アナログ接続マトリクスを提供することが有利である。エンドユーザにとっては、（最終的な集積回路内の）アセンブリは単純なアナログ接続マトリクスに見えるが、各々がより少数のアナログＩ／Ｏ接点を有する複数のアナログ接続マトリクスの使用は、相互接続性の高いレベルを維持しつつ、必要なリレーの数を低減することを可能にする。

多用性の観点からは、アナログＩ／Ｏ接点の各々が、すべての残りのアナログＩ／Ｏ接点の各々との電気的相互接続を有することが好ましい。こうすれば、相互接続性は柔軟性（フレキシビリティ）及び多用性と共に完全である。同じ理由で、２つ以上のアナログ接続マトリクスを有する場合にも、第２アナログＩ／Ｏ接点がすべての残りの第２アナログＩ／Ｏ接点の各々との電気的相互接続を有することが有利である。それにもかかわらず、完全な相互接続性は、多数のリレーを具える必要性を暗に意味することがあり、複雑性を減らすこと、及び／またはより多数のアナログＩ／Ｏ接点を持つことができる可能性と引き換えに、相互接続性をある程度犠牲にすることが勧められる。この関係で、アナログＩ／Ｏ接点の少なくとも１つが、残りのアナログＩ／Ｏ接点の少なくとも１つとの相互接続がないことが有利であり得る。

アナログ接続マトリクスは、一連の制御信号を受信することを必要とし、これらの制御信号は、異なるアナログＩ／Ｏ接点間の接続を特定方法で確立するものであり、対応するリレーを開閉する。これらの信号は、アナログ接続マトリクス内、少なくとも集積回路内に含まれるミニチュアリレーの制御回路によって発生することが好ましい。この場合には、この集積回路には制御端子も設けて、これらの制御端子によって制御回路をプログラムし、制御し、そして給電する。

電気的接続の各々が１つのミニチュアリレーのみによって形成されることが好ましい。しかし、特に複合的なアナログ接続マトリクスの場合には、内部接続ノードを具えて、一部の電気的相互接続を２つ以上のミニチュアリレー及び少なくとも１つの内部接続ノードによって形成することが勧められ得る。しかし、この種の電気的相互接続を暗に意味する複雑性の増加は、アナログ接続マトリクスの複雑性の低減によって補償される。

さらに、本発明の目的は「汎用的な」回路またはプログラマブル（プログラム可能）なアナログ回路である。実際に、上述したアナログ接続マトリクスを使用することにより、いくつかの電気的受動素子（好適には抵抗器、コイル及び／またはコンデンサ）、及び／または能動素子（好適には増幅器、トランジスタ、ダイオード、及び／または他の半導体デバイス）並びにこれらの組合せを有する回路を設計することができ、これらの素子には同じ種類であるが異なる値を有する電気素子を持たせることもでき、そしてこれらの素子のすべてがアナログ接続マトリクスに接続されている。アナログ接続マトリクスの適切なプログラミングを単に用いることによって、この「汎用的な」回路を、特定の電気的または電子的機能を実行する任意の特定回路に変換することを達成することができる。さらに、この種の「汎用的な」回路の使用は、設計の変更、または前の設計に対する改善または調整、あるいは誤りの修正のすべてを、単にアナログ接続マトリクスの再プログラミングによって迅速に行うことを可能にする。このことは、設計ステップを加速することを可能にするため、多くの場合において特に有利であり、例えばある製品が既に生産ステップにある際に設計の失敗が検出された場合には特に有用となり得る。実際に、この場合には、単にアナログ接続マトリクスを再プログラミングすることによって、生産ラインにおいて実装した物理的素子の変更を行う必要なしに問題を解決することができる。上記「汎用的な」回路は、少なくとも本発明によるアナログ接続マトリクスを有する集積回路、及びこのアナログ接続マトリクスに電気的に接続された複数の能動及び／または受動電気素子を具えたプリント回路であることが好ましい。他方では、前に述べたように、能動なり受動なり特定の電気素子を集積回路の内部に導入することができる。従って、上記「汎用的な」回路は好適に、少なくとも本発明によるアナログ接続マトリクス、及びこのアナログ接続マトリクスに電気的に接続された複数の能動及び／または受動電気素子を具えた集積回路とすることができる。論理的には両方の概念を組み合わせることができ、即ち、「汎用的な」回路を規定する集積回路をプリント回路内に設けて、このアセンブリが他の「汎用的な」回路を規定することができる。他方では、上述したプリント回路及び／または集積回路がディジタルプログラミング回路を具えていることも有利である。

現在、ミニチュアリレーの生産には、特にＭＥＭＳ（Micro Electro-Mechanical System：微小電気−機械系）、マイクロシステム、及び／またはマイクロマシンとして知られている技術の関係では、種々の代案が存在する。原則的には、こうしたものは、接点電極を移動させるために使用する力またはアクチュエーション機構の種類に従って分類することができる。従って、通常適用される分類は、静電、磁気、熱、及び圧電リレーの間である。これらの各々がその利点及び欠点を有する。しかし、小型（ミニチュア）化技術は、可能な限り小さい活性化電圧及び表面積の使用を必要とする。現在技術において知られているリレーは、この関係における進歩を妨げるいくつかの問題を有する。

活性化電圧を低減する方法は、まさにリレーの表面積を増加させることであり、このことは小型化を困難にし、外観が損なわれることは別として、リレーの有効寿命及び信頼性を低下させる。静電リレーでは、活性化電圧を低減するための他の解決法は、電極間の空間を大幅に低減するか、あるいは非常に薄い電極または特別な材料を使用することであり、これにより機械的復元力が非常に低くなる。しかし、このことは、毛管作用の力が非常に大きいので、粘着の問題を暗に意味し、従ってこれらのリレーの有効動作寿命及び信頼性を低下させる。高い活性化電圧の使用は、構成要素のイオン化、強い機械的誘引による磨耗の加速、及びリレーが発生する電気的雑音のような負の効果も有する。

静電リレーは信頼性についても、「プルイン」として知られている現象による重大な問題を有し、この現象は、一旦所定しきい値を超えると、接点電極が他の自由電極に対して加速しながら移動することから成る。このことは、リレーが閉じると共に、閉じるための静電力を出すコンデンサの容量が増加する（事前に止め具（ストップ）が設けられていなければ無限に増加する）ことによる。結果的に、発生する高電界、及び移動する電極が受ける加速によって生じる衝撃による大きな磨耗が電極上に生じる。

熱的、磁気的、及び圧電的な方法は特別な材料及びマイクロマシニング（微細加工）を必要とし、従って、より複雑なＭＥＭＳデバイス内あるいは電子回路と同じ集積回路内に集積することは困難及び／またはコストがかかる。これに加えて、熱的な方法は非常に低速であり（いわば回路が開放または閉路する時間が長く）、そして膨大な電力を使用する。磁気的な方法は電磁雑音（ノイズ）を発生させ、このことは電子回路を近くに設けることをずっと困難にし、そしてスイッチング（切換）のために大きなピーク電流を必要とする。

本明細書では、リレーとは少なくとも１つの外部電気回路を開閉するのに適したあらゆる装置（デバイス）のことであり、ここで外部電気回路を開放する動作と閉路する動作の少なくとも一方は電磁的信号によって実行される。

本明細書及び特許請求の範囲では、「接点」という表現は、電気的接触が行われる（あるいは行うことのできる）接触面を称するべく用いている。この関係では、「接点」とは三次元要素であるので幾何学的意味での点ではなく、電気回路内の点としての電気的意味での点である。

以上より、本発明による集積回路内のミニチュアリレーは：
−第２ゾーンと対面する第１ゾーンと、
−第１コンデンサ板（プレート）と、
−前記第２ゾーン内に配置され、前記第１コンデンサ板より小さいか前記第１コンデンサ板に等しい第２コンデンサ板と、
−前記第１ゾーンと前記第２ゾーンとの間に設けられた中間的空間と、
−前記中間的空間内に設けられ、前記第１ゾーン及び前記第２ゾーンから機械的に独立し、前記第１及び第２コンデンサ板に存在する電圧に応じて前記中間的空間内の移動を行うのに適した導電素子と、
−電気回路の第１接点及びこの電気回路の第２接点とを具え、前記第１及び第２接点が第１止め具を規定し、前記導電素子が前記第１止め具に接触するのに適したものであり、前記導電素子が前記第１止め具に接触すると前記電気回路を閉路することを特徴とするミニチュアリレーによって達成される。

実際に、本発明によるリレーによれば、前記導電素子、即ち（前記第１接点と前記第２接点との間の）外部電気回路を開閉する役割をする素子が、自由に移動可能な分離した部分である。即ち、リレーの動きのうちの１つをさせるために材料の弾力を用いない。このことは複数の異なる解決法を可能にし、そのすべてが、必要とする作動電圧が非常に低く、かつ非常に小型の設計を可能にするという利点の恩恵を得る。前記導電素子は前記中間的空間内に収容される。前記中間的空間は、前記第１及び第２ゾーン、及び横壁によって閉じられ、これらの横壁は前記導電素子が前記中間的空間から出ることを防止する。前記第１コンデンサ板と前記第２コンデンサ板との間に電圧が印加されると、前記導電素子内に静電力を発生させる電荷分布がもたらされ、この静電力が、前記導電素子を前記中間的空間に沿った方向に移動させる。以下に詳細に説明する種々の設計によって、この効果はいくつかの異なる方法で用いることができる。

これに加えて、本発明によるリレーは、前述した「プル−イン」の問題も同様に満足に解決する。

本発明によるリレーの他の追加的な利点は次の通りである：
従来の静電リレーでは、前記導電素子が所定位置（とりわけ湿度に大きく依存する）に付着すれば、付着をはがす可能な方法がない（例えば乾燥させるような外部的手段による方法を除いて）、というのは、復元力が弾力であるため常に同一（位置のみに依存する）であり、増加させることができないからである。これとは逆に、本発明によるリレー内で前記導電素子が付着すれば、電圧を増加させることによって付着をはがすことが常に可能である。

前記中間的空間の幾何学的形状の機能、及び前記コンデンサ板の位置決めは、いくつかの異なる種類のリレーを提供することができ、その数だけの用途及び活用法が伴う。

例えば、前記導電素子の移動を次のようにすることができる：
−第１の可能性は、前記導電素子が前記中間的空間内を進行的な動きで移動する、ということであり、即ち、前記第１ゾーンと前記第２ゾーンとの間をほぼ直線的に移動する（もちろん、ありうるショックあるいは振動、及び／または不用意かつ不所望な外力によって生じる移動を除く）。

−第２の可能性は、前記導電素子が実質的な固定端を有し、この固定端を中心に回転可能である、ということである。この回転軸が、外部電気回路用の接点の機能を果たすことができ、前記導電素子の自由端が、前記第１ゾーンと前記第２ゾーンとの間を移動することができ、その位置次第で、他の接点に接触したりしなかったりする。以下に概説するように、この方法は広範かつ格別な利点を有する。

前記第１接点が、前記第２ゾーンと前記導電素子との間にあることが有利である。これにより、広範な解決法を得ることができ、これについては以下で説明する。
本発明の好適例は、前記第１コンデンサ板が前記第２ゾーン内にある際に達成される。あるいはまた、前記第１コンデンサ板が前記第１ゾーン内にあるようにリレーを設計することができる。最初の場合には、より高い作動電圧を有するより高速なリレーが得られる。他方では、２番目の場合には、リレーがより低速であり、このことは、前記導電素子が受けるショック及び前記導電素子の停止がより緩やかであり、エネルギー消費がより小さいことを意味する。各場合における特定の要求に応じて、一方または他方の選択肢の間で選択を行うことができることは明らかである。

本発明の好適例は、前記第２接点が前記第１接点と同様に前記第２ゾーン内にある際に達成される。この場合には、前記導電素子がほぼ直線的に進む動きをするリレーが得られる。前記導電素子が前記第１止め具に接触すると、即ち前記電気回路の前記第１及び第２接点に接触すると、この電気回路が閉路されて、以下に詳述する異なる種類の力によってこの電気回路を開放することができる。この電気回路を再び閉路するためには、前記第１コンデンサ板と前記第２コンデンサ板との間に電圧を印加すれば十分である。このことは、前記導電素子を前記第２ゾーンに向けて誘引して、前記第１及び第２接点に再び接触させる。

前記第１コンデンサ板が前記第１ゾーン内にあり、前記第２コンデンサ板が前記第２ゾーン内にあれば、前段落で述べた回路を開放するために必要な力を達成する方法は、前記第２ゾーン内に配置された第３コンデンサ板を追加することであり、ここでこの第３コンデンサ板は前記第１コンデンサ板より小さいか前記第１コンデンサ板に等しく、前記第２コンデンサ板と第３コンデンサ板とを合わせた大きさが前記第１コンデンサ板より大きい。この構成では、前記第１コンデンサ板が前記中間的空間の一方の側にあり、前記第２コンデンサ板及び前記第３コンデンサ板が前記中間的空間の他方の側にあり、これらのコンデンサ板は互いに近接している。このようにして、前記導電素子を静電力によって両方向に移動させることができ、これに加えて、外部電気回路によって前記導電素子が原則的に未知の電圧のままにされても、外部電気回路が閉路されることを保証することができる。

本発明の他の好適な実施例は、リレーが前記第２ゾーン内に配置された第３コンデンサ板及び前記第１ゾーン内に配置された第４コンデンサ板を具えている際に達成され、ここで前記第１コンデンサ板と前記第２コンデンサ板とが互いに等しく、前記第３コンデンサ板と前記第４コンデンサ板とが互いに等しい。実際に、このようにすれば、前記導電素子を前記第２ゾーンに向かって進行させたい場合に、一方の側にある前記第１及び第４コンデンサ板と、他方の側にある前記第２及び第３コンデンサ板との間に電圧を印加することができる。前記導電素子が、最小のコンデンサ板が配置された箇所に向かって移動するものとすれば、この導電素子は前記第２ゾーンに向かって移動する。同様に、前記第２及び第３コンデンサ板と前記第１及び第４コンデンサ板との間に電圧を印加することによって、前記導電素子が前記第１ゾーンに向かう移動を行うことができる。この解決法の、３枚のコンデンサ板によるより簡単な解決法に対する利点は、この解決法はコンデンサ板が対称であり、即ち、前記導電素子が前記第２ゾーンに向かうか前記第１ゾーンに向かうかとは無関係に、全く同じリレー動作を達成することができる、ということである。前記第１、第２、第３、及び第４コンデンサ板が互いに等しいことが有利である、というのは、一般に、リレーの設計が対称であることがいくつかの点で好都合であるからである。一方では、上述したように、第１ゾーンと第２ゾーンとの間に対称性が存在する。他方では、例えば以下で述べる前記導電素子の回転または振動の問題のような他の問題を回避するために、他の種類の対称性を保つ必要がある。この関係では、リレーが、前記第１ゾーン内に配置された第５コンデンサ板及び前記第２ゾーン内に配置された第６コンデンサ板を追加的に具えて、これらの第５コンデンサ板と第６コンデンサ板とが互いに等しいことが特に有利である。一方では、コンデンサ板の数を増加させることは、製造上の変動をより良好に補正できるという利点を有する。他方では、印加電圧及び作動時間の両方の観点から、いくつかの異なるコンデンサ板を独立して活性化することができる。６枚のコンデンサ板のすべてを互いに等しくするか、あるいはまた、同じ側の３枚の板を互いに対して異なる大きさ（サイズ）にすることができる。このことは、作動電圧の最小化を可能にする。各ゾーン内に３枚以上のコンデンサ板を有するリレーは、次の目的のすべてを達成可能にする：

−リレーが両方向に対称に機能することができる；
−リレーが、固定値のリレーの寸法全体にわたって最小の作動電圧を可能にする設計である、というのは、一方のゾーン内で作用する２枚のコンデンサ板及び他方のゾーン内で作用する１枚の板を持つことによって、別個の表面領域を常に用意することができるからである；
−リレーの電流及び電力消費の最小化を可能にし、そしてより円滑なリレー機能も可能にする；
−外部電気回路が接触した際に、この外部電気回路から前記導電素子に伝達される電圧とは無関係に、リレーが開閉することを保証することができる；
−特に、リレーが各ゾーン内に６枚のコンデンサ板を有する場合に、追加的に点対称の要求に従うことができ、点対称は以下に示すように、他の重要な利点である。従って、本発明の他の好適例は、リレーが、前記第１ゾーン内に配置された６枚のコンデンサ板、及び前記第２ゾーン内に配置された６枚のコンデンサ板を具えている際に得られる。しかし、各ゾーン内に６枚のコンデンサ板を有することは、点対称を達成するために絶対に必要なことではなく：例えば各ゾーン内の３枚のコンデンサ板でも達成可能であるが、この場合には、電流及び電力消費の最小化、及びリレーの「円滑な」機能動作の最適化をあきらめなければならない。一般に、各ゾーン内のコンデンサ板の数を増加させることは、設計上の柔軟性及び融通性の拡大を可能にしつつ、製造に固有の変動を低減することができる、というのは、各コンデンサ板の製造上の変動は、残りの板の変動によって補償されやすいからである。

しかし、特定の場合には、前記導電素子に進行的な移動に加えてある種の回転を行わせるために、力のモーメントを慎重に生じさせることが好ましいことがある、ということを無視すべきでない。例えば、前記導電素子にあり得る、固定壁に対する付着または摩擦を克服することが有利なことがある。

リレーが、１つの第２止め具（あるいは、前記第１止め具と同数の第２止め具）を前記第１ゾーンと前記導電素子との間に具えていることが有利である。このようにして、前記第１ゾーンと前記第２ゾーンとの間の幾何学的対称性も達成される。前記導電素子が前記第２ゾーンに向かって移動する際には、前記第１止め具と接触するまで移動することができ、そして前記電気回路を閉路する。前記導電素子が前記第１ゾーンに向かって移動する際には、前記第２止め具に接触するまで移動することができる。このようにして、前記導電素子が行う移動が対称になる。

本発明の他の好適例は、リレーが、前記第１ゾーンと前記導電素子との間に配置され、第２止め具を規定する第３接点を具えて、前記導電素子が前記第２接点及び前記第３接点に接触すると第２電気回路を閉路する際に達成される。この場合には、リレーが、前記第２接点を前記第１接点と前記第３接点とに交互に接続する転流器（コミュテータ）として作用する。

前の例の特に有利な具体例は、前記導電素子が、軸を規定し、かつラジアル方向に中空の円筒部分と、前記中空の円筒部分の１つの側部から突出して前記軸方向に延びる平坦部分とを具えて、前記円筒部分の内部に前記第２接点が収容され、前記平坦部分の前記軸方向に測った高さが、前記円筒部分の前記軸方向に測った高さより小さい際に達成される。この特別な場合は、前記導電素子がその一方の端を中心とした回転移動を行う環境にも同時に準拠する（上述した「第２の可能性」を参照）。これに加えて、前記円筒部分が（この円筒の各端に１つずつあり、前記第１ゾーンと前記第２ゾーンとの間に延びる）軸受面上にあり、前記平坦部分は、その高さがより小さいので、前記円筒部分に対して片持ち支持される。従って、前記平坦部分は壁面あるいは固定面（前記第１及び第２接点を除く）に接触せず、このようにして、付着及び摩擦力を軽減することができる。前記第２接点については、前記円筒部分の内部に収容され、回転軸並びに第２接点として作用する。従って、前記第１接点と前記第２接点との間に、あるいは前記第３接点と前記第２接点との間に電気接続が確立される。前記中空の円筒部分は円筒形の穴を規定し、すべての場合に前記第２接点に向かって曲がる曲面を有し、従って、付着及び摩擦力の恐れを減らす。

前の例の特に有利な具体例は、前記導電素子が、軸を規定し、かつラジアル方向に中空の平行六面体部分と、前記中空の平行六面体部分の１つの側部から突出して前記軸方向に延びる平坦部分とを具えて、前記平行六面体の内部に前記第２接点が収容され、前記平坦部分の前記軸方向に測った高さが、前記平行六面体部分の前記軸方向に測った高さより小さい際に得られる。実際に、この具体例は上記具体例と似ており、ここでは前記平行六面体部分が平行六面体の穴を規定する。この解決法は、非常に小型の具体例の場合に特に有利である、というのは、この場合には、製造プロセス（特に、フォトリソグラフィーの手順の場合）の分解能が直線の使用を余儀なくさせるからである。両方の場合において強調すべきことは、決まっている幾何学的形状は中空の幾何学的形状であり、実際には、次のいくつかの異なる組み合わせが可能である、ということである：

−矩形部分を有する軸（第２接点）、及び矩形部分をなす穴；
−円形部分を有する軸、及び円形部分をなす穴；
−円形部分を有する軸、及び矩形部分をなす穴、及びその逆；
但し、最初２つの組み合わせが最も有利である。

理論的には、上記部分は矩形であるべきであるが、軸と平行六面体部分との間に十分な遊びがあり、前記導電素子が軸を中心に回転可能であるべきである。同様に、円形部分の場合には、軸と円筒部分との間に大きな量の遊びがあり、前記導電素子が行う現実の動きが、軸の周りの回転と、前記第１ゾーンと前記第２ゾーンとの間の進行との組み合わせになるようにすることができる。なお、これに加えて、前記第２止め具を電気回路に接続せずに、この場合には、１つの回路しか開閉できないが、前記導電素子が回転によって（あるいは回転と進行との組み合わせによって）動くリレーが得られる。

本発明の他の好適例は、リレーが前記第１ゾーンと前記導電素子との間に配置された第３及び第４接点を具えて、これらの第３及び第４接点が前記第２止め具を規定して、前記導電素子がこれらの第３及び第４接点に接触すると第２電気回路を閉路する際に得られる。実際に、この場合にはその代わりに、リレーが２つの電気回路を接続することができる。

前記第１ゾーン内及び前記第２ゾーン内の各々に配置されたコンデンサ板の組立体（アセンブリ）の各々が対称の中心について点対称であり、この対称の中心が前記導電素子の質量の中心（重心）に重なることが有利である。実際には、各ゾーン内に配置されたコンデンサ板の組立体の各々が前記導電素子上に力の場を生成する。この力の場から生じる力が前記導電素子の質量の中心に対する何らかのモーメントを有する場合には、前記導電素子は進行だけでなく、その質量の中心の周りの回転も行う。この関係では、この回転が有利でない場合には各ゾーンのコンデンサ板の組立体に点対称性を持たせることが適切であるか、あるいは他方では、例えば摩擦力及び／または付着を克服するために前記導電素子のその質量の中心の周りの回転を導入することが有利であれば、点対称性を与えることが好都合であり得る。

既に述べたように、前記導電素子は通常、前記第１ゾーン、前記第２ゾーン、及び前記横壁の間の中間的空間内に閉じこめられている。前記横壁と前記導電素子との間には、十分小さい遊びが存在して、前記導電素子が、前記第１接点及び前記第２接点が形成する接点群と前記第３接点及び前記第４接点が形成する接点群とに同時に接触することが幾何学的に防止されることが有利である。即ち、前記導電素子が、前記中間的空間を横切る位置を採り、前記第１電気回路を前記第２回路に接続することが防止される。

付着及び高い摩擦力を回避するために、前記導電素子が曲面の外表面を有することが有利であり、円筒形あるいは球形であることが好ましい。

球形の解決法は、全方向の摩擦力及び付着を最小化するのに対し、円筒形の解決法は、前記第１及び第２ゾーンに面したこの円筒の底面により、前記コンデンサ板と対面する大きな表面を持ちつつ、前記横壁に対する摩擦力の低減を達成することを可能にし、これらのコンデンサ板は静電力の発生については有効である。この第２の解決法は、接点に対する接触面もより大きくして、切り換えた電気回路にもたらされる電気抵抗を減少させる。

同様に、前記導電素子が、その移動方向に直交する上面及び下面、及び少なくとも１つの横方向の面を有し、この横方向の面が小さい突起を有することが有利である。これらの突起はさらに、前記横方向の面と前記中間的空間の横壁との間の付着及び摩擦力の低減を可能にする。

前記導電素子は中空であることが有利である。このことは質量の低減を可能にし、従ってより小さい慣性を達成する。

リレーが２枚のコンデンサ板（第１板及び第２板）を有し、これらのコンデンサ板が共に前記第２ゾーン内にあれば、これらの第１コンデンサ板及び第２コンデンサ板が同じ表面積を有することが有利である、というのは、こうすれば、装置（デバイス）の同じ表面積に対して最小の作動電圧が得られるからである。

リレーが２枚のコンデンサ板（第１板及び第２板）を有し、第１板が前記第１ゾーン内にあり、第２板が前記第２ゾーン内にあれば、前記第１コンデンサ板の表面積が前記第２コンデンサ板の表面積の２倍であることが有利である、というのは、こうすれば、装置の同じ表面積に対して最小の作動電圧が得られるからである。

本発明によるリレーの他の好適例は、前記コンデンサ板の一方が、コンデンサ板であると同時に接点（従って止め具）である際に得られる。この構成は、他の接点（外部電気回路の接点）を固定電圧（通常はＶＣＣ（電源電圧）またはＧＮＤ（設置））に接続するか、あるいは高インピーダンスにしておくことを可能にする。

本発明の他の利点及び特徴は以下の説明より明らかになり、以下の説明は全体として非限定的なものであり、本発明のいくつかの好適な実施例について図面を参照しながら説明する。

以下に見られるように、図に示す本発明の好適な実施例は、以上で考察したいくつかの異なる代替法及び選択肢の組み合わせを含むが、これらの代替法及び選択肢の可能な異なる組み合わせ方は当業者にとって明らかである。

（実施例の詳細な説明）
内部的には、アナログ接続のマトリクスは基本的に、互いに相互接続され、かつアナログＩ／Ｏ接点に接続されたミニチュアリレーのアセンブリ（組立体）である。制御ディジタル回路はこれらのリレーを制御する役割をし、特定のプログラミングに従って、各リレーを強制的に、対応する開位置または閉位置にする。前述したように、制御回路は同じ集積回路内にあり、従って集積回路は、制御回路のプログラミング、制御、及び給電用の制御Ｉ／Ｏ接点を有することが好ましい。

制御回路は例えば、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向け集積回路）またはＰＬＤ（Programmable Logic Device：プログラマブル論理デバイス）とすることができ、これらは集積回路内の、ミニチュアリレーを形成するシリコンブロックの隣に第２シリコンブロックを形成する。制御回路はリレー毎に１つ以上の接続を有し、これらの接続は最大５Ｖの信号によって制御される。ＣＭＯＳ技術または制御ディジタル回路を作製することを可能にする他の技術と互換性のあるミニチュアリレーの製造方法を用いる場合には、ミニチュアリレー及び制御回路を共に同じシリコンブロック内に含めることができる。

アナログ接続マトリクスは完全な相互接続性を有することができ、即ち、どのアナログＩ／Ｏ接点も他のアナログＩ／Ｏ接点と接続することができ、あるいは、設計次第でより完全な、あるいはより不完全な部分的相互接続性を有することができる。完全な相互接続性は、アナログＩ／Ｏ接点の数が増加すると共に設計の複雑性が大幅に増加する、ということを生じさせる。このことは多数の層を使用することを余儀なくさせ、そして分解能プロセスを減少させるにせよ使用するシリコンの表面積を増加させるにせよ、技術的限界がある。従って、部分的相互接続性ではあるがいずれの場合にせよ高い相互接続性を有するアナログ接続マトリクスの使用は、設計及び製造のコストとユーザに提供される性能との良好な妥協となり得る。

図１に、アナログ接続マトリクスの例を示す。完全な相互接続を望む場合には、Ｎ(Ｎ−１)／２に等しい最低Ｍ個の内部リレーが必要であり、特に大きいＮの値については、この数はおよそＮ²／２に等しい。実際に、完全な相互接続を保証するためには、各アナログＩ／Ｏ接点が他のすべての接点との間に相互接続を確立することが必要である。

図２に、アナログＩ／Ｏ接点２どうしの間の相互接続の例を示す。各相互接続４はリレーに対応する。図２では、上部及び下部の丸の行は、例えばアナログＩ／Ｏ接点２を表わすのに対し、中間の丸の行は相互接続の内部ノード６を表わす。図に見られるように、この場合には、相互接続は不完全となり得るが、逐次的な相互接続層によって拡大することができる。

図３に、相互接続構造の例を示す。図２では基本構造が三角形であるが、図３では基本構造が正方形であり、対角線を有する。この場合には、既に２レベルの層が必要である、というのは各正方形の対角線は異なるレベルに存在しなければならないからである。この構造は、相互接続の内部ノード６の同じレベルに対して、より大きな相互接続性のレベルを可能にする。

図４に、相互接続の他の例を示し、ここでは基本単位が六角形であり、すべての非隣接の各どうしの間に中間的な相互接続を有する。しかし、前の場合と同様に、例えばより多数のレベルが必要であることによる複雑性の増加は、同数の内部ノード６の相互接続に対してより大きな相互接続性を意味する。

図５に、複雑性を特定値以上に増加させずに、より大きなアナログ接続マトリクスを形成するための４つのアナログ接続マトリクスＡＣＸの組合せの例を示す。各ＡＣＸアナログ接続マトリクスは、完全または部分的な相互接続性のものとすることができる。このアセンブリの相互接続性は、互いに対する相互接続性が完全でない場合には（可能な相互接続は図５に点線で示す）、各マトリクスの相互接続性及びマトリクス間の相互接続性によって規定される。図６に、４×４個のアナログ接続マトリクスＡＣＸのさらに他の例を示す（相互接続は示していない）。

各アナログ接続マトリクスＡＣＸが完全な相互接続のものであり、かつこのアセンブリを完全な相互接続のものとしたい場合には、より多くのアナログ接続マトリクスＡＣＸを他のレベルに配置する必要がある。一例を図７に示し、ここでは４つのアナログＩ／Ｏ接点２を有する完全な相互接続のアナログ接続マトリクスＡＣＸ10個によって、８つのアナログＩ／Ｏ接点２を有するアナログ接続マトリクスを得ることができる。さらに他の例を図８に示し、ここでは８つのアナログＩ／Ｏ接点２を有する完全な相互接続のアナログ接続マトリクスＡＣＸ10個によって、16個のアナログＩ／Ｏ２を有する完全な相互接続のアナログ接続マトリクスが得られる。

16個のアナログＩ／Ｏ接点２を有し完全な相互接続性を有する単純なアナログ接続マトリクスの場合には、最低120個の内部相互接続が必要であり、32個のアナログＩ／Ｏ接点２を有し完全な相互接続性を有する場合には、最低496個の内部相互接続が必要である。これらの解決法は、本発明によるリレーは300×300ミクロンのものとすることができることを考慮に入れ、（５ミクロンの分解能の）ポリＭＵＭＰＳ（Multi-User MEMS Processors：マルチユーザＭＥＭＳプロセッサ）技術で製造すべく設計すれば、１×１cmの集積回路内に含めることができる。例えば（１ミクロンの分解能の）ＳＵＭＭＩＴのような他の技術では、サイズがより低減されたもの、あるいは同じサイズでより複雑なマトリクスを得ることができる。

図９に、本発明によるリレーの第１の基本機能モードを示す。このリレーは中間的空間２５を規定し、この空間内に導電素子７が収容され、導電素子７は中間的空間２５内を自由に移動することができる、というのは、導電素子７は中間的空間２５を規定する壁面に物理的に接合されていない分離した部分であるからである。このリレーは、図９の左側の第１ゾーン、及び図９の右側の第２ゾーンも規定する。第２ゾーン内には第１コンデンサ板３及び第２コンデンサ板９が配置されている。図９に示す例では、コンデンサ板３と９とが異なる表面積を有するが、これらの表面積は互いに等しくすることもできる。第１コンデンサ板３及び第２コンデンサ板９は制御回路ＣＣに接続されている。第１コンデンサ板３と第２コンデンサ板９との間に電圧を印加すると、導電素子７は常に図９の右方向、即ちコンデンサ板３及び９に向かって誘引される。導電素子７は、第１止め具１３によって止められるまで右方向に移動し、第１止め具１３は第１外部回路

図１０に、本発明によるリレーの第２の基本機能モードを示す。ここでも、リレーが中間的空間２５を規定し、この空間内に導電素子７が収容され、導電素子７は中間的空間２５内、即ち図１０の左側の第１ゾーンと図１０の右側の第２ゾーンとの間を自由に移動することができる。第２ゾーン内には第２コンデンサ板９が配置され、第１ゾーン内には第１コンデンサ板３が配置されている。第１コンデンサ板３及び第２コンデンサ板９は制御回路ＣＣに接続されている。第１コンデンサ板３と第２コンデンサ板９との間に電圧を印加すると、導電素子７は常に図１０の右方向に、最小のコンデンサ板、即ちコンデンサ板９に向かって誘引される。この理由により、この場合には、図１０に示す例ではコンデンサ板３と９とが互いに異なる表面積を有するということが絶対に必要である、というのは、これらのコンデンサ板が等しい表面積を有するものとすれば、導電素子７はどちらの向きにも移動しないからである。導電素子７は、第１止め具１３によって止められるまで右向きに移動して、第１止め具１３は第１外部回路ＣＥ1の第１接点１５及び第２接点１７であり、よって第１外部回路ＣＥ1が閉路される。図の左側には第２止め具１９が存在し、第２止め具１９はこの場合には電気的機能は何も果たさないが、導電素子７が第１コンデンサ板３に接触するのを止める。この場合には、導電素子７が第１コンデンサ板３に接触しても何の問題も生じないので、止め具１９をなくすことができる。このことは、この側には１枚のコンデンサ板のみが存在するが、２枚以上のコンデンサ板が存在してそれぞれが異なる電圧に接続されているものとすれば、短絡を避けるためにこれらの止め具が必要になる、という理由による。

静電力による導電素子７の両方向への移動を達成するために、図１１に示すように、第３コンデンサ板１１を設ける必要がある。導電素子７が常に、最小のコンデンサ板が位置する向きに移動するものとすれば、この場合には、第３コンデンサ板１１は第１コンデンサ板３より小さい必要があるが、第２コンデンサ板９と第３コンデンサ板１１との合計表面積は第１コンデンサ板３より大きい必要がある。このようにして、第１コンデンサ板３及び第２コンデンサ板９を活性化し、即ち、これらのコンデンサ板を異なる電圧に接続すると、これらのコンデンサ板は高インピーダンスの状態に留まり、導電素子７は右方向に移動することができるが、３枚のコンデンサ板を活性化すれば、導電素子７は左方向に移動することができる。後者の場合には、第２コンデンサ板９及び第３コンデンサ板１１には同じ電圧を供給し、第１コンデンサ板３には異なる電圧を供給する。これに加えて、図１１のリレーは、第２止め具１９に接続された第２外部回路ＣＥ2を有し、これらの第２止め具１９は第３接点２１及び第４接点２３を規定する。

２枚のコンデンサ板を第１及び第２の各ゾーン内に配置するものとすれば、導電素子７の移動は次の２つの異なる方法に当てはめることができる：
−同じゾーンの２枚のコンデンサ板間に電圧を印加して、これにより導電素子７がこれらのコンデンサ板に誘引される（図９の機能）：

−一方のゾーンの１枚のコンデンサ板と他方のゾーンの１枚のコンデンサ板（あるいは両方のコンデンサ板）との間に電圧を印加して、これにより、導電素子７が、ゾーン内の充電されたコンデンサの表面積が最小であるゾーン方向に誘引される（図１０の機能）。

図１２及び１３に、ＥＦＡＢ（Electronic FABlication）技術で製造すべく設計したリレーを示す。この層堆積によるマイクロメカニズム（微小機構）製造技術は当業者にとって既知であり、いくつかの層の生産を可能にし、そして三次元構造の設計に大きな融通性を与える。リレーは支持体として作用する基板１上に実装され、以下のいくつかの図面には簡単のため基板１を示していない。このリレーは、（図１３では）導電素子７の左側に配置された第１コンデンサ板３及び第４コンデンサ板５を有し、導電素子７の右側に配置された第２コンデンサ板９及び第３コンデンサ板１１を有する。このリレーは、第１接点１５及び第２接点１７である２つの第１止め具１３、及び第３接点２１及び第４接点２３である２つの第２止め具１９も具えている。このリレーは上部をカバーで覆われているが、内部の詳細を明確に示すために、このカバーは図示していない。

このリレーは、図１３で見れば中間的空間２５内を左から右へ、及びその逆に動く。図に見られるように、第１止め具１３及び第２止め具１９は、コンデンサ板３、５、９及び１１よりも導電素子７に近い。このようにして、導電素子７が左から右に移動して、コンデンサ板３、５、９及び１１及びこれらに対応する制御回路に衝突することなしに、対応する電気回路を閉路することができる。

導電素子７は中空の内部空間２７を有する。
導電素子７と壁面との間には遊びが存在して、中間的空間２５を形成し（即ち、第１止め具１３、第２止め具１９、コンデンサ板３、５、９及び１１、及び２つの横壁２９）、中間的空間２５は、導電素子７が、第１接点１５を第３接点２１に接触させるか、あるいは第２接点１７を第４接点２３に接触させるのに十分なほど図１３の面に直交する軸の周りに回転することを防止するように十分小さい。しかし図では、この遊びはより明確にするために一定寸法比で示していない。

図１４〜１６に、ＥＦＡＢ技術で製造すべく設計した他のリレーを示す。この場合には、導電素子７が図１４〜１６の縦方向に移動する。リレーにおける二者択一の移動の一方または他方の使用は設計基準に依存する。製造技術はいくつかの層の堆積から成る。すべての図において縦の寸法を誇張しており、即ち、物理的な装置（デバイス）は図に示すよりずっと平坦である。より大きいコンデンサ面を得ようとすれば、図１４〜１６に示す形態に似た形態を有するリレーを構成する（縦型リレー）ことが好ましいが、より少数のリレーが望ましければ、図１２及び１３に示す形態に似た形態を有するリレー（横型リレー）がより適切である。特定の技術（例えばpolyMUMPS、Dalsa、SUMMIT、Tronic’s、Qinetiq’s、等）を用いれば、層の数が常に限定される。縦型リレーの利点は、より小さいチップ面積でより大きい表面が得られることであり、このことは、（同じチップ面積を用いれば）作動電圧がずっと低いことを暗に意味する。

概念的には、図１４〜１６のリレーは図１２及び１３のリレーと非常に似ており、（図１６の）下部に配置された第１コンデンサ板３及び第４コンデンサ板５、並びに第３接点２１及び第４接点２３である第２止め具を有する。図に見られるように、第２止め具１９はコンデンサ板の上にあり、これにより導電素子７が第２止め具１９上に載り、第１及び第４コンデンサ板３、５に接触しないようにすることができる。（図１４の）上端には、第２コンデンサ板９、第３コンデンサ板１１、及び第３接点１５及び第２接点１７である２つの第１止め具１３がある。この場合には、導電素子７と横壁２９との間の遊びも、第１接点１５を第３接点２１に接触させるか、あるいは第２接点１７を第４接点２３に接触させることが回避されるように十分小さい。

図１７及び１８に示すリレーは、導電素子７の移動が実質的にその端部を中心とした回転であるリレーの例である。このリレーは、第１コンデンサ板３、第２コンデンサ板９、第３コンデンサ板１１、及び第４コンデンサ板５を有し、これらのすべてが基板１上に実装されている。これに加えて、第１接点１５と第３接点２１とが互いに対面して存在する。第１接点１５と第３接点２１との間の距離は、上記コンデンサ板間の距離より小さい。導電素子７は中空の円筒部分３１を有し、この中空の穴も同様に円筒形である。この円筒形の穴の内部に、円筒部分を有する第２接点１７が収容されている。

このようにして、導電素子７が第１接点１５と第４接点２３との接触、あるいは第３接点２１と第２接点１７との間の接触を確立する。導電素子７が行う移動は実質的に、円筒部分３１が規定する軸の周りの回転である。図１７では、第２接点１７と円筒部分３１との間の遊びを誇張しているが、特定量の遊びが存在することは確かであり、従って導電素子７が行う移動は純然たる回転ではなく、現実には回転と進行との組合せである。

円筒部分３１からは平坦部分３３が延び、平坦部分３３は、円筒部分３１の軸方向に測れば円筒部分３１より低い高さを有する。図１８ではこのことをより詳しく見ることができ、図１８には、円筒部分３１及び平坦部分３３をほとんど横から見た図を示す。このようにして、平坦部分３３が基板１に接触することが回避され、これにより摩擦力及び付着が低減される。

図に見られるように、円筒部分３１を平行六面体部分で代替して、円形部分を有する第２接点１７を四角形部分を有するものに置き換えても、遊びが十分である限りは、概念的に図１７及び１８のものと等価なリレーを設計することができる。

例えば、図１７及び１８に示すリレーにおいて第１接点１５及び／または第３接点２１をなくした場合には、コンデンサ板そのもの（特に第３コンデンサ板１１及び第４コンデンサ板５）が接点及び止め具として働く。コンデンサ板が動作しなければならない電圧の適切な選定によれば、この電圧は常にＶＣＣ（電源電圧）またはＧＮＤ（接地）ということになる。他の可能性は、例えば、第３接点２１をどの外部回路にも電気的に接続しない、ということである。従って、第３接点２１は止め具に過ぎず、導電素子７が第２接点１７を第３接点２１に接触させると、第２接点１７が回路内で高インピーダンスの状態になる。

図１９に示すリレーは、polyMUMPS技術で製造すべく設計したものである。既に説明したように、この技術は当業者にとって既知であり、そして３つの構造層及び２つの犠牲層によって特徴付けられる。しかし、概念的には、このリレーは図１７及び１８に示すリレーに似ているが、いくらかの違いがある。従って、図１９のリレーでは、第１コンデンサ板３は第３コンデンサ板３と等しいが、第２コンデンサ板９及び第４コンデンサ板５とは異なり、これらのコンデンサ板は互いに等しく、かつ第１及び第３コンデンサ板より小さい。第２接点１７については、その上端に巻線を有して導電素子７が中間的空間２５内に保持されることを可能にする。図１７及び１８の第２接点１７にもこの種の巻線を設けることができる。このリレーでも、第１接点１５と第３接点２１との間の距離をコンデンサ板間の距離に等しくする意味はない。導電素子７の移動が第２接点１７の周りの回転移動であるものとすれば、導電素子７の他端が弧を描いて、平坦部分３３がコンデンサ板に触れる前に、この他端が第１または第３接点１５、２１に接触する。

図２０に、polyMUMPS技術で製造すべく設計した他のリレーを示す。このリレーは図１２及び１３のリレーに似ているが、追加的に、第５コンデンサ板３５及び第６コンデンサ板３７を有する。

図２１に、図１２及び１３に示すものと等価なリレーを示すが、このリレーは第１ゾーン内の６枚のコンデンサ板及び第２ゾーン内の６枚のコンデンサ板を有する。これに加えて、導電素子７が外に出ることを回避する上部カバーがある。

図２２及び２３に、導電素子７が円筒形であるリレーを示す。図２２のリレーでは、導電素子７を包囲する横壁２９が平行六面体であるのに対し、図２３のリレーでは、導電素子７を包囲する横壁２９が円筒形である。図２４については、表面マイクロマシニングによって製造した球形を示し、なお、この球形は径の異なる複数の円形ダイスによって形成したものである。図２４のもののような球形の導電素子７を有するリレーは、概念的には例えば図２２または２３に示すものと非常に似ており、その円筒形の導電素子７を球形のものに置き換えたものである。しかし、球形の導電素子７が最初に接点、または場合によっては止め具ではなくコンデンサ板に触れることを回避するために、上端におけるコンデンサ板及び接点の配置における特定の幾何学的調整を考慮に入れるべきである。

図２５に、図１２及び１３に示すリレーの変形例を示す。この場合には、導電素子７が横方向の面４１内に突起３９を有する。

ｎ個のアナログＩ／Ｏ接点を有するアナログ接続マトリクスを示す図である。 三角マトリクスを示す図である。 四角マトリクスを示す図である。 六角マトリクスを示す図である。 アナログ接続マトリクスの相互接続を示す図である。 アナログ接続マトリクスの相互接続を示す図である。 アナログ接続マトリクスの相互接続を示す図である。 アナログ接続マトリクスの相互接続を示す図である。 ２枚のコンデンサ板をその第２ゾーン内に有するリレーの略図である。 ２枚のコンデンサ板をそれぞれのゾーン内に有するリレーの略図である。 ３枚のコンデンサ板を有するリレーの略図である。 本発明によるリレーの第１実施例の内部の透視図である。 図１２のリレーの平面図である。 本発明によるリレーの第２実施例の透視図である。 図１４のリレーの上端の構成要素を除去した透視図である。 図１４のリレーの下部の要素の透視図である。 本発明によるリレーの第３実施例の内部の透視図である。 図１７のリレーの円筒形部分の詳細な透視図である。 本発明によるリレーの第４実施例の透視図である。 本発明によるリレーの第５実施例の透視図である。 本発明によるリレーの第６実施例の平面図である。 本発明によるリレーの第７実施例の透視図である。 本発明によるリレーの第８実施例の基板をなくして下から見た透視図である。 表面マイクロマシニングで製造した球形を示す図である。 本発明によるリレーの第９実施例の内部の平面図である。

Claims (40)

1. 少なくともアナログ接続マトリクスを具えた集積回路であって、前記アナログ接続マトリクスは複数のアナログＩ／Ｏ接点(2)を有し、前記アナログＩ／Ｏ接点(2)は接続素子を通した互いに対する複数の電気的相互接続(4)を有し、前記アナログＩ／Ｏ接点(2)の各々は入力としても出力としても使用可能であり、前記アナログＩ／Ｏ接点(2)の少なくとも２つの各々は、他の前記アナログＩ／Ｏ接点(2)の少なくとも２つから成るグループの少なくとも１つの接点と、ユーザが自由に選択した方法で接続可能であり、確立した接続は解消可能であり、前記接続素子はミニチュアリレーであり、前記ミニチュアリレーの各々は中間的空間(25)内に配置された導電素子(7)を具え、該導電素子(7)は静電的制御信号に応じて第１位置と第２位置との間の移動を行うのに適し、前記導電素子(7)は、前記第１位置にあるか前記第２位置にあるかに応じて電気回路を開放または閉路し、前記電気的相互接続(4)の少なくとも１つは、２つ以上のミニチュアリレー、及び相互接続用の少なくとも１つの内部ノード(6)によって形成されることを特徴とする集積回路。
2. 少なくともアナログ接続マトリクスを具えた集積回路であって、前記アナログ接続マトリクスは複数のアナログＩ／Ｏ接点(2)を有し、前記アナログＩ／Ｏ接点(2)は接続素子を通した互いに対する複数の電気的相互接続(4)を有し、前記アナログＩ／Ｏ接点(2)の各々は入力としても出力としても使用可能であり、前記アナログＩ／Ｏ接点(2)の少なくとも２つの各々は、他の前記アナログＩ／Ｏ接点(2)の少なくとも２つから成るグループの少なくとも１つの接点と、ユーザが自由に選択した方法で接続可能であり、確立した接続は解消可能であり、前記接続素子はミニチュアリレーであり、前記ミニチュアリレーの各々は中間的空間(25)内に配置された導電素子(7)を具え、該導電素子(7)は静電的制御信号に応じて第１位置と第２位置との間の移動を行うのに適し、前記導電素子(7)は、前記第１位置にあるか前記第２位置にあるかに応じて電気回路を開放または閉路し、
   前記集積回路がさらに、少なくとも第２アナログ接続マトリクスを具え、前記第２アナログ接続マトリクスは複数の第２アナログＩ／Ｏ接点(2)を有し、前記第２アナログＩ／Ｏ接点(2)は第２接続素子を通した互いに対する複数の電気的相互接続(4)を有し、前記第２アナログＩ／Ｏ接点(2)の各々は入力としても出力としても使用可能であり、前記第２アナログＩ／Ｏ接点(2)の少なくとも２つの各々は、他の前記第２アナログＩ／Ｏ接点(2)の少なくとも２つから成るグループの少なくとも１つの接点と、ユーザが自由に選択した方法で接続可能であり、確立した接続は解消可能であり、前記第２接続素子はミニチュアリレーであり、前記ミニチュアリレーの各々は中間的空間(25)内に配置された導電素子(7)を具え、該導電素子(7)は静電的制御信号に応じて第１位置と第２位置との間の移動を行うのに適し、前記導電素子(7)は、前記第１位置にあるか前記第２位置にあるかに応じて電気回路を開放または閉路し、
   複数のアナログＩ／Ｏ接点(2)が複数の前記第２アナログＩ／Ｏ接点(2)に電気的に接続されていることを特徴とする集積回路。
3. 少なくとも第２アナログ接続マトリクスを具えた集積回路であって、前記第２アナログ接続マトリクスは複数の第２アナログＩ／Ｏ接点(2)を有し、前記第２アナログＩ／Ｏ接点(2)は第２接続素子を通した互いに対する複数の電気的相互接続(4)を有し、前記第２アナログＩ／Ｏ接点(2)の各々は入力としても出力としても使用可能であり、前記第２アナログＩ／Ｏ接点(2)の少なくとも２つの各々は、他の前記第２アナログＩ／Ｏ接点(2)の少なくとも２つから成るグループの少なくとも１つの接点と、ユーザが自由に選択した方法で接続可能であり、確立した接続は解消可能であり、前記第２接続素子はミニチュアリレーであり、前記ミニチュアリレーの各々は中間的空間(25)内に配置された導電素子(7)を具え、該導電素子(7)は静電的制御信号に応じて第１位置と第２位置との間の移動を行うのに適し、前記導電素子(7)は、前記第１位置にあるか前記第２位置にあるかに応じて電気回路を開放または閉路し、複数のアナログＩ／Ｏ接点(2)が複数の前記第２アナログＩ／Ｏ接点(2)に電気的に接続されていることを特徴とする請求項１に記載の集積回路。
4. 前記アナログＩ／Ｏ接点(2)の各々が、他のすべての前記アナログ接点(2)の各々との電気的相互接続(4)を有することを特徴とする請求項１〜３のいずれかに記載の集積回路。
5. 前記第２アナログＩ／Ｏ接点の各々が、他のすべての前記第２アナログＩ／Ｏ接点(2)の各々との電気的相互接続(4)を有することを特徴とする請求項４に記載の集積回路。
6. 前記アナログＩ／Ｏ接点(2)の少なくとも１つが、残りの前記アナログＩ／Ｏ接点の少なくとも１つとの電気的相互接続(4)がないことを特徴とする請求項１〜３のいずれかに記載の集積回路。
7. 前記ミニチュアリレーの制御回路及び制御Ｉ／Ｏ接点を追加的に具えていることを特徴とする請求項１〜６のいずれかに記載の集積回路。
8. 前記電気的相互接続(4)の各々が単一のミニチュアリレーによって形成されることを特徴とする請求項１〜７のいずれかに記載の集積回路。
9. 前記ミニチュアリレーが：
   第２ゾーンと対面する第１ゾーンと；
   第１コンデンサ板(3)と；
   前記第２ゾーン内に配置され、前記第１コンデンサ板より小さいか等しい大きさの第２コンデンサ板(9)と；
   前記第１ゾーンと前記第２ゾーンとの間に設けられた中間的空間(25)と；
   前記中間的空間(25)内に配置された前記導電素子(7)であって、前記第１ゾーン及び前記第２ゾーンから機械的に独立し、前記第１コンデンサ板(3)及び前記第２コンデンサ板(9)に存在する電圧に応じて前記中間的空間(25)を横切る移動を行うのに適した前記導電素子(7)と；
   電気回路の第１接点(15)及び前記電気回路の第２接点(17)であって、前記第１及び第２接点(15, 17)は第１止め具(13)を規定し、前記導電素子(7)は前記第１止め具(13)と接触するのに適し、前記導電素子(7)が前記第１止め具(13)に接触している際に前記電気回路を閉路する第１接点(15)及び第２接点(17)と
   を具えていることを特徴とする請求項１〜８のいずれかに記載の集積回路。
10. 前記第１接点(15)が前記第２ゾーンと前記導電素子(7)との間にあることを特徴とする請求項９に記載の集積回路。
11. 前記第１コンデンサ板が前記第２ゾーン内にあることを特徴とする請求項９または１０に記載の集積回路。
12. 前記第１コンデンサ板が前記第１ゾーン内にあることを特徴とする請求項９または１０に記載の集積回路。
13. 前記第２接点(17)が前記第２ゾーンと前記導電素子(7)との間にあることを特徴とする請求項９〜１２のいずれかに記載の集積回路。
14. 前記第２ゾーン内に配置された第３コンデンサ板(11)を追加的に具え、前記第３コンデンサ板(11)は前記第１コンデンサ板(3)より小さいか等しい大きさであり、かつ前記第２コンデンサ板と前記第３コンデンサ板との合計の大きさが前記第１コンデンサ板(3)より大きいことを特徴とする請求項１２または１３に記載の集積回路。
15. 前記第２ゾーン内に配置された第３コンデンサ板(11)、及び前記第１ゾーン内に配置された第４コンデンサ板(5)を追加的に具え、前記第１コンデンサ板(3)と前記第２コンデンサ板(9)とが互いに等しい大きさであり、前記第３コンデンサ板(11)と前記第４コンデンサ板(5)とが互いに等しい大きさであることを特徴とする請求項１２または１３に記載の集積回路。
16. 前記第１、第２、第３及び第４コンデンサ板のすべてが互いに等しい大きさであることを特徴とする請求項１５に記載の集積回路。
17. 前記第１ゾーン内に配置された第５コンデンサ板(35)、及び前記第２ゾーン内に配置された第６コンデンサ板(37)を追加的に具え、前記第５コンデンサ板(35)と前記第６コンデンサ板(37)とが互いに等しい大きさであることを特徴とする請求項１５または１６に記載の集積回路。
18. 前記第１ゾーン内に６つのコンデンサ板を具え、前記第２ゾーン内に６つのコンデンサ板を具えていることを特徴とする請求項１７に記載の集積回路。
19. 前記第１ゾーンと前記導電素子(7)との間に第２止め具を具えていることを特徴とする請求項９〜１８のいずれかに記載の集積回路。
20. 前記第１ゾーンと前記導電素子(7)との間に配置された第３接点(21)を具え、前記第３接点は第２止め具を規定し、これにより前記導電素子(7)は、前記第２接点(17)及び前記第３接点(21)に接触している際に第２電気回路を閉路することを特徴とする請求項９〜１９のいずれかに記載の集積回路。
21. 前記導電素子(7)が、軸線を規定し半径方向に中空の円筒部分(31)、及び該中空の円筒部分の側部から突出し前記軸線方向に延在する平坦部分(33)を具え、前記中空の円筒部分の内部に前記第２接点(17)が収容され、前記平坦部分(33)は前記軸線の方向に測った高さを有し、該高さは、前記中空の円筒部分(31)の前記軸線方向に測った高さ未満であることを特徴とする請求項２０に記載の集積回路。
22. 前記導電素子(7)が、軸線を規定する中空の平行六面体部分、及び前記中空の平行六面体部分の一辺から突出し前記軸線方向に延在する平坦部分(33)を具え、前記平坦部分(33)は前記軸線の方向に測った高さを有し、該高さは、前記中空の円筒部分(31)の前記軸線方向に測った高さ未満であることを特徴とする請求項２０に記載の集積回路。
23. 前記第１ゾーンと前記導電素子(7)との間に配置された第３接点(21)及び第４接点(23)を具え、前記第３接点(21)及び前記第４接点(23)は第２止め具(19)を規定し、これにより前記導電素子(7)は、前記第３接点(21)及び前記第４接点(23)に接触している際に第２電気回路を閉路することを特徴とする請求項９〜１８のいずれかに記載の集積回路。
24. 前記第１ゾーン内及び前記第２ゾーン内の各々に配置されたコンデンサ板のアセンブリは対称の中心に対する対称性を有し、前記対称の中心は、前記導電素子(7)の質量の中心と重なることを特徴とする請求項９〜２３のいずれかに記載の集積回路。
25. 前記第１ゾーン内及び前記第２ゾーン内の各々に配置されたコンデンサ板のアセンブリは非対称性を有し、これにより、前記導電素子(7)の質量の中心に対する力のモーメントを発生することを特徴とする請求項９〜２３のいずれかに記載の集積回路。
26. 前記第１ゾーンと前記第２ゾーンとの間に２つの横方向の壁(29)が延在し、前記横方向の壁(29)と前記導電素子(7)との間に遊びが存在し、前記遊びは、前記導電素子(7)が、前記第１及び第２接点(15, 17)によって形成されるグループの接点、及び前記第３及び第４接点(21, 23)によって形成されるグループの接点と接触することを幾何学的に防止するのに十分な程度に小さいことを特徴とする請求項２３〜２５のいずれかに記載の集積回路。
27. 前記導電素子(7)が曲面の外表面を有することを特徴とする請求項９〜２６のいずれかに記載の集積回路。
28. 前記導電素子(7)が円筒形であることを特徴とする請求項２７に記載の集積回路。
29. 前記導電素子(7)が球形であることを特徴とする請求項２７に記載の集積回路。
30. 前記導電素子(7)が、上面及び下面、及び少なくとも１つの側面を有し、前記上面及び前記下面は前記導電素子(7)の移動方向に直交し、前記側面は小さい突起を有することを特徴とする請求項９〜２８のいずれかに記載の集積回路。
31. 前記導電素子(7)が中空であることを特徴とする請求項９〜３０のいずれかに記載の集積回路。
32. 前記第１コンデンサ板(3)と前記第２コンデンサ板(9)とが同じ表面積を有することを特徴とする請求項１１に記載の集積回路。
33. 前記第１コンデンサ板(3)が、前記第２コンデンサ板(9)の表面積に等しいか、あるいは前記第２コンデンサ板の表面積の２倍の表面積を有することを特徴とする請求項１２に記載の集積回路。
34. 前記コンデンサ板(3, 5, 9, 11, 35, 37)の１つが同時に前記接点(15, 17, 21, 23)の１つであることを特徴とする請求項９〜３３のいずれかに記載の集積回路。
35. 前記アナログ接続マトリクスに電気的に接続された複数の電気素子を追加的に具え、前記電気素子は、能動素子及び受動素子によって形成されるグループの電気素子であることを特徴とする請求項１〜３４のいずれかに記載の集積回路。
36. 少なくとも１つの追加的な電気素子を具え、前記追加的な電気素子は、センサ、電源、アクチュエータ及びアンテナによって形成されるグループの電気素子であることを特徴とする請求項３５に記載の集積回路。
37. プログラマブルなディジタル回路を追加的に具えていることを特徴とする請求項３５または３６に記載の集積回路。
38. 請求項１〜３７のいずれかに記載の集積回路を少なくとも１つ具え、さらに前記アナログ接続マトリクスに電気的に接続された複数の電気素子を具え、前記電気素子は、能動素子及び受動素子によって形成されるグループの電気素子であることを特徴とするプリント回路。
39. 少なくとも１つの追加的な電気素子を具え、前記追加的な電気素子は、センサ、電源、アクチュエータ及びアンテナによって形成されるグループの電気素子であることを特徴とする請求項３８に記載の集積回路。
40. プログラマブルなディジタル回路を追加的に具えていることを特徴とする請求項３８または３９に記載の集積回路。

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