JP2007336476A - 増幅器およびこれを用いた増幅回路 - Google Patents
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Abstract
【課題】
高い周波数で高利得を得られ、かつ、電流供給能力が優れている増幅器を提供する。
【解決手段】
インバータ103と、前記インバータ103に入力される入力信号のDCレベルを変換するバイアス設定回路101と、前記インバータ103の入力電圧と出力電圧とを比較する演算増幅器102とを有し、前記バイアス設定回路101が、前記演算増幅器102の出力によって前記インバータ103の前記入力電圧を前記出力電圧と同じ電圧にする。
【選択図】 図1
高い周波数で高利得を得られ、かつ、電流供給能力が優れている増幅器を提供する。
【解決手段】
インバータ103と、前記インバータ103に入力される入力信号のDCレベルを変換するバイアス設定回路101と、前記インバータ103の入力電圧と出力電圧とを比較する演算増幅器102とを有し、前記バイアス設定回路101が、前記演算増幅器102の出力によって前記インバータ103の前記入力電圧を前記出力電圧と同じ電圧にする。
【選択図】 図1
Description
本発明は電子機器および半導体集積回路に使用する増幅器およびこの増幅器を複数用いた増幅回路に関するものである。
CMOSFETを用いて入力信号を増幅する増幅回路としては、図16にブロック線図を示すものが知られている。これは、バイアスを付加するためのインバータ1701の入力端子と出力端子とを高抵抗(フィードバック抵抗)R1701によって接続し、このインバータ1701の入力端子と増幅器としての複数段のインバータ103、1702、・・・とを接続する構成とするものである。なお、入力信号はコンデンサC1701を介してインバータ103に入力されるので、この増幅回路では交流分のみが増幅されることになる。
このような増幅回路においては、フィードバック抵抗によりインバータ1701の入力電圧と出力電圧とが等しくなるようにバイアスされるので、インバータの利得が最大になる点に設定されることとなる。このため、この増幅回路は非常に簡単な構成であるにもかかわらず、高い周波数で高利得を得られ、かつ、電流供給能力が優れているなどの利点を有している。
特開昭61−142809号公報
特開平 8− 18367号公報
上記のように、入力電圧と出力電圧が等しくなるように抵抗を介してバイアスされたインバータを増幅回路全体のバイアスとして用いることで、理論上は増幅回路の利得を最大とすることができるはずである。しかしながら、現実には、CMOSインバータを構成するPMOSトランジスタとNMOSトランジスタのそれぞれが、製造プロセスに起因する微細なばらつきを必然的に有するなどの理由によって、スレッショルド電圧Vtが全く同じ値とはなっていない。
このことは、入出力間を高抵抗でショートしたバイアスとして用いられるインバータにおいても生じ得るし、バイアス用のインバータと増幅器として用いられるインバータとの相対的なばらつきとしても生じ得る。そして、このばらつきによって、DCオフセットが生じてしまうため、出力について充分なダイナミックレンジをとることができない。特に、直列に複数段のインバータを接続する場合には、各インバータの相対ばらつきによるDCオフセットの影響がより一層顕著に現れるため、直列に接続できる段数に制限が生じてしまう。
MOSトランジスタのスレッショルド電圧Vtの相対ばらつきの大きさは、トランジスタのサイズ(W,L)によって左右され、ΔVt/√(L*W)という式で表される。この式からわかるように、相対ばらつきを抑えるためには、ばらつきが無視できるようにMOSトランジスタのサイズを大きくすればよいが、Wを大きくすると貫通電流が増加し、Lを大きくすると利得が減少する。また、W、Lのサイズが大きくなると、寄生容量の影響が大きくなり周波数特性も低下してしまう。
以上のような制約から、CMOSインバータ増幅器を高利得アンプあるいはバッファアンプ等のアナログ信号処理回路には使用することができないという課題があった。この発明は、上記のような課題を解決するためになされたもので、製造ばらつきに起因するインバータのDCオフセットを除去して、高利得なアンプやアナログ信号処理アンプとして適用可能なCMOSインバータ増幅器、およびこれを複数用いた増幅回路を得ることを目的とする。
この目的を達成するために、本発明の増幅器は、インバータと、前記インバータに入力される入力信号のDCレベルを変換するバイアス設定回路と、前記インバータの入力電圧と出力電圧とを比較する演算増幅器とを有し、前記バイアス設定回路が、前記演算増幅器の出力によって前記インバータの前記入力電圧を前記出力電圧と同じ電圧にするものであることを特徴とする。
このようにすることで、CMOSインバータを構成するトランジスタの製造ばらつきを抑え、DCオフセットを除去した状態で増幅器を動作させることができる。
本発明により、製造ばらつきに起因するDCオフセットを除去して、高利得を得るためのアンプやアナログ信号処理用のアンプとして適用可能な増幅器を実現することができる。
上記した増幅器においては、前記演算増幅器の出力端子と前記バイアス設定回路との間に設けられ、前記演算増幅器の出力信号の高周波成分を減衰させるLPF回路を有することが好ましい。このようにすることで、演算増幅器の周波数特性だけでは高周波成分をカットすることが不十分な場合でも、演算増幅器の出力から不要なAC成分を除去することができる。
また、前記演算増幅器が、差動回路の出力をゲート接地にて接続したNMOS差動増幅器もしくはPMOS差動増幅器であることが好ましい。
さらに、前記バイアス設定回路が、前記演算増幅器の出力により電流値を可変できる電流源と、これと接続された固定抵抗とを有するものであることが好ましい。このようにすることで、インバータのDCオフセット成分を所定の範囲に低減することができる。
なお、本発明に係る増幅器を複数段直列接続して増幅回路を得ること、また、それぞれの増幅器の間に容量を配置して複数段直列接続して増幅回路を形成することができる。
以下、本発明の増幅器およびこれを用いた増幅回路について、図面を参照して説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係る増幅器の基本的な回路構成を示すブロック線図である。図1に示すように、バイアス設定回路101には、増幅演算器102の出力が入力される。この増幅演算器102は、インバータ103の入力端子と出力端子に接続されて両者の電圧値を比較してその差を出力する。そして、この演算増幅器102の出力に基づいてバイアス設定回路101は、インバータ103の入力電圧が出力電圧の値と同じ値となるようにシフト量を調整する。
図1は本発明の第1の実施形態に係る増幅器の基本的な回路構成を示すブロック線図である。図1に示すように、バイアス設定回路101には、増幅演算器102の出力が入力される。この増幅演算器102は、インバータ103の入力端子と出力端子に接続されて両者の電圧値を比較してその差を出力する。そして、この演算増幅器102の出力に基づいてバイアス設定回路101は、インバータ103の入力電圧が出力電圧の値と同じ値となるようにシフト量を調整する。
ここで、インバータ103の入力電圧と出力電圧とが同じ値になるということは、両電圧がインバータ103を構成するCMOSトランジスタのスレッショルド電圧Vtと等しくなったことを意味するので、インバータ増幅器におけるDCオフセットが生じない状態に保つことができるのである。なお、演算増幅器102の出力はDC成分だけが必要となるので、AC信号成分は除去する必要がある。このため、演算増幅器102のカットオフ周波数は、本発明の増幅器が増幅する信号として必要な周波数帯域で、AC成分を十分に減衰できるような値になるよう設計する必要がある。
次に、本実施形態に係る増幅器において、DCオフセットを除去できる原理について図2を用いて説明する。
図2は、図1に示した本実施形態に係る増幅器について、特にバイアス設定回路101部分の回路構成をより詳細に示したブロック線図である。図2に示すように、バイアス設定回路101は、演算増幅器102の出力に応じて出力電流が変化する可変電流源I801と、この可変電流源I801の出力端に接続された抵抗R801と、抵抗R801の他端に接続された電圧源V1201とから構成されている。可変電流源I801の出力端は、インバータ103の入力端に接続されているので、インバータ103の入力電圧は、可変電流源I801の電流値によって変化することとなる。
具体的な動作を説明すると、インバータ103の入力電圧と出力電圧との電位差は、演算増幅器102で増幅されてその出力端より出力されるが、インバータ103の入力電圧が出力電圧より高い場合には、演算増幅器102の出力により可変電流源I801の電流が増加するため、抵抗R801での電圧降下が増加して、インバータ103の入力電圧が低くなる。また、逆に、インバータ103の入力電圧が出力電圧より低い場合には、可変電流源I801の電流が減少し、抵抗R801での電圧降下が減少するためインバータ103の入力電圧が高くなる。以上のように動作することにより、インバータ103の入力電圧と出力電圧が等しくなるように調整される。
なお、電圧源の電圧をV、電流源の電流をI、固定抵抗R801の抵抗値をRとすると、インバータ103の入力電圧は、
V−I*R
で表される。この電圧がインバータ103のスレッショルド電圧Vth(インバータ103の入力電圧と出力電圧が等しい電圧)になるように、可変電流源の電流値が変えられるので、このときの電流値の変化分は、
ΔI=(V−Vth)/R
となる。
V−I*R
で表される。この電圧がインバータ103のスレッショルド電圧Vth(インバータ103の入力電圧と出力電圧が等しい電圧)になるように、可変電流源の電流値が変えられるので、このときの電流値の変化分は、
ΔI=(V−Vth)/R
となる。
また、図2に示すように、演算増幅器102のDCゲインをAとし、固定抵抗R801の抵抗値をRとし、可変電流源I801の電流増幅率をgmとする。インバータ103の入力電圧をVA、出力電圧をVBとするとその電圧値の差が演算増幅器102でA倍に増幅されることになる。よって、演算増幅器102の出力をVCとするとVCは、
VC=A*(VA−VB)
と表される。可変電流源I801の電流は、電流増幅率gmと演算増幅器102の出力電圧の積で決まるため電流値Iは、
I=gm*A*(VA−VB)
となる。この電流値Iと抵抗R801の抵抗値Rの積がインバータの入力電圧になるので、
VA=R*gm*A*(VA−VB)
という式で表される。この式を整理すると、
VA−VB=VA/(R*gm*A)
となる。
VC=A*(VA−VB)
と表される。可変電流源I801の電流は、電流増幅率gmと演算増幅器102の出力電圧の積で決まるため電流値Iは、
I=gm*A*(VA−VB)
となる。この電流値Iと抵抗R801の抵抗値Rの積がインバータの入力電圧になるので、
VA=R*gm*A*(VA−VB)
という式で表される。この式を整理すると、
VA−VB=VA/(R*gm*A)
となる。
ここでVA−VBはインバータ103のDCオフセットを示しており、この式からインバータ103のDCオフセットは、演算増幅器102のゲインAや可変電流源I801の電流増幅率gm、そして、抵抗R801の抵抗値Rに反比例することがわかる。
次に、入力信号を入力した場合の動作について説明する。なお、ここでは説明を簡単にするため可変電流源I801の周波数特性は減衰しないものとする。
入力信号が低周波数の時は、演算増幅器102のゲインはDCゲインとほぼ同じであるため、インバータ103の入力と出力がほぼ同じ値になるように動作する。すなわち、見かけ上、インバータ103はゲイン1倍の増幅器として動作する。これに対して入力信号が高周波の時は、上述したとおり演算増幅器102のカットオフ周波数特性の設計において、AC信号成分を減衰させるような設計としているため、ゲインは大幅に減衰する。このため、演算増幅器102の出力VCはほとんど変化せず、可変電流源I801の変動もほとんどないため、これらによるフィードバックは見かけ上オープン状態となる。従って出力信号は、インバータ103でゲイン倍された信号になる。
このように、本実施形態に係る増幅器においては、特に、演算増幅器102とバイアス設定回路101のDCゲインのレベルとAC成分除去能力が重要なファクターとなる。これらについて具体的に要求される数値は、インバータ103のゲインや周波数特性の影響により変動するものの、インバータのDCオフセットを事実上影響が無視できる0.01V以下とするために、演算増幅器102とバイアス設定回路101とのトータルでのDCゲインは40dB以上とすることが好ましい。また、同じくトータルのAC成分の除去能力としては、増幅器で増幅される信号の周波数帯域のうち、一番低い周波数における減衰が60dB以上であることが好ましい。
次に、本実施形態に係る増幅器について、これを構成する回路の具体的構成のバリエーションを説明する。
まず、図3から図7は、バイアス設定回路101の具体的構成のバリエーションとして、図2において説明した構成以外の回路構成を示すブロック線図である。
図3では、バイアス設定回路101は、NMOSトランジスタMN801がR801の他端側に接続され、NMOSトランジスタMN801と抵抗R801と可変電流源I801でソースフォロワを構成している。入力信号は、NMOSトランジスタMN801のゲートに入力されており、入力信号のDCレベルがインバータ103のスレッショルド電圧Vtよりも高い場合に適用される回路構成例である。図3に示す回路構成では、インバータ103で生じたDCオフセットは演算増幅器102で検出され、このオフセットを消去するように可変電流源I801の電流値を調整してキャンセルされる。
図4は、図3において示した、NMOSトランジスタMN801をNPNトランジスタBN901に置き換えたものである。また、図5は、図3,図4で示したソースフォロワの構成を、PMOSトランジスタMP1001を用いたものに置き換えたものである。さらに、図6は、図5で示した回路構成のPMOSトランジスタMP1001の代わりに、PNPトランジスタBP1101に置き換えたものである。ここで、この図5に示した具体例は、入力信号のDCレベルがインバータ103のスレッショルド電圧Vtよりも低い場合に適用される回路構成である。また、図4および図6に示したものは、一般的にMOSトランジスタより周波数特性がよいとされるバイポーラトランジスタを用いるものであるから、それぞれ図3に示した具体例や図5に示した具体例の回路構成において、周波数特性上問題となる場合に用いるとよい。
図7は、バイアス設定回路の具体例として、上記のような可変電流源を用いたものではなく、可変電圧源を用いた場合の回路構成を示すブロック線図である。演算増幅器の出力は、可変電圧源V1301に入力され、可変電圧源V1301の出力が抵抗R1301を介してインバータ103の入力に接続されている。演算増幅器102の出力が可変電圧源V1301を調整して電圧値を直接変化させることで、インバータ103の入力電圧を出力電圧と同じ値にしている。なお、この図7の回路構成を実際に使用する場合には、入力信号のDCレベルを除かなくてはいけないため容量を入力端子に付加する必要がある。
次に、演算増幅器102の具体的回路構成を説明する。
図8は演算増幅器102の具体的な回路構成を示すブロック線図である。図8に示すように、NMOSトランジスタMN301とMN302、および電流源I301が差動回路を構成している。また、他のNMOSトランジスタMN303とMN304のゲートが、電圧源V301に接続され、これを介してゲート接地されている。そして、これらのNMOSトランジスタMN303とMN304のソースは、前記した差動回路の出力であるNMOSトランジスタMN301とMN302の各ドレインに接続されている。このような構成にすることにより、NMOSトランジスタMN301とMN302のゲート・ドレイン間の寄生容量がミラー効果により増大されることを防止し、演算増幅器102の周波数特性が悪化しないようにしている。
また、PMOSトランジスタMP301とMP302はカレントミラー回路を構成しており、NMOSトランジスタMN303のドレインはPMOSトランジスタMP301のドレインとゲート、および、PMOSトランジスタMP302のゲートに接続されている。また、NMOSトランジスタMN304のドレインは、PMOSトランジスタMP302のドレインと容量C301に接続されている。演算増幅器102の周波数特性の減衰は、この容量C301で調整する。
この演算増幅器102での動作は、以下のようになる。いま、インバータ103の入力端子がNMOSトランジスタMN301のゲートに、また、インバータ103の出力端子がNMOSトランジスタMN302のゲートに接続されているとする。そして、インバータ103の入力電圧が出力電圧よりも大きい場合には、NMOSトランジスタMN301のドレイン電流がΔIだけ増加し、NMOSトランジスタMN302のドレイン電流は、NMOSトランジスタMN301のドレイン電流が増加した分だけ減少する(−ΔI)ことになる。PMOSトランジスタMP302のドレイン電流は、MN301のドレイン電流と同じであるから、その電流値もΔI増加する。そして、MP301とMP302で構成されたカレントミラー回路により、出力に流れる電流は、ΔI−(−ΔI)=2*ΔIとなる。このため、演算増幅器の出力インピーダンスをZoutとすると、演算増幅器の出力電圧は2*ΔI*Zoutだけ電圧が大きくなる。逆に、インバータ103の入力電圧が出力電圧よりも小さい場合も同様に動作し、演算器増幅器の出力電圧は2*ΔI*Zoutだけ電圧が小さくなる。なお、ゲインはNMOSトランジスタMN301とMN302の電流増幅率をgmとすると、2*gm*Zoutと表される。ここでZoutはPMOSトランジスタMP302のドレインから見たインピーダンスとNMOSトランジスタMN304のドレインから見たインピーダンスの合成インピーダンスとなる。
図9は、演算増幅器102の他の具体的な回路構成を示すブロック線図である。ここでは、上述した図8に示す回路構成におけるNMOS差動増幅器をPMOS差動増幅器に代えている。すなわち、この回路構成では、2つのPMOSトランジスタMP401、MP402と電流源I301とが差動回路を構成し、他のPMOSトランジスタMP403、MP404のゲートが、電圧源V301に接続され、これを介してゲート接地されている。そして、これらのPMOSトランジスタMP403とMP404のソースは、前記した差動回路の出力であるPMOSトランジスタMP401とMP402の各ドレインに接続されている。 また、NMOSトランジスタMN401とMN402はカレントミラー回路を構成しており、PMOSトランジスタMP403のドレインはNMOSトランジスタMN401のドレインとゲート、および、NMOSトランジスタMN402のゲートに接続されている。また、PMOSトランジスタMP404のドレインは、NMOSトランジスタMN402のドレインと容量C301に接続されている。なお、以上、図8および図9で説明した演算増幅器102は、MOSトランジスタで回路構成をしていたが、これに代えてバイポーラトランジスタで構成してもよい。
次に、インバータ103の回路構成を説明する。
図10から図12は、インバータ103の具体的な回路構成を示すブロック線図である。図10は、もっとも標準的な構成というべき、NMOSトランジスタMN501とPMOSトランジスタMP501とから成るCMOSトランジスタによるインバータ103である。
図11は、図10に示した構成に加え、2つの可変抵抗R601およびR602が設けられている。なお、この2つの可変抵抗は、固定抵抗であってもかまわない。図11に示すように、PMOSトランジスタMP501のゲートはNMOSトランジスタMN501のゲートと接続され、また、PMOSトランジスタMP501のドレインは、NMOSトランジスタMN501のドレインに接続され、インバータ103の出力端子とつながれている。そして抵抗R601は、PMOSトランジスタMP501のソースと電圧源との間に挿入されており、また、もう一つの抵抗R602は、NMOSトランジスタMN501と接地との間に挿入されている。ここで、この抵抗R601および抵抗R602の抵抗値を必要に応じて変えることにより、インバータ103に流れる貫通電流を削減でき、消費電力を減らすことができる。また、ゲインコントロールアンプ(GCA)として使用することもできる。なお、本実施の形態では、2つの抵抗を可変抵抗で構成した例について説明したが、MOSトランジスタのON抵抗を用いて構成することもできる。
図12は、増幅器103の他の回路構成を示すブロック線図である。この場合は、PMOSトランジスタMP501のソースがもう一つのPMOSトランジスタMP701のドレインに接続され、そのMP701のドレインが電圧源に、また、ゲートがインバータ701の入力端子に接続されている。NMOSトランジスタNM501のソースは、もう一つのNMOSトランジスタMN701のドレインに接続され、そのMN701のゲートにはインバータ701の出力端子に接続され、ソースは接地されている。
このように、2つのPMOSトランジスタMP501とMP701,および、2つのNMOSトランジスタMN501とMN701によって、いわゆるトライステートインバータを構成している。このようにすることで、制御信号がHの時、PMOSトランジスタMP701とMN701はともにOFF状態になり、インバータ103は動作しなくなる。その結果、無信号時にはインバータをOFF状態にすることにより、消費電流を削減できる。
図13に示すのは、本実施の形態に係るインバータを増幅器として複数段直列接続して構成した増幅回路を示すものである。また、図14は、本実施の形態に係るインバータを増幅器として直列に接続するに当たり、それぞれのインバータ間に容量C1501,C1502、およびC1503を配置した増幅回路である。このように容量を介して多段接続することにより、各増幅器のスレッショルド電圧Vtがばらついたとしても、個別にバイアス電圧を最適に調整することができる。
なお、各増幅器の詳細構成を図示するにあたり、図2で説明した構成を用いて説明したが、本実施形態に係る増幅器であれば、他の増幅器の具体的構成を用いても同様の効果が得られることは言うまでもない。また、特に、本実施形態に係る増幅器は、スレッショルド電圧Vtのばらつきが小さいため、増幅器を多段接続する増幅回路の形成に有利であり、図13に示したような増幅器を直接直列につなげる場合であっても、図示した3段のものに限らずにそれ以上接続することができ、例えば十数段くらいまでの接続であれば十分に実用の範囲である。さらに、図14に示したような各増幅器の間に容量を介して接続する場合には、段数の制限をほとんど受けることがなく、高利得のアンプを実現することができる。
(第2の実施形態)
次に、本発明の第2の実施の形態に係る増幅器について説明する。
次に、本発明の第2の実施の形態に係る増幅器について説明する。
図15に示すように、第2の実施形態に係る増幅器は、上記説明した第1の実施形態に係る増幅器と比較して、演算増幅器102の出力端子とバイアス設定回路101との間にLPF(ローパスフィルタ)201が挿入されている点が異なる。
上述したように、演算増幅器102ではインバータ103の入出力電圧というDC成分のみを比較・増幅するものなので、AC成分については演算増幅器102自身の周波数特性でカットしてしまうことが望ましい。しかしながら、必ずしも所望の周波数特性を得られるとは限らないため、現実的には演算増幅器102でのAC成分の減衰具合により、インバータ103の入力電圧としてフィードバックする際に、AC成分の信号が影響を与えてしまい、増幅器としての出力波形の歪の原因となることがある。このような問題を解決するために、図15に示すようにLPF201を追加している。
すなわち、本発明において、DCオフセットを解消するに当たって増幅器が本来増幅すべき信号に影響を与えないためには、増幅する信号として使用する周波数帯域の一番低い周波数について問題を生じないようにすればよい。従って、演算増幅器102のカットオフ特性だけではAC成分の除去が不十分なときには、LPF201を用いて問題となる周波数領域のAC信号成分の減衰を大きくして実用上問題とならないレベルにすることができる。この際は、LPF回路として、使用する周波数帯域の一番低い周波数における減衰が40dB以上とすることが好ましいと考えられる。
本発明にかかる増幅器およびこれを複数用いた増幅回路は、高い周波数で高利得を得られ、かつ、電流供給能力に優れており、電子機器の信号処理や集積回路の設計等に対して特に有用である。
101 バイアス設定回路
102 演算増幅器
103、701、1701、1702 インバータ
201 LPF
MN301、MN302、MN303、MN304、MN401、MN402、MN501、MN701、MN801 NMOSトランジスタ
MP301、MP302、MP401、MP402、MP403、MP404、MP501、MP701、MP1001 PMOSトランジスタ
BN901 NPNトランジスタ
BP1101 PNPトランジスタ
I301 電流源
I801 可変電流源
V301、V1201 電圧源
V1301 可変電圧源
R601、R602 可変抵抗
R801、R1301、R1701 抵抗
C301、C1401、C1501、C1502、C1503、C1701 容量
1401、1402、1403、1501、1502、1503 増幅器
102 演算増幅器
103、701、1701、1702 インバータ
201 LPF
MN301、MN302、MN303、MN304、MN401、MN402、MN501、MN701、MN801 NMOSトランジスタ
MP301、MP302、MP401、MP402、MP403、MP404、MP501、MP701、MP1001 PMOSトランジスタ
BN901 NPNトランジスタ
BP1101 PNPトランジスタ
I301 電流源
I801 可変電流源
V301、V1201 電圧源
V1301 可変電圧源
R601、R602 可変抵抗
R801、R1301、R1701 抵抗
C301、C1401、C1501、C1502、C1503、C1701 容量
1401、1402、1403、1501、1502、1503 増幅器
Claims (8)
- インバータと、前記インバータに入力される入力信号のDCレベルを変換するバイアス設定回路と、前記インバータの入力電圧と出力電圧とを比較する演算増幅器とを有し、前記バイアス設定回路が、前記演算増幅器の出力によって前記インバータの前記入力電圧を前記出力電圧と同じ電圧にするものであることを特徴とする増幅器。
- 前記演算増幅器の出力端子と前記バイアス設定回路との間に設けられ、前記演算増幅器の出力信号の高周波成分を減衰させるLPF回路を有する請求項1記載の増幅器。
- 前記演算増幅器が、差動回路の出力をゲート接地にて接続したNMOS差動増幅器もしくはPMOS差動増幅器である請求項1または2に記載の増幅器。
- 前記演算増幅器は、第1のNMOSトランジスタと第2のNMOSトランジスタと電流源で構成されたNMOS差動回路と、第1のPMOSトランジスタと第2のPMOSトランジスタとで構成されたカレントミラー回路とを有し、さらに、それぞれのゲートが電圧源に接続されてゲート接地されている第3のNMOSトランジスタと第4のNMOSトランジスタを有し、前記第3のNMOSトランジスタと前記第4のNMOSトランジスタのソースがそれぞれ前記第1のPMOSトランジスタと前記第2のPMOSトランジスタのドレインに接続されており、前記第3のNMOSトランジスタのドレインが前記第1のPMOSトランジスタのドレインと前記第2のPMOSトランジスタのゲートに接続されており、前記第4のNMOSトランジスタのドレインが、前記第2のPMOSトランジスタのドレインと他端が電源に接続されている容量とに接続されている請求項3記載の増幅器。
- 前記演算増幅器は、第1のPMOSトランジスタと第2のPMOSトランジスタと電流源で構成されたPMOS差動回路と、第1のNMOSトランジスタと第2のNMOSトランジスタとで構成されたカレントミラー回路とを有し、さらに、それぞれのゲートが電圧源に接続されてゲート接地されている第3のPMOSトランジスタと第4のPMOSトランジスタを有し、前記第3のPMOSトランジスタと前記第4のPMOSトランジスタのソースがそれぞれ前記第1のNMOSトランジスタと前記第2のNMOSトランジスタのドレインに接続されており、前記第3のPMOSトランジスタのドレインが前記第1のNMOSトランジスタのドレインと前記第2のNMOSトランジスタのゲートに接続されており、前記第4のPMOSトランジスタのドレインが、前記第2のNMOSトランジスタのドレインと他端が電源に接続されている容量とに接続されている請求項3記載の増幅器。
- 前記バイアス設定回路が、前記演算増幅器の出力により電流値を可変できる電流源と、これと接続された固定抵抗とを有するものである請求項1から5のいずれか1項に記載の増幅器。
- 請求項1から6のいずれか1項に記載の増幅器を複数段直列接続する増幅回路。
- 請求項7記載の増幅回路において、それぞれの増幅器の間に容量を配置した増幅回路。
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JP2006169196A JP2007336476A (ja) | 2006-06-19 | 2006-06-19 | 増幅器およびこれを用いた増幅回路 |
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JPWO2010100741A1 (ja) * | 2009-03-05 | 2012-09-06 | 株式会社日立製作所 | 光通信装置 |
-
2006
- 2006-06-19 JP JP2006169196A patent/JP2007336476A/ja not_active Withdrawn
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JPWO2010100741A1 (ja) * | 2009-03-05 | 2012-09-06 | 株式会社日立製作所 | 光通信装置 |
US8445832B2 (en) | 2009-03-05 | 2013-05-21 | Hitachi, Ltd. | Optical communication device |
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