JP2007335870A - Printed, self-aligned, top gate thin film transistor - Google Patents
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Abstract
Description
[0001]本出願は、2006年6月12日に出願された米国仮出願第60/813,161号、及び、2007年5月31日に出願された米国特許出願第11/809,737号の利益を主張するものである。 [0001] This application is related to US Provisional Application No. 60 / 813,161 filed June 12, 2006, and US Patent Application No. 11 / 809,737 filed May 31, 2007. That insists on the benefits of
[0002]本発明は、ゲート金属を印刷するために金属含有インクが使用され得る印刷式の自己整合トップゲート型薄膜トランジスタに関する。好適な実施形態においては、金属含有インクは金属ナノパーティクルを含む。本発明は、有利なことに、金属インクを印刷した後に、高温処理又はレーザ活性化処理を殆ど又は全く必要としない。 [0002] The present invention relates to a printable self-aligned top-gate thin film transistor in which metal-containing inks can be used to print gate metal. In a preferred embodiment, the metal-containing ink includes metal nanoparticles. The present invention advantageously requires little or no high temperature processing or laser activation processing after printing the metal ink.
[0003]従来のトップゲート型TFTプロセスでは、ゲートとソース/ドレイン領域の間のアライメントは、まずゲート電極をパターニングし、それをドーパント注入及び/又は活性化のためのマスクとして用いることにより図られていた。このアプローチは、ゲート金属の選択面で課題を課すことになる。これは、UVレーザ照射を反射するか(例えばAl)、600℃より高い温度でサーマルドーパントアクティベーションに適応する必要があるためである(例えば、ドープトポリシリコン、又は、Mo,Pd,W等の高融点金属)。 [0003] In conventional top-gate TFT processes, alignment between the gate and source / drain regions is achieved by first patterning the gate electrode and using it as a mask for dopant implantation and / or activation. It was. This approach poses challenges in gate metal selection. This is because it is necessary to reflect UV laser radiation (eg Al) or adapt to thermal dopant activation at temperatures above 600 ° C. (eg doped polysilicon or Mo, Pd, W etc. Refractory metal).
[0004]従前の印刷技術(例えばインクジェット)は、フォトリソグラフィと比較して印刷処理のスループットが高いため、電子デバイスの製造に有利である。しかしながら、高解像度の印刷技術には、一般的に、比較的大量の欠陥が原因で、印刷される線の幅(約10μm又はそれ以上)に関して制限がある。 [0004] Conventional printing techniques (eg, ink jet) are advantageous for manufacturing electronic devices because of the higher throughput of the printing process compared to photolithography. However, high resolution printing techniques are generally limited in terms of printed line width (about 10 μm or more) due to the relatively large number of defects.
[0005]このため、印刷技術を利用して線幅の細い(例えば10μm未満)ゲート等の構造を形成することができ、並びに/或いは、アルミニウム、高融点金属、又はドープトポリシリコン等のように特定のゲート金属に制限されないTFTの製造プロセスを開発することが望まれる。 [0005] For this reason, a structure such as a gate having a narrow line width (for example, less than 10 μm) can be formed by using a printing technique, and / or such as aluminum, a refractory metal, or doped polysilicon. It is desirable to develop a TFT fabrication process that is not limited to any particular gate metal.
[0006]本発明の一つの目的は、半導体薄膜層を形成するステップと、半導体薄膜層上に、ドープされたガラスパターンを印刷するステップであって、ガラスパターンには、TFTのチャネル領域を画成するギャップが形成されているステップと、チャネル領域の上又は上方に、ゲート誘電体膜及びこの上のゲート伝導体を有するゲート電極を形成するステップと、ドープされたガラスパターンから半導体薄膜層にドーパントを拡散させるステップとを含む薄膜トランジスタ(TFT)の形成方法を提供することにある。 [0006] An object of the present invention is to form a semiconductor thin film layer and to print a doped glass pattern on the semiconductor thin film layer, wherein the glass pattern defines a channel region of the TFT. Forming a gap to be formed; forming a gate electrode having a gate dielectric film and a gate conductor thereon on or above the channel region; and from the doped glass pattern to the semiconductor thin film layer. And a method of forming a thin film transistor (TFT) including a step of diffusing a dopant.
[0007]本発明の他の目的は、半導体薄膜層と、半導体薄膜層の少なくとも一部に形成されたドープされたガラスパターンであって、ドープされたガラスパターンの少なくとも二つの部分が、TFTのチャネル領域の上又は上方でギャップを画成しているガラスパターンと、半導体薄膜層のチャネル領域の上又は上方に形成されており、ゲート誘電体膜及びこの上のゲート伝導体を有するゲート電極と、半導体薄膜層におけるチャネル領域の両側に形成されたドーパント含有領域とを備える薄膜トランジスタ(TFT)を提供することにある。 [0007] Another object of the present invention is a semiconductor thin film layer and a doped glass pattern formed on at least a portion of the semiconductor thin film layer, wherein at least two portions of the doped glass pattern are A glass pattern defining a gap above or above the channel region; and a gate electrode formed above or above the channel region of the semiconductor thin film layer and having a gate dielectric film and a gate conductor thereon Another object of the present invention is to provide a thin film transistor (TFT) including a dopant-containing region formed on both sides of a channel region in a semiconductor thin film layer.
[0008]本発明の他の目的は、半導体薄膜層を形成するステップと、半導体薄膜層上にドープされたガラスパターンを印刷するステップであって、ガラスパターンには、TFTのチャネル領域を画成するギャップが形成されているステップと、ドープされたガラスパターンから半導体薄膜層にドーパントを拡散させるステップとを含む薄膜構造体の形成方法を提供することにある。 [0008] Another object of the present invention is a step of forming a semiconductor thin film layer and printing a doped glass pattern on the semiconductor thin film layer, wherein the glass pattern defines a channel region of the TFT. It is an object of the present invention to provide a method for forming a thin film structure, including a step in which a gap is formed, and a step of diffusing a dopant from a doped glass pattern into a semiconductor thin film layer.
[0009]本発明の他の目的は、半導体薄膜層と、半導体薄膜層の少なくとも一部に形成されたドープされたガラスパターンであって、ドープされたガラスパターンの少なくとも二つの部分が、TFTのチャネル領域の上又は上方でギャップを画成しているガラスパターンと、半導体薄膜層におけるチャネル領域の両側に形成されたドーパント含有領域と、を備える薄膜構造体を提供することにある。 [0009] Another object of the present invention is a semiconductor thin film layer and a doped glass pattern formed on at least a portion of the semiconductor thin film layer, wherein at least two portions of the doped glass pattern are An object of the present invention is to provide a thin film structure comprising a glass pattern defining a gap above or above a channel region, and a dopant-containing region formed on both sides of the channel region in a semiconductor thin film layer.
[0010]本発明のある態様では、二つの線の隙間は、インクジェットプリントで形成された線の最小幅よりも小さくすることができる。これは、線同士の隙間は、インク配置の精度に加えて、プリンタの機械的ステージの精度とアドレスの正確性によって主に決定されるためである。このため、後に堆積されるゲート金属の位置を定めるソース/ドレインのパターンを最初に印刷することによって、チャネル幅が10μm未満の高性能の印刷式トップゲート型TFTを製造することが可能となる。 [0010] In one aspect of the present invention, the gap between two lines can be smaller than the minimum width of lines formed by inkjet printing. This is because the gap between the lines is mainly determined by the accuracy of the mechanical stage of the printer and the accuracy of the address in addition to the accuracy of the ink placement. Therefore, it is possible to manufacture a high-performance printed top-gate TFT having a channel width of less than 10 μm by first printing a source / drain pattern that defines the position of a gate metal to be deposited later.
[0011]従って、本発明は、ガラス(例えば石英)のシート又は片、プラスティック及び/又は金属の薄片、シート或いは厚板、シリコンウエハ等(これらに限定されない)を含む各種の基板上に、薄膜トランジスタ及びそれによる回路を製造する技術に関する。如何なる種類の基板においても、一又は複数のバッファ層(シリコン及び/又は酸化アルミニウム等)を設けてもよい。応用例として、ディスプレイ、RFデバイス、センサ等が挙げられるが、これに限定されるものではない。 [0011] Accordingly, the present invention provides thin film transistors on various substrates including, but not limited to, glass (eg, quartz) sheets or pieces, plastic and / or metal flakes, sheets or planks, silicon wafers, and the like. And a technique for manufacturing a circuit using the same. In any type of substrate, one or more buffer layers (such as silicon and / or aluminum oxide) may be provided. Applications include, but are not limited to, displays, RF devices, sensors, and the like.
[0020]自己整合トップゲート型TFTにおいて、印刷された高融点金属又はAlゲートの開発は、重大な問題を有している。本発明では、まずソース/ドレイン領域を画成する層をパターニングし、次いでドーパントを活性化させ(例えば、高温でのアニーリング処理やレーザ活性化処理により)、続いてゲート金属プレカーサインクを堆積することにより、その問題を回避することができる。好適な実施形態では、後に高温処理又はレーザ活性化処理を必要としないため、銀又は金等の単一の貴金属を、ゲート金属を印刷するために用いることができる。本TFTは、GHzの周波数で作動することも可能であり、(1)狭いチャネル幅、(2)ゲートに僅かの重なりを持って自己整合されたソース端子とドレイン端子、及び/又は、(3)高いキャリア移動度に利点を有し得る。 [0020] In self-aligned top gate TFTs, the development of printed refractory metal or Al gates has significant problems. In the present invention, the layer that defines the source / drain regions is first patterned, then the dopant is activated (eg, by high temperature annealing or laser activation), followed by the deposition of the gate metal precursor ink. Therefore, this problem can be avoided. In a preferred embodiment, a single noble metal, such as silver or gold, can be used to print the gate metal since no subsequent high temperature or laser activation treatment is required. The TFT can also operate at a frequency of GHz, (1) a narrow channel width, (2) a self-aligned source and drain terminal with a slight overlap on the gate, and / or (3 ) Can have advantages in high carrier mobility.
[0021]以下、本発明の好適な実施形態に詳細に言及し、添付図面に実施例を示す。発明を好適な実施形態に関連して説明するが、本発明をこれらの実施形態に限定することは意図していないことが明らかである。むしろ、本発明は、特許請求の範囲に定められる発明の精神と範囲に含まれる代替例、変形例、及び均等物を包含することを意図している。更に、以下の開示において、本発明を充分に理解するために数々の具体的な形態を説明する。しかしながら、これらの具体的記述が無くても本発明を実施できることが当業者にとって明らかである。他の状況では、本発明に不必要な曖昧にする事態を防ぐために、公知の方法、手順、要素及び回路は詳細には説明しない。 [0021] Reference will now be made in detail to the preferred embodiments of the invention, examples of which are illustrated in the accompanying drawings. While the invention will be described in conjunction with the preferred embodiments, it will be clear that it is not intended to limit the invention to these embodiments. On the contrary, the invention is intended to cover alternatives, modifications and equivalents, which may be included within the spirit and scope of the invention as defined by the claims. Furthermore, in the following disclosure, numerous specific details are set forth in order to provide a thorough understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without these specific details. In other situations, well-known methods, procedures, elements, and circuits have not been described in detail to avoid obscuring unnecessary to the present invention.
[0022]利便性と簡便性のために、「〜に結合された」「〜に接続された」及び「〜と連通して」という用語(及びこれらの変形)は、文章が明らかに反することを示さない限り、直接的又は間接的な結合、接続、及び連通を意味するものとする。これらの用語は一般的に置き換え可能であり、文章が明らかに反することを示さない限り、それらの一つの用語が使われているときは常に他の用語の意味も含むものとする。本開示では、「堆積」という用語(及びその変形例)は、文章が明らかに反することを示さない限り、ブランケット堆積、コーティング、及び印刷を含む堆積の全ての形態を包含することを意図する。更に、ある種の材料に関しては、「〜から実質的に構成される」という語句は、追加されたドーパントを意図的に排除するものではない。このようなドーパントは、それが追加された材料(或いは、そのような材料から形成された素子又は構造)に、ある所望の(及び潜在的に全く異なる)物理的及び/又は電気的な特性を与え得る。「(ポリ)シラン」という用語は、(1)シリコン及び/又はゲルマニウム並びに(2)水素から実質的に構成され、且つ、少なくとも15のシリコン及び/又はゲルマニウム元素を持つ種を大部分が含む、化合物又は化合物の混合物を意味する。そのような種は、一又は複数の環体を含んでもよい。「(シクロ)シラン」という用語は、(1)シリコン及び/又はゲルマニウム並びに(2)水素から実質的に構成され、且つ、一又は複数の管状リング並びに少なくとも15のシリコン及び/又はゲルマニウム元素を含む、化合物又は化合物の混合物を意味する。「ヘテロ(シクロ)シラン」という用語は、(1)シリコン及び/又はゲルマニウム、(2)水素、並びに(3)従来の炭化水素、シラン、又は密接な関係のある置換基で代替し得て且つ一又は複数の環体を含み得るB,P,As又はSb等の一又は複数のドーパント元素から実質的に構成され、且つ、一又は複数の環体を含む、化合物又は化合物の混合物を意味する。また、構造又は機構の「主面」とは、その構造又は機構の最長の軸によって少なくとも一部が画成された面をいう(例えば、構造が円く、その厚みよりも大きな半径を持つ場合、半径方向の面がその構造の主面である。しかしながら、構造が正方形、長方形、又は楕円形の場合は、その主面は典型的には、二つの長軸、一般的には長さと幅方向の軸によって画成される面である。) [0022] For convenience and convenience, the terms “coupled to”, “connected to” and “in communication with” (and variations thereof) are clearly contrary to the text. Unless otherwise indicated, it shall mean direct or indirect coupling, connection, and communication. These terms are generally interchangeable, and whenever one of the terms is used, it also includes the meaning of the other term unless the text clearly indicates otherwise. In this disclosure, the term “deposition” (and variations thereof) is intended to encompass all forms of deposition, including blanket deposition, coating, and printing, unless the text clearly indicates otherwise. Furthermore, for certain materials, the phrase “consisting essentially of” does not intentionally exclude added dopants. Such dopants have certain desired (and potentially completely different) physical and / or electrical properties in the materials to which they are added (or devices or structures formed from such materials). Can give. The term “(poly) silane” includes, for the most part, species composed essentially of (1) silicon and / or germanium and (2) hydrogen and having at least 15 silicon and / or germanium elements. It means a compound or a mixture of compounds. Such species may include one or more rings. The term “(cyclo) silane” consists essentially of (1) silicon and / or germanium and (2) hydrogen and includes one or more tubular rings and at least 15 silicon and / or germanium elements. Means a compound or a mixture of compounds. The term “hetero (cyclo) silane” can be replaced by (1) silicon and / or germanium, (2) hydrogen, and (3) conventional hydrocarbons, silanes, or closely related substituents and Means a compound or mixture of compounds substantially composed of one or more dopant elements, such as B, P, As or Sb, which may contain one or more rings, and one or more rings . The “principal surface” of a structure or mechanism means a surface defined at least in part by the longest axis of the structure or mechanism (for example, when the structure is round and has a radius larger than its thickness). The radial surface is the major surface of the structure, however, if the structure is square, rectangular, or elliptical, the major surface typically has two major axes, typically length and width. The surface defined by the axis of direction.)
[0023]化学式(AHz)kの代表的なシクロシラン(AはSi、zは1又は2(好ましくは2)、kは3〜12(好ましくは4〜8))及びそれらの典型的な作成方法が、2004年2月27日に出願された同時係属中の米国特許出願第10/789317号に開示されている。代表的なヘテロ(シクロ)シラン化合物、ドープトシラン中間体、これらの典型的な作成方法、並びに、プレカーサインク及び活性化膜のドーパントレベルを決定及び/又は制御する技術が、それぞれ2004年9月24日、2004年9月24日、及び2004年10月1日に出願された同時係属中の米国特許出願第10/950373号、第10/949013号、及び第10/956714号に詳細に開示されている。このような材料には、(AHz)n(DR1)m(ここで、nは2〜12、mは1又は2、nの各値によるAのそれぞれは独立してSi又はGe、nの各値によるzのそれぞれは独立して1又は2、mの各値によるDのそれぞれはSb,As,P,又はB、mの各値によるR1はアルキル、アリール、アラルキル、或いは、AR2 3(ここで、R2は水素、アルキル、アリール、アラルキル又はAyH2y+1(yは1〜4の整数))、及び、(AnHz)m(DR1 3−m)q(ここで、nは3〜12、zは(n−q)から(2n+2-q)、mは1〜3の整数、n*mの各値によるAのそれぞれは独立してSi又はGe、DはSb,As,P,又はB、qは一般的に1又は2、(3−m)*qの各値によるR1のそれぞれは独立して水素、アルキル、アリール、アラルキル、或いは、AR2 3(ここで、R2は水素、アルキル、アリール、アラルキル又はApH2p+1(1≦p≦4))を含む。オリゴ及びポリシラン化合物は、それぞれ2006年10月6日及び2007年3月5日に出願された米国仮出願第60/850,094号及び60/905,403号に開示されており、化学式H−[(AHR)n(c−AmR1 2m−2)q]−Hのポリシランを含む(ここで、Aの各場合は独立にSi又はGe、R及びR1の各場合は、独立してH,−AbHb+1R2 b(ここでR2はH又は)アリール、又はアリール。但しq=0で且つA=Siのときは、Rはフェニルではない。q=0のときは、(n+b)≧10、n=0のときは、q≧2、n及びqが共に0でないときは、(n+q)≧2とする。mの各値は独立して4〜6である。オリゴシラン又はポリシランは、450g/mol〜約2300g/molの分子量を持つ(i)水素、及び(ii)シリコン及び/又はゲルマニウムから実質的になり、多分散指数は2.5以下であり、及び/又は、水素化アモルファス半導体を形成した後に、その水素化アモルファス半導体を少なくとも部分的に結晶化及び/又は水素量を減少させるのに充分なだけアニーリング及び/又は照射し、0.1at%以下のカーボン量を含む膜を形成する。 [0023] Representative cyclosilanes of formula (AH z ) k (A is Si, z is 1 or 2 (preferably 2), k is 3-12 (preferably 4-8)) and their typical preparation The method is disclosed in copending US patent application Ser. No. 10 / 789,317, filed Feb. 27, 2004. Representative hetero (cyclo) silane compounds, doped silane intermediates, their typical methods of making, and techniques for determining and / or controlling the precursor ink and dopant levels of the activated film are each September 24, 2004. , September 24, 2004, and co-pending US patent application Ser. Nos. 10/950373, 10/94903, and 10/95714, filed Oct. 1, 2004. Yes. Such materials include (AH z ) n (DR 1 ) m, where n is 2 to 12, m is 1 or 2, and each A according to each value of n is independently Si or Ge, n Z for each value of 1 is independently 1 or 2, D for each value of m is Sb, As, P, or B, R 1 for each value of m is alkyl, aryl, aralkyl, or AR 2 3 (wherein R 2 is hydrogen, alkyl, aryl, aralkyl or A y H 2y + 1 (y is an integer of 1 to 4)) and (A n H z ) m (DR 1 3-m ) q (where n is from 3 to 12, z is from (n-q) to (2n + 2-q), m is an integer from 1 to 3, and each A according to each value of n * m is independently Si or Ge, D is Sb, as, P, or B, q is generally 1 or 2, (3-m) * q each R 1 by the values of Germany Hydrogen, alkyl, aryl, aralkyl, or, AR 2 3 (wherein, R 2 is hydrogen, alkyl, aryl, aralkyl, or A p H 2p + 1 (1 ≦ p ≦ 4)) including. Oligo- and polysilane The compounds are disclosed in US Provisional Application Nos. 60 / 850,094 and 60 / 905,403, filed October 6, 2006 and March 5, 2007, respectively, and have the chemical formula H-[(AHR ) N (c-A m R 1 2m-2 ) q ] —H (wherein each of A is independently Si or Ge, each of R and R 1 is independently H, -A b H b + 1 R 2 b (where R 2 is H or aryl) or aryl, provided that when q = 0 and A = Si, R is not phenyl, when q = 0, (n + b) When ≧ 10 and n = 0, q ≧ 2 When both n and q are not 0, (n + q) ≧ 2. Each value of m is independently 4 to 6. Oligosilane or polysilane has a molecular weight of 450 g / mol to about 2300 g / mol. (I) having hydrogen, and (ii) substantially consisting of silicon and / or germanium, having a polydispersity index of 2.5 or less, and / or after forming the hydrogenated amorphous semiconductor, the hydrogenated amorphous semiconductor Is annealed and / or irradiated at least partially to crystallize and / or reduce the amount of hydrogen to form a film containing a carbon amount of 0.1 at% or less.
[0024]常にとは限らないが一般的に、液相の半導体インクは、溶媒、好ましくはシクロアルカンを更に含む。IVA属の元素源(Si又はドープトSiへのシランベースのプレカーサ)を含むインク又はこの元素源から実質的に構成されたインクを用い、半導体層30を形成する場合は、更に、堆積後に液相プレカーサを乾燥させる過程を含む。2003年7月8日、2004年2月27日、及び2004年2月27日にそれぞれ出願された同時係属中の米国特許出願第10/616,147号、10/789,317号、及び10/789,274号を参照されたい。 [0024] In general, but not always, liquid phase semiconductor inks further comprise a solvent, preferably a cycloalkane. When the semiconductor layer 30 is formed using an ink containing an element source of group IVA (a silane-based precursor to Si or doped Si) or an ink substantially composed of this element source, the liquid phase is further added after deposition. Including the step of drying the precursor. Co-pending U.S. Patent Application Nos. 10 / 616,147, 10 / 789,317 and 10 filed on July 8, 2003, February 27, 2004, and February 27, 2004, respectively. No. 789,274.
[0025]堆積後(そして一般的に、少なくともある程度は乾燥させた後)、同時係属中の米国特許出願第10/789,274号及び第10/949,013号(それぞれ2004年2月27日及び2004年9月24日出願)に記述されているように、水素化アモルファス(ドープト)半導体(a−Si:H)層を形成するために、熱処理によって硬化される。半導体層がシクロシラン及び/又はヘテロ(シクロ)シランから由来する場合又はこれらから形成される場合、硬化/加熱ステップは、不必要なプレカーサ/インク化合物、又は、揮発性の炭素含有種等の副生成物を除去するか、或いは、a−Si:H層の水素量を減少させることになる(レーザ結晶化が半導体膜形成の後に使われる場合は特に有効である)。半導体層がヘテロ(シクロ)シランから由来する場合又はこれらから形成される場合、硬化/加熱ステップはまた、そのヘテロ(シクロ)シランのドーパントの部分を活性化し得る。しかし多くの形態では、ドーパント活性化はレーザ結晶化の最中に起こりやすい。 [0025] After deposition (and generally after at least some drying), co-pending US patent applications 10 / 789,274 and 10 / 949,013 (February 27, 2004, respectively) And filed September 24, 2004) to form a hydrogenated amorphous (doped) semiconductor (a-Si: H) layer by heat treatment. When the semiconductor layer is derived from or formed from cyclosilane and / or hetero (cyclo) silane, the curing / heating step is a by-product such as unnecessary precursor / ink compounds or volatile carbon-containing species. Either the material is removed or the amount of hydrogen in the a-Si: H layer is reduced (especially effective when laser crystallization is used after semiconductor film formation). If the semiconductor layer is derived from or formed from hetero (cyclo) silane, the curing / heating step may also activate the dopant portion of the hetero (cyclo) silane. However, in many forms, dopant activation is likely to occur during laser crystallization.
[0026]また、ドープされた半導体層(ドープト半導体層)は、液相半導体プレカーサインクを直接的にゲート金属及び半導体層へ局所的に印刷することで、堆積することができる(2004年9月24日及び2005年8月11日にそれぞれ出願された同時係属中の米国特許出願第10/949,013号及び第11/203,563号を参照)。この後者のMOSTFT構造を形成するためのアプローチは、(i)半導体プレカーサ材料を効率的に使用できること、及び、(ii)半導体の堆積とパターニングを一つのステップに結合することで、コスト効率を高くすることができる。 [0026] Alternatively, doped semiconductor layers (doped semiconductor layers) can be deposited by locally printing a liquid phase semiconductor precursor ink directly onto the gate metal and semiconductor layer (September 2004). (See co-pending U.S. patent application Ser. Nos. 10 / 949,013 and 11 / 203,563 filed on Aug. 24 and Aug. 11, 2005, respectively). The approach to forming this latter MOSTFT structure is (i) efficient use of semiconductor precursor materials, and (ii) high cost efficiency by combining semiconductor deposition and patterning in one step. can do.
[0027]ブランケット堆積は、例えば、蒸着、PVD、スパッタリング、CVD等の公知の技術を含む。また、ブランケット堆積は、(シクロ)シラン、ポリシラン、又は金属ナノパーティクル(パッシベートされてもよい)、及び、溶媒等を含むインクをスピンコーティングするステップと、そのインクを硬化させるステップを含むようにもできる(米国特許第6,878,184号及び2003年12月31日に出願された米国特許出願第10/749,876号を参照)。そのような方法で堆積できる金属としては、例えば、原子金属(アルミニウム、チタニウム、バナジウム、クロム、モリブデン、タングステン、鉄、ニッケル、パラジウム、白金、銅、亜鉛、銀、金等)、そのような原子の一般的な合金(アルミニウム−銅合金、アルミニウム−シリコン合金、アルミニウム−銅−シリコン合金、チタニウム−タングステン合金、Mo−W合金、アルミニウム−チタニウム合金等)、及び、原子金属の窒化物やケイ化物等の伝導性金属化合物(窒化チタン、ケイ化チタン、窒化タンタル、ケイ化コバルト、ケイ化モリブデン、ケイ化タングステン、ケイ化プラチナ)が挙げられる。他の実施形態では、ブランケット堆積ステップは、金属含有材料を含むインクをスピンコーティングするステップを含み、その金属含有材料は、上記の金属の一又は複数の金属ナノパーティクル及び/又は有機金属プレカーサを含み、及び/又は、方法は、更に、レーザパターニングするステップの前に、金属、有機金属プレカーサ、及び/又は金属ナノパーティクルを硬化又は熱処理するステップを含むようにすることができる。 [0027] Blanket deposition includes known techniques such as vapor deposition, PVD, sputtering, CVD, and the like. The blanket deposition may also include spin coating an ink containing (cyclo) silane, polysilane, or metal nanoparticles (which may be passivated) and a solvent, and curing the ink. (See US Patent No. 6,878,184 and US Patent Application No. 10 / 749,876 filed December 31, 2003). Examples of metals that can be deposited by such a method include atomic metals (aluminum, titanium, vanadium, chromium, molybdenum, tungsten, iron, nickel, palladium, platinum, copper, zinc, silver, gold, etc.), such atoms. General alloys (aluminum-copper alloy, aluminum-silicon alloy, aluminum-copper-silicon alloy, titanium-tungsten alloy, Mo-W alloy, aluminum-titanium alloy, etc.), and atomic metal nitrides and silicides Conductive metal compounds such as titanium nitride, titanium silicide, tantalum nitride, cobalt silicide, molybdenum silicide, tungsten silicide, and platinum silicide. In other embodiments, the blanket deposition step includes spin coating an ink comprising a metal-containing material, the metal-containing material comprising one or more metal nanoparticles and / or an organometallic precursor of the metal described above. And / or the method may further include a step of curing or heat treating the metal, organometallic precursor, and / or metal nanoparticles prior to the laser patterning step.
[0028]本出願は、印刷式自己整合トップゲート型TFTの設計及び製造の幾つかのプロセスフローを開示する。プロセスフローは、3つの方法の少なくとも一つによって印刷されたドープされた(以下、「ドープト」と記述することもある)ガラスを利用する。
・印刷されたドープトガラスは、ソース/ドレインドーピングのためのドーパント源を提供し、
・印刷されたドープトガラスは、ゲート金属のためのスペースを画成し、ソース/ドレインの領域/端子に対してゲートを密接して(例えば合理的に受け入れられる)整合させるのを確実にし、及び/又は、
・印刷されたドープトガラスは層間誘電体として機能し、更なる層間誘電体を、ドープトガラスパターン及びゲート電極に渡って形成する(ある実施形態では、ドープトガラスパターンを部分的に除去する際に、層間誘電体膜の下のドープトガラスパターンを部分的に残すようにする)。
[0028] This application discloses several process flows for the design and manufacture of printed self-aligned top gate TFTs. The process flow utilizes doped glass (hereinafter also referred to as “doped”) printed by at least one of three methods.
The printed doped glass provides a dopant source for source / drain doping;
The printed doped glass defines the space for the gate metal, ensures close (eg reasonably acceptable) alignment of the gate to the source / drain regions / terminals, and / or Or
The printed doped glass functions as an interlayer dielectric, and additional interlayer dielectric is formed across the doped glass pattern and the gate electrode (in some embodiments, the interlayer is partially removed when the doped glass pattern is partially removed). Leave part of the doped glass pattern under the dielectric film).
[0029]本発明は、10μmよりも狭いゲート線幅の形成を可能とし、それは一般的に、印刷された構造の間のスペースにトランジスタゲートを形成することにより達成される。しかしながら、将来的に、ドロップ量はインクジェット、グラビアリソグラフィ、オフセットリソグラフィ等の広く使われる印刷技術において減少することが予想されているため、そのような印刷された構造の間のスペースも減少することが期待されており、本発明は、印刷された構造の対応する最小幅よりも狭いゲート幅の形成を可能とし続ける。 [0029] The present invention allows for the formation of gate line widths narrower than 10 μm, which is generally achieved by forming transistor gates in the spaces between printed structures. However, in the future, the drop amount is expected to decrease in widely used printing technologies such as inkjet, gravure lithography, offset lithography, etc., so the space between such printed structures may also decrease. As expected, the present invention continues to allow the formation of gate widths that are narrower than the corresponding minimum width of the printed structure.
[0030]以下、本発明を様々の観点より典型的な実施形態に基づいて詳細に説明する。
自己整合ソース/ドレイン ゲート構造
ゲート誘電体を介してのドーパントのドライブイン
Hereinafter, the present invention will be described in detail based on exemplary embodiments from various viewpoints.
Self-aligned source / drain gate structure Dopant drive-in through gate dielectric
[0031]図1(a)〜(e)を参照して、典型的なプロセスフローを説明する。図1(a)〜(e)の典型的プロセスは、ドープトガラスパターンを印刷する前に、まずはゲート誘電体を形成する。このため、トランジスタチャネル(例えば、アモルファス又はポリクリスタルシリコンを含む又はこれらから実質的に構成される)は、後に堆積されるドープトガラスからのドーパントによる汚染から保護される。 [0031] A typical process flow will be described with reference to FIGS. The exemplary process of FIGS. 1 (a)-(e) first forms a gate dielectric before printing a doped glass pattern. Thus, transistor channels (eg, comprising or consisting essentially of amorphous or polycrystalline silicon) are protected from contamination by dopants from subsequently deposited doped glass.
[0032]図1(a)に示すように、物理的に絶縁されたシリコン膜は、基板1の上に分子又はナノパーティクルベースのシリコンインクを印刷又はコーティングすることによって一般的に形成され、それが(ポリ)シリコン薄膜2に変化させられる(例えば、加熱処理及び/又は硬化処理による)。或いは、従来のように、シリコン膜を堆積し(例えば、PECVD、LPCVD、スパッタリング等による)、UVレーザ露出、加熱炉、又はRTAアニール(任意に、Au,Ni,Al等のような結晶化促進剤により)によってそれを結晶化し、次いで、そのポリ結晶膜を低解像度フォトリソグラフィ及び/又は選択エッチングによってパターニングする。シリコン膜をレーザアニーリングで結晶化する際、堆積されたシリコン膜の非照射のアモルファスの部分を、公知の技術による選択エッチングで除去してもよい。基板は、好ましくは、シリコンウエハ、ガラスの片又はシート、或いは、プラスティック又は金属のシートを含む(いずれも任意に、堅く又は柔軟でもよく、金属の場合には薄い酸化物層をその上に持ってもよい)。
[0032] As shown in FIG. 1 (a), a physically insulated silicon film is typically formed by printing or coating a molecular or nanoparticle-based silicon ink on a
[0033]基板1は、一般的に、従来の機械的サポート構造を含む。適切な電気的に不活性又は絶縁の基板としては、例えば、ガラス、セラミック、誘電体、及び/又は、プラスティックのプレート、ディスク、及び/又は、シートが挙げられる。或いは、適切な電気伝導性の基板としては、半導体(例えばシリコン)及び/又は金属のウエハ、ディスク、シート、及び/又は片が挙げられる。基板が金属のシート及び/又は片を含む場合は、そのデバイスは、インダクタ及び/又はキャパシタを含み、方法は、その金属基板からインダクタ及び/又はキャパシタを形成する過程を更に含んでもよい。しかしながら、如何なるそのような電気伝導性の基板であっても、それとその上の如何なる電気的に活性な層又は構造(例えば半導体層2)との間に絶縁層を設けるべきである。その例外は、電気的接触が絶縁体上のデバイスから金属基板に形成された構造に対してされる場所である(例えば、インターポーザ、インダクタ、及び/又はキャパシタの一又は複数の金属パッド。例えば、米国特許出願10/885,283号、及び/又は、米国仮出願第60/592,596号及び第60/617,617号。これらの出願日はそれぞれ2004年7月6日、2004年7月31日、2004年10月8日)。好ましくは、基板は、シリコンウエハ、ガラスプレート、セラミックのプレート又はディスク、プラスティックのシート又はディスク、金属片、金属のシート又はディスク、及び、これらのラミネート又は積層された組み合わせからなる構成される群から選択される部材を含み、電気伝導性の部材は一般的に、その上に絶縁層(例えば、対応する酸化物の層)を備える。
[0033] The
[0034]半導体薄膜層2を形成する過程は、基板1に半導体プレカーサインクを印刷してパターンを形成するステップと、そのインクを乾燥させるステップと、インクを硬化させるステップ(一般的に、架橋させ、シランをオリゴマー化及び/又は重合させ、並びに/或いは、平均分子量を増加させ、粘度を増加させ、及び/又は、化合物の揮発特性を減少させるために、)と、次いで、その半導体膜パターンを部分的又は実質的に完全に結晶化して多結晶膜を形成するステップとを含む。半導体薄膜2は、一般的に一又は複数のIV族元素、好ましくはポリシリコン又はシリコンゲルマニウムを含む。典型的な半導体層2の厚さは、約30,75又は100nmから、約200,500又は1000nmであり、そのうちの値の間の如何なる範囲でもよい。膜厚は、トランジスタの電気特性を最適化するように選択することができる。
[0034] The process of forming the semiconductor thin film layer 2 includes a step of printing a semiconductor precursor ink on the
[0035]様々な実施形態において、半導体層1は、低濃度ドープされた無機半導体材料を含むか、或いは、このような材料から実質的に構成される。このような材料としては例えば、一又は複数のIVA族元素(シリコン及び/又はゲルマニウム等)、いわゆる「III−V」材料(GaAs等)、II−VI(又はカルコゲニド)半導体等が挙げられ、更には、1016〜5×1018atoms/cm3の濃度でドーパント(B,P,As,又はSb等)を含んでもよい。代表的な低濃度ドープの半導体膜が、例えば2004年9月24日に出願された同時係属中の米国特許出願第10/949,013号に開示されている。ある実施形態では、半導体(トランジスタチャネル)層2は、僅かにドープされていてもよい(例えば、1016〜5×1018atoms/cm3のドーパント濃度)。シリコンベースのインクから形成される場合は、低濃度ドープ半導体層2は、均一なアモルファス状態において、その半導体層の実質的に厚さ全体にわたって実質的に均一な濃度プロファイル(例えば、半導体層の厚さの関数としてのドーパント濃度)を持つようにしてもよい。例えば、半導体層2は、基板上にドープト半導体材料の実質的に均一な層を含んでもよく、そのドープト半導体は、(a)少なくともシリコン及び/又はゲルマニウムの一つを含み、水素化され、アモルファス又は少なくとも部分的に多結晶化されたIVA族元素、及び、(b)ドーパント、を含む。ある実施形態では、薄膜構造体におけるIVA族元素は、シリコンを含み又はこれから実質的になり、ドーパント(B,P,As,又はSb等とすることができるが、好ましくはB又はP)は上述の濃度となるようにしてもよい。
[0035] In various embodiments, the
[0036]図1(b)に示すように、ゲート誘電体3は、例えば半導体層2の熱酸化によって、半導体(例えば(ポリ)シリコン)膜2の上に形成される。或いは、ゲート誘電体3は、代替的に、適切な誘電体プレカーサを印刷又はコーティングしてそれを誘電体膜(例えばテトラアルキルシロキサン、テトラアルコキシシラン)に変化させる方法、又は、他の一又は複数の金属酸化物(例えば、TiO2、ZrO2、HfO2等)の堆積、従来のCVD、PECVD、LPCVD、又はシリコンの酸化物及び/又は窒化物の層のスパッタ堆積によって形成することができる。図1(c)に示すように、次いでドープトガラス膜4がゲート誘電体3の上に印刷される(例えば、インクジェット、グラビア印刷により)。ある実施形態では、ゲート誘電体膜3は、半導体薄膜層2の表面全体に形成され、ドープトガラスパターン4がその上に印刷される。ドープトガラスパターンのレイアウトは、TFTのソース−ドレイン構造のために意図されたレイアウトと実質的に等しい。
As shown in FIG. 1 (b), the
[0037]印刷されたドープトガラス膜の複数の領域の間のギャップ5は、ゲート金属の位置を定める。ギャップの幅は、1〜100μm(好ましくは1−10μm、ある実施形態では、1−5μmである)の範囲にすることができる。高温のアニーリング処理により、ドープトガラスからのドーパントがゲート誘電体を通ってポリシリコン膜にマイグレーションし、ソース/ドレイン領域6を定める。ドープトガラスからゲート誘電体を通してドーパントを拡散させる温度は、好ましくは1100℃よりも低く、しかし、少なくとも約700℃以上であり、ソース/ドレインの各端子をドープするのに充分な時間だけ、しかし、ドープされていないチャネル領域7を残すようにする。
[0037] A
[0038]好ましくは、ドープトガラスを印刷するプロセスは、回路の異なる領域にN型ドープトガラス及びP型ドープトガラスを同時に堆積できるツールを使用する。ある実施形態では、例えば、回路のN型トランジスタ領域及びP型トランジスタ領域の間にマッチする距離又はそのような距離に対応する分(例えば、そのような距離の倍数)だけ隔てられた少なくとも二つのインクジェットヘッドを同じ機構に備えるインクジェットプリンタを使用する。二つのインクジェット(IJ)ヘッドは、対応するように、N型及びP型のドープトガラスプレカーサ(例えば、ドープトスピンオンガラスプレカーサ又は他の組成物を含むインク)の各リザーバに接続され、同じプリンティングパスにおいて回路の異なる領域にN型及びP型のドープトガラスを分配する。 [0038] Preferably, the process of printing doped glass uses a tool that can simultaneously deposit N-type doped glass and P-type doped glass in different regions of the circuit. In some embodiments, for example, at least two matching distances between the N-type transistor region and the P-type transistor region of the circuit or a distance corresponding to such a distance (eg, a multiple of such a distance). An inkjet printer having an inkjet head in the same mechanism is used. Two inkjet (IJ) heads are correspondingly connected to each reservoir of N-type and P-type doped glass precursors (eg, inks containing doped spin-on glass precursors or other compositions) and the same printing path. N-type and P-type doped glasses are distributed to different areas of the circuit.
[0039]ドープトガラスのプレカーサの例としては、従来のスピン・オン・ドーパント(SOD)組成物及び粘度が増加したカスタマイズド版(例えば、従来の製造物の溶媒を同様の又は適合する高い粘度の溶媒で置換又は希釈することで「カスタマイズ」する)、堆積後に低い温度(例えば400℃以下)で酸化可能なドープト分子シリコンインク組成物(ドーパント置換基を有する環式の直鎖又は分岐シランのオリゴマー又はポリマー、例えば、シクロ−Si5H9PR2(Rは低[C1−C4]アルキル基)、フェニル、又はC1−C4−アルキル置換のフェニル)又はその組成物のドーパントプレカーサ(例えば、ブチルホスフィン)、酸化ドープト分子シリコンインク組成物(例えば、シクロ、組成物中にドーパントプレカーサを有する直鎖又は分岐シランのオリゴマー又はポリマー(シクロ−Si5O5H10)の酸化されたバージョン(例えば、モノ、ジ、又はトリのブチルホスフィン又はそれに類似する酸化物)、或いは、そのドーパント置換物)、及び、ホスフィン及びボロン化合物(例えば、ジ-n-ブチルホスフィン等の有機リン酸)及びホウ酸化物(例えば、トリ-t-ブチルホウ酸)を含むガラス形成組成物(例えば、いわゆるゾルゲル組成物)が挙げられる。適切な誘電体は、リン及び酸素を含む化合物及び/又はポリマー(更にシリコン、炭素、水素、及び/又は窒素を含んでもよい)、臭素(更にシリコン、炭素、水素、酸素、及び/又は窒素を含んでもよい)、ヒ素及び/又はアンチモン(それぞれ更にシリコン、炭素、水素、及び/又は酸素を含んでもよい)等を含む。典型的なリン含有誘電体としては以下のものが挙げられる。
・無機オキソリン化合物及び酸(例えば、P2O3、P2O5、POCl3等)
・ホスフォシリケイト
・単量体、二量体、及び/又はオリゴマーのリン酸塩(例えば、メタ−、及び/又は、ポリリン酸塩)
・ホスホン酸塩、ホスフィン塩酸、及びホスフィン
・有機オキソリン化合物及び酸(例えば、アルキル(アリール)リン酸塩、ホスホン酸塩、ホスフィン塩酸、及びこれらの縮合生成物)、及び、
・アルキル−、及び/又は、アリールホスホン及び/又は−ホスフィン酸。
[0039] Examples of doped glass precursors include conventional spin-on-dopant (SOD) compositions and customized versions with increased viscosity (eg, high viscosity solvents similar or compatible with conventional product solvents) A doped molecular silicon ink composition (a cyclic linear or branched silane oligomer having a dopant substituent or oxidizable at a low temperature (eg, 400 ° C. or lower) after deposition). A polymer, for example a cyclo-Si 5 H 9 PR 2 (where R is a low [C 1 -C 4 ] alkyl group), phenyl, or a C 1 -C 4 -alkyl substituted phenyl) or dopant precursor (eg, , Butylphosphine), oxidized doped molecular silicon ink composition (eg, cyclo, dopant precursor in the composition) Linear or branched silane oligomers or polymers having oxidized versions of (cyclo -
Inorganic oxoline compounds and acids (eg P 2 O 3 , P 2 O 5 , POCl 3 etc.)
Phosphosilicates Monomer, dimer and / or oligomer phosphates (eg meta- and / or polyphosphates)
-Phosphonates, phosphine hydrochlorides, and phosphines-Organic oxoline compounds and acids (eg alkyl (aryl) phosphates, phosphonates, phosphine hydrochlorides and their condensation products), and
Alkyl- and / or arylphosphones and / or phosphinic acids.
[0040]典型的なボロン含有の誘電体としては以下のものが挙げられる。
・無機ボロン化合物及び酸(例えば、ホウ酸、B2O3)
・ボロシリケイト、ボラゾール、及びこれらのポリマー
・ハロゲン化ホウ素(例えば、BBr3)
・ボラン(例えば、B10H10)、及び、シラ−及び/又はアザボラン、及び、
・有機ボロン化合物及び酸(例えば、アルキル/アリールボロン酸、ホウ酸塩、ボロキシン、ボラゾール、ボラン添加合成物等)
[0040] Typical boron-containing dielectrics include the following.
Inorganic boron compounds and acids (for example, boric acid, B 2 O 3 )
• borosilicates, borazoles, and their polymers • boron halides (eg BBr 3 )
Borane (eg B 10 H 10 ) and sila and / or azaborane, and
・ Organic boron compounds and acids (eg, alkyl / aryl boronic acids, borates, boroxines, borazoles, borane-added compounds)
[0041]典型的なヒ素及び/又はアンチモン含有の誘電体としては以下のものが挙げられる。
・上記化合物のオキソ−及び/又はアザ−類似体(例えば、As2O3、Sb2O3)
・アルシノシラン(例えば、シクロ−As5(SiH3)5)
[0041] Typical arsenic and / or antimony containing dielectrics include the following.
Oxo- and / or aza-analogues of the above compounds (eg As 2 O 3 , Sb 2 O 3 )
Arsinosilane (eg, cyclo-As 5 (SiH 3 ) 5 )
[0042]このように、ソース及びドレインの各端子は、(i)IVA族元素、GaAs等のIII−V族化合物半導体、或いは、ZnO又はZnS等のII−VI族半導体(又は、カルコゲニド)、及び、(ii)ドーパント元素を含むようにできる。好ましくは、半導体は、IV族元素(例えば、Si及び/又はGe)、並びに/或いは、B,P,As,又はSbからなる群から選択されるドーパントを含む。 [0042] Thus, each of the source and drain terminals includes (i) a group IVA element, a group III-V compound semiconductor such as GaAs, or a group II-VI semiconductor (or chalcogenide) such as ZnO or ZnS, And (ii) a dopant element may be included. Preferably, the semiconductor comprises a group IV element (eg, Si and / or Ge) and / or a dopant selected from the group consisting of B, P, As, or Sb.
[0043]様々な実施形態において、ゲートは、少なくとも0.1ミクロン、0.5ミクロン、1ミクロン、又は2ミクロンの幅を有する。ある態様では、最小のゲート幅は約5ミクロンである。ゲートは、約1μm〜約1000μmの長さ、或いは、そのなかの値の間の如何なる範囲(例えば、約2μm〜約200μm、又は、約5μm〜約100μm等)を有してもよい。また、ゲートの厚さは、約50nm〜約10000nm、或いは、そのなかの値の間の如何なる範囲(例えば、約100nm〜約5000nm、約200〜約2000nm等)でもよい。ソース及びドレイン端子は、10〜1000nmの厚さ、或いは、そのなかの値の間の如何なる範囲(例えば、約100、200、又は250オングストローム〜約10000、1000、又は500オングストローム)を有するようにできる。 [0043] In various embodiments, the gate has a width of at least 0.1 microns, 0.5 microns, 1 micron, or 2 microns. In some embodiments, the minimum gate width is about 5 microns. The gate may have a length of about 1 μm to about 1000 μm, or any range between values therein (eg, about 2 μm to about 200 μm, or about 5 μm to about 100 μm, etc.). Also, the gate thickness may be about 50 nm to about 10,000 nm, or any range between values (eg, about 100 nm to about 5000 nm, about 200 to about 2000 nm, etc.). The source and drain terminals can have a thickness of 10 to 1000 nm, or any range between values therein (eg, about 100, 200, or 250 angstroms to about 10,000, 1000, or 500 angstroms). .
[0044]図1(e)を参照して、適切なゲート金属プレカーサ(例えば、金属ナノパーティクル、又は、有機金属化合物、ドープト分子及び/又はナノパーティクルベースのシリコンインク、シリサイドプレカーサインク等)を、少なくとも印刷されたドープトガラスパターンで画成されたギャップに堆積させ、次いで、それをゲート金属に変化させることで、ゲート金属8が印刷される。ドープトシリコンインクの使用は、多結晶シリコンを形成するため、及び/又は、ドーパントを活性化させて充分な導電性を得るために、高温のアニーリング又はレーザ照射を更に必要とし得る。代替的に、シード層のためのプレカーサを、印刷されたドープトガラスパターンによって画成されたギャップに印刷し、そのシード層の上に電気めっき又は無電界めっきによってゲート金属を形成してもよい。シード層は、めっき処理の前に活性化処理が必要となり得る。
[0044] Referring to FIG. 1 (e), suitable gate metal precursors (eg, metal nanoparticles, or organometallic compounds, doped molecules and / or nanoparticle-based silicon ink, silicide precursor inks, etc.) The
[0045]ゲート金属プレカーサを印刷する手法としては、例えば、インクジェット、グラビア印刷、オフセットリソグラフィ等が挙げられる。更に(又は、代替的に)、ゲート金属をパターニングする手法として、ゲート金属プレカーサをコーティング又は印刷し、局所的にそれをレーザ照射に曝して、その曝した領域の溶解特性を変化させるものが挙げられる(2003年12月31日出願の米国特許出願第10/749876号参照)。曝されていない領域を洗い流した後、照射されたゲート金属プレカーサは、任意に追加の硬化又はアニーリングステップ(いわゆる「ネガティブ」パターニング及び現像)の後で、ゲート金属を形成するために残留させる。代替的に、「ポジティブ」パターニング及び現像を利用してもよく、この場合は、照射された領域が洗浄除去される。これらの実施形態(ポジティブパターニングの形態を含む)は、直接印刷法では直接には達成できない高解像度の金属ゲートのパターニングのために有効である。一般的に、ゲート伝導体は金属を含む。しかしながら、ゲートに関して、「金属」という用語は、ドープされたポリシリコンを含むものとする。 [0045] Techniques for printing the gate metal precursor include, for example, inkjet, gravure printing, offset lithography, and the like. In addition (or alternatively), techniques for patterning the gate metal include coating or printing the gate metal precursor and exposing it locally to laser irradiation to change the dissolution characteristics of the exposed area. (See US patent application Ser. No. 10/749876, filed Dec. 31, 2003). After washing away the unexposed areas, the irradiated gate metal precursor is left to form the gate metal, optionally after additional curing or annealing steps (so-called “negative” patterning and development). Alternatively, “positive” patterning and development may be used, in which case the irradiated areas are washed away. These embodiments (including positive patterning forms) are useful for patterning high resolution metal gates that cannot be achieved directly by direct printing. Generally, the gate conductor includes a metal. However, with respect to the gate, the term “metal” is intended to include doped polysilicon.
[0046]金属含有インク(及び、更には、ここに開示される他の如何なる印刷可能なインク)は、基本的には、従来の如何なる印刷技術によって印刷してもよい。例えば、印刷方法としては、予め定められたパターンに、金属含有インクを、インクジェット印刷(「インクジェット」)、スクリーン印刷、グラビア印刷、オフセット印刷、フレキソ印刷、スプレーコーティング、スリットコーティング、押し出しコーティング、メニスカスコーティング、マイクロスポッティング、ペンコーティング、ステンシル、スタンプ、注射器、及び/又は、ポンプディスペンスで印刷するものが挙げられる。インクは、金属プレカーサの材料及び溶剤を含み又はこれらから実質的に構成される。プリンティング又は(選択的に)めっき法に一般的に適合する金属プレカーサは、チタン、銅、銀、クロム、モリブデン、タングステン、コバルト、ニッケル、金、パラジウム、白金、亜鉛、鉄等の金属、或いは、これらの金属合金(好ましくは銀又は金(又はこれらの金属合金))の有機金属合成物又はナノパーティクル(例えば、ナノクリスタル)を含んでもよい。そのようなナノパーティクル又はナノクリスタルは、(一又は複数の界面活性剤によって)従来のようにパッシベートされ、一又は複数の表面リガンドを与えられ、又は、パッシベートされないままとなる。めっきは、ある例では、金属のナノパーティクル又は有機金属化合物を用いて金属(Pd等)のシード層をレーザ書き込みし、次いで、レーザ書込みされたシード層の上にバルク伝導体(Co,Ni,Cu等)又は半導体(Si及び/又はGe等)を堆積することにより行われる(例えば、無電界又は電界めっきにより)。代替的に、インクは、従来のバインダに含まれる一又は複数のそのような金属又はそれらの合金のパウダを含む従来のペーストを含み又はそれから実質的に構成されるようにしてもよい。 [0046] The metal-containing ink (and, in addition, any other printable ink disclosed herein) may be printed by essentially any conventional printing technique. For example, printing methods include metal-containing ink in a predetermined pattern, inkjet printing (“inkjet”), screen printing, gravure printing, offset printing, flexographic printing, spray coating, slit coating, extrusion coating, meniscus coating. , Microspotting, pen coating, stencil, stamp, syringe, and / or those that print with pump dispense. The ink comprises or substantially consists of a metal precursor material and a solvent. Metal precursors that are generally compatible with printing or (optionally) plating methods include metals such as titanium, copper, silver, chromium, molybdenum, tungsten, cobalt, nickel, gold, palladium, platinum, zinc, iron, or An organometallic composition of these metal alloys (preferably silver or gold (or these metal alloys)) or nanoparticles (for example, nanocrystals) may be included. Such nanoparticles or nanocrystals are conventionally passivated (by one or more surfactants), given one or more surface ligands, or remain unpassivated. Plating, in one example, laser-writes a metal (such as Pd) seed layer with metal nanoparticles or organometallic compounds, and then bulk conductors (Co, Ni, Cu, etc.) or semiconductors (Si and / or Ge etc.) are deposited (for example, by electroless or electroplating). Alternatively, the ink may comprise or consist essentially of a conventional paste comprising a powder of one or more such metals or their alloys contained in a conventional binder.
[0047]金属含有インクは、従来の及び/又はさもなければ公知のプロセスで乾燥させることができる。例えば、金属プレカーサインクは、溶媒及び/又はバインダを除去するのに効果的な温度と時間、印刷された金属プレカーサインクをその上に含む基板を加熱することによって乾燥させることができる。印刷されたインクから溶媒を除去するための適切な温度は、約80℃〜約150℃の範囲で、又は、このなかの如何なる範囲でもよい(例えば約100℃〜約120℃)。そのような温度で印刷されたインクから溶媒を除去する適切な時間は、約10秒間〜約10分間であり、又は、このなかの如何なる範囲でもよい(例えば、約30秒〜約5分、又は、約1分〜約3分等)。このような加熱処理は、従来のホットプレート上で或いは加熱炉又は加熱オーブン内で、選択的に不活性の雰囲気中で(上述のように)行うことができる。 [0047] The metal-containing ink can be dried by conventional and / or otherwise known processes. For example, the metal precursor ink can be dried by heating the substrate having the printed metal precursor ink thereon for a temperature and time effective to remove the solvent and / or binder. Suitable temperatures for removing the solvent from the printed ink may range from about 80 ° C. to about 150 ° C., or any range therein (eg, about 100 ° C. to about 120 ° C.). A suitable time to remove the solvent from the ink printed at such temperatures is from about 10 seconds to about 10 minutes, or any range therein (eg, from about 30 seconds to about 5 minutes, or About 1 minute to about 3 minutes, etc.). Such heat treatment can be performed in a selectively inert atmosphere (as described above) on a conventional hot plate or in a heating furnace or oven.
[0048]インクからの乾燥された金属含有材料は、その電気的及び/又は物理的特性(例えば、電気伝導性、モフォロジー、エレクトロマイグレーション、及び/又は、エッチング抵抗、ストレス、及び/又は表面ひずみ等)並びに下層のゲート電極への接着性を向上するのに充分な温度と時間、更にアニールしてもよい。金属含有インクが全体的に(ブランケット)堆積又は印刷される場合、一般的にアニーリングを施して、後のレーザパターニングのためにその上にレジストが堆積され得る金属膜を形成する。また、金属プレカーサインクをレーザ書き込みすることで直接パターニングされた金属及び/又は金属プレカーサができる場合は、アニーリングは、一般的に、伝導性及び接着性等に優れた金属層を形成するために行われる。このようなアニーリングは、すでに溶解された金属ナノパーティクルをアニーリングし、又は、パターニングされた金属プレカーサ層をパターニングされた金属に変換することを含んでもよい。適切なアニーリング温度は、一般的には約100℃〜約500℃であり、このなかの如何なる温度範囲を採ってもよい(例えば、約150℃〜約400℃)。アニーリングの適切な時間は、約1分〜約2時間の範囲であり、好ましくは、約10分〜約1時間、又はこのなかの如何なる時間範囲を採ってもよい(例えば、約10分〜約30分)。アニーリングは、従来の加熱炉又はオーブンの中、任意に不活性又は減少された雰囲気中(上述したように)で行うことができる。このように、本方法は、レーザパターニングされた金属ゲートの電気的、物理的、及び/又は接着の特性を充分に向上できるように、該ゲートをアニーリングするステップを更に含む。 [0048] The dried metal-containing material from the ink has its electrical and / or physical properties (eg, electrical conductivity, morphology, electromigration, and / or etching resistance, stress, and / or surface strain, etc. ) And a temperature and time sufficient to improve adhesion to the underlying gate electrode may be further annealed. When the metal-containing ink is deposited (printed blanket) entirely or printed, it is typically annealed to form a metal film on which resist can be deposited for later laser patterning. In addition, when a directly patterned metal and / or metal precursor can be obtained by laser writing the metal precursor ink, annealing is generally performed to form a metal layer having excellent conductivity and adhesion. Is called. Such annealing may include annealing already dissolved metal nanoparticles or converting the patterned metal precursor layer to patterned metal. Suitable annealing temperatures are generally from about 100 ° C. to about 500 ° C., and any temperature range may be taken (eg, from about 150 ° C. to about 400 ° C.). Suitable time for annealing ranges from about 1 minute to about 2 hours, preferably from about 10 minutes to about 1 hour, or any time range therein (eg, from about 10 minutes to about 1 hour). 30 minutes). Annealing can be performed in a conventional furnace or oven, optionally in an inert or reduced atmosphere (as described above). Thus, the method further includes annealing the gate so that the electrical, physical and / or adhesion properties of the laser patterned metal gate can be sufficiently improved.
[0049]ある実施形態では、ゲート金属プレカーサインクは、印刷されたドープトガラスパターンからドゥウェット(de−wet)することができ、それは、ドープトガラスパターンで画成されたギャップにインクを効果的に閉じ込める。ドープトガラスパターンは、ドゥウェットを確実にするために、ゲート金属プレカーサインクの堆積の前に処理される(例えば、プラズマ照射、フッ素処理された層又は類似のドゥウェット特性を持つ他の材料の層によるコーティング等)。同様に、ゲート金属プレカーサインク及び/又はドープトガラスプレカーサは、ドープトガラスパターンからのゲート金属プレカーサのドゥウェットを確実にする添加物を含むようにしてもよい。代替の実施形態では、ゲート金属プレカーサは、印刷されたドープトガラスパターンを濡らし、ドープトガラスパターンの各部分の間のギャップ領域を超えて広がり、また、少なくとも部分的にドープトガラスパターンを覆う。この実施形態は、デバイスにおけるゲートに誘発されるドレインリークを減少するのに有効である。 [0049] In certain embodiments, the gate metal precursor ink can be de-wet from the printed doped glass pattern, which effectively inks the gap defined by the doped glass pattern. Confine. The doped glass pattern is processed prior to the deposition of the gate metal precursor ink to ensure dowetting (eg, plasma irradiation, fluorinated layer or other material layer with similar dowetting properties) Coating etc.). Similarly, the gate metal precursor ink and / or doped glass precursor may include an additive that ensures the wetness of the gate metal precursor from the doped glass pattern. In an alternative embodiment, the gate metal precursor wets the printed doped glass pattern, extends beyond the gap region between each portion of the doped glass pattern, and at least partially covers the doped glass pattern. This embodiment is effective in reducing gate induced drain leakage in the device.
[0050]本発明に従った薄膜トランジスタの典型的な製造プロセスフローは、それゆえ以下のステップを含み得る。
・アモルファスSi薄膜を形成するために、低濃度ドープ又はアンドープのシランを堆積する。
・(任意)アモルファスSiを脱水素化する
・ゲート酸化物を堆積、成長、又は他の方法で形成する(例えば、熱酸化による)
・低濃度ドープ又はアンドープのアモルファスSiを結晶化する(例えば、エキシマレーザ処理又は加熱炉処理による)
・ドープトガラスを堆積することにより、ソース及びドレイン領域を印刷又は他の方法でパターニングする
・(任意)金属シード層を堆積する
・ゲート金属を堆積する
・(任意)従来のゲート金属アニーリング
・保護膜の堆積(例えば、酸化物、窒化物)
ドープトガラスを印刷した後の酸化物形成
[0050] A typical manufacturing process flow of a thin film transistor according to the present invention may therefore include the following steps.
Deposit lightly doped or undoped silane to form amorphous Si thin films.
(Optional) Dehydrogenate amorphous Si. Gate oxide is deposited, grown, or otherwise formed (eg, by thermal oxidation).
Crystallize lightly doped or undoped amorphous Si (eg by excimer laser treatment or furnace treatment)
Patterning the source and drain regions by printing or otherwise by depositing doped glass; (optional) depositing a metal seed layer; depositing gate metal; (optional) conventional gate metal annealing; Deposition (eg oxides, nitrides)
Oxide formation after printing doped glass
[0051]図2(a)〜(e)は、ポリシリコンの熱酸化によるゲート誘電体形成を、ドープトガラスからのドーパントの注入と元のまま(in situ)又は一つのプロセスステップで有利に組み合わせたものである。しかしながら、この第2の典型プロセスの一つの大切な点は、重要なドーパント拡散が始まる前に、ゲート酸化物の成長を達成することである。 [0051] FIGS. 2 (a)-(e) advantageously combined polysilicon gate thermal dielectric formation with dopant implantation from doped glass either in situ or in one process step. Is. However, one important aspect of this second exemplary process is to achieve gate oxide growth before significant dopant diffusion begins.
[0052]シリコン膜12は、一般的に、図1(a)に示されたものと同一のプロセスで、分子及び/又はナノパーティクルベースのシリコンインクを印刷又はコーティングし、次いで、それをシリコン膜に変化させること、或いは、従来のようにシリコン膜を堆積することによって(例えば、PECVD、LPCVD、スパッタリング等)、基板11上に形成される。いずれの場合にも、シリコン膜は、一般的に、UVレーザ照射、加熱炉、又は、RTAアニーリング(任意に、Au、Ni、Al等の結晶化促進剤とともに)によって結晶化される。その後、図2(b)に示すように、ドープトガラス14が(ポリ)シリコン膜の上に印刷される(例えば、インクジェット、グラビア、又はオフセットリソ印刷等)。印刷されたドープトガラスパターンのレイアウトは、一般的に、ソース−ドレイン領域のために意図されたレイアウトと実質的に等しい。代替的に、印刷されたドープトガラスパターンは、TFTの低ドープ濃度拡張領域(例えば、低ドープ濃度ドレイン)に対応してもよく、この場合は、続いて、比較的ドープ濃度が高いソース/ドレイン領域を形成するために第2のドープトガラスパターンを形成してもよい。印刷されたドープトガラスパターン領域14の間のギャップは、一般的に、ゲート金属及びゲート誘電体の位置を定める。ギャップ幅は、上述のように、1〜100μmの範囲(好ましくは1〜10、又は、1〜5μm)にすることができる。印刷の後、任意に、ドープトガラスパターンは、ドープトガラスからシリコン膜又はゲート金属及び誘電体を画成するギャップに実質的にドーパントが拡散しないようにするために、充分に低い温度で硬化される。ある実施形態では、ドープトガラスパターンに複数の開口を形成し、それらから半導体薄膜層のドーパント含有(低濃度ドープ)領域の表面を露出する。
[0052] The
[0053]図2(c)に示すように、ゲート誘電体13は、露出したポリSi層の加熱シリコン酸化によって、適切な誘電体プレカーサを印刷又はコーティングしてそれを誘電体膜に変化させることにより、或いは、SiO2又は他の金属酸化物(例えば、TiO2、ZrO2、HfO2等)の液相堆積、又は、従来のシリコンの酸化物又は窒化物の堆積方法(例えば、PECVD、LPCVD、酸素及び/又は窒素源の存在下での要素ターゲットのスパッタリング等)によって形成することができる。好ましくは、シリコン酸化が用いられる。
[0053] As shown in FIG. 2 (c), the
[0054]ポリSi膜12の露出されたゲート領域におけるシリコン酸化は、適切な雰囲気下(空気、O2、オゾン、N2O、ウェット又はドライスチーム、又はこれらの組み合わせ)で600℃よりも高い温度まで膜を加熱することで達成される。ドープトガラスからチャネル領域へのドーパントの拡散を減少、阻止、又は防止するため、最大温度は、好ましくは1000℃より低く、更に好ましくは900℃よりも低い。
[0054] Silicon oxidation in the exposed gate region of the poly-
[0055]この電子デバイスのゲート誘電体膜13は、ここに述べるゲート誘電体膜のための如何なる材料を含んでもよい。ゲート誘電体膜13は、ウェットエッチングされたときに後に形成されるゲート金属の対応する寸法よりも僅かに小さな幅と長さを有するようにできるが、しかし、二つの層は、ドライエッチングされたときに実質的に等しい幅と長さを持つ。ゲート誘電体膜13は、20オングストローム〜400オングストローム、又は、このなかの値の間の如何なる範囲の厚さを持つことができる(例えば、30〜300オングストローム、50〜200オングストローム等)。代替的に、厚いゲート誘電体層(例えば、500〜2000オングストロームの範囲、ある態様では約1500オングストロームのオーダーで)を使用することもでき、好ましくは、二酸化ケイ素又は酸化アルミニウムよりも高い誘電率を持つ材料を使用する。ある実施形態では、ゲート誘電体膜13は、高濃度ドープされたソース及びドレイン端子の厚さよりも大きな厚さを有するが、これは主に、ソース及びドレイン端子がゲート金属層への電気的接続を形成する可能性を最小限にするためである。しかしながら、高速トランジスタのためには、一般的に薄いゲート誘電体膜が好適である。典型的には、図2(d)に示すように、ゲート酸化物13が形成された後、温度を充分に上昇させて(例えば800℃以上)、ドーパントを半導体膜12に拡散(すなわち「ドライブイン」)させ、ソース/ドレイン領域16を形成する。上昇された温度にて更なるシリコン酸化がドーパントの拡散と同時に起こり得る。有効なドーパント拡散を引き起こすために必要なドープトガラスのアニーリング温度は、好ましくは、誘電的に有効なゲート誘電体を形成するための温度よりも高く、しかし、基板の最大プロセス温度よりも高くない温度である(例えば、アルミニウム等の比較的低い融点の材料の金属片については、600℃以下の温度であり(ドーパント拡散のためにレーザが用いられ得る)、ステンレス鋼片については1100℃以下の温度である)。
[0055] The
[0056]その後、図2(e)に示すように、ゲート金属18が実質的に図1(e)のゲート金属8と同一の方法で形成される。
ドープトガラス層のパッシベーション
[0056] Thereafter, as shown in FIG. 2 (e), a
Passivation of doped glass layers
[0057]図3(a)〜(c)は、ドープトガラス上に、バリア及び/又はパッシベーション層25を堆積することにより、又は、同様の非活性化層25を形成することにより、ゲート誘電体を形成する際にドープトガラスから潜在的なアウト・ディヒュージョン(放出拡散)の問題を減少する更なる代替的なプロセスフローである。このように、更なる実施形態では、薄いドーパント阻止層25が、印刷されたドープトガラスパターン24の上に形成される。この層は、ドーパント活性化中にドーパントがチャネル領域27に拡散するのを防ぐことを図るものである。この層の形成は、様々な方法で達成できる(例えば、実質的にアンドープのガラス(バッファとして作用する)又は窒化シリコン膜の堆積)。典型的なドーパント(例えば、リン又はボロン)を効率的にゲッタリングする膜も使用できる。代替的に、ドーパントを激減又は阻止する表面層は、パターニングされたドープトガラス膜を湯又は水蒸気に曝すことで形成され、これは、ソース/ドレインドーピングに有効になるように、露出表面からある程度のドーパントを抽出するが、ガラスのバルク(特に、下層のシリコン22との境界に近傍にて)に充分なドーパントを残す。更に、薄いパッシベーション及び/又はドーパント阻止層25は、パターニングされたガラス膜を、その表面特性を変化させる条件下(例えば、オゾン、N2O等に曝すことで、有効なドーパント拡散を妨げるために)にすることで、形成される。
[0057] FIGS. 3 (a)-(c) show the gate dielectric by depositing a barrier and / or
[0058]ここで図3(a)を参照して、パッシベーション又はバリア層25(ドーパント阻止層又はアンドープパッシベーション層となり得る)は、典型的にドーパント拡散を生じさせるために用いられる温度よりも遥かに低い温度でドーパントを注入する前に塗布又は形成される。そのようなバリア層は、上昇された温度でドープトガラス24からドーパントが隣接の部分(例えば、ポリSiチャネル27の上部(図3(b)参照)又は後に形成されるゲート誘電体23及び/又は層間誘電体)へ拡散するのを効果的に防止する。好ましくは、パッシベーション/バリア層25は、後のゲート誘電体の形成のためのバリアを提供しないアンドープのシリコン酸化物から実質的に構成される。バリア層を形成できるプロセスは、適切なプレカーサ(例えば、ケイフッ酸とホウ酸の含水混合物)からSiO2の液相を堆積する過程を含み、これにより、適切な温度で良質のゲート誘電体の薄膜を形成することができる。代替的に、公知の方法により、ドープトガラス層24の表層からドーパントを浸出させる従来の方法により、パッシベーション層25を形成してもよい。
[0058] Referring now to FIG. 3 (a), the passivation or barrier layer 25 (which can be a dopant blocking layer or an undoped passivation layer) is much more than the temperature typically used to cause dopant diffusion. It is applied or formed before implanting the dopant at a low temperature. Such a barrier layer may be a
[0059]ここで図3(b)を参照して、適切なゲート誘電体プレカーサを印刷又はコーティングし、次いで硬化/アニーリングをすることにより(例えば、液相堆積法又は従来の方法を用いる)形成されるゲート誘電体の場合は、層の横方向の広がりは、ドープトガラスパターン/構造24の間のギャップに制限される必要が無い。実際にある状況では、ゲート誘電体層23の少なくとも一部がドープトガラスパターンの表面を完全に又は少なくとも部分的に覆うことが好ましい(例えば、図3(b)に示すように)。そのような場合には、ゲート誘電体層そのものも、バリア/パッシベーション層25を提供し、ドープトガラス層24及び/又はソース/ドレインパターン26からドーパントが外部に拡散するのを減少、阻止、及び防止する。ソース/ドレイン領域26の形成は、図1(d)のソース/ドレイン領域16の形成と実質的に同様である。
[0059] Referring now to FIG. 3 (b), formed by printing or coating a suitable gate dielectric precursor followed by curing / annealing (eg, using liquid deposition or conventional methods). In the case of a gate dielectric, the lateral extent of the layer need not be limited to the gap between the doped glass pattern /
[0060]場合によっては、酸化に先立ってチャネル領域27へドーパントを拡散させることが、ドープされた材料の酸化速度を高くするために好ましい。この高められた酸化速度によって、チャネル27の端部により厚いゲート酸化物23を形成することができる。この厚い誘電体は、ドレイン26の端部での電界を減少させ、これによりゲート誘発ドレインリーク(GIDL)を減少させることができる。
[0060] In some cases, diffusing the dopant into the
[0061]次に図3(c)を参照して、適切なゲート金属プレカーサ(例えば、金属ナノパーティクル又は有機金属化合物、ドープト分子及び/又はなのパーティクルベースのシリコンインク、シリサイドプレカーサインク等)を上述のように印刷されたドープトガラスパターン24によって画成されたギャップ25の中へ堆積させ、それをゲート金属に変化させることで、図1(e)のゲート金属8のように、ゲート金属28が形成される。
ソース/ドレインのコンタクト及びインターコネクションの形成
[0061] Referring now to FIG. 3 (c), suitable gate metal precursors (eg, metal nanoparticles or organometallic compounds, doped molecules and / or particle-based silicon ink, silicide precursor ink, etc.) are described above. As shown in FIG. 1 (e), the
Source / drain contact and interconnection formation
[0062]ソース/ドレインのコンタクト及びインターコネクションの形成のための次のプロセスフローは、上述の如何なるデバイスの構造及び/又はプロセスにも適用することができる。
ソース/ドレイン・コンタクトエッチングのためにゲートをマスクとして使用
[0062] The following process flow for the formation of source / drain contacts and interconnections can be applied to any device structure and / or process described above.
Using the gate as a mask for source / drain contact etching
[0063]図4(a)〜(d)は、図1〜3に示した基礎となるTFT構造体に、ソース/ドレインのコンタクト及び層間誘電体(ILD)を形成するためのプロセスの典型的な形態を示す。図4(a)を参照して、この典型的なプロセスフローは、ドープトガラスパターン130を部分的に覆う印刷された金属ゲート140を、ソース/ドレイン領域112,114のコンタクト領域を露出させるためにドープトガラスパターン130をエッチングするためのマスクとして利用する。この形態では、ソース/ドレイン領域112/114の上に有機ILD(層間誘電体)が存在しないため、ソース/ドレインの各コンタクトの距離を比較的近くすることができ(このため抵抗を減少できる)、ソース/ドレインの各コンタクトの上に任意のシリサイドを形成することができる。更に、ゲート誘電体120の領域を越えるようにゲート金属140を広げ、ゲート金属140の下方のドープトガラス130をある程度残すことにより、ゲート誘発ドレインリークを減少させることができる。
[0063] FIGS. 4 (a)-(d) are exemplary processes for forming source / drain contacts and interlayer dielectric (ILD) in the underlying TFT structure shown in FIGS. 1-3. Various forms. Referring to FIG. 4 (a), this exemplary process flow illustrates a printed
[0064]ソース/ドレイン領域112/114及びチャネル116は、図1(d)のソース/ドレイン領域6及びチャネル7と同様に、基板100上に形成される。アンドープト半導体層部110は、ドープトガラス層130からのドーパントの注入後に残存する。ドープトガラス層130は、ソース/ドレイン領域112/114の形成後に残存する。ゲート誘電体120は、図1(c)のゲート誘電体3又は図2(c)のゲート誘電体13と同様に形成される。酸化物層122は、ドープトガラス層130で覆われていない半導体層(すなわち符号110の領域)の露出表面の酸化中に形成される。
[0064] Source /
[0065]図4(b)に示すように、ドープトガラスパターン130及び露出された誘電体層122のエッチングは、一又は複数のエッチャントに曝すことで達成される。エッチャントには、例えば、HFベースのウェットエッチャント(例えば、バッファドオキサイドエッチ(BOE))、NOE、従来のパッドエッチ、従来のピリジン:HFエッチャント溶液)、HFベース又は製造の蒸気又はガス、プラズマエッチング等が含まれるが、これらに限定されるものではない。エッチャントは、ゲート誘電体122及びドープトガラス130のエッチング速度が、下層のシリコン(例えば、層110,112,114)及び金属ゲート層140のエッチング速度よりも充分に大きくなるように選択され、これによって、シリコン又はゲート金属が実質的に除去されることなくドープトガラスを実質的に完全に除去できるようにする。
[0065] As shown in FIG. 4 (b), etching of the doped
[0066]次に図4(c)を参照して、エッチング及び任意のクリーニングステップの後、インターコネクト金属150/152を、露出されたソース/ドレインの各コンタクトに印刷する。図4(c)には示していないが、インターコネクト金属は露出された金属にも印刷されるが、公知のように、ページの平面ではなく「パッド」領域においてである。ある実施形態では、インターコネクト金属構造150又は152は、ダイオード構成のトランジスタを形成するためにゲート金属140にも接触する(図示せず)。印刷されたインターコネクト金属は、同じ層でトランジスタに接続するため、及び/又は、ビア構造を下方のコンタクト領域に提供するために、使用される。インターコネクト金属の抵抗は、好ましくは10オーム・パー・スクウェアより低くする。
[0066] Referring now to FIG. 4 (c), after etching and optional cleaning steps,
[0067]良好な接触を確保するために、図4(c)の構造は、更に、インターコネクト金属150/152とシリコンの境界で、又は、インターコネクト金属150/152と下層のシリコン112/114との間の接触領域の膜厚全体にわたって、シリサイドを形成するようにアニールされる。シリサイドを形成する適切な金属としては、これには限定されないが、例えば、Al,Ni,Pd,Pt,Mo,W,Ti,Co等が挙げられる。インターコネクト金属は、そのようなシリサイド形成金属から選択することができる。代替的に、インターコネクト金属プレカーサインクは、インターコネクト150/152とドープトシリコンソース/ドレイン領域112/114との間の接触抵抗を下げることが知られているシリサイド(例えば、Ni有機ナノ金属がドープされた銀インク)を形成する添加物を含んでもよい。しかしながら、添加物(例えばNi)は、シリコン界面から分離し、及び/又は、シリサイドを形成してもよい。
[0067] In order to ensure good contact, the structure of FIG. 4 (c) may further include an interface between the
[0068]図4(d)を参照して、インターコネクト金属150/152を印刷した後(スパッタリングやフォトリソグラフィ等のように、他の従来のプロセスで形成してもよい。但し、印刷技術が好ましい)、露出された活性化領域(例えば、ゲート140及びソース/ドレイン領域112/114)を覆うために層間誘電体160が印刷されるが、適切な領域(例えば、インターコネクト150/152を覆う領域)でビアホール162/164を残す。層間誘電体プレカーサは、ガラス形成組成物(例えば、従来の有機シリケート又は有機シロキサン等のスピン・オン・ガラス組成物)、有機誘電体(例えば、ポリイミド、ポリ(ベンゾシクロブテン)[BCB]等)、酸化シリコンプレカーサ(例えば、Si5H5(OH)5のような酸化シラン)、又は、印刷の後に酸化される分子及び/又はナノパーティクルベースのシリコン組成物(例えばシランインク)を含んでもよい。
[0068] Referring to FIG. 4 (d), after
[0069]層間誘電体160の印刷処理には、ここに開示する他の印刷可能なインクと同様に、例えばインクジェット、グラビア、オフセット印刷等を用いることができる。代替的に、層間誘電体をパターニングする過程は、層間誘電体(例えば、UV−及び/又はIR−感光ポリイミド)を印刷又は堆積するステップを含み、それを照射(IR、可視、又はUV照射)に曝して照射領域における溶解度特性を変化させる。この層を適切なエッチャント又は溶媒(例えば現像液)に曝すことにより、ビアホールを形成する層間誘電体の照射領域(ポジティブ)又は非照射領域(ネガティブ)を除去することができる。
[0069] Similar to other printable inks disclosed herein, for example, inkjet, gravure, offset printing, etc. can be used for the printing process of the
[0070]代替の実施形態では、層間誘電体の後にビアホールが形成される位置に対応する箇所に、まず犠牲材料を形成する。そして、概略を上述した層間誘電体プレカーサが印刷又は広域(ブランケット)に堆積される。層間誘電体プレカーサを硬化させた後、ビア領域の犠牲材料が腐食し、ビアホールを形成する。ビアホールから犠牲材料を除去する他の手段も明らかである(例えば、選択エッチング等)。回路は、オープンビアホールの各コンタクトパッドを接続するインターコネクト金属を印刷することによって完成する(図7(b)、図7(c)参照)。上述したものと同じ技術及び/又は材料を利用することができる。 [0070] In an alternative embodiment, a sacrificial material is first formed at a location corresponding to the location where a via hole is to be formed after the interlayer dielectric. The interlayer dielectric precursor, outlined above, is then printed or deposited over a wide area (blanket). After curing the interlayer dielectric precursor, the sacrificial material in the via region corrodes and forms a via hole. Other means of removing the sacrificial material from the via hole are also apparent (eg, selective etching). The circuit is completed by printing the interconnect metal that connects each contact pad of the open via hole (see FIGS. 7B and 7C). The same techniques and / or materials as described above can be utilized.
[0071]ソース/ドレイン端子又はゲート端子の一つの通信する伝導体を他の伝導体と接続又は連続させることもできる。例えば、ダイオード構成のトランジスタにおいて、伝導体は、ソース/ドレイン端子及びゲートと電気的に通信することができる。キャパシタ構成のトランジスタにおいて、伝導体は、ソース/ドレインの端子の両方と電気的に通信することができる。代替的に、薄い誘電体層をソース/ドレイン端子を覆うように形成し、下層のソース/ドレイン端子に容量結合された伝導体をその上に形成することもできる。
ソース/ドレインコンタクトのエッチングのためにILDをマスクとして使用
[0071] One communicating conductor at the source / drain terminal or gate terminal may be connected or continuous with another conductor. For example, in a diode-configured transistor, the conductor can be in electrical communication with the source / drain terminal and the gate. In a capacitor-configured transistor, the conductor can be in electrical communication with both the source / drain terminals. Alternatively, a thin dielectric layer can be formed over the source / drain terminals and a conductor capacitively coupled to the underlying source / drain terminals can be formed thereon.
Using ILD as a mask for source / drain contact etching
[0072]図5(a)〜(e)は、本TFTを製造する代替のプロセス中に形成される構造を示す。図5(a)を参照して、チャネル210、第1ソース/ドレイン領域212、第2ソース/ドレイン領域214、及びアンドープト半導体(例えばSi)領域216がここで述べるように基板200上に形成される。ドープトガラス230及び伝導性ゲート金属240はここで述べるように基板200の上又は上方に印刷され、ゲート誘電体230及び/又は熱酸化物222/224がここで述べるように形成される。
[0072] FIGS. 5 (a)-(e) show structures formed during an alternative process for fabricating the present TFT. Referring to FIG. 5 (a), a
[0073]図4(a)〜(e)のプロセスと同様に、図5(a)〜(e)のプロセスは、印刷された各ドープトガラス領域230の間の領域に実質的に制限され(ゲート誘電体220のように)、ドープトガラスパターン230を覆わないゲート240を用いる。しかしながら、この実施形態では、ソース/ドレイン領域212/214又はその上のコンタクト(図示せず)を露出するためのドープトガラスパターン230のエッチング中に、第1層間誘電体245がゲート金属240及びゲート誘電体220を保護するために堆積される。
[0073] Similar to the process of FIGS. 4 (a)-(e), the process of FIGS. 5 (a)-(e) is substantially limited to the area between each printed doped glass region 230 (gates). A
[0074]図5(b)に示すように、第1層間誘電体245が、ゲート金属及び誘電体220を完全に、且つ、ドープトガラスパターン230を少なくとも部分的にしかし完全ではなく覆うように、印刷される。第1層間誘電体245のためのプレカーサインクは、上述のように、ガラス形成組成物(例えば、有機シリケート又は有機シロキサン等のスピン・オン・ガラス組成物)、有機誘電体(例えば、ポリイミド、BCB等)、酸化シリコンプレカーサ(例えば、Si5O5H10のような酸化シラン)、又は、印刷の後に酸化される分子及び/又はナノパーティクルベースのシリコン組成物(例えばシランインク)を含んでもよい。
[0074] As shown in FIG. 5 (b), the
[0075]第1層間誘電体245の印刷処理には、例えばインクジェット、グラビア、オフセット印刷等を用いることができる。代替的に、層間誘電体をパターニングする過程は、層間誘電体(例えば、UV−及び/又はIR−感光ポリイミド)を印刷又は堆積するステップを含み、それを照射(IR、可視、又はUV照射)に曝して照射領域における溶解度特性を変化させる。この層を適切なエッチャント又は溶媒(例えば現像液)に曝すことにより、ビアホールを形成する層間誘電体の照射領域(ポジティブ)又は非照射領域(ネガティブ)を除去することができる。
[0075] The
[0076]続いて、図5(c)に示すように、ドープトガラスパターン230及び熱酸化領域222,224は、熱酸化領域222,224を除去してドープトソース/ドレイン領域212/214を露出するように充分にエッチングされる。露出されたドープトガラスパターン230及び露出された熱酸化物222/224のエッチングは、熱酸化領域222,224を除去するのに十分だがゲート金属240の上に第1層間誘電体245を残す時間だけ、適切なエッチャントに曝すことで達成される。エッチャントには、例えば、HFベースのウェットエッチャント(例えば、BOE、NOE、パッドエッチ、ピリジン:HF等)、HFベース又は製造の蒸気又はガス、プラズマエッチング等が含まれるが、これらに限定されるものではない。多くの実施形態では、ドープトガラスパターン230のある部分もドープトソース/ドレイン領域212/214の上に残る。エッチャントは、ドープトガラスパターン230と第1層間誘電体245の間、ドープトガラスパターン230と熱酸化領域222/224、又は、3つ全ての材料(すなわち、ドープトガラスパターン230、第1層間誘電体245、及び熱酸化領域222/224)で非選択的である。しかしながら、エッチャントは、一般的に、ドープトガラス230及び熱酸化領域222/224のエッチング速度が、下層の半導体(例えば、ドープトソース/ドレイン領域212/214、及び、アンドープト半導体領域216)のエッチング速度よりも充分に大きくなるように選択され、これによって、下層の半導体が実質的に除去されることなく熱酸化領域222/224を実質的に完全に除去できるようにする。
[0076] Subsequently, as shown in FIG. 5 (c), the doped
[0077]このように、エッチング時間に応じて、エッチャントは、ドープトガラスパターン230の比較的狭い部分だけを除去し、ソース/ドレイン領域214/216の小さな境界及び領域だけを露出することができる。この場合、第1層間誘電体245の厚さが、ドープトガラス230と比較して潜在的に低いエッチング選択性を有するゲート金属及び誘電体を保護するのに充分である限り、上記のすべての材料が第1層間誘電体245に適切である。
[0077] Thus, depending on the etch time, the etchant can remove only a relatively narrow portion of the doped
[0078]代替的に、図6(a)を参照して、エッチング時間は、実質的にドープトガラスパターンの殆どが除去され、且つ、ドープトガラスの少しの部分がゲート金属240及びゲート誘電体220の近傍に残るように、選択される。この場合、層間誘電体245は、ドープトガラスパターンのエッチング速度と比較して無視できるエッチング速度となるように選択できる。例えば、有機絶縁体(例えば、ポリイミド、BCB等)をこの実施形態で選択することができる。印刷されたドープトガラスパターン上にパッシベーション又はドーパント阻止層を有する実施形態では(図3(a)〜(c)参照)、アンドープのパッシベーション/ドーパント阻止層が、ドープトガラスエッチャントの存在下で、ドープトガラスパターンのエッチング速度と比較して無視できる程度のエッチング速度を持つように選択される。
[0078] Alternatively, referring to FIG. 6 (a), the etch time is such that substantially most of the doped glass pattern is removed and a small portion of the doped glass is removed from the
[0079]続いて、ドープトガラスパターン230(図5(b)参照)がエッチングされ、ソース/ドレイン領域212/214が露出し、ドープトガラスの「残余部」232が残る(図6(a))。ドープトガラスパターン及び露出した熱酸化領域222/224のエッチングは、実質的に述べたように達成されるが、しかし、エッチャントは、ドープトガラス及び熱酸化物222/224のエッチング速度が層間誘電体層245に関して選択的となるように選ばれる(例えば、ドープトガラス及び熱酸化物222/224の層間誘電体層245に対するエッチング速度比が、層間誘電体層245を実質的に除去せずに露出されたドープトガラスを実質的に完全に除去できるのに充分大きい)。ドープトガラスパターン230がドープト酸化ケイ素を含む又はこれに由来しており、及び、ソース/ドレイン領域212/214及びアンドープト半導体領域216がシリコンを含む又はこれから実質的に構成されている場合、層間誘電体層245は窒化ケイ素を含むことができる。
[0079] Subsequently, the doped glass pattern 230 (see FIG. 5 (b)) is etched, exposing the source /
[0080]次に図5(d)及び図6(b)を参照して、ドープトガラス230及び熱酸化物222/224をエッチングした後、基板は(任意に)洗浄され、インターコネクト金属250/252が、露出されたソース/ドレイン領域212/214にそれぞれ印刷される。上述のように、インターコネクト金属250/252は、ゲート金属240にも接触する(図示せず)。印刷されたインターコネクト金属250/252は、同一の層内のトランジスタに接続され、及び/又は、上層のビア構造のための低抵抗コンタクト領域を提供するために、用いられる。層間誘電体245が後の高温プロセスに適合するように選択された場合(例えば、シリケート、窒化ケイ素等)、金属シリサイドが、インターコネクト金属250/252とソース/ドレイン領域212及びゲート金属240の一方の側のアンドープト半導体216との境界、並びに、インターコネクト金属250/252とソース/ドレイン領域214及びゲート金属240の他方の側のアンドープト半導体216との境界に形成される。インターコネクト金属の抵抗は、好ましくは10オーム・パー・スクエアである。
[0080] Referring now to FIGS. 5 (d) and 6 (b), after etching doped
[0081]インターコネクト金属の印刷及び形成は、多くを述べたように、適切なインターコネクト金属プレカーサ(例えば、金属ナノパーティクル又は有機ナノ金属の化合物、シリサイドプレカーサインク等)を印刷し、それをインターコネクト金属に変化させる過程を含む。代替的に、シード層のためのプレカーサをコンタクト領域に印刷し、それをシード層に変化させ、次いで、シード層上に電気めっき又は無電界めっきによってインターコネクト金属(例えば、Ag,Au,Cu,Pd,Pt等)が形成されるようにしてもよい。めっきプロセスの前に、シード層に活性化処理を施すこともある。 [0081] Interconnect metal printing and forming, as many have described, prints appropriate interconnect metal precursors (eg, metal nanoparticles or compounds of organic nanometals, silicide precursor inks, etc.) and applies them to the interconnect metal. Includes a changing process. Alternatively, a precursor for the seed layer is printed on the contact area, converted to a seed layer, and then the interconnect metal (eg, Ag, Au, Cu, Pd) is electroplated or electroless plated on the seed layer. , Pt, etc.) may be formed. Prior to the plating process, the seed layer may be activated.
[0082]代替的に、インターコネクト金属のパターニングは、インターコネクト金属プレカーサをコーティング又は印刷し、それを全体的にレーザ照射に曝して、照射領域において印刷されたインターコネクト金属プレカーサの溶解度特性が変化するようにする。照射領域又は非照射領域(好ましくは非照射領域)を洗浄除去すると、任意の追加の硬化又はアニーリングステップの後に、照射されたインターコネクト金属プレカーサは、インターコネクト金属を形成するために残る。この実施形態は、直接印刷方式では直接的には達成できないであろう高解像度金属インターコネクトのパターニングに有利である。 [0082] Alternatively, interconnect metal patterning may be performed by coating or printing the interconnect metal precursor and exposing it entirely to laser radiation, changing the solubility characteristics of the printed interconnect metal precursor in the illuminated area. To do. Upon cleaning away the irradiated or non-irradiated areas (preferably non-irradiated areas), after any additional curing or annealing steps, the irradiated interconnect metal precursor remains to form the interconnect metal. This embodiment is advantageous for patterning high resolution metal interconnects that would not be directly achievable with direct printing.
[0083]良好な接触を確保するために、構造体は、更に、インターコネクト金属とシリコンの境界で、又は、これらの接触領域の膜厚全体にわたって、シリサイドを形成するようにアニールされる。このようにして、そのような実施形態では、ドープトガラスパターン230のエッチング中にゲート金属240を保護する層間誘電体は、ケイ素化温度に適合する。
[0083] To ensure good contact, the structure is further annealed to form a silicide at the interconnect metal and silicon interface, or over the entire thickness of these contact regions. Thus, in such embodiments, the interlayer dielectric that protects the
[0084]図5(e)及び図6(c)を参照して、インターコネクト金属を印刷した後、第2層間誘電体260/262/264がゲート245及びソース/ドレイン領域212/213の上に印刷されるが、金属化の上位レベルとの接触に適切な領域にビアホール280を残す。層間誘電体260〜264のためのプレカーサは、第1層間誘電体245と同一又は類似のガラス形成組成物(例えば、シリケート又はシロキサン等のスピン・オン・ガラス、ポリイミド又はBCB等の有機誘電体、酸化シラン等の酸化シリコンプレカーサ)、或いは、印刷後に酸化又は窒化される分子及び/又はナノパーティクルベースのシリコン又はアルミニウム組成物を含むようにできる。
ドープトガラスエッチングのために印刷されたILDをマスクとして使用
[0084] Referring to FIGS. 5 (e) and 6 (c), after printing the interconnect metal, the
Use printed ILD as mask for doped glass etching
[0085]図7(a)〜(d)及び図8(a)〜(d)は、ソース/ドレイン領域312/314を露出するためのドープトガラス330のエッチングのために、印刷された層間誘電体パターン350/352/354をマスクとして使用する。図7(a)〜(d)及び図8(a)〜(d)のプロセスフローは、主に、第1層間誘電体350/352/354(又は、図8(a)〜(d)に示すように第1層間誘電体350’/352’/354’)に関するドープトガラスパターン330のエッチング選択性が互いに異なる。図7(a)〜(d)のプロセスにおいて、エッチングは選択的であり、図8(a)〜(d)のプロセスと比較して薄い印刷された層間誘電体パターン350/352/354を形成することができる。図8(a)〜(d)のプロセスでは、エッチングは非選択的であり、図7(a)〜(d)のプロセスと比較して、印刷された層間誘電体パターン350/352/354のために使用する材料の種類の幅を広げることができる。
[0085] FIGS. 7 (a)-(d) and FIGS. 8 (a)-(d) show printed interlayer dielectrics for etching doped
[0086]図7(a)及び図8(a)を参照して、第1層間誘電体350/352/354(又は350’/352’/354’)は、ゲート金属340、及び、基板300の露出していた領域を完全に覆い、また、半導体アイランドの端部(例えば符号316)及びドープトガラスパターン330を部分的(完全にではない)に覆う。第1層間誘電体350/350’〜354/354’のプレカーサは、シリコン及び/又はアルミニウムの窒化物又は酸窒化物、並びに、ここに述べる如何なるガラス形成組成物で形成することができる。層間誘電体は、ここに述べるように印刷又はパターニングすることができる。
[0086] Referring to FIGS. 7A and 8A, the
[0087]続いて、図7(b)及び図8(b)に示すように、露出されたドープトガラスパターン330及び熱酸化322/324がエッチングされ、ソース/ドレイン領域312/314における第1層間誘電体350/352/354(又は350’/352’/354’)で実質的に覆われていない領域を露出させる。ドープトガラスパターン330は本明細書で述べるようにエッチングされる。図7(b)のプロセスにおいて、第1層間誘電体350/352/354又はソース/ドレイン領域312/314を実質的に除去せずにドープトガラスパターン330を実質的に完全に除去するために、ドープトガラスパターン330及び熱酸化層322/324のエッチング速度が第1層間誘電体350/352/354及び下層のソース/ドレイン領域312/314よりも充分大きくなるように、エッチャントが一般的に選択される。図8(b)のプロセスでは、ドープトガラス330及び熱酸化層322/324のエッチング速度が、第1層間誘電体350’/352’/354’のエッチング速度に近い又は実質的に等しく、しかし、下層のソース/ドレイン領域312/314のエッチング速度よりも相対的に高くなるように、エッチャントが選択される。層間誘電体及びその厚さの選択により、ドープトガラスパターンを除去することでアンダーカット構造332(図7(b)),332’(図8(b))が形成される。しかしながら、第1層間誘電体に対するエッチング選択性が低い場合(図8(b))、第1層間誘電体を著しく薄くすることができる(図8(b)のエッチングされた第1層間誘電体356/357/358を、図8(a)の印刷/パターニングされた第1層間誘電体350’/352’/354’と比較)。このような場合、印刷/パターニングされた第1層間誘電体350’/352’/354’の厚さを、ドープトガラス330の厚さよりも大きくすることができる(例えば、≧1.5x, ≧2x,≧3x,≧5x,≧10x)。この方法により、図8(b)に示すように、アンダーカット構造332の形成を避けることができる。
[0087] Subsequently, as shown in FIGS. 7 (b) and 8 (b), the exposed doped
[0088]いずれの場合にも、エッチング時間は、ドープトガラス層の殆ど(全体ではない)がソース/ドレイン領域312/314の上から除去されるように、選択される。具体的には、第1層間誘電体350又は350’で覆われたゲート金属340及びゲート誘電体膜320の近くの少量のドープトガラス332が残る。
[0088] In either case, the etch time is selected such that most (but not all) of the doped glass layer is removed from above the source /
[0089]エッチング及び任意の洗浄ステップを終えた後(図示せず)、図7(c)及び図8(c)に示すように、インターコネクト金属360/362が、露出したソース/ドレイン領域312/314の上に印刷される。更に、このインターコネクト金属は、ゲート金属にも接触するようにしてもよい(図示せず)。印刷されたインターコネクト金属は、同一層のトランジスタ同士を接続するため、及び/又は、ビア構造のために下層の接触領域を提供するために、使用することができる。層間誘電体が後の高温処理に適合できる場合(例えば、シリケート、窒化シリコン等)、インターコネクト金属360/362の堆積後にソース/ドレインコンタクトのケイ素化が起こり得る。インターコネクト金属の抵抗は好ましくは10オーム・パー・スクエア未満である。インターコネクト金属の印刷及び形成は、本明細書に記述した方法で行われる。
[0089] After completing the etching and optional cleaning steps (not shown), as shown in FIGS. 7 (c) and 8 (c), the
[0090]インターコネクト金属360/362を印刷した後、図7(d)及び図8(d)に示すように、露出された活性化領域(例えば、ゲート及びソース/ドレイン領域)を覆うように、しかし、適切な領域にビアホール380を残すように、第2層間誘電体370が印刷される。層間誘電体370のためのプレカーサは、層間誘電体について本明細書で述べたものと同じガラス形成組成物及び他の材料を含むことができる。
[0090] After printing the
[0091]本プロセスのある形態では(必ずしも図7(a)〜図8(d)に限られない)、レーザパターニングは、次のサブステップ、すなわち、ブランケット堆積材料含有層の上にレジスト材料を堆積する工程、(i)予め定められた幅及び/又は(ii)レジストで(又はレジスト内の染料で)吸収される予め定められた波長又は波長域を有するレーザのビーム光でレジスト材料の一部を選択的に照射する工程、その選択的に照射された領域を現像液で現像し、形成される構造に対応するパターンを残す工程(図7(a)〜図8(d)の場合には、ゲート金属340及び/又はインターコネクト360/362である。これらのステップはポジティブレジスト及びネガティブレジストの双方に適用される)、所望又は所定のパターンに対応しないブランケット堆積材料のこれらの部分を除去する工程(典型的にはドライ又はウェットエッチングにより)、及び、残余のレジスト材料を除去する工程を含むことができる。好ましくは、光は、紫外線(UV)の波長又は波長域及び/又はスペクトラムの可視帯域を含んでもよいが、赤外帯域(IR)の波長を有する。このような場合、レジスト(又は染料)は光の波長又は帯域を吸収及び/又はこれに反応し、ビーム光は、レジストの所望又は所定の部分にフォーカス又は向けられる。典型的な実施形態が、2005年8月11日出願の米国特許出願第11/203563号に開示されている。
[0091] In one form of the process (not necessarily limited to FIGS. 7 (a) -8 (d)), laser patterning involves the following sub-step: resist material over a blanket deposited material-containing layer. Depositing one of the resist materials with a beam of a laser having a predetermined wavelength or wavelength range that is absorbed (i) a predetermined width and / or (ii) a resist (or with a dye in the resist); A step of selectively irradiating a portion, a step of developing the selectively irradiated region with a developer, and leaving a pattern corresponding to the structure to be formed (in the case of FIGS. 7A to 8D) Are
[0092]代替的に、半導体層(例えば、トランジスタチャネル7,17,27,116,210又は310の特性、そのようなドーパントレベル又は濃度を持つ)は、ドープト又はアンドープト半導体インクを基板に印刷又はコーティングする一方で、そのインク/基板を同時に照射することによって形成できる。ある態様では、プロセスは、半導体プレカーサを含むインクを基板にスピンコーティングする一方、そのスピンコーティングの実質的な過程中にインクに紫外光を照射する。この技術(後者の態様は、「UVスピンコーティング」としてしばしば称される)は、2004年2月27日に出願された同時係属中の米国特許出願第10/789274号で詳細に説明されている。他の態様では、印刷処理(同時又は直後のUV照射を含み得る)は、基板における活性トランジスタ領域に対応する位置に、ドープト又はアンドープト半導体インクを、インクジェット又はグラビア、フレキソ印刷、スクリーン又はオフセット印刷することを含む(又は、基板の選択された領域に材料を堆積する他の堆積技術)。いずれの場合にも、半導体層は、一般的に、実質的に同時に照射を伴う堆積後はアモルファスモフォロジーを持っており、更なる処理の前は、一般的に結晶化される(例えば、加熱又はレーザ照射による。例えば、それぞれ2004年9月24日出願された米国特許出願第10/950373号、第10/949013号を参照)。多くの場合に、そのような結晶化は、少なくとも幾分かのドーパントも活性化する。
結論/概要
[0092] Alternatively, a semiconductor layer (eg, having the characteristics of
Conclusion / Summary
[0093]本発明は、信頼性があり商業的にも受け入れられる電気的特性(例えば、オン/オフスピード及び比率、キャリア移動度、Vt’s等)を有する印刷式自己整合トップゲート型薄膜トランジスタを低コストで製造する方法を有利に提供する。印刷及び/又は放射で定義された半導体構造(及び、任意に、印刷及び/又は放射で定義された伝導体構造)は、(1)従来のアプローチにより形成された構造に類似する結果を、従来のプロセス技術よりも遥かに安価なコストで且つ遥かに高いスループット(数週間〜数ヶ月に対して、数時間〜数日のオーダー)で提供し、(2)従来のグラフィックアート印刷技術(例えばインクジェット)と比較して高いパターン解像能及び同レベル又は高いスループットを提供することができる。 [0093] The present invention is a printed self-aligned top-gate thin film transistor having reliable and commercially acceptable electrical properties (eg, on / off speed and ratio, carrier mobility, V t 's, etc.). Is advantageously provided at a low cost. Semiconductor structures defined by printing and / or radiation (and optionally conductor structures defined by printing and / or radiation) have (1) similar results to structures formed by conventional approaches. (2) conventional graphic art printing technology (for example, inkjet), which is provided at a much lower cost and with a much higher throughput (in the order of hours to days for weeks to months) ) And a high pattern resolution and the same level or high throughput can be provided.
[0094]本発明の具体的な実施形態の上記説明は、例示及び説明の目的で示したものである。これらは網羅的ではなく、発明を開示した形態そのものに限定することも意図しておらず、また、明らかに、上記の教示から多くの修正と変形が可能である。上記実施形態は、発明の原理及びその応用を最も良く説明する説明するために選択及び説明しており、これにより、当業者が発明、様々な実施形態、及び、意図された特定の使用に適した様々な変形例を実施することができる。発明の範囲は、添付の特許請求の範囲及びその均等物により定められることを意図している。 [0094] The foregoing descriptions of specific embodiments of the present invention have been presented for purposes of illustration and description. These are not exhaustive and are not intended to limit the invention to the precise forms disclosed, and obviously many modifications and variations are possible from the above teachings. The above embodiments have been selected and described in order to best explain the principles of the invention and its application, so that one skilled in the art can make use of the invention, the various embodiments, and the intended specific use. Various modifications can be implemented. It is intended that the scope of the invention be defined by the appended claims and their equivalents.
2…シリコン薄膜(半導体薄膜層)、3…ゲート誘電体、4…ドープトガラスパターン、5…ギャップ、6…ドレイン領域、7…チャネル、8…ゲート金属、13…ゲート誘電体、18…ゲート金属、25…パッシベーション層、110…アンドープト半導体層部、112,114…ドレイン領域、116…チャネル、120…ゲート誘電体、122…酸化物層、130…ドープトガラスパターン、140…ゲート金属、150,152…インターコネクト、160…層間誘電体、210…チャネル、220…ゲート誘電体、222,224…熱酸化領域、230…ドープトガラス、240…ゲート、245…第1層間誘電体、250,252…インターコネクト金属、260…第2層間誘電体、280…ビアホール、332…アンダーカット構造。 2 ... silicon thin film (semiconductor thin film layer), 3 ... gate dielectric, 4 ... doped glass pattern, 5 ... gap, 6 ... drain region, 7 ... channel, 8 ... gate metal, 13 ... gate dielectric, 18 ... gate metal , 25 ... Passivation layer, 110 ... Undoped semiconductor layer part, 112, 114 ... Drain region, 116 ... Channel, 120 ... Gate dielectric, 122 ... Oxide layer, 130 ... Doped glass pattern, 140 ... Gate metal, 150, 152 ... interconnect, 160 ... interlayer dielectric, 210 ... channel, 220 ... gate dielectric, 222,224 ... thermal oxidation region, 230 ... doped glass, 240 ... gate, 245 ... first interlayer dielectric, 250,252 ... interconnect metal, 260 ... second interlayer dielectric, 280 ... via hole, 332 ... undercut Structure.
Claims (10)
(a)半導体薄膜層を形成するステップと、
(b)前記半導体薄膜層上に、ドープされたガラスパターンを印刷するステップであって、前記ガラスパターンには、前記TFTのチャネル領域を画成するギャップが形成されているステップと、
(c)前記チャネル領域の上又は上方に、ゲート誘電体膜及びこの上のゲート伝導体を有するゲート電極を形成するステップと、
(d)前記ドープされたガラスパターンから前記半導体薄膜層にドーパントを拡散させるステップと、
を含む方法。 A method of forming a thin film transistor (TFT),
(A) forming a semiconductor thin film layer;
(B) printing a doped glass pattern on the semiconductor thin film layer, wherein the glass pattern is formed with a gap defining a channel region of the TFT;
(C) forming a gate electrode having a gate dielectric film and a gate conductor thereon over or above the channel region;
(D) diffusing a dopant from the doped glass pattern into the semiconductor thin film layer;
Including methods.
少なくとも前記ギャップにおいて前記ゲート誘電体膜の上に前記ゲート伝導体を形成するステップと、を含み、
前記ゲート伝導体を形成するステップは、前記ゲート誘電体膜の上に、ゲート伝導体プレカーサを含むインクを印刷することを含む請求項1記載の方法。 Forming the gate dielectric film over the entire surface of the semiconductor thin film layer, and then printing a doped glass pattern on the gate dielectric film;
Forming the gate conductor on the gate dielectric film at least in the gap, and
The method of claim 1, wherein forming the gate conductor comprises printing an ink comprising a gate conductor precursor on the gate dielectric film.
拡散されたドーパントを含む半導体薄膜層の露出された前記表面の上に、伝導性のインターコネクト構造を形成するステップと、
を更に含む請求項1記載の方法。 Removing at least a portion of the doped glass pattern to a degree sufficient to expose a surface of the semiconductor thin film layer containing diffused dopants;
Forming a conductive interconnect structure on the exposed surface of the semiconductor thin film layer containing the diffused dopant; and
The method of claim 1 further comprising:
(a)半導体薄膜層と、
(b)前記半導体薄膜層の少なくとも一部に形成されたドープされたガラスパターンであって、前記ドープされたガラスパターンの少なくとも二つの部分が、前記TFTのチャネル領域の上又は上方でギャップを画成しているガラスパターンと、
(c)前記半導体薄膜層のチャネル領域の上又は上方に形成されており、ゲート誘電体膜及びこの上のゲート伝導体を有するゲート電極と、
(d)前記半導体薄膜層における前記チャネル領域の両側に形成されたドーパント含有領域と、
を備える薄膜トランジスタ。 A thin film transistor (TFT),
(A) a semiconductor thin film layer;
(B) A doped glass pattern formed on at least a portion of the semiconductor thin film layer, wherein at least two portions of the doped glass pattern define a gap above or above the channel region of the TFT. A glass pattern,
(C) a gate electrode formed above or above the channel region of the semiconductor thin film layer and having a gate dielectric film and a gate conductor thereon;
(D) a dopant-containing region formed on both sides of the channel region in the semiconductor thin film layer;
A thin film transistor comprising:
前記半導体薄膜層の前記ドーパント含有領域の露出された前記表面上に形成された、伝導性のインターコネクト構造と、
を更に備える請求項6記載の薄膜トランジスタ。 A plurality of openings formed in the doped glass pattern to expose a surface of the dopant-containing region of the semiconductor thin film layer;
A conductive interconnect structure formed on the exposed surface of the dopant-containing region of the semiconductor thin film layer;
The thin film transistor according to claim 6, further comprising:
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