JP2007318112A - Semiconductor device, and method of fabricating semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の作製方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ(TFT)を形成し、当該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。薄膜トランジスタは、絶縁表面を有する基板上にCVD法、フォトリソグラフィ工程等を用いて島状の半導体膜を形成し、当該島状の半導体膜の一部をチャネル形成領域として利用するように設けられている。(例えば、特許文献1) In recent years, a semiconductor device in which a thin film transistor (TFT) is formed over a substrate having an insulating surface such as glass and the thin film transistor is used as a switching element or the like has been actively produced. The thin film transistor is provided so that an island-shaped semiconductor film is formed on a substrate having an insulating surface by a CVD method, a photolithography process, or the like, and a part of the island-shaped semiconductor film is used as a channel formation region. Yes. (For example, Patent Document 1)
一般的な薄膜トランジスタの模式図を図19に示す。薄膜トランジスタは、基板901上に下地膜として機能する絶縁膜902を介して島状の半導体膜903を有し、当該島状の半導体膜903を横断するようにゲート絶縁膜904を介してゲート電極として機能する導電膜905が設けられている。また、半導体膜903は、導電膜905と重なる領域に形成されたチャネル形成領域903aとソース領域又はドレイン領域を形成する不純物領域903bを有している。また、当該不純物領域903bに電気的に接続されるようにソース電極又はドレイン電極を形成する導電膜907が設けられている。なお、図19(B)、(C)は、それぞれ図19(A)におけるC1−D1間、C2−D2間の断面構造を示している。
しかしながら、半導体膜を島状に設けた場合、複数の素子同士の分離を行うことができるが当該半導体膜の端部に段差が生じるため、半導体膜の端部においてゲート絶縁膜による被覆が十分に行えない問題が生じる。さらに、近年、薄膜トランジスタの低消費電力化や動作速度の向上を図るため、ゲート絶縁膜の薄膜化が望まれており、ゲート絶縁膜を薄く設けた際には、半導体膜の端部におけるゲート絶縁膜の被覆不良の問題が顕著になる。半導体膜の端部におけるゲート絶縁膜の被覆が十分に行えない場合、半導体膜の端部においてゲート電極を形成する導電膜と半導体膜との間でショート等が生じる場合がある。特に、半導体膜のチャネル形成領域の端部におけるゲート絶縁膜の薄膜化によって、ゲート電極と半導体膜のチャネル領域の端部におけるリーク電流に起因して薄膜トランジスタの電気特性が劣化する等の問題が発生する。 However, when the semiconductor film is provided in an island shape, a plurality of elements can be separated from each other, but a step is generated at the end of the semiconductor film, so that the end of the semiconductor film is sufficiently covered with the gate insulating film. There is a problem that cannot be done. Further, in recent years, in order to reduce the power consumption and the operation speed of the thin film transistor, it is desired to reduce the thickness of the gate insulating film. When the gate insulating film is thinly formed, the gate insulation at the end of the semiconductor film is desired. The problem of poor film coating becomes significant. When the end portion of the semiconductor film cannot be sufficiently covered with the gate insulating film, a short circuit or the like may occur between the conductive film forming the gate electrode and the semiconductor film at the end portion of the semiconductor film. In particular, thinning of the gate insulating film at the edge of the channel formation region of the semiconductor film causes problems such as deterioration of the electrical characteristics of the thin film transistor due to leakage current at the edge of the gate electrode and the channel region of the semiconductor film. To do.
また、ゲート絶縁膜の破壊や作製プロセスの処理に起因して半導体膜の端部に固定電荷がトラップされた場合、半導体膜の中央部と比較して端部におけるチャネル形成領域の特性が変化し、薄膜トランジスタの電気的特性に影響が生じる等の問題が発生する。 In addition, when fixed charges are trapped at the edge of the semiconductor film due to the breakdown of the gate insulating film or the manufacturing process, the characteristics of the channel formation region at the edge change compared to the center of the semiconductor film. Problems such as an influence on the electrical characteristics of the thin film transistor occur.
本発明は上記問題を鑑み、半導体膜のチャネル形成領域の端部の特性がトランジスタの電気特性へ及ぼす影響を低減する半導体装置および当該半導体装置の作製方法の提供を課題とする。 In view of the above problems, an object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device in which the influence of the characteristics of the end portion of the channel formation region of the semiconductor film on the electrical characteristics of the transistor is reduced.
本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面に接して設けられた絶縁膜と、半導体膜の表面と接して設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第1の導電膜と、第1の導電膜の表面及び絶縁膜の表面と接して設けられた第2の導電膜とを有しており、半導体膜の端部の一部と第1の導電膜の端部の一部の位置が一致するように設けられている。半導体膜の端部の一部と第1の導電膜の端部の一部の位置が一致するとは、半導体膜の側面と第1の導電膜の側面が少なくともある部分で概略そろっている状態をいう。また、ここでいう表面とは上面を指している。 The semiconductor device of the present invention includes a semiconductor film provided in an island shape on a substrate, an insulating film provided in contact with a side surface of the semiconductor film, a gate insulating film provided in contact with the surface of the semiconductor film, a gate A first conductive film provided over the insulating film; and a second conductive film provided in contact with the surface of the first conductive film and the surface of the insulating film; It is provided so that a part of the first conductive film and a part of the end of the first conductive film coincide with each other. The position of a part of the end portion of the semiconductor film and the position of a part of the end portion of the first conductive film coincide with each other in a state where the side surface of the semiconductor film and the side surface of the first conductive film are approximately aligned at least in a part. Say. Moreover, the surface here refers to the upper surface.
また、本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面の一部に接して設けられた絶縁膜と、半導体膜の表面と接して設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第1の導電膜と、第1の導電膜の表面及び絶縁膜の表面と接して設けられた第2の導電膜と、第1の導電膜の側面と第2の導電膜の側面に接して設けられたサイドウォールとを有しており、半導体膜の端部の一部と第1の導電膜の端部の一部の位置が一致するように設けられている。また、上記構成において、絶縁膜の端部と第2の導電膜の端部が一致するように設けてもよい。 In addition, a semiconductor device of the present invention includes a semiconductor film provided in an island shape over a substrate, an insulating film provided in contact with part of a side surface of the semiconductor film, and a gate provided in contact with the surface of the semiconductor film. An insulating film; a first conductive film provided over the gate insulating film; a second conductive film provided in contact with the surface of the first conductive film and the surface of the insulating film; and A side wall and a side wall provided in contact with the side surface of the second conductive film so that a part of the end portion of the semiconductor film and a part of the end portion of the first conductive film are aligned with each other. Is provided. In the above structure, the end portion of the insulating film and the end portion of the second conductive film may be provided so as to coincide with each other.
また、本発明の半導体装置は、チャネル形成領域と、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域と異なる導電型を有する不純物領域とを有する半導体膜と、半導体膜の側面に接して設けられた絶縁膜と、半導体膜の表面と接して設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第1の導電膜と、第1の導電膜の表面及び絶縁膜の表面と接して設けられた第2の導電膜とを有しており、チャネル形成領域は、ソース領域とドレイン領域の間に設けられており、不純物領域は半導体膜の端部であってチャネル形成領域、ソース領域及びドレイン領域と隣接して設けられており、半導体膜の端部の一部と第1の導電膜の端部の一部の位置が一致するように設けられている。 In addition, a semiconductor device of the present invention is provided with a semiconductor film having a channel formation region, a source region, a drain region, and an impurity region having a conductivity type different from that of the source region and the drain region, in contact with a side surface of the semiconductor film. The insulating film formed, the gate insulating film provided in contact with the surface of the semiconductor film, the first conductive film provided on the gate insulating film, the surface of the first conductive film, and the surface of the insulating film The channel formation region is provided between the source region and the drain region, and the impurity region is an end portion of the semiconductor film, and the channel formation region and the source region are provided. It is provided adjacent to the region and the drain region, and is provided so that the position of a part of the end portion of the semiconductor film coincides with the position of a part of the end portion of the first conductive film.
また、本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面に接して設けられた第1の絶縁膜と、半導体膜の表面と接して設けられたトンネル絶縁膜と、トンネル絶縁膜上に設けられた電荷蓄積層と、電荷蓄積層の表面及び第1の絶縁膜の表面と接して設けられた第2の絶縁膜と、第2の絶縁膜上に形成された導電膜とを有しており、半導体膜の端部の一部と電荷蓄積層の端部の一部の位置が一致するように設けられている。 In addition, a semiconductor device of the present invention includes a semiconductor film provided in an island shape over a substrate, a first insulating film provided in contact with a side surface of the semiconductor film, and a tunnel provided in contact with the surface of the semiconductor film. An insulating film, a charge storage layer provided on the tunnel insulating film, a second insulating film provided in contact with the surface of the charge storage layer and the surface of the first insulating film, and the second insulating film The conductive film is formed, and is provided so that the position of a part of the end portion of the semiconductor film is coincident with the position of a part of the end portion of the charge storage layer.
また、本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面の一部に接して設けられた第1の絶縁膜と、半導体膜の表面と接して設けられたトンネル絶縁膜と、トンネル絶縁膜上に設けられた電荷蓄積層と、電荷蓄積層の表面及び第1の絶縁膜の表面と接して設けられた第2の絶縁膜と、第2の絶縁膜上に形成された導電膜と、電荷蓄積層と第2の絶縁膜と導電膜の側面に接して設けられたサイドウォールとを有しており、半導体膜の端部の一部と電荷蓄積層の端部の一部の位置が一致するように設けられている。また、上記構成において、第1の絶縁膜の端部と第2の絶縁膜の端部と導電膜の端部の位置が一致するように設けてもよい。 In addition, a semiconductor device of the present invention includes a semiconductor film provided in an island shape over a substrate, a first insulating film provided in contact with part of a side surface of the semiconductor film, and a surface of the semiconductor film. A tunnel insulating film, a charge storage layer provided on the tunnel insulating film, a second insulating film provided in contact with the surface of the charge storage layer and the surface of the first insulating film, and a second insulation A conductive film formed on the film; a charge storage layer; a second insulating film; and a sidewall provided in contact with a side surface of the conductive film; It is provided so that the positions of a part of the end portions of the layers coincide. In the above structure, the end portion of the first insulating film, the end portion of the second insulating film, and the end portion of the conductive film may be aligned with each other.
本発明の半導体装置の作製方法は、基板上に半導体膜とゲート絶縁膜と第1の導電膜を順に積層した積層体を形成し、積層体を選択的に除去することによって、島状に設けられた複数の積層体とし、島状に設けられた積層体を覆うように絶縁膜を形成し、第1の導電膜の表面と高さが概略一致するように絶縁膜の一部を除去して第1の導電膜の表面を露出させ、第1の導電膜上及び残存した絶縁膜上に第2の導電膜を形成し、第2の導電膜上にレジストを形成し、レジストをマスクとして、第1の導電膜及び第2の導電膜を選択的に除去する。 According to a method for manufacturing a semiconductor device of the present invention, a stacked body in which a semiconductor film, a gate insulating film, and a first conductive film are sequentially stacked is formed over a substrate, and the stacked body is selectively removed to provide an island shape. Forming an insulating film so as to cover the laminated body provided in an island shape, and removing a part of the insulating film so that the height of the surface of the first conductive film is approximately the same Then, the surface of the first conductive film is exposed, a second conductive film is formed on the first conductive film and the remaining insulating film, a resist is formed on the second conductive film, and the resist is used as a mask. The first conductive film and the second conductive film are selectively removed.
また、本発明の半導体装置の作製方法は、基板上に半導体膜とゲート絶縁膜と第1の導電膜を順に積層した積層体を形成し、積層体を選択的に除去することによって、島状に設けられた複数の積層体とし、島状に設けられた積層体を覆うように絶縁膜を形成し、第1の導電膜の表面と高さが概略一致するように絶縁膜の一部を除去して第1の導電膜の表面を露出させ、第1の導電膜上及び残存した絶縁膜上に第2の導電膜を形成し、第2の導電膜上にレジストを形成し、レジストをマスクとして、第1の導電膜及び第2の導電膜を選択的に除去し、第1の導電膜及び第2の導電膜をマスクとして半導体膜に第1の不純物元素を選択的に導入することによって、半導体膜に第1の不純物領域を形成し、第1の導電膜及び第2の導電膜の側面に接するようにサイドウォールを形成し、第1の導電膜、第2の導電膜及びサイドウォールをマスクとして半導体膜に第2の不純物元素を選択的に導入することによって、半導体膜に第2の不純物領域を形成する。 In addition, in the method for manufacturing a semiconductor device of the present invention, an island shape is formed by forming a stacked body in which a semiconductor film, a gate insulating film, and a first conductive film are stacked in order on a substrate, and selectively removing the stacked body. The insulating film is formed so as to cover the stacked body provided in an island shape, and a part of the insulating film is formed so that the height of the surface of the first conductive film is approximately the same. The surface of the first conductive film is removed to be removed, a second conductive film is formed over the first conductive film and the remaining insulating film, a resist is formed over the second conductive film, and the resist is formed. As a mask, the first conductive film and the second conductive film are selectively removed, and the first impurity element is selectively introduced into the semiconductor film using the first conductive film and the second conductive film as a mask. Thus, a first impurity region is formed in the semiconductor film and is in contact with the side surfaces of the first conductive film and the second conductive film. Side walls are formed so that the second impurity element is selectively introduced into the semiconductor film by using the first conductive film, the second conductive film, and the sidewalls as a mask, whereby the second impurity is added to the semiconductor film. Form a region.
また、本発明の半導体装置の作製方法は、基板上に半導体膜と第1の絶縁膜と電荷蓄積層を順に積層した積層体を形成し、積層体を選択的に除去することによって、島状に設けられた複数の積層体とし、島状に設けられた積層体を覆うように第2絶縁膜を形成し、半導体膜の表面と高さが概略一致するように第2絶縁膜の一部を除去して電荷蓄積層の表面を露出させ、電荷蓄積層及び残存した第2の絶縁膜上に第3の絶縁膜を形成し、第3の絶縁膜上に導電膜を形成し、導電膜上にレジストを形成し、レジストをマスクとして、第1の絶縁膜、電荷蓄積層、第3の絶縁膜及び導電膜を選択的に除去する。 In addition, in the method for manufacturing a semiconductor device of the present invention, an island shape is formed by forming a stacked body in which a semiconductor film, a first insulating film, and a charge storage layer are stacked in order on a substrate, and selectively removing the stacked body. The second insulating film is formed so as to cover the stacked body provided in an island shape, and a part of the second insulating film is formed so that the height substantially coincides with the surface of the semiconductor film. Is removed to expose the surface of the charge storage layer, a third insulating film is formed on the charge storage layer and the remaining second insulating film, and a conductive film is formed on the third insulating film. A resist is formed thereon, and the first insulating film, the charge storage layer, the third insulating film, and the conductive film are selectively removed using the resist as a mask.
ゲート電極及びゲート配線として機能する導電膜と重なる島状の半導体膜の端部において、半導体膜の側面に接するように絶縁膜を形成し、導電膜を絶縁膜上に設けることによって、半導体膜の端部において導電膜の段切れを防止し、半導体膜のチャネル領域端部の特性によるトランジスタに及ぼす影響を低減することができる。 An insulating film is formed so as to be in contact with a side surface of the semiconductor film at an end portion of the island-shaped semiconductor film which overlaps with the conductive film functioning as a gate electrode and a gate wiring, and the conductive film is provided over the insulating film. It is possible to prevent disconnection of the conductive film at the end, and to reduce the influence on the transistor due to the characteristics of the end of the channel region of the semiconductor film.
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals may be used in common in different drawings.
(実施の形態1)
本実施の形態では、本発明の半導体装置及びその作製方法の一例に関して図面を参照して説明する。
(Embodiment 1)
In this embodiment mode, an example of a semiconductor device of the present invention and a manufacturing method thereof will be described with reference to drawings.
まず、本実施の形態で示す半導体装置を図1に示す。図1(A)は本実施の形態で示す半導体装置の上面図を示し、図1(A)のa1−b1における断面図を図1(B)に、a2−b2における断面図を図1(C)に示している。 First, a semiconductor device described in this embodiment is illustrated in FIG. 1 (A) is a top view of the semiconductor device shown in this embodiment, in FIG. 1 (B) is a cross-sectional view taken along a 1 -b 1 in FIG. 1 (A), the cross-sectional view of a 2 -b 2 Is shown in FIG.
本実施の形態で示す半導体装置は、基板201上に絶縁膜202を介して島状に設けられた半導体膜203を含む薄膜トランジスタ200aと、半導体膜213を含む薄膜トランジスタ200bとを有している。薄膜トランジスタ200aは、半導体膜203上にゲート絶縁膜204を介して形成された第1の導電膜205と第2の導電膜206とを有している。薄膜トランジスタ200bは、半導体膜213上にゲート絶縁膜214を介して形成された第1の導電膜215と第2の導電膜206とを有している。
The semiconductor device described in this embodiment includes a
また、図1では、薄膜トランジスタ200aにおける半導体膜203は、第1の導電膜205と重なる領域にチャネル形成領域203aを有し、当該チャネル形成領域203aと隣接してソース領域又はドレイン領域として機能する第1の不純物領域203bとを有している。薄膜トランジスタ200bにおける半導体膜213は、第1の導電膜215と重なる領域にチャネル形成領域213aを有し、当該チャネル形成領域213aと隣接してソース領域又はドレイン領域として機能する第1の不純物領域213bとを有している。なお、ソース領域又はドレイン領域として機能する第1の不純物領域213bは、チャネル形成領域213aを介して離間して設けられている。
In FIG. 1, the
また、本実施の形態で示す半導体装置は、薄膜トランジスタ200aと薄膜トランジスタ200bとの間に絶縁膜207が設けられている。絶縁膜207は、少なくとも半導体膜203と半導体膜213の側面に接して設けられている。つまり、半導体膜203、半導体膜213は絶縁膜207に囲まれて設けられている。また、絶縁膜207は、ゲート絶縁膜204、214の側面の一部及び第1の導電膜205、215の側面の一部と接して設けられていてもよい。
In the semiconductor device described in this embodiment, the insulating
また、第2の導電膜206は、第1の導電膜205、215及び絶縁膜207の表面(上面)と接するように第1の導電膜205、215及び絶縁膜207上に設けられている。つまり、本実施の形態で示す半導体装置において、ゲート絶縁膜204、214と導電膜205、215は、側面の一部が絶縁膜207と接する場合があっても、絶縁膜207上には形成されない。
The second
絶縁膜207は、第1の導電膜205、215と表面の高さが概略一致するように設けられている。なお、表面の高さが概略一致するとは、絶縁膜207の表面と第1の導電膜205、215の表面の高さが完全に一致する場合はもちろん、完全に一致しない場合であっても含むものとする。第1の導電膜205、215の表面と絶縁膜207の表面との高さの差が、半導体膜203、ゲート絶縁膜204及び第1の導電膜205の積層構造又は半導体膜213、ゲート絶縁膜214及び第1の導電膜215の積層構造の高さの値より小さくなるように設けることによって、半導体膜203、213の端部における段差を緩和することが可能となる。
The insulating
その結果、ゲート絶縁膜を薄膜化した場合であっても、半導体膜のチャネル形成領域の端部においてゲート電極とのリーク電流に起因する薄膜トランジスタの電気特性の劣化を抑制することができる。 As a result, even when the gate insulating film is thinned, deterioration of the electrical characteristics of the thin film transistor due to leakage current with the gate electrode at the end of the channel formation region of the semiconductor film can be suppressed.
また、薄膜トランジスタ200a、200bにおいて、第1の導電膜205、215はゲート電極として機能し、第2の導電膜206はゲート電極及びゲート配線として機能する。
In the
なお、ゲート電極とは、チャネル領域やLDD(Lightly Doped Drain)領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、他の薄膜トランジスタとのゲート電極の間の接続や、ゲート電極と別の配線との接続を行うための配線のことをいう。ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する(例えば、本実施の形態における導電膜206)。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
Note that a gate electrode refers to a portion of a conductive film that overlaps with a semiconductor that forms a channel region, an LDD (Lightly Doped Drain) region, or the like with a gate insulating film interposed therebetween. A gate wiring refers to a wiring for connecting a gate electrode to another thin film transistor or for connecting a gate electrode to another wiring. However, there is a portion which functions as a gate electrode and also functions as a gate wiring (for example, the
次に、上記図1で示した半導体装置の作製方法の一例に関して図2〜図5を参照して説明する。なお、図2、図3は、図1(A)のa1−b1の断面図を示し、図4、図5は、図1(A)のa2−b2の断面図を示している。 Next, an example of a method for manufacturing the semiconductor device illustrated in FIG. 1 will be described with reference to FIGS. 2 and 3 are cross-sectional views taken along line a 1 -b 1 in FIG. 1A, and FIGS. 4 and 5 are cross-sectional views taken along line a 2 -b 2 in FIG. Yes.
まず、基板201上に絶縁膜202を介して、半導体膜223、ゲート絶縁膜224及び第1の導電膜225を積層して形成する(図2(A)、図4(A))。
First, the
基板201は、ガラス基板、石英基板、セラミック基板、金属基板(例えばステンレス基板など)、Si基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。
The
絶縁膜202は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、絶縁膜202を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜202を形成することによって、基板201からNaなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板201として石英を用いるような場合には絶縁膜202を省略してもよい。
The insulating
半導体膜223は、非晶質半導体膜又は結晶質半導体膜で形成する。結晶性半導体膜は、絶縁膜202上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化させたもの、絶縁膜202上に形成した結晶性半導体膜を非晶質化した後、再結晶化させたものなどが含まれる。
The
レーザー光の照射によって結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてLD励起の連続発振(CW)レーザー(YVO4、第2高調波(波長532nm))を用いることができる。特に第2高調波に限定する必要はないが、第2高調波はエネルギー効率の点で、さらに高次の高調波より優れている。CWレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、CWレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、CWレーザーに限らず、繰り返し周波数が10MHz以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のCWレーザー及び繰り返し周波数が10MHz以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Arレーザー、Krレーザー、CO2レーザー等がある。固体レーザーとして、YAGレーザー、YLFレーザー、YAlO3レーザー、GdVO4レーザー、KGWレーザー、KYWレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、Y2O3レーザー、YVO4レーザー等がある。YAGレーザー、Y2O3レーザー、GdVO4レーザー、YVO4レーザーなどをセラミックスレーザともいう。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をTEM00(シングル横モード)で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。 When crystallization or recrystallization is performed by laser light irradiation, an LD-excited continuous wave (CW) laser (YVO 4 , second harmonic (wavelength 532 nm)) can be used as a laser light source. The second harmonic is not particularly limited to the second harmonic, but the second harmonic is superior to higher harmonics in terms of energy efficiency. When the semiconductor film is irradiated with the CW laser, energy is continuously given to the semiconductor film. Therefore, once the semiconductor film is in a molten state, the molten state can be continued. Furthermore, the solid-liquid interface of the semiconductor film can be moved by scanning with a CW laser, and crystal grains that are long in one direction can be formed along the direction of this movement. The solid laser is used because the output stability is higher than that of a gas laser or the like, and stable processing is expected. Note that not only the CW laser but also a pulse laser having a repetition frequency of 10 MHz or more can be used. If a pulse laser with a high repetition frequency is used, the semiconductor film can always remain in a molten state if the laser pulse interval is shorter than the time from when the semiconductor film melts until it solidifies. A semiconductor film including crystal grains that are long in one direction can be formed. Other CW lasers and pulse lasers with a repetition frequency of 10 MHz or more can also be used. For example, examples of the gas laser include an Ar laser, a Kr laser, and a CO 2 laser. Examples of the solid-state laser include a YAG laser, a YLF laser, a YAlO 3 laser, a GdVO 4 laser, a KGW laser, a KYW laser, an alexandrite laser, a Ti: sapphire laser, a Y 2 O 3 laser, and a YVO 4 laser. A YAG laser, a Y 2 O 3 laser, a GdVO 4 laser, a YVO 4 laser, or the like is also referred to as a ceramic laser. Examples of the metal vapor laser include a helium cadmium laser. In addition, it is preferable to emit laser light in TEM 00 (single transverse mode) in a laser oscillator because energy uniformity of a linear beam spot obtained on the irradiated surface can be improved. In addition, a pulsed excimer laser may be used.
ゲート絶縁膜224は、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等を適用する。このような絶縁膜は、気相成長法やスパッタリング法で形成する。また、半導体膜223に酸素を含む雰囲気下(例えば、酸素(O2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、または酸素と水素(H2)と希ガス雰囲気下)または窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、または窒素と水素と希ガス雰囲気下またはNH3と希ガス雰囲気下)で高密度プラズマ処理を行い半導体膜223の表面を酸化処理または窒化処理することによって、ゲート絶縁膜224を形成することもできる。
For the
高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011cm−3以上であり、プラズマの電子温度が1.5eV以下で行う。より詳しくいうと、電子密度が1×1011cm−3以上1×1013cm−3以下で、プラズマの電子温度が0.5eV以上1.5eV以下で行う。プラズマの電子密度が高密度であり、基板201上に形成された被処理物(ここでは、半導体膜223)付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、CVD法やスパッタリング法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が1.5eV以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも100度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波(2.45GHz)等の高周波を用いることができる。高密度プラズマ処理により半導体膜223の表面を酸化または窒化することによってゲート絶縁膜224を形成することにより、電子やホールのトラップとなる欠陥準位密度を低減することができる。また、半導体膜223の端部においても、ゲート絶縁膜224の段切れ等を低減することができる。
The high density plasma treatment is performed in an atmosphere of the gas at an electron density of 1 × 10 11 cm −3 or more and an electron temperature of plasma of 1.5 eV or less. More specifically, the electron density is 1 × 10 11 cm −3 to 1 × 10 13 cm −3 and the electron temperature of plasma is 0.5 eV to 1.5 eV. Since the electron density of the plasma is high and the electron temperature in the vicinity of the object to be processed (here, the semiconductor film 223) formed on the
なお、半導体膜223にしきい値等を制御するため、あらかじめ低濃度の不純物元素を導入しておいてもよい。この場合は、半導体膜223において、後にチャネル形成領域となる領域にも不純物元素が導入されることとなる。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、ボロン(B)を5×1015〜5×1017/cm3の濃度で含まれるように半導体膜223の全面にあらかじめ導入する。
Note that a low-concentration impurity element may be introduced into the
第1の導電膜225は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料の単層又は積層構造で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。また、窒化タンタル、窒化タングステン、窒化モリブデン等で形成してもよい。
The first
次に、半導体膜223、ゲート絶縁膜224及び導電膜225が順に積層されて設けられた積層体220を選択的にエッチングして除去することによって、島状の積層体230a、230bとする(図2(B)、図4(B))。積層体230aは、半導体膜203、ゲート絶縁膜234及び第1の導電膜235が順に積層された構造を有し、積層体230bは、半導体膜213、ゲート絶縁膜244及び第1の導電膜245が順に積層された構造を有している。
Next, the
次に、積層体230a、230bを覆うように絶縁膜217を形成する(図2(C)、図4(C))。
Next, an insulating
絶縁膜217は、CVD法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ダイヤモンドライクカーボン(DLC)などを用いることができる。また、スピンコート法や、液滴吐出法、スクリーン印刷法等で形成した、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く(常温1MHzで誘電率2.9)、耐熱性が高く(示差熱熱重量同時測定(TG/DTA:Thermogravimetry−Differential Thermal Analysis)で昇温5℃/minで熱分解温度550℃)、吸水率が低い(常温24時間で0.3%)材料である。オキサゾール樹脂は、ポリイミド等の比誘電率(3.2〜3.4程度)と比較すると、比誘電率が低いため(2.9程度)、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁膜217として、CVD法で形成した酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)又は窒化酸化シリコン(SiNxOy)(x>y>0)を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
For the insulating
次に、絶縁膜217を選択的に除去することによって一部を残存させ、第1の導電膜235、245の表面を露出させる(図2(D)、図4(D))。なお、ここでは、残存した絶縁膜217を絶縁膜207として表している。また、絶縁膜217は、第1の導電膜235、245の表面が露出するように除去し、好ましくは第1の導電膜235、245の表面と残存した絶縁膜207の表面の高さが一致するように設ける。このように設けた場合、後に形成される第2の導電膜216が積層体230a、230bを横断する際に、積層体230a、230bの端部における第2の導電膜216の段切れを抑制することができる。
Next, the insulating
絶縁膜217の除去としては、ドライエッチングやウェットエッチングにより行うことができる。また、絶縁膜217の表面が凹凸である場合には、あらかじめ絶縁膜217の表面に、スピンコート法等によりレジスト、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂等を形成して表面を平坦にした後にエッチングを行うことによって、第1の導電膜235、245の表面の高さと絶縁膜207の表面の高さをそろえることが可能となる。この場合、絶縁膜217の表面に形成する材料は、用いるエッチング剤に対して、絶縁膜217とエッチングの選択比が同等の材料を用いることが好ましい。
The removal of the insulating
また、研削処理、研磨処理、CMP(Chemical Mechanical Polishing)等により絶縁膜217の除去を行ってもよい。研削処理は、砥石の粒子を用いて被処理物の表面(ここでは、絶縁膜217)を削り取り第1の導電膜235、245の表面を露出させる。研磨処理は、研磨布紙や研磨砥粒等の研磨材を用いて被処理物の表面を塑性的平滑作用または摩擦的みがき作用によって削る。
Alternatively, the insulating
なお、絶縁膜217を除去する際には、第1の導電膜235、245がストッパとして機能するため、ゲート絶縁膜234、244がエッチングされるのを防ぐことができる。特に、ゲート絶縁膜234、244と絶縁膜217とを同じ材料で設けた場合には、第1の導電膜235、245がエッチング等のストッパとして効果的に機能する。
Note that when the insulating
また、絶縁膜217は、第1の導電膜235、245の表面が全面露出するように除去することが好ましいが、第1の導電膜235、245の表面の少なくとも一部が露出するように除去すればよい。少なくとも第1の導電膜235、245の一部が露出していれば、後に形成される第2の導電膜216と電気的に接続することが可能となるためである。
The insulating
なお、第1の導電膜235、245の表面と絶縁膜207の表面とを完全に一致させることが好ましいが、第1の導電膜235、245の表面と絶縁膜207の表面との高さの差が積層体230a、230bの高さの値より小さくなるのであれば、絶縁膜207の表面の高さを第1の導電膜235、245の表面の高さより低く設けてもよいし、高く設けてもよい。このように設けた場合であっても、積層体230a、230bの端部における段差を緩和することが可能となる。
Note that although it is preferable that the surfaces of the first
次に、第1の導電膜235、245及び絶縁膜207上に第2の導電膜216を形成する(図2(E)、図4(E))。
Next, a second
第2の導電膜216は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料の単層又は積層構造で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。また、第1の導電膜235、245と第2の導電膜216は、同一の材料で設けてもよいし、異なる材料で設けてもよい。例えば、第1の導電膜235、245として窒化タンタルを用い、第2の導電膜216としてタングステンを用いて設けることができる。また、第1の導電膜235、245としてチタンを用い、第2の導電膜216としてアルミニウムとチタンを順に積層した構造を用いてもよい。
The second
次に、第2の導電膜216上にレジスト211を選択的に形成し、当該レジスト211をマスクとして、第1の導電膜235、245の一部、第2の導電膜216の一部を選択的に除去することによって、第1の導電膜205、215、第2の導電膜206とする(図3(A)、図5(A))。なお、このときゲート絶縁膜204、214の一部(レジスト211に覆われていない部分)も第1の導電膜235、245、第2の導電膜216と同様に、レジスト211をマスクとして選択的に除去してもよい。
Next, a resist 211 is selectively formed over the second
次に、第1の導電膜205、215及び第2の導電膜206をマスクとして、半導体膜203、213に不純物元素を導入することによって、半導体膜203に不純物領域203bを形成し、半導体膜213に不純物領域213bを形成する(図3(B))。不純物領域203bは、薄膜トランジスタ200aにおいてソース領域又はドレイン領域として機能し、不純物領域213bは、薄膜トランジスタ200bにおいてソース領域又はドレイン領域として機能する。
Next, an
不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。例えば、半導体膜203にリン(P)を1×1019〜1×1020/cm3の濃度で含まれるように導入することによりn型を示す不純物領域203bを形成し、半導体膜213にボロン(B)を1×1019〜1×1020/cm3の濃度で含まれるように導入することによりp型を示す不純物領域213bを形成することができる。
As the impurity element, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity can be used. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. For example, phosphorus (P) is introduced into the
次に、第2の導電膜206、ゲート絶縁膜204、214等を覆うように絶縁膜208を形成し、当該絶縁膜208上にソース電極又はドレイン電極として機能する導電膜209を選択的に形成する(図3(C)、図5(B))。導電膜209は、半導体膜203、213のソース領域又はドレイン領域として機能する不純物領域203b、213bと電気的に接続されるように設ける。
Next, an insulating
絶縁膜208は、CVD法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。ここでは、絶縁膜208として、CVD法で形成した酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)又は窒化酸化シリコン(SiNxOy)(x>y>0)を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
As the insulating
導電膜209は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。
The
以上の工程により、図1に示した半導体装置を作製することができる。なお、図1に示した半導体装置は、図3(A)において、レジスト211をマスクとしてゲート絶縁膜204の一部を除去した場合を示している。
Through the above steps, the semiconductor device illustrated in FIG. 1 can be manufactured. Note that the semiconductor device illustrated in FIG. 1 illustrates the case where part of the
なお、本実施の形態では、トランジスタとして薄膜トランジスタを用いた例を示したが、これに限られず様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)に限られず、半導体基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnO、a−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。 Note that although an example in which a thin film transistor is used as a transistor is described in this embodiment mode, the present invention is not limited to this, and various types of transistors can be applied. Thus, there is no limitation on the type of applicable transistor. Therefore, the invention is not limited to a thin film transistor (TFT) using a non-single crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, but a transistor, a MOS transistor, or a junction transistor formed using a semiconductor substrate or an SOI substrate. Alternatively, a bipolar transistor, a transistor using a compound semiconductor such as ZnO or a-InGaZnO, a transistor using an organic semiconductor or a carbon nanotube, or another transistor can be used. Note that the non-single-crystal semiconductor film may contain hydrogen or halogen.
また、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が2本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流の低減や、トランジスタの耐圧の向上による信頼性の向上や、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。また、LDD領域があってもよい。LDD領域を設けることにより、オフ電流の低減や、トランジスタの耐圧の向上による信頼性の向上や、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。 In addition, the structure of the transistor can take a variety of forms. It is not limited to a specific configuration. For example, a multi-gate structure having two or more gates may be used. With the multi-gate structure, the off-current is reduced, the reliability is improved by improving the withstand voltage of the transistor, and the drain-source current does not change even when the drain-source voltage changes when operating in the saturation region. It does not change so much and can be made flat. There may also be an LDD region. By providing the LDD region, the off-current is reduced, the reliability is improved by improving the withstand voltage of the transistor, and even if the drain-source voltage changes when operating in the saturation region, the drain-source current is not much. It can be made flat without changing.
なお、本実施の形態は、本明細書の他の実施の形態に示す半導体装置の構成と自由に組み合わせて行うことができる。 Note that this embodiment can be freely combined with the structure of the semiconductor device described in any of the other embodiments in this specification.
(実施の形態2)
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法に関して図面を参照して説明する。具体的には、上記実施の形態で示した半導体装置において、サイドウォールを設けた構造に関して説明する。
(Embodiment 2)
In this embodiment, a semiconductor device and a manufacturing method thereof which are different from those in the above embodiment will be described with reference to drawings. Specifically, a structure in which the sidewall is provided in the semiconductor device described in the above embodiment is described.
上記実施の形態で示した薄膜トランジスタに絶縁膜(以下、「サイドウォール」と記す)を設ける場合の半導体装置の作製方法について図6を参照して説明する。なお、図6は上述した図1(A)におけるa1−b1の断面図を示している。 A method for manufacturing a semiconductor device in the case where an insulating film (hereinafter referred to as a “side wall”) is provided for the thin film transistor described in any of the above embodiments is described with reference to FIGS. FIG. 6 shows a cross-sectional view taken along line a 1 -b 1 in FIG.
まず、上記図3(A)、図5(A)まで同様に形成した後、第2の導電膜206をマスクとして、半導体膜203、213に不純物元素を導入し、不純物領域212を形成する(図6(A))。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、半導体膜203、213にリン(P)を1×1015〜1×1019/cm3の濃度で含まれるように導入することによりn型を示す不純物領域212を形成する。
3A and 5A, an impurity element is introduced into the
次に、半導体膜203を覆うようにレジスト221を形成し、半導体膜213に第2の導電膜206をマスクとして不純物元素を導入することにより不純物領域213bを形成する(図6(B))。不純物元素としては、図6(A)で導入した不純物元素より高い濃度のn型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。ここでは、半導体膜213にボロン(B)を1×1019〜1×1020/cm3の濃度で含まれるように導入することによって、p型を示す不純物領域213bを形成することができる。その結果、半導体膜213に、チャネル形成領域213a、ソース領域又はドレイン領域として機能する不純物領域213bが形成される。
Next, a resist 221 is formed so as to cover the
次に、第1の導電膜205、215及び第2の導電膜206の側面に接するように絶縁膜(サイドウォール218)を形成する(図6(C))。
Next, an insulating film (sidewall 218) is formed so as to be in contact with the side surfaces of the first
サイドウォール218の作製方法としては、まず、ゲート絶縁膜204、214、第2の導電膜206を覆うように、プラズマCVD法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、第1の導電膜205、215、第2の導電膜206の側面に接するサイドウォール218を形成する。なお、サイドウォール218の形成と同時に、ゲート絶縁膜204、214の一部や絶縁膜207の一部がエッチングされて除去される場合がある(図6(C)参照)。ゲート絶縁膜204、214の一部が除去されることによって、残存するゲート絶縁膜204、214は、第1の導電膜205、215及びサイドウォール218の下方に形成される。また、絶縁膜207の一部が除去されることによって、残存する絶縁膜207は、第2の導電膜206の下方及びサイドウォール218の下方に形成される。
As a method for manufacturing the
次に、半導体膜213を覆うようにレジスト231を形成し、半導体膜203に第2の導電膜206及びサイドウォール218をマスクとして不純物元素を導入することにより不純物領域203bを形成する(図6(D))。不純物元素としては、図6(A)で導入した不純物元素より高い濃度のn型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。ここでは、半導体膜203にリン(P)を1×1019〜1×1020/cm3の濃度で含まれるように導入することによって、n型を示す不純物領域203bを形成することができる。その結果、半導体膜203に、チャネル形成領域203a、ソース領域又はドレイン領域として機能する不純物領域203b、LDD領域として機能する不純物領域203cが形成される。
Next, a resist 231 is formed so as to cover the
次に、第2の導電膜206、ゲート絶縁膜204、214、サイドウォール218等を覆うように絶縁膜208を形成し、当該絶縁膜208上にソース電極又はドレイン電極として機能する導電膜209を選択的に形成する(図6(E))。導電膜209は、半導体膜203、213のソース領域又はドレイン領域として機能する不純物領域203b、213bと電気的に接続されるように設ける。
Next, an insulating
以上の工程により、サイドウォールを設けた半導体装置を作製することができる。 Through the above steps, a semiconductor device provided with a sidewall can be manufactured.
なお、本実施の形態では、n型の薄膜トランジスタ200aに含まれる半導体膜203にLDD領域を形成し、p型の薄膜トランジスタ200bに含まれる半導体膜213にLDD領域を意図的に設けない構造を示したが、もちろんこれに限られず、半導体膜203と半導体膜213の両方にLDD領域を形成してもよい。
Note that in this embodiment mode, an LDD region is formed in the
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment can be freely combined with any of the other embodiments in this specification.
(実施の形態3)
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法に関して図面を参照して説明する。具体的には、上記実施の形態で示した半導体装置において、半導体膜にソース領域又はドレイン領域として機能する不純物領域に隣接して、ソース領域又はドレイン領域となる不純物領域と異なる導電型を有する不純物領域を設けた構成に関して説明する。
(Embodiment 3)
In this embodiment, a semiconductor device and a manufacturing method thereof which are different from those in the above embodiment will be described with reference to drawings. Specifically, in the semiconductor device described in any of the above embodiments, an impurity having a conductivity type different from that of the impurity region serving as the source region or the drain region adjacent to the impurity region functioning as the source region or the drain region in the semiconductor film. A configuration provided with regions will be described.
本実施の形態で示す半導体装置の一例に関して図7を参照して説明する。図7(A)は本実施の形態で示す半導体装置の上面図を示し、図7(A)のa1−b1における断面図を図7(B)に、図7(A)のa2−b2における断面図を図7(C)に示している。 An example of the semiconductor device described in this embodiment will be described with reference to FIGS. 7A is a top view of the semiconductor device described in this embodiment. FIG. 7B is a cross-sectional view taken along line a 1 -b 1 in FIG. 7A, and FIG. 7A is a 2 in FIG. A cross-sectional view at -b 2 is shown in FIG.
本実施の形態で示す半導体装置は、上述した図1に示す構造において、半導体膜203、213の端部に不純物領域203d、213dを設けたものである。不純物領域203d、213dは、ゲート電極及びゲート配線として機能する第2の導電膜206と重なる半導体膜203、213の端部及び/又はその近傍に設ければよい。また、不純物領域203d、213dは、半導体膜203、213においてソース領域又はドレイン領域として機能する不純物領域203b、213bと異なる導電型を有するように設ける。
In the semiconductor device described in this embodiment,
例えば、半導体膜203において、ソース領域又はドレイン領域として機能する不純物領域203bをn型の導電型を有するように設けた場合、半導体膜203の端部に設ける不純物領域203dはp型の導電型を有するように設ける。また、半導体膜213において、ソース領域又はドレイン領域として機能する不純物領域213bをp型の導電型を有するように設けた場合、半導体膜213の端部に設ける不純物領域213dはn型の導電型を有するように設ける。この場合、半導体膜203、213のいずれか一方に不純物領域203d、213dを設けてもよいし、両方に設けてもよい。
For example, in the
なお、第2の導電膜206と重なる半導体膜203、213の端部及び/又はその近傍とは、半導体膜203、213の端部であって第2の導電膜206と重なる領域及び重なる領域の近傍、又は半導体膜203、213の端部であって第2の導電膜206と重なる領域の近傍(第2の導電膜206と重なる領域は含まない)をいう。例えば、半導体膜203、213の端部であって第2の導電膜206と重なる領域及び重なる領域の近傍に不純物領域203d、213dを形成する場合には、第1の導電膜205を形成する前に半導体膜203、213に不純物元素を導入しておくことが好ましい。一方、半導体膜203、213の端部であって第2の導電膜206と重なる領域の近傍に不純物領域203d、213dを形成する場合には、第2の導電膜206を形成した後に半導体膜203、213に不純物元素を導入することができる。
Note that the end portions of the
このように、第2の導電膜206と重なる半導体膜203、213の端部に不純物領域203b、213bと導電型が異なる不純物領域203d、213dを設けることにより、不純物領域203b、213bと不純物領域203d、213dの隣接する部分はpn接合により抵抗が高くなる。その結果、第2の導電膜206と重なる半導体膜203、213の端部に形成されるチャネル形成領域の特性がトランジスタ全体の特性へ及ぼす影響を低減することが可能となる。
As described above, the
従来の薄膜トランジスタでは、導電膜と重なる半導体膜の端部において、ゲート絶縁膜の被覆不良や作製プロセスに伴い、電荷の蓄積される場合がある。半導体膜203、213の端部をチャネル形成領域とするトランジスタ151(以下、「エッジトランジスタ151」とも記す)と半導体膜203、213の中央部をチャネル形成領域とするトランジスタ152(以下、「メイントランジスタ152」とも記す)が並列に接続された一つのトランジスタとみなすことができる。従って、等価回路は図8(A)に示すようになり、トランジスタ全体(エッジトランジスタ151+メイントランジスタ152)の特性はメイントランジスタ152の特性だけでなく、エッジトランジスタ151の特性も影響するおそれがある。
In a conventional thin film transistor, charge may be accumulated in the end portion of the semiconductor film overlapping with the conductive film due to a poor coating of the gate insulating film or a manufacturing process. A transistor 151 (hereinafter also referred to as “
一方、本実施の形態で示した構造でも、メイントランジスタ152及びエッジトランジスタ151が並列に接続された構造とみなすことができるが、不純物領域203d、213dを設けることによって、等価回路は図8(B)に示すようになる。不純物領域203b、213bと不純物領域203d、213dの間の抵抗が高くなるため、エッジトランジスタ151の特性がトランジスタ全体の特性に及ぼす影響を低減することが可能となる。
On the other hand, the structure shown in this embodiment mode can also be regarded as a structure in which the
特に、本発明の半導体装置において、絶縁膜217の形成後に第1の導電膜235、245の表面を露出させるために当該絶縁膜217の一部を除去する際に、残存した絶縁膜207の表面の高さがゲート絶縁膜204、214の表面の高さより低く形成される場合がある。この場合、その後に形成される第2の導電膜216が第1の導電膜205、215、ゲート絶縁膜204、214の側面と接するため、半導体膜203、213と第2の導電膜216において、ショート等が生じやすくなるおそれがある。このような場合であっても、本実施の形態で示した構造とすることによって、半導体膜203、213の端部におけるショート等の問題を抑制することが可能となる。
In particular, in the semiconductor device of the present invention, the surface of the remaining insulating
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。例えば、本実施の形態で示した構造に上記実施の形態2に示したサイドウォールを設けることも可能である。
Note that this embodiment can be freely combined with any of the other embodiments in this specification. For example, the sidewall described in
(実施の形態4)
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法に関して図面を参照して説明する。具体的には、半導体装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ素子の制御を行うトランジスタ等の素子に関して説明する。
(Embodiment 4)
In this embodiment, a semiconductor device and a manufacturing method thereof which are different from those in the above embodiment will be described with reference to drawings. Specifically, a nonvolatile memory element that forms a memory portion and an element such as a transistor that controls the memory element in a semiconductor device will be described.
まず、半導体装置に設けられるメモリ部の一例を図9に示す。 First, an example of a memory portion provided in the semiconductor device is illustrated in FIG.
図9に示すメモリ部は、制御用トランジスタSと不揮発性メモリ素子Mとを有するメモリセルが複数設けられている。図9では、制御用トランジスタS01と不揮発性メモリ素子M01により一つのメモリセルが形成されている。また、同様に、制御用トランジスタS02と不揮発性メモリ素子M02、制御用トランジスタS03と不揮発性メモリ素子M03、制御用トランジスタS11と不揮発性メモリ素子M11、制御用トランジスタS12と不揮発性メモリ素子M12、制御用トランジスタS13と不揮発性メモリ素子M13とによりそれぞれメモリセルが形成されている。 The memory portion illustrated in FIG. 9 includes a plurality of memory cells each including a control transistor S and a nonvolatile memory element M. In FIG. 9, one memory cell is formed by the control transistor S01 and the nonvolatile memory element M01. Similarly, the control transistor S02 and the nonvolatile memory element M02, the control transistor S03 and the nonvolatile memory element M03, the control transistor S11 and the nonvolatile memory element M11, the control transistor S12 and the nonvolatile memory element M12, the control A memory cell is formed by the transistor S13 and the nonvolatile memory element M13.
制御用トランジスタS01のゲート電極はワード線WL1に接続され、ソース又はドレインの一方はビット線BL0に接続され、他方は不揮発性メモリ素子M01のソース又はドレインに接続されている。また、不揮発性メモリ素子M01のゲート電極はワード線WL11に接続され、ソース又はドレインの一方は制御用トランジスタS01のソース又はドレインに接続され、他方はソース線SL0に接続されている。 The gate electrode of the control transistor S01 is connected to the word line WL1, one of the source and the drain is connected to the bit line BL0, and the other is connected to the source or the drain of the nonvolatile memory element M01. The gate electrode of the nonvolatile memory element M01 is connected to the word line WL11, one of the source and the drain is connected to the source or the drain of the control transistor S01, and the other is connected to the source line SL0.
また、メモリ部に設ける不揮発性メモリ素子を図22に示すようにNAND型として設けてもよい。 Further, the nonvolatile memory element provided in the memory portion may be provided as a NAND type as shown in FIG.
図22に示すNAND型メモリセルアレイの等価回路において、ビット線BLには、複数の不揮発性メモリ素子を直列に接続したNANDセルNS1が接続されている。複数のNANDセルが集まってブロックBLKを構成している。図22で示すブロックBLK1のワード線は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。 In the equivalent circuit of the NAND memory cell array shown in FIG. 22, a NAND cell NS1 in which a plurality of nonvolatile memory elements are connected in series is connected to the bit line BL. A plurality of NAND cells gather to constitute a block BLK. The block BLK1 shown in FIG. 22 has 32 word lines (word lines WL0 to WL31). The nonvolatile memory elements located in the same row of the block BLK1 are commonly connected to word lines corresponding to this row.
この場合、選択トランジスタS1、S2と不揮発性メモリ素子M0〜M31が直列に接続されているので、これらを一つのまとまりとして一つの半導体層34で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するNANDセルとの分離を容易に行うことができる。また、選択トランジスタS1、S2の半導体層36とNANDセルの半導体層38を分離して形成しても良い。不揮発性メモリ素子M0〜M31の浮遊ゲートから電荷を引き抜く消去動作を行うときに、そのNANDセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子(例えばM30の行)を一つの半導体層40で形成しても良い。
In this case, since the select transistors S1 and S2 and the nonvolatile memory elements M0 to M31 are connected in series, these may be formed as a
また、他にも、メモリ部に設ける不揮発性メモリ素子を図23に示すようにAND型として設けてもよい。 In addition, a nonvolatile memory element provided in the memory portion may be provided as an AND type as shown in FIG.
図23に示すAND型メモリセルアレイの等価回路において、ビット線BLには、複数の不揮発性メモリ素子を並列に接続したANDセルAS1が接続されている。複数のANDセルが集まってブロックBLKを構成している。図23で示すブロックBLK1のワード線は128本である(ワード線WL0〜WL127)。ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。 In the equivalent circuit of the AND memory cell array shown in FIG. 23, an AND cell AS1 in which a plurality of nonvolatile memory elements are connected in parallel is connected to the bit line BL. A plurality of AND cells constitute a block BLK. The number of word lines in the block BLK1 shown in FIG. 23 is 128 (word lines WL0 to WL127). The nonvolatile memory elements located in the same row of the block BLK1 are commonly connected to word lines corresponding to this row.
この場合、選択トランジスタS1、S2と不揮発性メモリ素子M0〜M128が並列に接続されている。具体的には、主ビット線BLと副ビット線BL’が設けられており、各々の不揮発性メモリ素子を副ビット線BL’に並列に接続したアレイ構造とすることによって、ワード線WLごとに消去が可能となっている。 In this case, the selection transistors S1 and S2 and the nonvolatile memory elements M0 to M128 are connected in parallel. Specifically, a main bit line BL and a sub-bit line BL ′ are provided, and an array structure in which each nonvolatile memory element is connected in parallel to the sub-bit line BL ′ allows each word line WL to have a structure. Erasing is possible.
NAND型の利点としてはメモリセルの微細化が挙げられ、AND型の利点としては多値技術の導入が容易にできることが挙げられる。もちろん本実施の形態で示すメモリ部に設ける不揮発性メモリ素子は、NAND型に設けてもよいし、AND型で設けてもよい。 An advantage of the NAND type is miniaturization of memory cells, and an advantage of the AND type is that multi-value technology can be easily introduced. Needless to say, the nonvolatile memory element provided in the memory portion described in this embodiment may be provided in a NAND type or an AND type.
次に、不揮発性メモリ素子と薄膜トランジスタを同時に形成する場合に関して図面を参照して説明する。なお、図12〜図14は上面図を示し、図10、図11、図20は図12〜図14におけるA−B間、C−D間の断面図を示している。また、図21は、図14におけるE−F間、G−H間の断面図を示している。なお、本実施の形態では、A−B間における不揮発性メモリ素子の電荷の蓄積を電子で行う場合を示し、C−D間に設けられる薄膜トランジスタをnチャネル型とする場合に関して説明を行うが、これに限られるものでない。 Next, a case where a nonvolatile memory element and a thin film transistor are formed at the same time will be described with reference to the drawings. 12 to 14 are top views, and FIGS. 10, 11, and 20 are cross-sectional views taken along lines AB and CD in FIGS. FIG. 21 is a cross-sectional view taken along lines EF and GH in FIG. Note that this embodiment mode shows the case where charge accumulation of the nonvolatile memory element between A and B is performed by electrons, and the case where the thin film transistor provided between C and D is an n-channel type will be described. It is not limited to this.
まず、基板301上に絶縁膜302を介して半導体膜303を形成し、当該半導体膜303上に第1の絶縁膜304、電荷蓄積層305を積層させて形成する(図10(A)参照)。
First, the
基板301は、ガラス基板、石英基板、セラミック基板、金属基板(例えばステンレス基板など)、Si基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。
The
絶縁膜302は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、絶縁膜302を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜302を形成することによって、基板301からNaなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板301として石英を用いるような場合には絶縁膜302を省略してもよい。
The insulating
半導体膜303は、非晶質半導体膜又は結晶質半導体膜で形成する。結晶性半導体膜は、絶縁膜302上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化させたもの、絶縁膜302上に形成した結晶性半導体膜を非晶質化した後、再結晶化させたものなどが含まれる。レーザー光の照射による結晶化は、上記実施の形態1で示したように行えばよい。
The
第1の絶縁膜304は、半導体膜303に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体膜303に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜303上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第1の絶縁膜304を形成する。なお、第1の絶縁膜304は、CVD法やスパッタリング法により酸化シリコン、窒化シリコン、酸窒化シリコン、窒化酸化シリコン等で形成してもよいし、CVD法やスパッタリング法で形成したこれらの膜に高密度プラズマ処理を行うことにより形成してもよい。
The first
例えば、半導体膜303としてSiを主成分とする材料を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第1の絶縁膜304として酸化シリコン(SiOx)膜又は窒化シリコン(SiNx)膜が形成される。また、高密度プラズマ処理により半導体膜303に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜303に接して酸化シリコン膜が形成され、当該酸化シリコン膜の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。
For example, when the
ここでは、第1の絶縁膜304を1〜10nm、好ましくは1〜5nmで形成する。例えば、高密度プラズマ処理により半導体膜303に酸化処理を行い当該半導体膜303の表面に概略3nmの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面近傍に窒素プラズマ処理層を形成する。半導体膜303に酸素雰囲気下及び窒素雰囲気下で順に高密度プラズマ処理を行うことによって、第1の絶縁膜304として、概略3nmの酸化シリコン層であって表面から0.25〜0.75nmの深さに窒素を20〜50原子%の割合で含有させた構造とすることができる。なお、窒素プラズマ処理層には、酸素と窒素を含有したシリコン(酸窒化シリコン)が含まれている。
Here, the first insulating
また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。 At this time, it is preferable that the oxidation treatment and the nitriding treatment by the high-density plasma treatment are continuously performed without being exposed to the atmosphere. By continuously performing the high-density plasma treatment, it is possible to prevent contamination from entering and improve production efficiency.
なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下(例えば、酸素(O2)又は一酸化二窒素(N2O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H2)と希ガス雰囲気下)で高密度プラズマ処理を行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH3と希ガス雰囲気下)で高密度プラズマ処理を行う。 Note that in the case of oxidizing a semiconductor film by high-density plasma treatment, an atmosphere containing oxygen (for example, oxygen (O 2 ) or dinitrogen monoxide (N 2 O) and a rare gas (He, Ne, Ar, Kr) , Xe), or an atmosphere of oxygen or dinitrogen monoxide and hydrogen (H 2 ) and a rare gas atmosphere). On the other hand, when a semiconductor film is nitrided by high-density plasma treatment, an atmosphere containing nitrogen (for example, an atmosphere containing nitrogen (N 2 ) and a rare gas (containing at least one of He, Ne, Ar, Kr, and Xe)) And high density plasma treatment under nitrogen, hydrogen, and rare gas atmosphere, or NH 3 and rare gas atmosphere.
希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第1の絶縁膜304は、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる場合があり、Arを用いた場合には第1の絶縁膜304にArが含まれている場合がある。
As the rare gas, for example, Ar can be used. A gas in which Ar and Kr are mixed may be used. In the case where the high-density plasma treatment is performed in a rare gas atmosphere, the first insulating
また、高密度プラズマ処理の条件は、上記実施の形態で示した条件で行えばよい。本実施の形態では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素(O2)、水素(H2)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、酸素を0.1〜100sccm、水素を0.1〜100sccm、アルゴンを100〜5000sccmとして導入すればよい。なお、酸素:水素:アルゴン=1:1:100の比率で混合ガスを導入することが好ましい。例えば、酸素を5sccm、水素を5sccm、アルゴンを500sccmとして導入すればよい。 Further, the conditions for the high-density plasma treatment may be performed under the conditions described in the above embodiment mode. In this embodiment, when an object to be processed is oxidized by high-density plasma treatment, a mixed gas of oxygen (O 2 ), hydrogen (H 2 ), and argon (Ar) is introduced. The mixed gas used here may be introduced with 0.1 to 100 sccm of oxygen, 0.1 to 100 sccm of hydrogen, and 100 to 5000 sccm of argon. Note that the mixed gas is preferably introduced at a ratio of oxygen: hydrogen: argon = 1: 1: 100. For example, oxygen may be introduced at 5 sccm, hydrogen at 5 sccm, and argon at 500 sccm.
また、高密度プラズマ処理により窒化処理を行う場合、窒素(N2)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、窒素を20〜2000sccm、アルゴンを100〜10000sccmとして導入すればよい。例えば、窒素を200sccm、アルゴンを1000sccmとして導入すればよい。 In addition, when performing nitriding treatment by high-density plasma treatment, a mixed gas of nitrogen (N 2 ) and argon (Ar) is introduced. The mixed gas used here may be introduced at 20 to 2000 sccm of nitrogen and 100 to 10,000 sccm of argon. For example, nitrogen may be introduced at 200 sccm and argon at 1000 sccm.
本実施の形態において、メモリ部に設けられた半導体膜303上に形成される第1の絶縁膜304は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第1の絶縁膜304の膜厚が薄いほど、トンネル電流が流れやすく、メモリ素子として高速動作が可能となる。また、第1の絶縁膜304の膜厚が薄いほど、電荷蓄積層305に低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、第1の絶縁膜304は、膜厚を薄く(例えば、10nm以下)形成することが好ましい。
In this embodiment mode, the first insulating
また、一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板301としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第1の絶縁膜304を形成することは非常に困難である。また、CVD法やスパッタリング法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、CVD法やスパッタリング法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に第1の絶縁膜304上に形成される導電膜等と半導体膜とがリークする場合がある。従って、本実施の形態で示すように、高密度プラズマ処理により第1の絶縁膜304を形成することによって、CVD法やスパッタリング法等により形成した絶縁膜より緻密な絶縁膜を形成することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、CVD法やスパッタリング法により第1の絶縁膜304を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましく、例えば、CVD法で酸化窒化シリコンを形成した後に高密度プラズマ処理を用いて酸化処理を行った後に窒化処理を行う。
In general, there is a thermal oxidation method as a method for forming a thin insulating film over a semiconductor film. However, when a substrate having a sufficiently low melting point, such as a glass substrate, is used as the
電荷蓄積層305は、導電膜、半導体膜、膜中に電荷をトラップする欠陥を有している絶縁膜、導電性粒子又はシリコン等の半導体粒子を含む絶縁膜で形成することができる。例えば、電荷蓄積層305としてシリコン(Si)を主成分とする膜で形成することができる。また、ゲルマニウム(Ge)、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することができる。ここでは、電荷蓄積層305として、ゲルマニウム元素を含む雰囲気中(例えば、GeH4)でプラズマCVD法を行うことにより、ゲルマニウムを主成分とする膜を1〜20nm、好ましくは5〜10nmで形成する。また、この場合、半導体膜303としてSiを主成分とする材料を用いて形成し、当該半導体膜303上にトンネル酸化膜として機能する第1の絶縁膜304を介してSiよりエネルギーギャップの小さいゲルマニウムを含む膜を電荷蓄積層305として設けた場合、半導体膜303の電荷に対する絶縁膜により形成される第1の障壁に対して電荷蓄積層305の電荷に対する絶縁膜により形成される第2の障壁がエネルギー的に高くなる。その結果、半導体膜303から電荷蓄積層305へ電荷を注入しやすくすることができ、電荷蓄積層305から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。また、メモリ部に設けられた半導体膜303上に形成される電荷蓄積層305は、後に完成する不揮発性メモリ素子において、浮遊ゲートとして機能する。
The
また、電荷蓄積層305として、窒素元素を含む絶縁膜、例えば、窒化シリコン(SiNx)膜、窒化酸化シリコン(SiNxOy)(x>y)膜、酸化窒化シリコン(SiOxNy)(x>y)膜又はこれらの絶縁膜中に導電性粒子や半導体粒子が含まれた膜で形成してもよい。例えば、膜中に電荷をトラップする欠陥を有している窒化シリコン膜を1〜20nm、好ましくは1〜10nmの厚さで形成することができる。
As the
次に、電荷蓄積層305を選択的に除去することによって、電荷蓄積層306とする(図10(B)参照)。ここでは、後に完成する不揮発性メモリ素子に含まれる半導体膜303の上方に電荷蓄積層305が残存するように除去する。
Next, the
次に、第1の絶縁膜304、半導体膜303を選択的に除去することによって、半導体膜307a、第1の絶縁膜307b及び電荷蓄積層307cが順に積層された積層体307と、島状の半導体膜308とを形成する(図10(C)参照)。
Next, by selectively removing the first insulating
次に、積層体307と半導体膜308を覆うように第2の絶縁膜309を形成する(図10(D)参照)。
Next, a second
第2の絶縁膜309は、CVD法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ダイヤモンドライクカーボン(DLC)などを用いることができる。また、スピンコート法や、液滴吐出法、スクリーン印刷法等で形成した、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。
As the second
次に、第2の絶縁膜309を選択的に除去することによって一部を残存させ、電荷蓄積層307cと半導体膜308の表面を露出させる(図10(E)、図12)。なお、ここでは、残存した第2の絶縁膜309を第2の絶縁膜310として表している。第2の絶縁膜309の除去は、上記実施の形態で示したいずれかの方法を用いることができる。
Next, the second
また、第2の絶縁膜309は、電荷蓄積層306、半導体膜308の表面が露出するように除去し、好ましくは半導体膜308の表面と残存した第2の絶縁膜310の表面の高さが一致するように設ける。このように設けた場合、後に形成される絶縁膜や導電膜が積層体307や半導体膜308を横断する際に、積層体307や半導体膜308の端部において段切れ等が生じるのを抑制することができる。
The second
また、電荷蓄積層307c、半導体膜308の表面が全面露出するように第2の絶縁膜309を除去することが好ましいが、電荷蓄積層307c、半導体膜308の表面の少なくとも一部が露出するように除去すればよい。
The second
なお、半導体膜308の表面と第2の絶縁膜310の表面とを完全に一致させることが好ましいが、半導体膜308の表面と第2の絶縁膜310の表面との高さの差が半導体膜308の高さの値より小さくなるのであれば、第2の絶縁膜310の表面の高さを半導体膜308の表面の高さより低く設けてもよいし、高く設けてもよい。なぜなら、このように設けた場合であっても、積層体307、半導体膜308の端部における段差を緩和することが可能であるためである。
Note that although it is preferable that the surface of the
次に、電荷蓄積層307c、半導体膜308及び第2の絶縁膜310上に第3の絶縁膜311を形成する(図11(A))。
Next, a third
第3の絶縁膜311は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の絶縁材料を用いて単層又は積層して形成する。例えば、第3の絶縁膜311を単層で設ける場合には、CVD法により酸化窒化シリコン膜又は窒化酸化シリコン膜を5〜50nmの膜厚で形成する。また、第3の絶縁膜311を3層構造で設ける場合には、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2の絶縁膜として窒化シリコン膜を形成し、第3の絶縁膜として酸化窒化シリコン膜を形成する。また、他にも第3の絶縁膜311として、ゲルマニウムの酸化物又は窒化物を用いてもよい。
The third
また、第3の絶縁膜311として、上述した方法で用いて形成された絶縁膜に高密度プラズマ処理を行うことによって設けてもよい。例えば、CVD法を用いて、酸化窒化シリコン膜又は窒化酸化シリコン膜を形成した後に高密度プラズマ処理を用いて酸化処理又は窒化処理を行うことによって第3の絶縁膜311を形成することができる。もちろん、上述したように酸化処理を行った後に窒化処理をおこなってもよい。CVD法やスパッタリング法で形成した絶縁膜に高密度プラズマ処理を行うことによって、当該絶縁膜を緻密な膜にし、電子やホールのトラップとなる欠陥準位密度を低減することができる。
Alternatively, the third
なお、半導体膜307aの上方に形成された第3の絶縁膜311は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能し、半導体膜308の上方に形成された第3の絶縁膜311は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
Note that the third
次に、第3の絶縁膜311上に、導電膜312を形成する(図11(B))。
Next, a
導電膜312は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料の単層又は積層構造で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
The
ここでは、導電膜312を窒化タンタルとタングステンが順に積層された構造で設ける。また、他にも、導電膜312として、金属窒化膜と金属膜を順に積層させた構造で設けることができる。
Here, the
次に、導電膜312上にレジスト313を選択的に形成し、当該レジスト313をマスクとして、導電膜312、第3の絶縁膜311、電荷蓄積層307c、第1の絶縁膜307bを選択的にエッチングして除去する(図11(C)、図13)。ここでは、半導体膜307aの上方の一部にトンネル絶縁膜として機能する第1の絶縁膜314、電荷蓄積層315、コントロール絶縁膜として機能する第3の絶縁膜316、ゲート電極として機能する導電膜317を残存させ、半導体膜308の上方の一部にゲート絶縁膜として機能する第3の絶縁膜318、ゲート電極として機能する導電膜319を残存させる。
Next, a resist 313 is selectively formed over the
次に、半導体膜307a、308に導電膜317、319をマスクとして不純物元素を導入することによって、半導体膜307aにチャネル形成領域320aとソース領域又はドレイン領域として機能する不純物領域320bを形成し、半導体膜308にチャネル形成領域321aとソース領域又はドレイン領域として機能する不純物領域321bを形成する。そして、導電膜317、319、半導体膜307a、308等を覆うように絶縁膜322を形成し、当該絶縁膜322上にソース電極又はドレイン電極として機能する導電膜323を選択的に形成する(図11(D)、図21(A)、図14)。
Next, an impurity element is introduced into the
絶縁膜322は、CVD法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く(常温1MHzで誘電率2.9)、耐熱性が高く(示差熱熱重量同時測定(TG/DTA:Thermogravimetry−Differential Thermal Analysis)で昇温5℃/minで熱分解温度550℃)、吸水率が低い(常温24時間で0.3%)材料である。オキサゾール樹脂は、ポリイミド等の比誘電率(3.2〜3.4程度)と比較すると、比誘電率が低いため(2.9程度)、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁膜322として、CVD法で形成した酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)又は窒化酸化シリコン(SiNxOy)(x>y>0)を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
For the insulating
導電膜323は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。
The
以上の工程により、不揮発性メモリ素子を有する半導体装置を作製することができる。なお、上記実施の形態2に示したように、不揮発性メモリ素子において、導電膜317、第3の絶縁膜316、電荷蓄積層315等の側面に接するようにサイドウォールを設けた構造としてもよい。
Through the above steps, a semiconductor device having a nonvolatile memory element can be manufactured. Note that as shown in
なお、上述した作製工程においては、絶縁膜309を形成した(図10(D))後、半導体膜308の表面を露出するように絶縁膜309の一部を除去して絶縁膜310を残存させているが、図20に示すように絶縁膜309の除去を行ってもよい。以下に、図20を参照して説明する。
Note that in the above manufacturing process, after the insulating
まず、図10(D)に示す構造まで上述した方法を用いて形成する(図20(A))。 First, the structure shown in FIG. 10D is formed using the above-described method (FIG. 20A).
次に、絶縁膜309の一部を電荷蓄積層307cの表面が露出するように除去することによって、絶縁膜310aを残存させる(図20(B))。この際、半導体膜308の表面は露出しないように絶縁膜309の除去を行う。なお、この場合、電荷蓄積層307cと絶縁膜310aの表面の高さが概略一致するように設けると、後に形成される第3の絶縁膜311や導電膜312の段切れを防止することができるため好ましい。
Next, part of the insulating
次に、電荷蓄積層307c及びその近傍に設けられた絶縁膜310a上にレジスト325を形成し、半導体膜308の表面が露出するように当該レジスト325に覆われていない絶縁膜310aを除去することによって、絶縁膜310bを残存させる(図20(C))。なお、この際、半導体膜308の表面と絶縁膜310bの表面の高さが概略一致するように設けると、後に形成される第3の絶縁膜311や導電膜312が半導体膜308と絶縁膜310bの段差により生じる接続不良(段切れ)を防止することができるため好ましい。また、図20(B)と図20(C)におけるエッチング方法を変えることによって、絶縁膜309を除去する際に、半導体膜308の表面を露出させることによる半導体膜308へのダメージを低減することができる。例えば、図20(B)においては、電荷蓄積層307cがストッパとして機能させてドライエッチングを用いて絶縁膜309の除去を行い、図20(C)においては、半導体膜308の表面がダメージを受けにくいウェットエッチングを用いて絶縁膜310aの除去を行うことができる。
Next, a resist 325 is formed over the
次に、絶縁膜310a、310b、電荷蓄積層307c、半導体膜308を覆うように第3の絶縁膜311、導電膜312を形成する(図20(D))。その後、上述した方法を用いることによって、不揮発性メモリ素子を有する半導体装置を作製することができる(図21(B))。
Next, a third
このように、図20に示した方法で形成することにより、不揮発性メモリ素子及び薄膜トランジスタにおいて、電荷蓄積層315の端部、半導体膜308の端部において、絶縁膜316、318に段切れ等が生じることを防止することができる。
As described above, the formation of the insulating
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment can be freely combined with any of the other embodiments in this specification.
(実施の形態5)
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。
(Embodiment 5)
In this embodiment, an example of usage of the semiconductor device described in the above embodiment is described. Specifically, application examples of a semiconductor device capable of inputting and outputting data without contact will be described below with reference to the drawings. A semiconductor device in which data can be input / output without contact is also referred to as an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip depending on the application.
まず、本実施の形態で示す半導体装置の上面構造の一例について、図15(A)を参照して説明する。図15に示す半導体装置80は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路131と、アンテナとして機能する導電膜132を含んでいる。アンテナとして機能する導電膜132は、薄膜集積回路131に電気的に接続されている。
First, an example of a top structure of the semiconductor device described in this embodiment will be described with reference to FIG. A
また、薄膜集積回路131に薄膜トランジスタを設ける場合には、上記実施の形態で示した構造を適用することができる。
In the case where a thin film transistor is provided in the thin film integrated
また、図15(B)、(C)に図15(A)の断面の模式図を示す。アンテナとして機能する導電膜132は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した構造の上方に、絶縁膜130を介してアンテナとして機能する導電膜132を設けることができる(図15(B))。他にも、アンテナとして機能する導電膜132を基板133に別に設けた後、薄膜集積回路131と貼り合わせて設けることができる(図15(C))。ここでは、絶縁膜130上に設けられた導電膜136とアンテナとして機能する導電膜132とが、接着性を有する樹脂135中に含まれる導電性粒子134を介して電気的に接続されている。
FIGS. 15B and 15C are schematic views of the cross section of FIG. The
なお、本実施の形態では、アンテナとして機能する導電膜132をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電膜132の形状を適宜決めればよい。
Note that although an example in which the
例えば、半導体装置80における信号の伝送方式として、マイクロ波方式(例えば、UHF帯(860〜960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さ等の形状を適宜設定すればよく、アンテナとして機能する導電膜を線状(例えば、ダイポールアンテナ(図16(A))、平坦な形状(例えば、パッチアンテナ(図16(B))またはリボン型の形状(図16(C)、(D))等に形成することができる。また、アンテナとして機能する導電膜132の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
For example, when a microwave method (for example, UHF band (860 to 960 MHz band), 2.45 GHz band, or the like) is applied as a signal transmission method in the
アンテナとして機能する導電膜132は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
The
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜132を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下)を用いる場合、150〜300℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
For example, when the
次に、本実施の形態で示す半導体装置の動作について説明する。 Next, operation of the semiconductor device described in this embodiment is described.
半導体装置80は、非接触でデータを交信する機能を有し、高周波回路81、電源回路82、リセット回路83、クロック発生回路84、データ復調回路85、データ変調回路86、他の回路の制御を行う制御回路87、記憶回路88およびアンテナ89を有している(図17(A))。高周波回路81はアンテナ89より信号を受信して、データ変調回路86より受信した信号をアンテナ89から出力する回路であり、電源回路82は受信信号から電源電位を生成する回路であり、リセット回路83はリセット信号を生成する回路であり、クロック発生回路84はアンテナ89から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路85は受信信号を復調して制御回路87に出力する回路であり、データ変調回路86は制御回路87から受信した信号を変調する回路である。また、制御回路87としては、例えばコード抽出回路91、コード判定回路92、CRC判定回路93および出力ユニット回路94が設けられている。なお、コード抽出回路91は制御回路87に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路92は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路93は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
The
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ89により無線信号が受信される。無線信号は高周波回路81を介して電源回路82に送られ、高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置80が有する各回路に供給される。また、高周波回路81を介してデータ復調回路85に送られた信号は復調される(以下、復調信号)。さらに、高周波回路81を介してリセット回路83およびクロック発生回路84を通った信号及び復調信号は制御回路87に送られる。制御回路87に送られた信号は、コード抽出回路91、コード判定回路92およびCRC判定回路93等によって解析される。そして、解析された信号にしたがって、記憶回路88内に記憶されている半導体装置80の情報が出力される。出力された半導体装置80の情報は出力ユニット回路94を通って符号化される。さらに、符号化された半導体装置80の情報はデータ変調回路86を通って、アンテナ89により無線信号に載せて送信される。なお、半導体装置80を構成する複数の回路においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることができる。
Next, an example of operation of the above-described semiconductor device will be described. First, a radio signal is received by the antenna 89. The radio signal is sent to the power supply circuit 82 via the high frequency circuit 81, and a high power supply potential (hereinafter referred to as VDD) is generated. VDD is supplied to each circuit included in the
このように、リーダ/ライタから半導体装置80に信号を送り、当該半導体装置80から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
As described above, by transmitting a signal from the reader / writer to the
また、半導体装置80は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波又は電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
Further, the
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部3210を含む携帯端末の側面には、リーダ/ライタ3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図17(B))。品物3220が含む半導体装置3230にリーダ/ライタ3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に、リーダ/ライタ3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図17(C))。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
Next, an example of a usage pattern of a semiconductor device capable of inputting and outputting data without contact will be described. A reader /
なお、上述した以外にも本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図18を用いて説明する。 In addition to the above, the semiconductor device of the present invention has a wide range of uses, and is applicable to any product that can be used for production and management by clarifying information such as the history of an object without contact. be able to. For example, banknotes, coins, securities, certificate documents, bearer bonds, packaging containers, books, recording media, personal belongings, vehicles, foods, clothing, health supplies, daily necessities, chemicals, etc. It can be provided and used in an electronic device or the like. These examples will be described with reference to FIG.
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す(図18(A))。証書類とは、運転免許証、住民票等を指す(図18(B))。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す(図18(C))。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す(図18(D))。書籍類とは、書物、本等を指す(図18(E))。記録媒体とは、DVDソフト、ビデオテープ等を指す(図18(F))。乗物類とは、自転車等の車両、船舶等を指す(図18(G))。身の回り品とは、鞄、眼鏡等を指す(図18(H))。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話機等を指す。 Banknotes and coins are money that circulates in the market, and include those that are used in the same way as money in a specific area (cash vouchers), commemorative coins, and the like. Securities refer to checks, securities, promissory notes, etc. (FIG. 18A). The certificate refers to a driver's license, resident's card, etc. (FIG. 18B). Bearer bonds refer to stamps, gift tickets, various gift certificates, and the like (FIG. 18C). Packaging containers refer to wrapping paper for lunch boxes, plastic bottles, and the like (FIG. 18D). Books refer to books, books, and the like (FIG. 18E). The recording media refer to DVD software, video tapes, and the like (FIG. 18F). The vehicles refer to vehicles such as bicycles, ships, and the like (FIG. 18G). Personal belongings refer to bags, glasses, and the like (FIG. 18H). Foods refer to food products, beverages, and the like. Clothing refers to clothing, footwear, and the like. Health supplies refer to medical equipment, health equipment, and the like. Livingware refers to furniture, lighting equipment, and the like. Chemicals refer to pharmaceuticals, agricultural chemicals, and the like. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (television receivers, thin television receivers), cellular phones, and the like.
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置80を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置80を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置80を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置80の設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
Forgery can be prevented by providing the
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込むことによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。 In this way, by providing semiconductor devices in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., it is possible to improve the efficiency of inspection systems and rental store systems. it can. Further, forgery or theft can be prevented by providing a semiconductor device in the vehicles. Moreover, by embedding it in creatures such as animals, it is possible to easily identify individual creatures. For example, by embedding a semiconductor device equipped with a sensor in a living creature such as livestock, it is possible to easily manage health conditions such as body temperature as well as the year of birth, gender or type.
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment can be freely combined with any of the other embodiments in this specification.
80 半導体装置
81 高周波回路
82 電源回路
83 リセット回路
84 クロック発生回路
85 データ復調回路
86 データ変調回路
87 制御回路
88 記憶回路
89 アンテナ
91 コード抽出回路
92 コード判定回路
93 CRC判定回路
94 出力ユニット回路
106 絶縁膜
130 絶縁膜
131 薄膜集積回路
132 導電膜
133 基板
134 導電性粒子
135 樹脂
136 導電膜
151 トランジスタ
152 トランジスタ
201 基板
202 絶縁膜
203 半導体膜
204 ゲート絶縁膜
205 導電膜
206 導電膜
207 絶縁膜
208 絶縁膜
209 導電膜
211 レジスト
212 不純物領域
213 半導体膜
214 ゲート絶縁膜
215 導電膜
216 導電膜
217 絶縁膜
218 サイドウォール
220 積層体
221 レジスト
223 半導体膜
224 ゲート絶縁膜
225 導電膜
231 レジスト
234 ゲート絶縁膜
235 導電膜
244 ゲート絶縁膜
245 導電膜
301 基板
302 絶縁膜
303 半導体膜
304 絶縁膜
305 電荷蓄積層
306 電荷蓄積層
307 積層体
308 半導体膜
309 絶縁膜
310 絶縁膜
311 絶縁膜
312 導電膜
313 レジスト
314 絶縁膜
315 電荷蓄積層
316 絶縁膜
317 導電膜
318 絶縁膜
319 導電膜
322 絶縁膜
323 導電膜
325 レジスト
901 基板
902 絶縁膜
903 半導体膜
904 ゲート絶縁膜
905 導電膜
907 導電膜
200a 薄膜トランジスタ
200b 薄膜トランジスタ
203a チャネル形成領域
203b 不純物領域
203c 不純物領域
203d 不純物領域
213a チャネル形成領域
213b 不純物領域
213d 不純物領域
230a 積層体
230b 積層体
307a 半導体膜
307b 絶縁膜
307c 電荷蓄積層
310a 絶縁膜
310b 絶縁膜
3200 リーダ/ライタ
320a チャネル形成領域
320b 不純物領域
3210 表示部
321a チャネル形成領域
321b 不純物領域
3220 品物
3230 半導体装置
3240 リーダ/ライタ
3250 半導体装置
3260 商品
903a チャネル形成領域
903b 不純物領域
953b 不純物領域
80 Semiconductor device 81 High frequency circuit 82 Power supply circuit 83 Reset circuit 84 Clock generation circuit 85 Data demodulation circuit 86 Data modulation circuit 87 Control circuit 88 Storage circuit 89 Antenna 91 Code extraction circuit 92 Code determination circuit 93 CRC determination circuit 94 Output unit circuit 106 Insulation Film 130 Insulating film 131 Thin film integrated circuit 132 Conductive film 133 Substrate 134 Conductive particle 135 Resin 136 Conductive film 151 Transistor 152 Transistor 201 Substrate 202 Insulating film 203 Semiconductor film 204 Gate insulating film 205 Conductive film 206 Conductive film 207 Insulating film 208 Insulating film 209 conductive film 211 resist 212 impurity region 213 semiconductor film 214 gate insulating film 215 conductive film 216 conductive film 217 insulating film 218 sidewall 220 stacked body 221 resist 223 semiconductor film 22 Gate insulating film 225 Conductive film 231 Resist 234 Gate insulating film 235 Conductive film 244 Gate insulating film 245 Conductive film 301 Substrate 302 Insulating film 303 Semiconductor film 304 Insulating film 305 Charge storage layer 306 Charge storage layer 307 Stack 308 Semiconductor film 309 Insulating film 310 insulating film 311 insulating film 312 conductive film 313 resist 314 insulating film 315 charge storage layer 316 insulating film 317 conductive film 318 insulating film 319 conductive film 322 insulating film 323 conductive film 325 resist 901 substrate 902 insulating film 903 semiconductor film 904 gate insulating film 905 conductive film 907 conductive film 200a thin film transistor 200b thin film transistor 203a channel formation region 203b impurity region 203c impurity region 203d impurity region 213a channel formation region 213b impurity region 213d Physical region 230a Laminated body 230b Laminated body 307a Semiconductor film 307b Insulating film 307c Charge storage layer 310a Insulating film 310b Insulating film 3200 Reader / writer 320a Channel forming region 320b Impurity region 3210 Display part 321a Channel forming region 321b Impurity region 3220 Product 3230 Semiconductor device 3240 reader / writer 3250 semiconductor device 3260 product 903a channel formation region 903b impurity region 953b impurity region
Claims (13)
前記半導体膜の表面と接して設けられたゲート絶縁膜と、
前記半導体膜の側面と接して設けられた絶縁膜と、
前記ゲート絶縁膜の表面と接して設けられた第1の導電膜と、
前記第1の導電膜の表面及び前記絶縁膜の表面と接して設けられた第2の導電膜とを有し、
前記半導体膜の端部の一部と前記第1の導電膜の端部の一部の位置が一致することを特徴とする半導体装置。 A semiconductor film provided in an island shape on the substrate;
A gate insulating film provided in contact with the surface of the semiconductor film;
An insulating film provided in contact with a side surface of the semiconductor film;
A first conductive film provided in contact with the surface of the gate insulating film;
A second conductive film provided in contact with the surface of the first conductive film and the surface of the insulating film;
A position of a part of an end portion of the semiconductor film is coincident with a position of a part of an end portion of the first conductive film.
前記半導体膜の表面と接して設けられたゲート絶縁膜と、
前記半導体膜の側面の一部と接して設けられた絶縁膜と、
前記ゲート絶縁膜の表面と接して設けられた第1の導電膜と、
前記第1の導電膜の表面及び前記絶縁膜の表面と接して設けられた第2の導電膜と、
前記第1の導電膜の側面及び前記第2の導電膜の側面に接して設けられたサイドウォールとを有し、
前記半導体膜の端部の一部と前記第1の導電膜の端部の一部の位置が一致することを特徴とする半導体装置。 A semiconductor film provided in an island shape on the substrate;
A gate insulating film provided in contact with the surface of the semiconductor film;
An insulating film provided in contact with a part of a side surface of the semiconductor film;
A first conductive film provided in contact with the surface of the gate insulating film;
A second conductive film provided in contact with the surface of the first conductive film and the surface of the insulating film;
A sidewall provided in contact with a side surface of the first conductive film and a side surface of the second conductive film;
A position of a part of an end portion of the semiconductor film is coincident with a position of a part of an end portion of the first conductive film.
前記絶縁膜の端部と前記サイドウォールの端部が一致することを特徴とする半導体装置。 In claim 2,
The semiconductor device is characterized in that an end portion of the insulating film and an end portion of the side wall coincide with each other.
前記半導体膜の表面と接して設けられたゲート絶縁膜と、
前記半導体膜の側面と接して設けられた絶縁膜と、
前記ゲート絶縁膜の表面と接して設けられた第1の導電膜と、
前記第1の導電膜の表面及び前記絶縁膜の表面と接して設けられた第2の導電膜とを有し、
前記チャネル形成領域は、前記ソース領域と前記ドレイン領域の間に設けられており、
前記不純物領域は前記半導体膜の端部であって前記チャネル形成領域、前記ソース領域及び前記ドレイン領域と隣接して設けられており、
前記半導体膜の端部の一部と前記第1の導電膜の端部の一部の位置が一致することを特徴とする半導体装置。 A semiconductor film having a channel formation region, a source region, a drain region, and an impurity region having a conductivity type different from that of the source region and the drain region;
A gate insulating film provided in contact with the surface of the semiconductor film;
An insulating film provided in contact with a side surface of the semiconductor film;
A first conductive film provided in contact with the surface of the gate insulating film;
A second conductive film provided in contact with the surface of the first conductive film and the surface of the insulating film;
The channel formation region is provided between the source region and the drain region,
The impurity region is provided at an end of the semiconductor film and adjacent to the channel formation region, the source region, and the drain region,
A position of a part of an end portion of the semiconductor film is coincident with a position of a part of an end portion of the first conductive film.
前記絶縁膜の表面と前記第1の導電膜の表面が一致することを特徴とする半導体装置。 In any one of Claims 1 thru | or 4,
A semiconductor device, wherein a surface of the insulating film and a surface of the first conductive film coincide with each other.
前記絶縁膜は前記半導体膜より膜厚が大きいことを特徴とする半導体装置。 In any one of Claims 1 thru | or 5,
The semiconductor device, wherein the insulating film is thicker than the semiconductor film.
前記半導体膜の側面に接して設けられた第1の絶縁膜と、
前記半導体膜の表面と接して設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層の表面及び前記第1の絶縁膜の表面と接して設けられた第3の絶縁膜と、
前記第3の絶縁膜上に形成された導電膜とを有し、
前記半導体膜の端部の一部と前記電荷蓄積層の端部の一部の位置が一致することを特徴とする半導体装置。 A semiconductor film provided in an island shape on the substrate;
A first insulating film provided in contact with a side surface of the semiconductor film;
A second insulating film provided in contact with the surface of the semiconductor film;
A charge storage layer provided on the second insulating film;
A third insulating film provided in contact with the surface of the charge storage layer and the surface of the first insulating film;
A conductive film formed on the third insulating film;
A position of a part of the end portion of the semiconductor film and a position of a part of the end portion of the charge storage layer coincide with each other.
前記半導体膜の側面の一部に接して設けられた第1の絶縁膜と、
前記半導体膜の表面と接して設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層の表面及び前記第1の絶縁膜の表面と接して設けられた第3の絶縁膜と、
前記第3の絶縁膜上に形成された導電膜と、
前記電荷蓄積層と前記第2の絶縁膜と前記導電膜の側面に接して設けられたサイドウォールとを有し、
前記半導体膜の端部の一部と前記電荷蓄積層の端部の一部の位置が一致することを特徴とする半導体装置。 A semiconductor film provided in an island shape on the substrate;
A first insulating film provided in contact with a part of a side surface of the semiconductor film;
A second insulating film provided in contact with the surface of the semiconductor film;
A charge storage layer provided on the second insulating film;
A third insulating film provided in contact with the surface of the charge storage layer and the surface of the first insulating film;
A conductive film formed on the third insulating film;
The charge storage layer, the second insulating film, and a sidewall provided in contact with a side surface of the conductive film;
A position of a part of the end portion of the semiconductor film and a position of a part of the end portion of the charge storage layer coincide with each other.
前記第1の絶縁膜の端部と前記第2の絶縁膜の端部と前記導電膜の端部が一致することを特徴とする半導体装置。 In claim 8,
An end portion of the first insulating film, an end portion of the second insulating film, and an end portion of the conductive film are aligned with each other.
前記半導体膜の表面と前記第1の絶縁膜の表面が一致することを特徴とする半導体装置。 In any one of Claims 7 to 9,
A semiconductor device, wherein a surface of the semiconductor film and a surface of the first insulating film coincide with each other.
前記積層体を選択的に除去することによって、島状に設けられた複数の積層体とし、
前記島状に設けられた積層体を覆うように絶縁膜を形成し、
前記第1の導電膜の表面と高さが概略一致するように前記絶縁膜の一部を除去して前記第1の導電膜の表面を露出させ、
前記第1の導電膜上及び残存した前記絶縁膜上に第2の導電膜を形成し、
前記第2の導電膜上にレジストを形成し、前記レジストをマスクとして、前記第1の導電膜及び前記第2の導電膜を選択的に除去することを特徴とする半導体装置の作製方法。 Forming a stacked body in which a semiconductor film, a gate insulating film, and a first conductive film are sequentially stacked on a substrate;
By selectively removing the laminate, a plurality of laminates provided in an island shape,
An insulating film is formed so as to cover the laminated body provided in the island shape,
Removing a portion of the insulating film so that the height of the surface of the first conductive film is approximately the same as the height of the first conductive film to expose the surface of the first conductive film;
Forming a second conductive film on the first conductive film and the remaining insulating film;
A method for manufacturing a semiconductor device, comprising: forming a resist over the second conductive film; and selectively removing the first conductive film and the second conductive film using the resist as a mask.
前記積層体を選択的に除去することによって、島状に設けられた複数の積層体とし、
前記島状に設けられた積層体を覆うように絶縁膜を形成し、
前記第1の導電膜の表面と高さが概略一致するように前記絶縁膜の一部を除去して前記第1の導電膜の表面を露出させ、
前記第1の導電膜上及び残存した前記絶縁膜上に第2の導電膜を形成し、
前記第2の導電膜上にレジストを形成し、前記レジストをマスクとして、前記第1の導電膜及び前記第2の導電膜を選択的に除去し、
前記第1の導電膜及び前記第2の導電膜をマスクとして前記半導体膜に第1の不純物元素を選択的に導入することによって、前記半導体膜に第1の不純物領域を形成し、
前記第1の導電膜及び前記第2の導電膜の側面に接するようにサイドウォールを形成し、
前記第1の導電膜、前記第2の導電膜及び前記サイドウォールをマスクとして前記半導体膜に第2の不純物元素を選択的に導入することによって、前記半導体膜に第2の不純物領域を形成することを特徴とする半導体装置の作製方法。 Forming a stacked body in which a semiconductor film, a gate insulating film, and a first conductive film are sequentially stacked on a substrate;
By selectively removing the laminate, a plurality of laminates provided in an island shape,
An insulating film is formed so as to cover the laminated body provided in the island shape,
Removing a portion of the insulating film so that the height of the surface of the first conductive film is approximately the same as the height of the first conductive film to expose the surface of the first conductive film;
Forming a second conductive film on the first conductive film and the remaining insulating film;
Forming a resist on the second conductive film, and selectively removing the first conductive film and the second conductive film using the resist as a mask;
A first impurity region is formed in the semiconductor film by selectively introducing a first impurity element into the semiconductor film using the first conductive film and the second conductive film as a mask;
Forming sidewalls so as to be in contact with the side surfaces of the first conductive film and the second conductive film;
A second impurity region is formed in the semiconductor film by selectively introducing a second impurity element into the semiconductor film using the first conductive film, the second conductive film, and the sidewalls as a mask. A method for manufacturing a semiconductor device.
前記積層体を選択的に除去することによって、島状に設けられた複数の積層体とし、
前記島状に設けられた積層体を覆うように第2絶縁膜を形成し、
前記半導体膜の表面と高さが概略一致するように前記第2絶縁膜の一部を除去して前記電荷蓄積層の表面を露出させ、
前記電荷蓄積層及び残存した前記第2の絶縁膜上に第3の絶縁膜を形成し、
前記第3の絶縁膜上に導電膜を形成し、
前記導電膜上にレジストを形成し、前記レジストをマスクとして、前記第1の絶縁膜、前記電荷蓄積層、前記第3の絶縁膜及び前記導電膜を選択的に除去することを特徴とする半導体装置の作製方法。 Forming a stacked body in which a semiconductor film, a first insulating film, and a charge storage layer are sequentially stacked on a substrate;
By selectively removing the laminate, a plurality of laminates provided in an island shape,
Forming a second insulating film so as to cover the laminate provided in the island shape;
Removing a portion of the second insulating film so that the height of the surface of the semiconductor film substantially matches the height of the semiconductor film to expose the surface of the charge storage layer;
Forming a third insulating film on the charge storage layer and the remaining second insulating film;
Forming a conductive film on the third insulating film;
Forming a resist over the conductive film, and selectively removing the first insulating film, the charge storage layer, the third insulating film, and the conductive film using the resist as a mask; Device fabrication method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007116797A JP5285235B2 (en) | 2006-04-28 | 2007-04-26 | Semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006126636 | 2006-04-28 | ||
JP2006126636 | 2006-04-28 | ||
JP2007116797A JP5285235B2 (en) | 2006-04-28 | 2007-04-26 | Semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013114819A Division JP2013229612A (en) | 2006-04-28 | 2013-05-31 | Semiconductor device |
Publications (3)
Publication Number | Publication Date |
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JP2007318112A true JP2007318112A (en) | 2007-12-06 |
JP2007318112A5 JP2007318112A5 (en) | 2010-05-27 |
JP5285235B2 JP5285235B2 (en) | 2013-09-11 |
Family
ID=38851659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007116797A Expired - Fee Related JP5285235B2 (en) | 2006-04-28 | 2007-04-26 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
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Publication number | Publication date |
---|---|
JP5285235B2 (en) | 2013-09-11 |
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