JP2007317754A - Semiconductor device - Google Patents

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Kimihito Kuwabara
公仁 桑原
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can be prevented from an electrical failure caused by the destruction of a solder joint between a land terminal located immediately below an external corner of a semiconductor element and a solder ball, due to stress caused by a difference in thermal expansion under such a state that the land terminals are connected to a circuit board of an electronic apparatus via the solder balls. <P>SOLUTION: The semiconductor element 2 is mounted on one face of an interposer wiring board 3. On the other face of the interposer wiring board 3, solder lands 9 are formed except for the land terminals 10 located immediately below the external corners C of the four corners of the semiconductor element 2. Each solder land 9 consists of the land terminal 10, and the solder ball 11 formed on the surface of the land terminal 10. Due to this structure wherein solder balls are not formed on the land terminals 10 located immediately below the external corners where stress becomes extremely high, the time to failure in the solder joints of the semiconductor device can be extended. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、情報通信機器、事務用電子機器等の高機能化・小型化を容易にする半導体装置、特に基板裏面に複数の半田ボールが形成される構成｛例えばＢＧＡ（Ball Grid Array）／ＣＳＰ（Chip Size/Scale package）等｝を有する半導体装置に関するものである。   The present invention relates to a semiconductor device that facilitates high functionality and miniaturization of information communication equipment, office electronic equipment, and the like, particularly a configuration in which a plurality of solder balls are formed on the back surface of a substrate {for example, BGA (Ball Grid Array) / CSP. (Chip Size / Scale package) etc.}.

従来、半導体装置は、半導体素子を半導体パッケージにより、保護された構造となっている。主な製造工程を述べると、まず半導体素子の表面には、微細なピッチにて電極端子（パッド）を形成しておく。次に、半導体素子をリードフレームや多層配線されたインターポーザー配線基板上に実装する。そして、半導体素子の電極端子パッドをリードフレームやインターポーザー配線基板上の電極ランド部と電気的に接続する。このための方法としては、金細線を用いたワイヤボンディング法（以下、ＷＢ法と略記する）、あるいは電極パッドに金バンプを形成しこの金バンプと配線ランド部を直接接合するフリップチップ法（以下、ＦＣ法と略記する）と呼ばれる方法が用いられる。   Conventionally, a semiconductor device has a structure in which a semiconductor element is protected by a semiconductor package. The main manufacturing process will be described. First, electrode terminals (pads) are formed at a fine pitch on the surface of the semiconductor element. Next, the semiconductor element is mounted on a lead frame or a multi-layered interposer wiring board. And the electrode terminal pad of a semiconductor element is electrically connected with the electrode land part on a lead frame or an interposer wiring board. As a method for this purpose, a wire bonding method using a gold thin wire (hereinafter abbreviated as WB method) or a flip chip method (hereinafter referred to as a WB method) in which a gold bump is formed on an electrode pad and this gold bump and a wiring land portion are directly bonded. , Abbreviated as FC method).

また、チップの固定法については、次の２通りがある。まず、ＷＢ法の場合、チップとリードフレームやインターポーザー配線基板は接着ペーストや接着テープで接続されることになる。またＦＣ法の場合、チップとインターポーザー配線基板とは、アンダーフィル剤と呼ばれる封止樹脂にて封止固定される。   There are the following two methods for fixing the chip. First, in the case of the WB method, the chip, the lead frame, and the interposer wiring board are connected by an adhesive paste or an adhesive tape. In the case of the FC method, the chip and the interposer wiring substrate are sealed and fixed with a sealing resin called an underfill agent.

そして、最後にチップとリードフレームやインターポーザー配線基板などを、熱硬化性エポキシ封止樹脂にて覆い、固化する。これにより、ＷＢ法を用いた場合の金ワイヤ部や、チップ部や、接続部等を保護し、半導体パッケージが構成される。   Finally, the chip, the lead frame, the interposer wiring board, and the like are covered with a thermosetting epoxy sealing resin and solidified. As a result, the gold wire portion, the chip portion, the connection portion, and the like when the WB method is used are protected and a semiconductor package is configured.

このようにして製造された半導体装置は、他の電子部品とともに、電子機器の電子回路基板を構成する。すなわち、半導体装置等をプリント配線基板へハンダ付けにより電気的に接続して、電子回路基板を形成する。このため、半導体装置には、半田付け用の接続用端子が多数用意されている。   The semiconductor device manufactured in this way constitutes an electronic circuit board of an electronic device together with other electronic components. That is, an electronic circuit board is formed by electrically connecting a semiconductor device or the like to a printed wiring board by soldering. For this reason, many connection terminals for soldering are prepared in the semiconductor device.

初期の半導体パッケージでは、周辺四片に外部電極を配していたが、近年、半導体製品の多電極化とともに一層高密度な実装が求められるようになった。その結果、配線基板（インターポーザー配線基板）の一面側に半導体素子を搭載し、その裏面側に円形の電極（ランドと呼ぶ）を、碁盤の面のように複数配列した半導体装置が開発された。これはＬＧＡ（Land Grid Array；ランドグリッドアレイ）と呼ばれるタイプの半導体パッケージである。さらにはこれら電極ランドに半田ボールを形成し、プリント配線基板との接続用ランドとしたパッケージタイプをＢＧＡ（Ball Grid Array；ボールグリッドアレイ）と呼んでいる。このようなエリアアレイ状の電極配置を特徴とする従来の半導体装置を図１４に示す。   In the early semiconductor packages, external electrodes were arranged on the peripheral four pieces, but in recent years, with the increase in the number of semiconductor products, higher density mounting has been required. As a result, a semiconductor device has been developed in which a semiconductor element is mounted on one side of a wiring board (interposer wiring board) and a plurality of circular electrodes (called lands) are arranged on the back side of the wiring board, such as a board surface. . This is a type of semiconductor package called LGA (Land Grid Array). Further, a package type in which solder balls are formed on these electrode lands and connected to a printed wiring board is called a BGA (Ball Grid Array). FIG. 14 shows a conventional semiconductor device characterized by such an area array electrode arrangement.

図１４（ａ）はＢＧＡタイプの半導体装置の正面断面構造図であり、図１４（ｂ）は図１４（ａ）におけるＸ−Ｘ’矢視図である。
図１４に示すように、半導体装置１は、そのチップ状の半導体素子２が、インターポーザー配線基板３の表面側に、接続樹脂４を介して接着され、半導体素子２に形成された電子回路の表面とインターポーザー配線基板３とは、金線などのボンディングワイヤ５で接続されている。また半導体素子２と露出したボンディングワイヤ５とはモールド封止樹脂６で封止されている。このモールド封止樹脂６は、エポキシ樹脂などを材質としており、半導体素子２を外部の影響から保護する機能を有している。 FIG. 14A is a front sectional structural view of a BGA type semiconductor device, and FIG. 14B is a view taken along the line XX ′ in FIG.
As shown in FIG. 14, the semiconductor device 1 includes an electronic circuit formed on the semiconductor element 2 in which the chip-like semiconductor element 2 is bonded to the surface side of the interposer wiring substrate 3 via a connection resin 4. The surface and the interposer wiring board 3 are connected by a bonding wire 5 such as a gold wire. The semiconductor element 2 and the exposed bonding wire 5 are sealed with a mold sealing resin 6. The mold sealing resin 6 is made of an epoxy resin or the like and has a function of protecting the semiconductor element 2 from external influences.

またインターポーザー配線基板３の裏面側には、プリント配線基板（電子機器の回路基板）へのはんだ付けのために用いられる複数の外部接続用の半田ランド９が縦横に配列されて形成されている。これら半田ランド９は、インターポーザー基板３の裏面側に形成された丸型のランド端子１０と、ランド端子１０の表面に形成された球状の半田ボール１１とで構成される。尚、各ランド端子１０と各半田ボール１１とはそれぞれ均一なサイズに統一されている。また、各半田ボール１１は、半導体装置１とプリント配線基板とをはんだ接続する２次実装のために使用される。   On the back side of the interposer wiring board 3, a plurality of external connection solder lands 9 used for soldering to a printed wiring board (electronic circuit board) are arranged vertically and horizontally. . These solder lands 9 are composed of round land terminals 10 formed on the back side of the interposer substrate 3 and spherical solder balls 11 formed on the surface of the land terminals 10. Each land terminal 10 and each solder ball 11 are unified in a uniform size. Each solder ball 11 is used for secondary mounting for solder-connecting the semiconductor device 1 and the printed wiring board.

次に、半導体装置１の製造方法についての概略を述べる。
まず、インターポーザー配線基板３上に接続樹脂４を塗布あるいは貼付する。そして半導体素子２をインターポーザー配線基板３上に搭載し、樹脂４を硬化させ、実装が完了する。その後、ＷＢ法により、半導体素子２に形成された電子回路の表面パッドとインターポーザー配線基板３の表面のパッドとをボンディングワイヤ５で接続する。尚、半導体素子がさらに重ね合わされ、複数搭載されることもある。最後に、トランスファーモールド法などにより、半導体素子２をインターポーザー配線基板３上に封止成型する。 Next, an outline of a method for manufacturing the semiconductor device 1 will be described.
First, the connection resin 4 is applied or pasted on the interposer wiring board 3. Then, the semiconductor element 2 is mounted on the interposer wiring board 3, the resin 4 is cured, and the mounting is completed. Thereafter, the surface pads of the electronic circuit formed on the semiconductor element 2 and the pads on the surface of the interposer wiring substrate 3 are connected by the bonding wire 5 by the WB method. In addition, a plurality of semiconductor elements may be further stacked and mounted. Finally, the semiconductor element 2 is encapsulated on the interposer wiring substrate 3 by a transfer molding method or the like.

しかしながら、上記のような近年増加しているＢＧＡタイプの半導体装置１の構造では、インターポーザー配線基板３とプリント配線基板との熱膨張差によって生じる応力により、ランド端子１０と半田ボール１１との間の半田接合部が破壊するという問題があった。   However, in the structure of the BGA type semiconductor device 1 that has been increasing in recent years as described above, the stress between the land terminal 10 and the solder ball 11 is caused by the stress generated by the thermal expansion difference between the interposer wiring board 3 and the printed wiring board. There has been a problem that the solder joints of these parts are destroyed.

すなわち、前記熱膨張差によって生じる歪εは下記の式１にて概略的に表現できる。
ε∝（α１−α２）×△Ｔ×Ｌ・・・式１
ここで、α１はインターポーザー配線基板３の熱膨張係数、α２はプリント配線基板の熱膨張係数、△Ｔは試験又は使用時の温度変化、Ｌは半導体装置１（インターポーザー配線基板３または半導体素子２）の大きさである。 That is, the strain ε caused by the thermal expansion difference can be roughly expressed by the following formula 1.
ε∝ (α1-α2) × ΔT × L Equation 1
Here, α1 is a thermal expansion coefficient of the interposer wiring board 3, α2 is a thermal expansion coefficient of the printed wiring board, ΔT is a temperature change during the test or use, and L is the semiconductor device 1 (interposer wiring board 3 or semiconductor element). 2).

半導体装置１においては、モールド封止樹脂６とインターポーザー配線基板３は、プリント配線基板に比べて熱膨張係数の差があり、前記半田接合部に応力（＝ヤング率×歪み量）が発生する。通常、熱膨張係数は、プリント配線基板が約１６〜２５ｐｐｍであるのに対し、モールド封止樹脂６は約１０〜４０ｐｐｍ、インターポーザー配線基板３は約１１〜１８ｐｐｍである。このようにプリント配線基板と半導体装置１との間に、熱膨張係数の差（α１−α２）があれば、材料によって異なるが、半田接合部には前記式１で示される歪εが生じる。この値は、半導体装置１の大きさＬが最も大きい箇所、すなわちインターポーザー配線基板３の最外コーナー部（角部）Ａの近傍で最大となり、この部分で半田接合部の破壊が起きる。   In the semiconductor device 1, the mold sealing resin 6 and the interposer wiring board 3 have a difference in thermal expansion coefficient compared to the printed wiring board, and stress (= Young's modulus × strain amount) is generated at the solder joint. . Normally, the thermal expansion coefficient is about 16 to 25 ppm for the printed wiring board, whereas the mold sealing resin 6 is about 10 to 40 ppm, and the interposer wiring board 3 is about 11 to 18 ppm. As described above, if there is a difference in thermal expansion coefficient (α1−α2) between the printed wiring board and the semiconductor device 1, the strain ε represented by the above formula 1 is generated in the solder joint, although it varies depending on the material. This value is maximized at a location where the size L of the semiconductor device 1 is the largest, that is, in the vicinity of the outermost corner portion (corner portion) A of the interposer wiring board 3, and the solder joint portion is broken at this portion.

図１５のグラフＧ１（点線）は、半導体装置１の中心からの距離と半田接合部の応力との関係を示しており、インターポーザー配線基板３の材質としてセラミックを用いている。このような半導体装置においては、半導体装置１のコーナー部すなわちインターポーザー配線基板（セラミック配線基板）３の最外コーナー部Ａにおいて半田接合部に作用する応力が最大となり、インターポーザー配線基板３の最外コーナー部Ａのランド端子１０と半田ボール１１との半田接合部が、最初に破壊される。   A graph G1 (dotted line) in FIG. 15 shows the relationship between the distance from the center of the semiconductor device 1 and the stress at the solder joint, and ceramic is used as the material of the interposer wiring board 3. In such a semiconductor device, the stress acting on the solder joint is maximized at the corner portion of the semiconductor device 1, that is, the outermost corner portion A of the interposer wiring substrate (ceramic wiring substrate) 3. The solder joint between the land terminal 10 and the solder ball 11 at the outer corner A is first destroyed.

上記のような問題の対策として、図１４に示すように、インターポーザー配線基板３の最外コーナー部Ａに位置する半田ランド９（すなわちランド端子１０と半田ボール１１）のサイズを大きくした大型の半田ランド２１が、特許文献１〜特許文献４に提案されている。具体的には、大型半田ランド２１の半田ランド端子２２は、その他の半田ランド９のランド端子１０よりも大きな面積を有し、また大型半田ランド２１の半田ボール２３は、その他の半田ランド９の半田ボール１１よりも大きなサイズを有している。   As a countermeasure against the above problems, as shown in FIG. 14, a large-sized solder land 9 (that is, land terminal 10 and solder ball 11) located at the outermost corner portion A of the interposer wiring board 3 is enlarged. A solder land 21 is proposed in Patent Documents 1 to 4. Specifically, the solder land terminals 22 of the large solder lands 21 have a larger area than the land terminals 10 of the other solder lands 9, and the solder balls 23 of the large solder lands 21 correspond to the other solder lands 9. It has a size larger than the solder ball 11.

これによると、図１５のグラフＧ２（実線）で示すように、半導体装置１のコーナー部すなわちインターポーザー配線基板３の最外コーナー部Ａにおいて半田接合部に作用する応力が低減し、これにより、最外コーナー部Ａの半田接合部の破壊が防止される。   According to this, as shown by a graph G2 (solid line) in FIG. 15, the stress acting on the solder joint in the corner portion of the semiconductor device 1, that is, the outermost corner portion A of the interposer wiring board 3, is reduced. Breakage of the solder joint at the outermost corner A is prevented.

前記特許文献１には、このように基板の最外コーナー部に位置するボールランドと半田ボールとのサイズを大きくした構成が開示されている。
また、特許文献２には、半導体チップにバンプ付きランド端子が複数形成され、外周側のランド端子のサイズを内周側のランド端子のサイズよりも大きくした構成が開示されている。 Patent Document 1 discloses a configuration in which the size of the ball land and the solder ball located at the outermost corner portion of the substrate is increased as described above.
Patent Document 2 discloses a configuration in which a plurality of land terminals with bumps are formed on a semiconductor chip, and the size of the land terminal on the outer peripheral side is larger than the size of the land terminal on the inner peripheral side.

また、特許文献３には、配線板の最外コーナー部に位置するランド端子のサイズおよび低融点バンプのサイズとを大きくした構成が開示されている。しかしながら、これは、熱疲労ではなく、溶融金属の表面張力を利用したセルフアライメント機能を利用する目的で設計されており、セルフアライメント機能により、多くのバンプを所定の位置に合わせることができる。このため、熱膨張によるコーナー部の応力集中を考慮したものではなく、また低融点半田を用いているため熱疲労の点では劣化してしまう。   Patent Document 3 discloses a configuration in which the size of the land terminal located at the outermost corner portion of the wiring board and the size of the low melting point bump are increased. However, this is designed not for thermal fatigue but for the purpose of using a self-alignment function using the surface tension of the molten metal, and a large number of bumps can be aligned at a predetermined position by the self-alignment function. For this reason, the stress concentration at the corner due to thermal expansion is not taken into consideration, and since low melting point solder is used, the thermal fatigue is deteriorated.

さらに、特許文献４には、パッケージ基板の最外コーナー部に位置する端子のサイズと半田ペーストのサイズとを大きくした構成が開示されている。
特開平１１−２６６３７号公報 特開２０００−１００８５１号公報 特開平１１−３１７４６８号公報 特開平１１−１５４７１８号公報 Further, Patent Document 4 discloses a configuration in which the size of the terminal located at the outermost corner portion of the package substrate and the size of the solder paste are increased.
Japanese Patent Laid-Open No. 11-26637 JP 2000-1000085 A1 JP 11-317468 A JP-A-11-154718

一般に、半導体素子２（チップ）はシリコン結晶基板上に薄膜回路を形成して製作されている。シリコンの熱膨張係数は約３ｐｐｍ程度と非常に小さく、したがって、半導体装置１の半導体素子２とプリント配線基板との熱膨張係数の差は大きかった。   In general, the semiconductor element 2 (chip) is manufactured by forming a thin film circuit on a silicon crystal substrate. The thermal expansion coefficient of silicon is very small, about 3 ppm. Therefore, the difference in thermal expansion coefficient between the semiconductor element 2 of the semiconductor device 1 and the printed wiring board is large.

従来、半導体素子２を搭載しているインターポーザー配線基板３の厚みは比較的厚かったため、半導体装置１をプリント配線基板に接続した状態で、硬い半導体素子２の影響が前記半田接合部（ランド端子１０と半田ボール１１との間の半田接合部）へ及ぶことは少なかった。その結果、半導体素子２の近くにおける前記半田接合部の破壊は少なかった。   Conventionally, the thickness of the interposer wiring board 3 on which the semiconductor element 2 is mounted has been relatively thick. 10 to the solder joint between the solder balls 11). As a result, there was little destruction of the solder joint in the vicinity of the semiconductor element 2.

ところが、最近では、コスト面から、インターポーザー配線基板３の材質はセラミックから樹脂に変更され、樹脂製の基板が多数を占めるに至っている。なお且つ、電子機器をさらに薄型・軽量化するために、インターポーザー配線基板３の厚みを薄型化しており、その結果、半導体装置１をプリント配線基板に接続した状態で、ランド端子１０と半田ボール１１との半田接合部が半導体素子２の影響を受けて破壊するといった問題が次第に発生してきた。   However, recently, the material of the interposer wiring board 3 has been changed from ceramic to resin from the viewpoint of cost, and a large number of substrates made of resin have come to occupy. In addition, in order to further reduce the thickness and weight of the electronic device, the thickness of the interposer wiring board 3 is reduced. As a result, the land terminal 10 and the solder ball are connected with the semiconductor device 1 connected to the printed wiring board. There has been a problem that the solder joint with 11 is broken under the influence of the semiconductor element 2.

上記図１４に示す半導体装置１は、半導体素子２のサイズがインターポーザー配線基板３のサイズよりも小さく、図１４（ｂ）に示すように、半導体素子２の外形ラインＢ下にある半田ランド９と、インターポーザー配線基板３の端部にある半田ランド９，２１とは異なった箇所にある。   In the semiconductor device 1 shown in FIG. 14, the size of the semiconductor element 2 is smaller than the size of the interposer wiring board 3, and the solder land 9 below the outline line B of the semiconductor element 2 as shown in FIG. The solder lands 9 and 21 at the end of the interposer wiring board 3 are located at different locations.

上述したように、インターポーザー配線基板３にセラミック配線基板を用いた場合は、端面の応力特異性のため、インターポーザー配線基板３の最外コーナー部Ａで、半田接合部の応力は高くなるが、図１５のグラフに示すように、半導体素子２の四隅の外端角部Ｃでは、半田接合部の応力は大きく変わることがない。   As described above, when a ceramic wiring board is used as the interposer wiring board 3, the stress at the solder joints is increased at the outermost corner portion A of the interposer wiring board 3 due to the stress specificity of the end face. As shown in the graph of FIG. 15, the stress at the solder joint does not change significantly at the outer corners C of the four corners of the semiconductor element 2.

これに対して、図１６のグラフは、インターポーザー配線基板３を硬度の高いセラミック製のセラミック配線基板から柔らかい樹脂製の薄板樹脂配線基板へ変更した場合のものである。これによると、半導体素子２の四隅の外端角部Ｃの直下に位置する半田接合部の応力が顕著に高くなる。この現象は、セラミック配線基板を用いたインターポーザー配線基板３の厚みを薄くしていっても、同様に発生する。   On the other hand, the graph of FIG. 16 is obtained when the interposer wiring board 3 is changed from a ceramic wiring board made of high hardness to a thin resin wiring board made of soft resin. According to this, the stress of the solder joint portion located immediately below the outer end corner portion C of the four corners of the semiconductor element 2 is significantly increased. This phenomenon occurs similarly even if the thickness of the interposer wiring board 3 using the ceramic wiring board is reduced.

なお、図１５および図１６のグラフＧ１（点線）はそれぞれインターポーザー配線基板３の最外コーナー部Ａの半田ランド９を、その他の半田ランド９と同サイズにした場合を示し、グラフＧ２（実線）はそれぞれ前記最外コーナー部Ａの半田ランド２１を、その他の半田ランド９よりも大型サイズにした場合を示している。   Graphs G1 (dotted lines) in FIGS. 15 and 16 show the case where the solder lands 9 at the outermost corner portion A of the interposer wiring board 3 are the same size as the other solder lands 9, and the graph G2 (solid line) ) Shows a case where the solder land 21 of the outermost corner A is made larger than the other solder lands 9.

図１６のグラフで示したように、半導体素子２の四隅の外端角部Ｃの直下に位置する半田接合部の応力が高くなった場合、この四隅の外端角部Ｃの直下に位置するランド端子１０と半田ボール１１との半田接合部が破壊され、電気的な故障が発生する。   As shown in the graph of FIG. 16, when the stress of the solder joint located immediately below the outer corner C of the four corners of the semiconductor element 2 becomes high, the stress is located immediately below the outer corner C of the four corners. The solder joint between the land terminal 10 and the solder ball 11 is destroyed, and an electrical failure occurs.

そこで、本発明は、半田ボールを介してランド端子を電子機器の回路基板（プリント配線基板）に接続した状態において、熱膨張差により生じる応力によって半導体素子の外端角部の直下に位置するランド端子と半田ボールとの間の半田接合部が破壊され、電気的な故障となるのを防止することができる半導体装置を提供することを目的としたものである。   Accordingly, the present invention provides a land located directly below the outer end corner of a semiconductor element due to a stress caused by a difference in thermal expansion when the land terminal is connected to a circuit board (printed wiring board) of an electronic device via a solder ball. An object of the present invention is to provide a semiconductor device capable of preventing an electrical failure from occurring due to destruction of a solder joint between a terminal and a solder ball.

前記の目的を達成するために、本第１発明は、インターポーザー配線基板の表裏いずれか一方の面に半導体素子が搭載され、前記半導体素子の電極部と前記インターポーザー配線基板上の電極ランド部とが電気的に接続され、前記インターポーザー配線基板の他方の面に、前記電極ランド部にそれぞれ電気的に接続された外部接続用のランド端子が設けられ、これら各ランド端子の表面に形成される球状の半田ボールあるいは半田ペーストを使用して電子機器の回路基板に実装される半導体装置であって、前記半導体素子の四隅の外端角部のうち一つ以上の外端角部の直下に位置する前記ランド端子を除いて、前記半田ボールあるいは半田ペーストが形成されることを特徴としたものである。   In order to achieve the above object, according to the first aspect of the present invention, a semiconductor element is mounted on either the front or back surface of an interposer wiring board, and an electrode portion of the semiconductor element and an electrode land portion on the interposer wiring board. And external connection land terminals electrically connected to the electrode land portions are provided on the other surface of the interposer wiring board, and formed on the surface of each land terminal. A semiconductor device mounted on a circuit board of an electronic device using a spherical solder ball or a solder paste, and directly below one or more outer end corners of the four outer end corners of the semiconductor element The solder balls or solder paste are formed except for the land terminals located.

通常、半導体装置には、半導体装置と電子機器の回路基板との熱膨張差による応力に加え、半導体素子とインターポーザー配線基板および回路基板との熱膨張のミスマッチによる応力が加わる。さらに半導体素子端面では、剛性の段差によって、大きな歪が半導体素子の外形ライン下のランド端子の半田接合部に付加され、半田ボールあるいは半田ペーストとランド端子間に亀裂が発生し、徐々に大きくなる。その中でも半導体素子の四隅の外端角部の直下におけるランド端子の半田接合部は最も早く破壊が生じ、断線してしまう。   Normally, a stress due to a thermal expansion mismatch between a semiconductor element, an interposer wiring substrate, and a circuit substrate is applied to the semiconductor device in addition to a stress due to a thermal expansion difference between the semiconductor device and the circuit board of the electronic device. Furthermore, due to the step difference in rigidity, a large strain is applied to the solder joint of the land terminal under the outline of the semiconductor element on the end surface of the semiconductor element, and a crack is generated between the solder ball or solder paste and the land terminal, which gradually increases. . Among them, the solder joints of the land terminals immediately below the outer corners of the four corners of the semiconductor element are broken most quickly and disconnected.

上記構成によれば、応力が特別高くなり最も早く破壊が生じる半導体素子の外端角部の直下に、半田ボールあるいは半田ペーストが形成されないことにより、半導体装置の半田付け接合部における故障寿命を延ばすことができる。   According to the above configuration, a solder ball or solder paste is not formed immediately below the outer end corner portion of the semiconductor element where the stress is particularly high and the earliest breakage occurs, thereby extending the failure life at the soldered joint portion of the semiconductor device. be able to.

また上記本第１発明の別の態様として、前記除かれたランド端子に加え、この除かれたランド端子に隣接するランド端子も除いて、前記半田ボールあるいは半田ペーストが形成される。あるいは前記除かれたランド端子に加え、この除かれたランド端子に隣接し、且つ前記半導体素子の外形ライン下に沿って位置するランド端子も除いて、前記半田ボールあるいは半田ペーストが形成される。あるいは前記除かれたランド端子に加え、前記半導体素子の外形ライン下に沿って位置する全てのランド端子も除いて、前記半田ボールあるいは半田ペーストが形成される。   As another aspect of the first invention, the solder ball or the solder paste is formed except for the land terminal removed and the land terminal adjacent to the removed land terminal. Alternatively, in addition to the removed land terminal, the solder ball or the solder paste is formed except for the land terminal adjacent to the removed land terminal and located along the outline line of the semiconductor element. Alternatively, in addition to the removed land terminals, the solder balls or the solder paste are formed except for all the land terminals located along the outline of the semiconductor element.

半導体素子の外端角部の直下の半田ボールあるいは半田ペーストを無くすことにより、その近隣にある半田ボールあるいは半田ペーストとがアンバランスになり、近隣にある半田ボールあるいは半田ペーストに応力が集中し、近隣する半田ボールあるいは半田ペーストの半田接合部が破壊されてしまうといった新たな懸念が発生する。   By eliminating the solder ball or solder paste directly under the outer corner of the semiconductor element, the solder ball or solder paste in the vicinity becomes unbalanced, and stress concentrates on the solder ball or solder paste in the vicinity. There is a new concern that the solder joints of nearby solder balls or solder paste will be destroyed.

上記構成によれば、最も早く破壊が生じる半導体素子の外端角部直下の半田ボールあるいは半田ペーストを無くし、隣接する半田ボールあるいは半田ペーストあるいは半導体素子の外形ライン下に沿って位置する半田ボールあるいは半田ペーストも無くすことにより、半田の故障寿命を延ばすことができる。   According to the above configuration, the solder ball or solder paste immediately below the outer end corner portion of the semiconductor element that causes the earliest breakage is eliminated, and the solder ball or solder paste located along the outline line of the adjacent solder ball or solder paste or semiconductor element or By eliminating the solder paste, the failure life of the solder can be extended.

また上記本第１発明の別の態様として、半導体素子の外端角部の直下の半田ボールあるいは半田ペーストに隣接する半田ボールあるいは半田ペースト、あるいは半導体素子の外端角部の直下の半田ボールあるいは半田ペーストの外側に隣接する半田ボールあるいは半田ペーストは、そのサイズが他のランド端子に設けられる半田ボールあるいは半田ペーストのサイズより大きく形成される。   As another aspect of the first aspect of the invention, a solder ball or solder paste immediately below the outer edge corner of the semiconductor element or a solder ball or solder paste adjacent to the solder paste, or a solder ball immediately below the outer edge corner of the semiconductor element or The solder balls or solder paste adjacent to the outside of the solder paste are formed larger in size than the solder balls or solder paste provided on the other land terminals.

上記構成によれば、半導体素子の外端角部の直下の半田ボールあるいは半田ペーストに隣接する半田ボールあるいは半田ペーストのサイズをその他の半田ボールあるいは半田ペーストのサイズよりも大きくすることにより、前記隣接する半田ボールあるいは半田ペーストのランド端子と半田ボールあるいは半田ペーストとの間の半田接合部の断面積（接合面積）がその他の半田ボールあるいは半田ペーストのランド端子と半田ボールあるいは半田ペーストとの間の半田接合部の断面積（接合面積）よりも広くなり、亀裂進展の経路距離を長く確保することができるため、半導体素子の外端角部の直下の半田ボールあるいは半田ペーストの隣りにある半田ボールあるいは半田ペーストに応力が集中しても、破壊に至るまでの破断疲労サイクル数が延長され、半田接合部の早期破壊を防止することができる。   According to the above configuration, the size of the solder ball or solder paste adjacent to the solder ball or solder paste immediately below the outer end corner of the semiconductor element is made larger than the size of the other solder balls or solder paste, so that the adjacent The cross-sectional area (joint area) of the solder joint between the solder ball or solder paste land terminal and the solder ball or solder paste is between the other solder ball or solder paste land terminal and the solder ball or solder paste. Since it is wider than the cross-sectional area (joint area) of the solder joint, and it is possible to ensure a long path distance for crack propagation, the solder ball directly below the outer edge corner of the semiconductor element or the solder ball adjacent to the solder paste Or even if stress concentrates on the solder paste, the number of fatigue cycles to break until failure Is extended, it is possible to prevent the premature failure of the solder joint.

また本第２発明は、インターポーザー配線基板の表裏いずれか一方の面に半導体素子が搭載され、前記半導体素子の電極部と前記インターポーザー配線基板上の電極ランド部とが電気的に接続され、前記インターポーザー配線基板の他方の面に、前記電極ランド部にそれぞれ電気的に接続された外部接続用のランド端子が設けられ、これら各ランド端子の表面に形成される球状の半田ボールあるいは半田ペーストを使用して電子機器の回路基板に実装される半導体装置であって、前記半導体素子の四隅の外端角部のうち一つ以上の外端角部の直下に位置する前記第１ランド端子に隣接し、且つ半導体素子の外形ライン下の両隣の第２ランド端子を除いて、前記半田ボールあるいは半田ペーストが形成され、前記第１前記ランド端子に形成される半田ボールあるいは半田ペーストは、そのサイズが他のランド端子に設けられた半田ボールあるいは半田ペーストのサイズより大きくされることを特徴としている。   In the second aspect of the invention, a semiconductor element is mounted on either the front or back surface of the interposer wiring board, and the electrode part of the semiconductor element and the electrode land part on the interposer wiring board are electrically connected, On the other surface of the interposer wiring board, external connection land terminals electrically connected to the electrode land portions are provided, and spherical solder balls or solder paste formed on the surfaces of the land terminals. A semiconductor device mounted on a circuit board of an electronic device using the first land terminal located immediately below one or more outer end corners of the four outer end corners of the semiconductor element. The solder ball or solder paste is formed except for the adjacent second land terminals adjacent to each other below the outline of the semiconductor element, and formed on the first land terminals. Solder balls or solder paste is characterized in that its size is larger than the size of the solder balls or solder paste provided on the other of the land terminal.

上記構成によれば、半導体素子の四隅の外端角部の直下に位置する半田ボールあるいは半田ペーストを無くすのではなく、逆に通常のサイズより大きい半田ボールあるいは半田ペーストを設けることにより、応力が特別高くなる半導体素子の外端角部の直下における半田接合部の変形を抑えることができる。また半田ボールあるいは半田ペーストのサイズの大型化により、半田亀裂が進展する経路距離を長く確保することができるため、破壊に至るまでの破断疲労サイクル数が延長される。これらのことにより、半田接合部の破壊寿命を延ばすことができる。   According to the above configuration, instead of eliminating the solder balls or solder paste located immediately below the outer corners of the four corners of the semiconductor element, the stress is increased by providing solder balls or solder paste larger than the normal size. It is possible to suppress deformation of the solder joint portion immediately below the outer end corner portion of the semiconductor element, which is particularly high. Further, the increase in the size of the solder balls or solder paste makes it possible to secure a long path distance for the progress of solder cracks, so that the number of fatigue cycles to break is extended. By these things, the fracture life of a solder joint part can be extended.

また上記第１発明および第２発明において、前記半導体素子の四隅の外端角部のうち一つ以上の外端角部の直下に位置する前記ランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されていることを特徴とする。あるいは半導体装置の外端角部に隣接するランド端子または前記半導体素子の外形ライン下に位置するランド端子を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されることを特徴とする。   In the first and second aspects of the invention, except for the electric circuit connected via the land terminal located immediately below one or more outer end corners of the four outer end corners of the semiconductor element. The electrical circuit of the semiconductor element and the electrical circuit of the circuit board are electrically connected. Alternatively, the electric circuit of the semiconductor element and the electric circuit of the circuit board are electrically connected except for a land terminal adjacent to an outer end corner of the semiconductor device or a land terminal located under the outline line of the semiconductor element. It is characterized by that.

上記構成によれば、万一、過大な応力が半導体素子の角部直下におけるランド端子、あるいは隣接する半導体素子の外形ライン下に位置するランド端子の半田接合部が破損しても、これらランド端子は電気回路として使用されていないため、半導体装置の電気回路の機能は維持される。   According to the above configuration, even if excessive stress damages the land terminal just below the corner of the semiconductor element or the solder joint of the land terminal located under the outline line of the adjacent semiconductor element, these land terminals Is not used as an electric circuit, the function of the electric circuit of the semiconductor device is maintained.

本発明の半導体装置は、半導体素子の外端角部の直下におけるランド端子の半田接合部の破壊による故障の発生を無くすことができる、また前記直下のランド端子の隣りに位置するランド端子に応力が集中しても半田接合部の破壊を防止することができる、という効果を有している。   The semiconductor device of the present invention can eliminate the occurrence of failure due to the destruction of the solder joint of the land terminal immediately below the outer end corner of the semiconductor element, and stress is applied to the land terminal located next to the land terminal immediately below. Even if this is concentrated, the solder joint can be prevented from being broken.

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、図１４に示した従来の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。
［実施の形態１］
実施の形態１は請求項１に対応するものであり、図１（ａ）は半導体装置４１の正面断面図、図１（ｂ）は図１（ａ）のＸ−Ｘ’矢視図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The same components as those of the conventional semiconductor device shown in FIG.
[Embodiment 1]
The first embodiment corresponds to claim 1, FIG. 1A is a front sectional view of the semiconductor device 41, and FIG. 1B is a view taken along the line XX ′ of FIG. .

図１に示すように、インターポーザー配線基板３の表裏いずれか一方の面には半導体素子２が搭載されており、インターポーザー配線基板３は半導体素子２よりも大きなサイズを有している。また半導体素子２の電極部とインターポーザー配線基板３上の電極ランド部とが電気的に接続され、インターポーザー配線基板３の他方の面に、インターポーザー配線基板３の電極ランド部にそれぞれ電気的に接続された外部接続用のランド端子１０が設けられている。これら各ランド端子１０の表面に球状の半田ボール１１が形成されて半田ランド９が構成される。   As shown in FIG. 1, the semiconductor element 2 is mounted on either the front or back surface of the interposer wiring board 3, and the interposer wiring board 3 has a larger size than the semiconductor element 2. In addition, the electrode portion of the semiconductor element 2 and the electrode land portion on the interposer wiring substrate 3 are electrically connected, and the other surface of the interposer wiring substrate 3 is electrically connected to the electrode land portion of the interposer wiring substrate 3. A land terminal 10 for external connection connected to is provided. A spherical solder ball 11 is formed on the surface of each land terminal 10 to form a solder land 9.

また図１に示すように、上記半田ランド９のうち、半導体素子２の外形ラインＢの四隅の外端角部（コーナー）Ｃの直下に位置する第１ランド端子１６には、半田ボールが形成されていない。すなわち、半導体素子２の四隅の外端角部Ｃのうち一つ以上の外端角部Ｃの直下に位置する第１ランド端子１６を除いて、残りのランド端子１０に半田ランド９が設けられている。   Further, as shown in FIG. 1, solder balls are formed on the first land terminals 16 located immediately below the outer end corners (corners) C of the four corners of the outer shape line B of the semiconductor element 2 in the solder lands 9. It has not been. That is, the solder lands 9 are provided on the remaining land terminals 10 except for the first land terminals 16 located immediately below one or more outer end corners C of the four outer corners C of the semiconductor element 2. ing.

図２に半導体装置４１を電子機器の回路基板（プリント配線基板）７１に搭載して半田付け実装し、電気回路を形成した実装構造体７０を示す。
半田付け実装の具体的手順は、図２に示す回路基板７１と回路基板７１上にある配線ランド７２へ半田ペーストを印刷供給し、半導体装置４１を回路基板７１に搭載し、その後、半導体装置４１の半田ボール１１とともに、リフロー炉で加熱し、半田を溶融し、半田付けする。これにより、半導体装置４１のランド端子１０と回路基板７１の配線ランド７２は、接合半田部７３（半田ボール１１と半田ペースト、もしくは半田ペースト）により接続される。そして、半導体装置４１のランド端子１０と接合半田部７３との間に半田接合部７４が形成される。半田ペーストは、チップエッジ直下の電極ランド以外へ印刷供給することで、実装構造体７０は形成される。 FIG. 2 shows a mounting structure 70 in which an electric circuit is formed by mounting a semiconductor device 41 on a circuit board (printed wiring board) 71 of an electronic device and soldering it.
A specific procedure of solder mounting is as follows. The solder paste is printed and supplied to the circuit board 71 and the wiring land 72 on the circuit board 71 shown in FIG. 2, the semiconductor device 41 is mounted on the circuit board 71, and then the semiconductor device 41. The solder balls 11 are heated in a reflow furnace to melt and solder the solder. As a result, the land terminal 10 of the semiconductor device 41 and the wiring land 72 of the circuit board 71 are connected by the bonding solder portion 73 (the solder ball 11 and the solder paste or solder paste). A solder joint portion 74 is formed between the land terminal 10 of the semiconductor device 41 and the joint solder portion 73. The mounting structure 70 is formed by printing and supplying the solder paste to other than the electrode land directly under the chip edge.

以下、上記構成における作用を説明する。
通常の場合では、半導体装置４１と電子機器の回路基板７１との熱膨張差に加え、半導体素子２とインターポーザー配線基板３および回路基板７１との熱膨張の差が加わる。さらに半導体素子２の外形ラインＢでは、剛性の段差によって、大きな歪が、前記半田接合部７４に付加される。その中でも半導体素子の外端角部Ｃの直下における第１ランド端子１６と接合半田部７３との間の半田接合部７４は最も早く破壊が生じ、断線してしまう。ところが、半導体装置４１では、応力が特別高くなる半導体素子の外端角部Ｃの直下の第１ランド端子１６には半田ボール（接合半田部）を設けないことにより、第１ランド端子１６の半田接合部７４における故障寿命を延ばすことができる。 Hereinafter, the operation of the above configuration will be described.
In a normal case, in addition to the difference in thermal expansion between the semiconductor device 41 and the circuit board 71 of the electronic device, the difference in thermal expansion between the semiconductor element 2, the interposer wiring board 3 and the circuit board 71 is added. Further, in the outer shape line B of the semiconductor element 2, a large strain is applied to the solder joint portion 74 due to a rigid step. Among them, the solder joint portion 74 between the first land terminal 16 and the joint solder portion 73 immediately below the outer end corner portion C of the semiconductor element breaks down earlier and breaks. However, in the semiconductor device 41, the solder of the first land terminal 16 is not provided on the first land terminal 16 directly below the outer end corner portion C of the semiconductor element in which the stress is particularly high, by providing no solder ball (joined solder portion). The failure life at the joint 74 can be extended.

図３のグラフは半導体装置４１の中心からの距離と半田接合部７４の応力との関係を示しており、半導体素子２の外形ラインＢの外端角部Ｃの直下に位置する半田接合部７４が無いとき、グラフＧ２（実線）で示すように、外端角部Ｃでは応力が零になる。代わりに周囲の応力がやや増加しているが、全体的に半田接合部７４の応力は低減する。なお、図３には、比較対照のために、図１６のグラフ（Ｇ１，Ｇ３）を表示している。   The graph of FIG. 3 shows the relationship between the distance from the center of the semiconductor device 41 and the stress of the solder joint 74, and the solder joint 74 located immediately below the outer end corner C of the outer shape line B of the semiconductor element 2. When there is no stress, the stress becomes zero at the outer end corner C as shown by the graph G2 (solid line). Instead, the ambient stress is slightly increased, but the overall stress at the solder joint 74 is reduced. In FIG. 3, the graphs (G1, G3) of FIG. 16 are displayed for comparison.

なお、実施の形態１では、第１ランド端子１６については接合半田部７３を設けずに半田接合しない形態としているが、機械的にはんだ接続した上で、第１ランド端子１６に接続される半導体素子２の電気回路と、第１ランド端子１６およびこれに対応する回路基板７１上の配線ランド７２を介して接続される回路基板７１の電気回路との間を電気的に遮断してもよい（すなわち第１ランド端子１６を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力が第１ランド端子１６および接合半田部７３に作用して、その半田接合部７４が破損しても、電気回路の機能は維持される。   In the first embodiment, the first land terminal 16 is not solder bonded without providing the bonding solder portion 73. However, the semiconductor connected to the first land terminal 16 after being mechanically soldered. The electrical circuit of the element 2 and the electrical circuit of the circuit board 71 connected via the wiring land 72 on the circuit board 71 corresponding to the first land terminal 16 may be electrically cut off ( That is, the first land terminal 16 is not used in the electric circuit, and the electric circuit of the semiconductor element 2 and the electric circuit of the circuit board 71 are electrically connected. According to this, even if an excessive stress acts on the first land terminal 16 and the joint solder portion 73 and the solder joint portion 74 is damaged, the function of the electric circuit is maintained.

また半導体装置４１は、図４に示すような半導体素子２をＦＣ法でインターポーザー配線基板３にバンプ３９で電気的接続を行った半導体装置４４であってもよい。半導体装置４１と同様に半田ボール１１を設けている。   Further, the semiconductor device 41 may be a semiconductor device 44 in which the semiconductor element 2 as shown in FIG. 4 is electrically connected to the interposer wiring board 3 by the bump 39 by the FC method. Similar to the semiconductor device 41, solder balls 11 are provided.

また半導体装置４１は、図５に示すような半田ボールを備えていないＬＧＡタイプの半導体装置４５でも、この半田付け実装後の実装構造体は有効である。図５は半導体素子２をＦＣ法でインターポーザー配線基板３にバンプ３９で電気的接続を行った例である。この電気部品の状態である半導体装置４５では半田ボールは設けられていない。回路基板７１に半田付けするときには、図２に示す回路基板７１へ印刷供給される半田ペーストのみで半田付けする。実装構造は、半導体素子２の外形ラインＢの四隅の外端角部Ｃの直下のランド端子１６以外へ半田ペーストを印刷供給することにより形成される。半田ボール１１がある場合より接合半田部７３の高さが低くなるが、図１の半導体装置４１の場合と同様に、応力が特別高くなる半導体素子の外端角部Ｃの直下に、接合半田部７３を設けないことにより、半導体装置４５の半田接合部７４における故障寿命を延ばすことができる。
［実施の形態２］
実施の形態２は請求項２に対応するものであり、図６は半導体装置４６のインターポーザー配線基板３を他方の面（裏面）から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 Further, even if the semiconductor device 41 is an LGA type semiconductor device 45 having no solder balls as shown in FIG. 5, the mounting structure after the solder mounting is effective. FIG. 5 shows an example in which the semiconductor element 2 is electrically connected to the interposer wiring board 3 by the bump 39 by the FC method. The solder ball is not provided in the semiconductor device 45 in the state of this electrical component. When soldering to the circuit board 71, soldering is performed only with the solder paste printed and supplied to the circuit board 71 shown in FIG. The mounting structure is formed by printing and supplying a solder paste to other than the land terminals 16 directly below the outer end corners C of the four corners of the outer shape line B of the semiconductor element 2. Although the height of the bonding solder portion 73 is lower than when the solder ball 11 is present, as in the case of the semiconductor device 41 of FIG. 1, the bonding solder is directly below the outer end corner portion C of the semiconductor element where the stress is particularly high. By not providing the portion 73, the failure life in the solder joint portion 74 of the semiconductor device 45 can be extended.
[Embodiment 2]
The second embodiment corresponds to claim 2 and FIG. 6 is a view of the interposer wiring board 3 of the semiconductor device 46 as viewed from the other surface (back surface). Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

実施の形態２では、実施の形態１と同様に、半導体素子２の四隅の外端角部Ｃの直下に位置する第１ランド端子１６に、半田ボール（あるいは接合半田部）を構成しないのに加えて、半導体素子２の外形ラインＢ下に有り、かつ第１ランド端子１６に隣接する第２ランド端子１９についても半田ボール（あるいは接合半田部）を構成していない。   In the second embodiment, as in the first embodiment, a solder ball (or bonded solder portion) is not formed on the first land terminal 16 located immediately below the outer corner C of the four corners of the semiconductor element 2. In addition, the second land terminal 19 that is under the outer shape line B of the semiconductor element 2 and that is adjacent to the first land terminal 16 does not constitute a solder ball (or bonded solder portion).

このように、半導体素子２の外端角部Ｃの直下付近に位置する第１ランド端子１６および第２ランド端子１９に半田ボール（あるいは接合半田部）を設けないことにより、外端角部Ｃの直下付近に応力が集中しても、半導体装置の半田接合部７４における故障寿命を延ばすことができる。   Thus, by providing no solder balls (or solder joints) on the first land terminal 16 and the second land terminal 19 located immediately below the outer end corner C of the semiconductor element 2, the outer end corner C Even if stress concentrates in the vicinity immediately below, the failure life at the solder joint 74 of the semiconductor device can be extended.

また図１４に示した従来の半導体装置のように、インターポーザー配線基板３の最外コーナー部Ａに大型半田ランド２１を設けている。
なお、実施の形態２では、第１ランド端子１６および第２ランド端子１９については半田ボールあるいは接合半田部を設けずに半田接合しない形態としているが、機械的にはんだ接続した上で、第１ランド端子１６および第２ランド端子１９に接続される半導体素子２の電気回路と、第１ランド端子１６および第２ランド端子１９およびこれらランド端子１６，１９に対応する回路基板７１上の配線ランド７２を介して接続される回路基板７１の電気回路との間を電気的に遮断してもよい（すなわち第１ランド端子１６および第２ランド端子１９を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力が第１ランド端子１６や第２ランド端子１９の半田接合部７４に作用して破損しても、電気回路の機能は維持される。
［実施の形態３］
実施の形態３は請求項３、請求項４および請求項６に対応するものであり、図７は半導体装置４７のインターポーザー配線基板３を他方の面から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 Further, like the conventional semiconductor device shown in FIG. 14, a large solder land 21 is provided at the outermost corner portion A of the interposer wiring board 3.
In the second embodiment, the first land terminal 16 and the second land terminal 19 are not solder-bonded without providing solder balls or joint solder portions. The electric circuit of the semiconductor element 2 connected to the land terminal 16 and the second land terminal 19, the first land terminal 16 and the second land terminal 19, and the wiring land 72 on the circuit board 71 corresponding to the land terminals 16 and 19. May be electrically disconnected from the electric circuit of the circuit board 71 connected via the circuit board (that is, the first land terminal 16 and the second land terminal 19 are not used in the electric circuit, and the electric circuit of the semiconductor element 2 is not used). The circuit and the electric circuit of the circuit board 71 are electrically connected). According to this, even if an excessive stress acts on the solder joint portion 74 of the first land terminal 16 or the second land terminal 19 and is damaged, the function of the electric circuit is maintained.
[Embodiment 3]
The third embodiment corresponds to the third, fourth and sixth aspects, and FIG. 7 is a view of the interposer wiring board 3 of the semiconductor device 47 as viewed from the other side. Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図７に示すように、半導体装置４７では、実施の形態１と同様に、半導体素子２の外形ラインＢの外端角部Ｃの直下に位置する第１ランド端子１６に、半田ボールが形成されていない。また半導体素子２の四隅の外端角部Ｃの直下に位置する各第１ランド端子１６の両隣に位置し、外形ラインＢ下に沿った第２ランド端子３７に大型の半田ランド３６が形成されている。これら大型半田ランド３６のサイズはその他の半田ランド９のサイズよりも大きく形成されている。具体的には、大型半田ランド３６の半田ランド端子３７は、その他の半田ランド９のランド端子１０よりも大きな面積を有している。また、大型半田ランド３６の半田ボール３８は、その他の半田ランド９の半田ボール１１よりも大きなサイズを有している。   As shown in FIG. 7, in the semiconductor device 47, as in the first embodiment, solder balls are formed on the first land terminals 16 located immediately below the outer end corner portion C of the outer shape line B of the semiconductor element 2. Not. Also, large solder lands 36 are formed on the second land terminals 37 that are located on both sides of the first land terminals 16 that are located immediately below the outer end corners C of the four corners of the semiconductor element 2 and that extend below the outline line B. ing. The size of these large solder lands 36 is larger than the size of the other solder lands 9. Specifically, the solder land terminal 37 of the large solder land 36 has a larger area than the land terminals 10 of the other solder lands 9. Also, the solder balls 38 of the large solder lands 36 have a size larger than the solder balls 11 of the other solder lands 9.

これによると、大型半田ランド３６のランド端子３７と半田ボール３８との間の半田接合部の断面積がその他の半田ランド９のランド端子１０と半田ボール１１との間の半田接合部７４の断面積よりも広くなるため、半導体装置４７内における半導体素子２と配線基板３の熱膨張差によって生じる変形、ならびに、半導体素子２の四隅の外端角部Ｃを含む外形ラインＢ近傍にある半田接合部７４に集中して生じる応力を低減することができる。   According to this, the cross-sectional area of the solder joint between the land terminal 37 of the large solder land 36 and the solder ball 38 is such that the solder joint 74 between the land terminal 10 of the other solder land 9 and the solder ball 11 is disconnected. Since the area is larger than the area, the deformation caused by the thermal expansion difference between the semiconductor element 2 and the wiring board 3 in the semiconductor device 47 and the solder joint in the vicinity of the outline line B including the outer end corners C of the four corners of the semiconductor element 2 Stress generated by concentrating on the portion 74 can be reduced.

また半導体装置４７とプリント配線基板７１との熱膨張差によって大型半田ランド３６自身の半田接合部に作用する応力も低減される。
さらに、大型半田ランド３６のランド端子３７と半田ボール３８との間の半田接合部において、外周側から進行する熱疲労によって亀裂が進展する際の経路距離Ｄを長く確保することができるため、破壊に至るまでの破断疲労サイクル数が向上し、破壊に至るまでの時間が延長される。これらのことにより、半導体素子２の外端角部Ｃを含む外形ラインＢの直下近傍にある半田接合部７４の破壊を防止することができ、寿命を延ばすことができる。 Further, the stress acting on the solder joint portion of the large solder land 36 itself is also reduced due to the difference in thermal expansion between the semiconductor device 47 and the printed wiring board 71.
Furthermore, at the solder joint portion between the land terminal 37 and the solder ball 38 of the large solder land 36, a long path distance D can be ensured when the crack progresses due to thermal fatigue that proceeds from the outer peripheral side. The number of fatigue cycles until fracture is improved, and the time until failure is extended. As a result, it is possible to prevent breakage of the solder joint 74 in the vicinity immediately below the outer shape line B including the outer end corner portion C of the semiconductor element 2, thereby extending the life.

なお、前記実施の形態３では、大型半田ランド３６を電気的に半導体素子２に接続しているが、電気的に断絶してもよい（すなわち大型半田ランド３６を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力が大型半田ランド３６に作用して大型半田ランド３６が破損しても、電気回路の機能は維持される。   In the third embodiment, the large solder lands 36 are electrically connected to the semiconductor element 2. However, the large solder lands 36 may be electrically disconnected (that is, the large solder lands 36 are not used in an electric circuit, and the semiconductor The electrical circuit of the element 2 and the electrical circuit of the circuit board 71 are electrically connected). According to this, even if an excessive stress acts on the large solder land 36 and the large solder land 36 is damaged, the function of the electric circuit is maintained.

上記実施の形態３の他の形態を、図８に示す。図８に示すように半導体素子２の領域以外の半田ランドを改善している。図８に示す半導体装置４８では、半導体装置２の外周コーナー部Ａに位置する大型半田ランド２１だけでなく、大型半田ランド２１に隣接して中型半田ランド２４を各半導体装置４８のコーナーに設けている。具体的には、中型半田ランド２４のランド端子２５の径が通常の半田ランド９のランド端子１０の径よりも大きく、大型半田ランド２１のランド端子２２の径より小さく、さらに中型半田ランド２４の半田ボール２６の径と高さが通常の半田ランド９の半田ボール１１の径と高さよりも大きく、大型の半田ランド２１の半田ボール２３の径と高さより小さく形成されている。
［実施の形態４］
実施の形態４は請求項５および請求項６に対応するものであり、図９は半導体装置４９のインターポーザー配線基板３を他方の面から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 Another form of the third embodiment is shown in FIG. As shown in FIG. 8, the solder lands other than the region of the semiconductor element 2 are improved. In the semiconductor device 48 shown in FIG. 8, not only the large solder lands 21 positioned at the outer peripheral corner portion A of the semiconductor device 2 but also the medium-sized solder lands 24 adjacent to the large solder lands 21 are provided at the corners of the respective semiconductor devices 48. Yes. Specifically, the diameter of the land terminal 25 of the medium-sized solder land 24 is larger than the diameter of the land terminal 10 of the normal solder land 9, smaller than the diameter of the land terminal 22 of the large-sized solder land 21, and The diameter and height of the solder ball 26 are larger than the diameter and height of the solder ball 11 of the normal solder land 9, and smaller than the diameter and height of the solder ball 23 of the large solder land 21.
[Embodiment 4]
The fourth embodiment corresponds to claims 5 and 6, and FIG. 9 is a view of the interposer wiring board 3 of the semiconductor device 49 as viewed from the other side. Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図９に示すように、半導体装置４９では、実施の形態１と同様に、半導体素子２の四隅の外端角部Ｃの直下に位置する第１のランド１６に、半田ボールが形成されていない。また半導体素子２の四隅の外端角部Ｃの直下に位置する各第１ランド端子１６の隣接し、半導体素子２の外端角部Ｃの外側に位置する第２ランド端子２８について、通常の半田ランド９より大きいサイズの中型半田ランド２７が形成されている。具体的には、中型半田ランド２７の第２ランド端子２８の径が通常の半田ランド９のランド端子１０の径よりも大きく大きな面積を有し、大型半田ランド２１のランド端子２２の径より小さく、さらに、中型半田ランド２７の半田ボール２９の径と高さが通常の半田ランド９の半田ボール１１の径と高さよりも大きく、大型半田ランド２１の半田ボール２３の径と高さより小さく形成されている。   As shown in FIG. 9, in the semiconductor device 49, as in the first embodiment, solder balls are not formed on the first lands 16 located immediately below the outer end corners C of the four corners of the semiconductor element 2. . Further, the second land terminal 28 adjacent to each first land terminal 16 positioned immediately below the outer end corner portion C of the four corners of the semiconductor element 2 and outside the outer end corner portion C of the semiconductor element 2 is A medium-sized solder land 27 larger in size than the solder land 9 is formed. Specifically, the diameter of the second land terminal 28 of the medium-sized solder land 27 is larger than the diameter of the land terminal 10 of the normal solder land 9 and smaller than the diameter of the land terminal 22 of the large solder land 21. Further, the diameter and height of the solder ball 29 of the medium-sized solder land 27 are larger than the diameter and height of the solder ball 11 of the normal solder land 9 and smaller than the diameter and height of the solder ball 23 of the large solder land 21. ing.

これによると、中型半田ランド２７のランド端子２８と半田ボール２９との間の半田接合部の断面積がその他の半田ランド９のランド端子１０と半田ボール１１との間の半田接合部７４の断面積よりも広くなるため、半導体装置４９とプリント配線基板７１との熱膨張差によって、中型半田ランド２７自身にかかる応力を低く抑えるとともに、半導体装置４９内における半導体素子２とインターポーザー配線基板３の熱膨張差によって生じる変形を抑え、半導体素子２の四隅の外端角部Ｃ近傍にある半田接合部に集中して生じる応力を低減することができる。   According to this, the cross-sectional area of the solder joint between the land terminal 28 and the solder ball 29 of the medium-sized solder land 27 is different from that of the solder joint 74 between the land terminal 10 of the other solder land 9 and the solder ball 11. Since the area is larger than the area, the stress applied to the middle-sized solder land 27 itself is suppressed by the difference in thermal expansion between the semiconductor device 49 and the printed wiring board 71, and the semiconductor element 2 and the interposer wiring board 3 in the semiconductor device 49 are reduced. The deformation caused by the difference in thermal expansion can be suppressed, and the stress that is concentrated on the solder joint near the outer corner C of the four corners of the semiconductor element 2 can be reduced.

これらのことにより、結果的に半導体素子２の４箇所の外端角部Ｃを含む外形ラインＢの直下近傍における半田接合部の破壊を防止することができ、接合寿命を延ばすことができる。   As a result, it is possible to prevent breakage of the solder joint portion in the vicinity immediately below the outer shape line B including the four outer end corner portions C of the semiconductor element 2, thereby extending the joint life.

なお、実施の形態４において、中型半田ランド２７を電気的に半導体素子２に接続しているが、電気的に断絶してもよい（すなわち中型半田ランド２７を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力が中型半田ランド２７に作用して中型半田ランド２７が破損しても、電気回路の機能は維持される。
［実施の形態５］
実施の形態５は請求項７に対応するものであり、図１０は半導体装置５０のインターポーザー配線基板３を他方の面から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 In the fourth embodiment, the middle-sized solder land 27 is electrically connected to the semiconductor element 2, but may be electrically disconnected (that is, the middle-sized solder land 27 is not used in an electric circuit, and the semiconductor element The electrical circuit 2 is electrically connected to the electrical circuit of the circuit board 71). According to this, even if an excessive stress acts on the middle-sized solder land 27 and the middle-sized solder land 27 is damaged, the function of the electric circuit is maintained.
[Embodiment 5]
The fifth embodiment corresponds to claim 7 and FIG. 10 is a view of the interposer wiring board 3 of the semiconductor device 50 as viewed from the other surface. Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１０に示すように、半導体装置５０には、実施の形態１と同様に、半導体素子２の四隅の外端角部Ｃの直下に位置する第１ランド端子１６に、半田ボール（あるいは接合半田部）を形成構成しないのに加えて、半導体素子２の外形ラインＢ下の全てのランド端子２０に半田ボール（あるいは接合半田部）を形成していない。   As shown in FIG. 10, in the semiconductor device 50, similarly to the first embodiment, solder balls (or bonded solder) are connected to the first land terminals 16 located immediately below the outer end corners C of the four corners of the semiconductor element 2. In addition, no solder balls (or bonded solder portions) are formed on all the land terminals 20 below the outer shape line B of the semiconductor element 2.

このように、半導体装置５０では、応力が特別高くなる半導体素子２の外形ラインＢ下のランド端子１６，２０に半田ボール（あるいは接合半田部）を設けないことにより、半導体装置５０の半田接合部における故障寿命を延ばすことができる。   As described above, in the semiconductor device 50, solder balls (or joint solder portions) are not provided on the land terminals 16 and 20 below the outer shape line B of the semiconductor element 2 where the stress is particularly high, so that the solder joint portion of the semiconductor device 50 is provided. The failure life can be extended.

なお、実施の形態５においても、半導体素子２の外形ラインＢ下のランド端子１６，２０については半田ランド９あるいは接合半田部７３を設けずに半田接合しない形態としているが、機械的にはんだ接続した上で、ランド端子１６，２０に接続される半導体素子２の電気回路と、ランド端子１６，２０およびこれらランド端子１６，２０に対応する回路基板７１上の配線ランド７２を介して接続される回路基板７１の電気回路との間を電気的に遮断してもよい（すなわちランド端子１６，２０を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力がランド端子１６やランド端子２０の半田接合部７４に作用して破損しても、電気回路の機能は維持される。
［実施の形態６］
実施の形態６は請求項８に対応するものであり、図１１は半導体装置５１のインターポーザー配線基板３を他方の面から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 In the fifth embodiment, the land terminals 16 and 20 below the outer shape line B of the semiconductor element 2 are not soldered without providing the solder lands 9 or the bonding solder portions 73, but are mechanically soldered. Then, the electrical circuit of the semiconductor element 2 connected to the land terminals 16 and 20 is connected to the land terminals 16 and 20 and the wiring lands 72 on the circuit board 71 corresponding to the land terminals 16 and 20. The electrical circuit of the circuit board 71 may be electrically disconnected (that is, the electrical circuit of the semiconductor element 2 and the electrical circuit of the circuit board 71 are electrically connected without using the land terminals 16 and 20 in the electrical circuit). To connect). According to this, even if an excessive stress is applied to the land terminal 16 or the solder joint portion 74 of the land terminal 20 and is damaged, the function of the electric circuit is maintained.
[Embodiment 6]
The sixth embodiment corresponds to the eighth aspect, and FIG. 11 is a view of the interposer wiring board 3 of the semiconductor device 51 as viewed from the other surface. Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１１に示すように、半導体装置５１には、実施の形態５と同様に、半導体素子２の四隅の外端角部Ｃの直下に位置する第１ランド端子１６に、半田ボール（あるいは接合半田部）を形成しないのに加えて、半導体素子２の外形ラインＢ下の全てのランド端子２０に半田ボール（あるいは接合半田部）を形成していない。   As shown in FIG. 11, in the semiconductor device 51, as in the fifth embodiment, solder balls (or bonded solder) are connected to the first land terminals 16 located immediately below the outer end corners C of the four corners of the semiconductor element 2. In addition, no solder balls (or bonded solder portions) are formed on all the land terminals 20 below the outline line B of the semiconductor element 2.

そして、半導体素子２の外形ラインＢに沿い、かつその外側に位置する少なくとも一つ以上（実施の形態６では全て）のランド端子３１には、通常の半田ランド９のサイズより大きい中型半田ランド３０が形成されている。具体的には、中型半田ランド３０のランド端子３１は、通常の半田ランド９のランド端子１０の径よりも大きく大きな面積を有し、大型半田ランド２１のランド端子２２の径より小さく、また中型半田ランド３０の半田ボール３２の径と高さが通常の半田ランド９の半田ボール１１の径と高さよりも大きく、大型半田ランド２１の半田ボール２３の径と高さより小さく形成されている。   Further, at least one or more (all in the sixth embodiment) land terminals 31 along the outline line B of the semiconductor element 2 and outside thereof are provided with medium-sized solder lands 30 larger than the size of the normal solder lands 9. Is formed. Specifically, the land terminal 31 of the medium-sized solder land 30 has an area larger than the diameter of the land terminal 10 of the normal solder land 9 and smaller than the diameter of the land terminal 22 of the large-sized solder land 21. The diameter and height of the solder ball 32 of the solder land 30 are larger than the diameter and height of the solder ball 11 of the normal solder land 9, and smaller than the diameter and height of the solder ball 23 of the large solder land 21.

これによると、中型半田ランド３０のランド端子３１と半田ボール３２との間の半田接合部の断面積がその他の半田ランド９のランド端子１０と半田ボール１１との半田接合部７４の断面積よりも広くなるため、半導体装置５１とプリント配線基板７１との熱膨張差によって、中型半田ランド３０自身にかかる応力を低く抑えるとともに、半導体装置５１内における半導体素子２とインターポーザー配線基板３の熱膨張差によって生じる変形を抑え、半導体素子２の四隅の外端角部Ｃを含む半導体素子２の外形ラインＢの近傍にある半田接合部に集中して生じる応力を低減することができる。   According to this, the cross-sectional area of the solder joint between the land terminal 31 and the solder ball 32 of the middle-sized solder land 30 is larger than the cross-sectional area of the solder joint 74 of the land terminal 10 and the solder ball 11 of the other solder land 9. Therefore, due to the difference in thermal expansion between the semiconductor device 51 and the printed wiring board 71, the stress applied to the middle-sized solder land 30 itself is kept low, and the thermal expansion of the semiconductor element 2 and the interposer wiring board 3 in the semiconductor device 51 is achieved. It is possible to suppress deformation caused by the difference, and to reduce the stress that is concentrated on the solder joint near the outer shape line B of the semiconductor element 2 including the outer corners C of the four corners of the semiconductor element 2.

これらのことにより、結果的に半導体素子２の四隅の外端角部Ｃを含む外形ラインＢの直下近傍における半田接合部の破壊を防止することができ、接合寿命を延ばすことができる。
［実施の形態７］
実施の形態７は請求項９に対応するものであり、図１２は半導体装置５２のインターポーザー配線基板３を他方の面から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 As a result, it is possible to prevent breakage of the solder joint in the vicinity immediately below the outer shape line B including the outer end corners C of the four corners of the semiconductor element 2, thereby extending the joint life.
[Embodiment 7]
The seventh embodiment corresponds to the ninth aspect, and FIG. 12 is a view of the interposer wiring board 3 of the semiconductor device 52 as viewed from the other side. Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１２に示すように、半導体装置５２では、半導体素子２の四隅の外端角部Ｃに隣接し、かつ半導体素子２の外形ラインＢ下で両隣に位置する第２ランド端子４０を除いて、各ランド端子１０の表面に球状の半田ボール１１が形成されて半田ランド９が構成されている。すなわち、第２ランド端子４０には、半田ボール１１が形成されていない構造となっている。   As shown in FIG. 12, in the semiconductor device 52, except for the second land terminals 40 that are adjacent to the outer corners C of the four corners of the semiconductor element 2 and that are located on both sides under the outline line B of the semiconductor element 2, A spherical solder ball 11 is formed on the surface of each land terminal 10 to constitute a solder land 9. That is, the second land terminal 40 has a structure in which the solder ball 11 is not formed.

そして、これら半田ランド９のうち、半導体素子２の四隅の外端角部Ｃの直下に位置する半田ランド３３は、通常の半田ランド９のサイズより大きいサイズに形成されている。具体的には、この大型半田ランド３３のランド端子３４は、その他の半田ランド９のランド端子１０よりも大きな面積を有し、また大型半田ランド３３の半田ボール３４は、その他の半田ランド９の半田ボール１１よりも大きなサイズを有している。   Of these solder lands 9, the solder lands 33 located immediately below the outer corners C of the four corners of the semiconductor element 2 are formed in a size larger than the size of the normal solder lands 9. Specifically, the land terminals 34 of the large solder lands 33 have a larger area than the land terminals 10 of the other solder lands 9, and the solder balls 34 of the large solder lands 33 correspond to the other solder lands 9. It has a size larger than the solder ball 11.

また図１４に示した従来の半導体装置のように、インターポーザー配線基板３の最外コーナー部Ａに大型半田ランド２１を設けている。
これによると、大型半田ランド３３のランド端子３４と半田ボール３５との間の半田接合部の断面積がその他の半田ランド９のランド端子１０と半田ボール１１との間の半田接合部７４の断面積よりも広くなるため、半導体装置５２とプリント配線基板７１との熱膨張差によって、大型半田ランド３３自身にかかる応力を低く抑えるとともに、半導体装置５２内における半導体素子２とインターポーザー配線基板３の熱膨張差によって生じる変形を抑え、半導体素子２の四隅の外端角部Ｃ近傍にある半田接合部に集中して生じる応力を低減することができる。 Further, like the conventional semiconductor device shown in FIG. 14, a large solder land 21 is provided at the outermost corner portion A of the interposer wiring board 3.
According to this, the cross-sectional area of the solder joint portion between the land terminal 34 of the large solder land 33 and the solder ball 35 is such that the solder joint portion 74 between the land terminal 10 of the other solder land 9 and the solder ball 11 is disconnected. Since the area is larger than the area, the stress applied to the large solder land 33 itself is kept low by the difference in thermal expansion between the semiconductor device 52 and the printed wiring board 71, and the semiconductor element 2 and the interposer wiring board 3 in the semiconductor device 52 are reduced. The deformation caused by the difference in thermal expansion can be suppressed, and the stress that is concentrated on the solder joint near the outer corner C of the four corners of the semiconductor element 2 can be reduced.

これらのことにより、結果的に半導体素子２の四隅の外端角部Ｃを含む外形ラインＢの直下近傍における半田接合部の破壊を防止することができ、接合寿命を延ばすことができる。   As a result, it is possible to prevent breakage of the solder joint in the vicinity immediately below the outer shape line B including the outer end corners C of the four corners of the semiconductor element 2, thereby extending the joint life.

さらに、半導体素子２の外端角部Ｃの外側に位置するランド端子群１３であって、かつ半導体素子２の外端角部の大型半田ランド３３に隣接する第２ランド端子４０について、もし半田接合を行うと、応力が高くなり、半田接合部７４が早期に破断し、電気的回路に使用している場合は即故障となってしまう。そこで、第２ランド端子４０に半田ボールを形成しない構造をとることで、電気的接続寿命を長く保つことができる。   Further, if the second land terminal 40 is a land terminal group 13 located outside the outer end corner portion C of the semiconductor element 2 and adjacent to the large solder land 33 at the outer end corner portion of the semiconductor element 2, soldering is performed. When joining is performed, the stress becomes high, and the solder joint portion 74 breaks early, and when used in an electrical circuit, a failure occurs immediately. Therefore, by adopting a structure in which solder balls are not formed on the second land terminals 40, the electrical connection life can be kept long.

この実施の形態７においては、ランド端子４０については半田接合しない形態としているが、機械的にはんだ接続した上で、これら大型半田ランド３３のランド端子３４、およびランド端子４０に接続される半導体素子２の電気回路と、ランド端子３４，４０およびこれらランド端子３４，４０に対応するプリント配線基板７１上の配線ランド７２を介して接続される回路基板７１の電気回路との間を電気的に遮断してもよい（すなわちランド端子３４，４０を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力が大型半田ランド３３および隣接するランド端子４０の半田ランドに作用してこれら半田ランドが破損しても、電気回路の機能は維持される。
［実施の形態８］
実施の形態８は請求項１０に対応するものであり、図１３は半導体装置５３のインターポーザー配線基板３を他方の面から見た図である。なお、実施の形態１の半導体装置と同一の構成部材には同一の符号を付して説明を省略する。 In the seventh embodiment, the land terminals 40 are not solder-bonded. However, after mechanically soldered, the land terminals 34 of the large solder lands 33 and the semiconductor elements connected to the land terminals 40 are used. And the electric circuit of the circuit board 71 connected via the wiring lands 72 on the printed wiring board 71 corresponding to the land terminals 34, 40 and the land terminals 34, 40. Alternatively, the land terminals 34 and 40 may not be used in the electric circuit, and the electric circuit of the semiconductor element 2 and the electric circuit of the circuit board 71 are electrically connected. According to this, even if excessive stress acts on the solder lands of the large solder lands 33 and the adjacent land terminals 40 and these solder lands are damaged, the function of the electric circuit is maintained.
[Embodiment 8]
The eighth embodiment corresponds to claim 10 and FIG. 13 is a view of the interposer wiring board 3 of the semiconductor device 53 as viewed from the other side. Note that the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１３に示すように、実施の形態８では、実施の形態７と同様に、半導体素子２の外形ラインＢの四隅の外端角部Ｃの直下に大型半田ランド３３が形成されている。そして、半導体素子２の四隅の外端角部Ｃの直下に位置する大型半田ランド３３のランド端子３４以外の、半導体素子２の外形ラインＢ下に位置する第２ランド端子４０には、半田ボールが形成されていない構造となっている。   As shown in FIG. 13, in the eighth embodiment, as in the seventh embodiment, large solder lands 33 are formed immediately below the outer corners C of the four corners of the outer shape line B of the semiconductor element 2. The second land terminals 40 located below the outer shape line B of the semiconductor element 2 other than the land terminals 34 of the large solder lands 33 located immediately below the outer end corners C of the four corners of the semiconductor element 2 have solder balls. The structure is not formed.

これによると、大型半田ランド３３のランド端子３４と半田ボール３５との間の半田接合部の断面積がその他の半田ランド９のランド端子１０と半田ボール１１と間の半田接合部７４の断面積よりも広くなるため、半導体装置５３とプリント配線基板７１との熱膨張差によって、大型半田ランド３３自身にかかる応力を低く抑えるとともに、半導体装置５３内における半導体素子２とインターポーザー配線基板３の熱膨張差によって生じる変形を抑え、半導体素子２の四隅の外端角部Ｃの直下近傍にある半田接合部に集中して生じる応力を低減することができる。   According to this, the cross-sectional area of the solder joint between the land terminal 34 of the large solder land 33 and the solder ball 35 is the cross-sectional area of the solder joint 74 between the land terminal 10 of the other solder land 9 and the solder ball 11. Therefore, due to the difference in thermal expansion between the semiconductor device 53 and the printed wiring board 71, the stress applied to the large solder land 33 itself is kept low, and the heat of the semiconductor element 2 and the interposer wiring board 3 in the semiconductor device 53 is reduced. It is possible to suppress deformation caused by the difference in expansion, and to reduce the stress that is concentrated on the solder joint near the outer corner C of the four corners of the semiconductor element 2.

これらのことにより、結果的に半導体素子２の四隅の外端角部Ｃの直下を含む外形ラインＢの直下近傍における半田接合部の破壊を防止することができ、接合寿命を延ばすことができる。   As a result, it is possible to prevent breakage of the solder joint in the vicinity of directly below the outer shape line B including immediately below the outer corner C of the four corners of the semiconductor element 2 and to extend the joint life.

さらに、半導体素子２の外形ラインＢ下に位置するランド端子群１３であって、かつ半導体素子２の外端角部Ｃの大型半田ランド３３に隣接するランド端子４０について、もし半田接合を行うと、応力が高くなる。このため半田接合部が早期に破断し、電気的回路に使用している場合は即故障となってしまう。そこで、ランド端子４０には半田ボールが形成しない構造をとることで、電気的接続寿命を長く保つことができる。   Further, if solder bonding is performed on a land terminal group 13 located below the outer shape line B of the semiconductor element 2 and adjacent to the large solder land 33 at the outer end corner C of the semiconductor element 2, , Stress increases. For this reason, a solder joint part will fracture | rupture at an early stage, and when using it for an electrical circuit, it will become a failure immediately. Therefore, by adopting a structure in which no solder ball is formed on the land terminal 40, the electrical connection life can be kept long.

この実施の形態７においては、ランド端子４０については半田接合しない形態としているが、機械的にはんだ接続した上で、これら大型半田ランド３３のランド端子３４、およびランド端子４０に接続される半導体素子２の電気回路と、ランド端子３４，４０およびこのランド端子３４，４０に対応するプリント配線基板７１上の配線ランド７２を介して接続される回路基板７１の電気回路との間を電気的に遮断してもよい（すなわちランド端子３４，４０を電気回路に使用しないで、半導体素子２の電気回路と回路基板７１の電気回路を電気的に接続するようにする）。これによると、万一、過大な応力が大型半田ランド３３およびランド端子４０の半田ランドに作用してこれら半田ランドが破損しても、電気回路の機能は維持される。   In the seventh embodiment, the land terminals 40 are not solder-bonded. However, after mechanically soldered, the land terminals 34 of the large solder lands 33 and the semiconductor elements connected to the land terminals 40 are used. And the electric circuit of the circuit board 71 connected through the land lands 72 on the printed wiring board 71 corresponding to the land terminals 34 and 40 and the land terminals 34 and 40. Alternatively, the land terminals 34 and 40 may not be used in the electric circuit, and the electric circuit of the semiconductor element 2 and the electric circuit of the circuit board 71 are electrically connected. According to this, even if excessive stress acts on the solder lands of the large solder lands 33 and the land terminals 40 and these solder lands are damaged, the function of the electric circuit is maintained.

なお、上記実施の形態１〜実施の形態８において使用しているインターポーザー配線基板３は有機樹脂を材質とする有機基板であり、具体的には、ガラス布にエポキシ樹脂を含浸させたものや、ガラス不織布のもの、或いはアラミド繊維を使ったもの等である。   The interposer wiring substrate 3 used in the first to eighth embodiments is an organic substrate made of an organic resin. Specifically, a glass cloth impregnated with an epoxy resin, , Non-woven glass, or aramid fiber.

これによると、上記のような有機基板は柔らかい基材であるため、従来においては特に半導体素子２の各外端角部Ｃの直下における半田接合部が破壊する懸念が強かった。しかしながら、前記各実施の形態１〜実施の形態８の構成により、有機基板のインターポーザー配線基板３を使用しても、半導体素子２の各外端角部Ｃの直下における半田接合部の破壊を十分に防止することができる。   According to this, since the organic substrate as described above is a soft base material, there has been a strong concern that the solder joint portion directly under each outer end corner portion C of the semiconductor element 2 is broken in the past. However, due to the configuration of each of the first to eighth embodiments, even when the interposer wiring substrate 3 of the organic substrate is used, the solder joints directly under the outer corners C of the semiconductor element 2 are destroyed. It can be sufficiently prevented.

また上記実施の形態１〜実施の形態８において使用しているインターポーザー配線基板３の厚みを０．６ｍｍ程度としている。
これによると、インターポーザー配線基板３の厚みが０．６ｍｍ以下に薄くなるほど、剛性が高く且つ熱膨張係数の小さな半導体素子２の影響が強く現れるため、従来においては特に半導体素子２の各外端角部Ｃの直下における半田接合部が破壊する懸念が強かった。しかしながら、前記各実施の形態１〜実施の形態８の構成により、厚みが０．６ｍｍ以下のインターポーザー配線基板３を使用しても、半導体素子２の各外端角部Ｃの直下における半田接合部の破壊を十分に防止することができる。 In addition, the thickness of the interposer wiring board 3 used in the first to eighth embodiments is set to about 0.6 mm.
According to this, as the thickness of the interposer wiring board 3 is reduced to 0.6 mm or less, the influence of the semiconductor element 2 having higher rigidity and a smaller thermal expansion coefficient appears more strongly. There was a strong concern that the solder joint immediately below the corner C would be destroyed. However, even if the interposer wiring board 3 having a thickness of 0.6 mm or less is used according to the configuration of each of the first to eighth embodiments, the solder bonding immediately below each outer end corner portion C of the semiconductor element 2 The destruction of the part can be sufficiently prevented.

また図４に示すＦＣ実装タイプでＢＧＡタイプの半導体装置、あるいは図５に示すＬＧＡタイプの半導体装置のように前記ＦＣ法によって半導体素子２とインターポーザー配線基板３とを電気的に接続した半導体装置についても、上記各実施の形態２〜実施の形態８は適用可能である。またＬＧＡタイプの半導体装置の場合、上述したように半田ペーストにより半導体装置と回路基板が接続される。   Further, a semiconductor device in which the semiconductor element 2 and the interposer wiring board 3 are electrically connected by the FC method as in the FC mounting type BGA type semiconductor device shown in FIG. 4 or the LGA type semiconductor device shown in FIG. The above-mentioned second to eighth embodiments can also be applied. In the case of an LGA type semiconductor device, the semiconductor device and the circuit board are connected by solder paste as described above.

本発明にかかる半導体装置は、半導体素子をパッケージ化し、狭ピッチ化・高密度配線回路を実現しつつ、所望の半田接合部の信頼性を確保して提供する手段として有用である。   The semiconductor device according to the present invention is useful as a means for ensuring the reliability of a desired solder joint portion while packaging a semiconductor element to realize a narrow pitch and high density wiring circuit.

本発明の実施の形態１における半導体装置の図であり、（ａ）は正面断面図、（ｂ）は底面図｛（ａ）におけるＸ−Ｘ’矢視図｝である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure of the semiconductor device in Embodiment 1 of this invention, (a) is front sectional drawing, (b) is a bottom view {X-X 'arrow line view in (a)}. 同半導体装置をプリント配線基板に接続した図である。It is the figure which connected the semiconductor device to the printed wiring board. 同半導体装置の中心からの距離と半田接合部の応力との関係を示す特性図である。It is a characteristic view which shows the relationship between the distance from the center of the semiconductor device, and the stress of a solder joint part. 本発明の実施の形態１におけるＦＣ実装タイプでＢＧＡタイプの半導体装置の正面断面図である。1 is a front sectional view of a BGA type semiconductor device of FC mounting type according to Embodiment 1 of the present invention. 本発明の実施の形態１におけるＬＧＡタイプの半導体装置の正面断面図である。It is front sectional drawing of the LGA type semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態２における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態３における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 3 of this invention. 本発明の実施の形態３における他の半導体装置の底面図である。It is a bottom view of the other semiconductor device in Embodiment 3 of this invention. 本発明の実施の形態４における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 4 of this invention. 本発明の実施の形態５における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 5 of this invention. 本発明の実施の形態６における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 6 of this invention. 本発明の実施の形態７における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 7 of this invention. 本発明の実施の形態８における半導体装置の底面図である。It is a bottom view of the semiconductor device in Embodiment 8 of this invention. インターポーザー配線基板の最外コーナー部のランドのサイズを大きくした従来の半導体装置の図であり、（ａ）は正面断面図、（ｂ）は底面図｛（ａ）におけるＸ−Ｘ’矢視図｝である。It is a figure of the conventional semiconductor device which enlarged the size of the land of the outermost corner part of an interposer wiring board, (a) is a front sectional view, (b) is a bottom view {XX 'arrow view in (a) Figure}. セラミック製のインターポーザー配線基板を用いた従来の半導体装置の中心からの距離と半田接合部の応力との関係を示す特性図である。It is a characteristic view which shows the relationship between the distance from the center of the conventional semiconductor device using the ceramic interposer wiring board, and the stress of a solder joint part. 樹脂製のインターポーザー配線基板を用いた従来の半導体装置の中心からの距離と半田接合部の応力との関係を示す特性図である。It is a characteristic view which shows the relationship between the distance from the center of the conventional semiconductor device using the resin-made interposer wiring board, and the stress of a solder joint part.

符号の説明Explanation of symbols

２ 半導体素子
３ インターポーザー配線基板
４ 接続樹脂
９ 半田ランド
１０ ランド端子
１１ 半田ボール
１６ 第１ランド端子
１９，４０ 第２ランド端子
２１ 大型半田ランド
２２ 大型のランド端子
２３ 大型の半田ボール
２４ 中型半田ランド（半導体装置の外形角部）
２５ 中型のランド端子
２６ 中型の半田ボール
２７ 中型半田ランド（半導体装置の角部隣接）
２８ 中型のランド端子
２９ 中型の半田ボール
３０ 中型半田ランド（半導体素子の外端隣接）
３１ 中型のランド端子
３２ 中型の半田ボール
３３ 大型半田ランド（半導体素子の外端角部）
３４ 大型のランド端子
３５ 大型の半田ボール
３６ 大型半田ランド（半導体素子の外端角部隣接）
３７ 大型のランド端子
３８ 大型の半田ボール
４１，４４〜５３ 半導体装置
７０ プリント配線基板への実装構造体
７１ プリント配線基板
７２ プリント配線基板の配線ランド
７３ 接合半田部
７４ 半田接合部
Ａ インターポーザー配線基板の最外コーナー部
Ｂ 半導体素子の外形ライン
Ｃ 半導体素子の外端角部 DESCRIPTION OF SYMBOLS 2 Semiconductor element 3 Interposer wiring board 4 Connection resin 9 Solder land 10 Land terminal 11 Solder ball 16 1st land terminal 19, 40 2nd land terminal 21 Large solder land 22 Large land terminal 23 Large solder ball 24 Medium solder land (Outer corner of semiconductor device)
25 Medium-sized land terminal 26 Medium-sized solder ball 27 Medium-sized solder land (adjacent corner of semiconductor device)
28 Medium-sized land terminal 29 Medium-sized solder ball 30 Medium-sized solder land (adjacent outer edge of semiconductor element)
31 Medium-sized land terminal 32 Medium-sized solder ball 33 Large-sized solder land (outer corner of semiconductor element)
34 Large land terminal 35 Large solder ball 36 Large solder land (adjacent outer edge corner of semiconductor element)
37 Large Land Terminal 38 Large Solder Ball 41, 44 to 53 Semiconductor Device 70 Mounting Structure to Printed Wiring Board 71 Printed Wiring Board 72 Wiring Land of Printed Wiring Board 73 Bonded Solder Portion 74 Solder Bonded Portion A Interposer Wiring Board Outermost corner of B B Outline line of semiconductor element C Outer end corner of semiconductor element

Claims (12)

インターポーザー配線基板の表裏いずれか一方の面に半導体素子が搭載され、前記半導体素子の電極部と前記インターポーザー配線基板上の電極ランド部とが電気的に接続され、前記インターポーザー配線基板の他方の面に、前記電極ランド部にそれぞれ電気的に接続された外部接続用のランド端子が設けられ、これら各ランド端子の表面に形成される球状の半田ボールあるいは半田ペーストを使用して電子機器の回路基板に実装される半導体装置であって、
前記半導体素子の四隅の外端角部のうち一つ以上の外端角部の直下に位置する前記ランド端子を除いて、前記半田ボールあるいは半田ペーストが形成され、あるいは前記半導体素子の四隅の外端角部のうち一つ以上の外端角部の直下に位置する前記ランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されること
を特徴とする半導体装置。 A semiconductor element is mounted on either the front or back surface of the interposer wiring board, and the electrode portion of the semiconductor element and the electrode land portion on the interposer wiring board are electrically connected, and the other side of the interposer wiring board On the surface, external connection land terminals respectively connected to the electrode land portions are provided, and a spherical solder ball or solder paste formed on the surface of each land terminal is used. A semiconductor device mounted on a circuit board,
The solder balls or solder paste are formed except for the land terminals located directly below one or more outer end corners of the four outer end corners of the semiconductor element, or outside the four corners of the semiconductor element. The electric circuit of the semiconductor element and the electric circuit of the circuit board are electrically connected to each other except for an electric circuit connected via the land terminal located immediately below one or more outer end corners of the end corners. A semiconductor device which is connected. 前記除かれたランド端子に加え、この除かれたランド端子に隣接し、且つ前記半導体素子の外形ライン下に沿って位置するランド端子も除いて、前記半田ボールあるいは半田ペーストが形成され、あるいは前記除かれたランド端子に加え、この除かれたランド端子に隣接し、かつ前記半導体素子の外形ライン下に沿って位置するランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されること
を特徴とする請求項１に記載の半導体装置。 In addition to the removed land terminal, the solder ball or solder paste is formed, except for the land terminal adjacent to the removed land terminal and located along the outline line of the semiconductor element, or In addition to the removed land terminal, the electrical circuit of the semiconductor element is excluded except for an electrical circuit that is connected via a land terminal that is adjacent to the removed land terminal and is located below the outline line of the semiconductor element. The semiconductor device according to claim 1, wherein a circuit and an electric circuit of the circuit board are electrically connected. 前記除かれたランド端子に隣接するランド端子に形成される半田ボールあるいは半田ペーストは、そのサイズが他のランド端子に設けられる半田ボールあるいは半田ペーストのサイズより大きく形成されていること
を特徴とする請求項１に記載の半導体装置。 The solder ball or solder paste formed on the land terminal adjacent to the removed land terminal has a size larger than the size of the solder ball or solder paste provided on the other land terminal. The semiconductor device according to claim 1. 半田ボールあるいは半田ペーストのサイズが他の半田ボールあるいは半田ペーストのサイズより大きく形成されたランド端子は、前記半導体素子の外形ライン下に位置するランド端子であること
を特徴とする請求項３に記載の半導体装置。 4. The land terminal formed with a solder ball or solder paste having a size larger than that of another solder ball or solder paste is a land terminal located below the outline line of the semiconductor element. Semiconductor device. 半田ボールあるいは半田ペーストのサイズが他の半田ボールあるいは半田ペーストのサイズより大きく形成されたランド端子は、前記半導体素子の四隅の外端角部下の外側に位置するランド端子であること
を特徴とする請求項３記載の半導体装置。 The land terminal formed so that the size of the solder ball or solder paste is larger than the size of the other solder ball or solder paste is a land terminal located outside the outer corners of the four corners of the semiconductor element. The semiconductor device according to claim 3. 前記除かれたランド端子に隣接するランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されること
を特徴とする請求項３〜請求項５のいずれか１項に記載の半導体装置。 The electrical circuit of the semiconductor element and the electrical circuit of the circuit board are electrically connected except for an electrical circuit connected via a land terminal adjacent to the removed land terminal. The semiconductor device according to any one of claims 3 to 5. 前記除かれたランド端子に加え、前記半導体素子の外形ライン下に沿って位置する全てのランド端子も除いて、前記半田ボールあるいは半田ペーストが形成され、あるいは前記除かれたランド端子に加え、前記半導体素子の外形ライン下に沿って位置する全てのランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されること
を特徴とする請求項１に記載の半導体装置。 In addition to the removed land terminals, except for all the land terminals located along the outline of the semiconductor element, the solder balls or solder paste is formed, or in addition to the removed land terminals, The electric circuit of the semiconductor element and the electric circuit of the circuit board are electrically connected except for an electric circuit connected through all land terminals located along the outline line of the semiconductor element. The semiconductor device according to claim 1. 前記半導体素子の外形ライン下に沿い、かつその外側に位置する少なくとも一つ以上のランド端子に設けられる半田ボールあるいは半田ペーストは、そのサイズが他のランド端子に設けられる半田ボールあるいは半田ペーストのサイズより大きく形成されていること
を特徴とする請求項７記載の半導体装置。 The solder ball or solder paste provided on at least one land terminal located below and outside the outline line of the semiconductor element is the size of the solder ball or solder paste provided on the other land terminal. 8. The semiconductor device according to claim 7, wherein the semiconductor device is formed larger. インターポーザー配線基板の表裏いずれか一方の面に半導体素子が搭載され、前記半導体素子の電極部と前記インターポーザー配線基板上の電極ランド部とが電気的に接続され、前記インターポーザー配線基板の他方の面に、前記電極ランド部にそれぞれ電気的に接続された外部接続用のランド端子が設けられ、これら各ランド端子の表面に形成される球状の半田ボールあるいは半田ペーストを使用して電子機器の回路基板に実装される半導体装置であって、
前記半導体素子の四隅の外端角部のうち一つ以上の外端角部の直下に位置する前記第１ランド端子に隣接し、且つ半導体素子の外形ライン下の両隣の第２ランド端子を除いて、前記半田ボールあるいは半田ペーストが形成され、前記第１前記ランド端子に形成される半田ボールあるいは半田ペーストは、そのサイズが他のランド端子に設けられた半田ボールあるいは半田ペーストのサイズより大きくされ、あるいは前記第１ランド端子および第２ランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されること
を特徴とする半導体装置。 A semiconductor element is mounted on either the front or back surface of the interposer wiring board, and the electrode portion of the semiconductor element and the electrode land portion on the interposer wiring board are electrically connected, and the other side of the interposer wiring board On the surface, external connection land terminals respectively connected to the electrode land portions are provided, and a spherical solder ball or solder paste formed on the surface of each land terminal is used. A semiconductor device mounted on a circuit board,
Except for the second land terminals adjacent to the first land terminal located immediately below one or more outer end corners of the four corners of the semiconductor element, and adjacent to each other below the outline line of the semiconductor element. The solder ball or solder paste is formed, and the size of the solder ball or solder paste formed on the first land terminal is larger than the size of the solder ball or solder paste provided on the other land terminal. Or an electrical circuit of the semiconductor element and an electrical circuit of the circuit board are electrically connected except for an electrical circuit connected via the first land terminal and the second land terminal. apparatus. 前記第１ランド端子以外の前記半導体素子の外形ライン下に沿って位置するランド端子も除いて、前記半田ボールあるいは半田ペーストが形成され、あるいは前記第１ランド端子および第１ランド端子以外の前記半導体素子の外形ライン下に沿って位置するランド端子を介して接続される電気回路を除いて、前記半導体素子の電気回路と前記回路基板の電気回路が電気的に接続されること
を特徴とする請求項９に記載の半導体装置。 The solder ball or solder paste is formed except for the land terminal located along the outline line of the semiconductor element other than the first land terminal, or the semiconductor other than the first land terminal and the first land terminal. The electrical circuit of the semiconductor element and the electrical circuit of the circuit board are electrically connected to each other except for an electrical circuit connected via a land terminal located along an outline line of the element. Item 10. The semiconductor device according to Item 9. 前記配線基板は、有機樹脂を材質とする有機基板であること
を特徴とする請求項１〜請求項１０のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the wiring substrate is an organic substrate made of an organic resin. 前記インターポーザー配線基板は、その厚みが略６００μｍであること
を特徴とする請求項１〜請求項１１のいずれか１項に記載の半導体装置。
The semiconductor device according to claim 1, wherein the interposer wiring board has a thickness of approximately 600 μm.
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