JP2004128364A - Semiconductor package and its mounting structure - Google Patents

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Munehiro Yamada
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package and its mounting structure in which the reliability of a bump junction is improved against an impact load and a substrate bending load. <P>SOLUTION: A height of an externally connecting bump is made two thirds a bump diameter or less. A low elastic layer is provided in an interconnection substrate core layer 6 of the semiconductor package 10. A reinforcing bump 17 is formed that is not connected electrically with a middle portion of the semiconductor package 10. A reinforcing resin is formed to contact a side surface of a semiconductor package and a surface of a mounting substrate. A low elastic portion is formed in a portion along the outline of the semiconductor package 10 of the mounting substrate. A structure thus made up decreases an out-of-plane deformation magnitude of semiconductor package mounting portions in a mounting substrate loaded with the semiconductor package, so that a stress of the bump junction is reduced. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージに関し、半導体素子と半導体素子が搭載される基板を備えた半導体パッケージに関する。
【０００２】
【従来の技術】
携帯機器には種々の機能を持った電子部品である半導体パッケージが搭載されており、半導体パッケージの多くは、はんだなどからなるバンプを外部接続端子として実装基板に接続されている。このような半導体パッケージはＢＧＡ（ボール・グリッド・アレイ）タイプのパッケージと呼ばれており、小型化と多ピン化の両立に適している。
【０００３】
はんだ接続部の衝撃負荷や曲げ変形負荷、あるいは熱応力などに対する信頼性を向上する半導体パッケージや半導体パッケージの実装構造が、以下の文献などに開示されている。
【特許文献１】
特開２００１−６８５９４号公報（実施例の説明）
【特許文献２】
特開２００１−２５７２８９号公報（実施例の説明）
【特許文献３】
特開２００２−１６１９２号公報（実施例の説明など）
【特許文献４】
特開平１１−１６３０４９号公報（実施例の説明など）
【特許文献５】
特開２００１−２５７２８３号公報（実施例の説明など）
【特許文献６】
特開２００２−５７２４２号公報（実施例の説明など）
【０００４】
【発明が解決しようとする課題】
しかし、本発明者らは、前記公知例の構造では、パッケージサイズを大型化することなく、衝撃負荷や曲げ負荷に対するバンプ接続部の信頼性を十分に向上した半導体パッケージを形成するには十分でないことを見出した。特に、携帯機器の実装基板に実装されるような半導体素子を樹脂基板に搭載してパッケージングした半導体パッケージとして用いるには更なる向上が望まれる。
【０００５】
特開２００１−６８５９４号公報に開示されているのは、バンプ配列の外周部分に補強用バンプを備え、接合強度を向上する構成である。また、特開２００１−２５７２８９号公報には、電気的に接続されるバンプ接続用ランドより小さな面積のダミーとなる小ランドを設ける例が開示されている。上記バンプ配列の外周部分に補強用バンプを形成する構成では、半導体パッケージに小型化と多ピン化が要求された場合に、パッケージサイズが大きくなる可能性がある。また、小ランドを形成する構成は、多ピン化に伴うバンプピッチの縮小で電気的接続用のバンプ接続用ランド自体も小さくなった場合には、十分な補強効果が得られなく可能性がある。
【０００６】
特開２００２−１６１９２号公報および特開平１１−１６３０４９号公報には、アンダーフィル樹脂を少なくとも最外周部に位置するバンプに接触させた状態で形成し、実装構造の信頼性を向上する例が開示されている。携帯機器などに搭載される半導体パッケージでは、搭載後にパッケージの機能的な不良が発見されると、そのパッケージのみ実装基板から取り外して交換するリペア作業を行っている。この場合、アンダーフィル樹脂の除去が必要となるが、半導体パッケージの下面にアンダーフィル樹脂が形成されていると、アンダーフィル樹脂の除去が困難になる場合があり、リペア性が低下する可能性がある。
【０００７】
特開２００１−２５７２８３号公報には、半導体パッケージの配線基板のコア領域をヤング率１０００ｋｇｆ／ｍｍ２以下の材料で形成し、はんだ接続部への応力およびひずみの集中を緩和する例が開示されている。配線基板のコア領域を従来技術のように低弾性化すると配線基板自体の剛性が低下して反り変形が生じやすくなり、パッケージの組立て性や実装性が低下する可能性がある。
【０００８】
特開２００２−５７２４２号公報には、半導体パッケージの電極部に高融点はんだからなる突起電極を形成し、プリント基板と半導体パッケージとの接合用はんだペーストに突起部を形成する材料より低融点である共晶はんだを用いる方法が開示されている。本従来技術では、はんだペーストの融点以上、突起電極を構成する材料の融点以下に加熱することで、はんだペーストを溶融させ、突起電極とプリント基板の電極を接合している。この場合、突起電極を形成する高融点はんだは溶融しないため、はんだペースト材との間に接合界面が形成されることになり、材料の組み合わせによっては、接合界面の強度が低下する場合がある。
【０００９】
そこで、本発明は、衝撃負荷や曲げ負荷に対するバンプ接続部の信頼性を十分に向上した小型の半導体パッケージを提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、以下に示す形態をとることにより、衝撃負荷や曲げ負荷に対するバンプ接続部の信頼性を十分に向上した小型の半導体パッケージを提供する。特に、携帯機器の実装基板に実装されるような半導体素子を樹脂基板に搭載してパッケージングした半導体パッケージなどとして用いると好適である。
【００１１】
例えば、機器の落下による衝撃負荷や曲げ変形負荷によるはんだバンプ接続部の破壊は、これら負荷によって実装基板が面外に変形（板厚方向の変形）し、はんだ接続界面に垂直な方向（法線方向）の変形が作用することで発生する。そのため、上記課題は、衝撃負荷や曲げ変形負荷が加わった場合の半導体パッケージ近傍部分の面外変形量を低減する手段を講じることによって解決することができる。また、実装基板の面外変形によってはんだ接続部に生じる応力を緩和する手段を講じることで解決することができる。すなわち、半導体パッケージおよび半導体パッケージの実装構造体において、一例として以下に述べる構成を備えることができる。
（１）半導体素子と、前記半導体素子を搭載し、前記半導体素子と電気的に連絡する配線を備えた配線基板と、を備え、前記配線基板の前記半導体素子が搭載される主面の反対側の主面に、前記配線に電気的に連絡する外部接続用の接続部材が接続され、前記外部接続部材の高さは、前記外部接続部材の接続幅より小さくなるよう形成されることを特徴とする半導体パッケージである。
（２）また、具体的には、半導体素子と、一主面上に前記半導体素子を搭載し、前記半導体素子に電気的に連絡する配線を有し、前記一主面の反対側主面に形成され、前記配線に電気的に接続する外部接続用パッドを有する配線基板と、前記パッドに搭載され、前記パッドと外部接続部材とを電気的に連絡する外部接続バンプと、を備え、前記配線基板は前記反対側主面に前記外部接続用パッドに開口部を形成した絶縁膜を有し、前記外部接続バンプの前記開口端からの高さは、前記パッドの前記開口部の幅以下になるよう形成されることを特徴とする半導体パッケージである。
【００１２】
なお、前記高さは、前記外部接続バンプの前記パッド部における幅の２／３以下になるよう形成されることが好ましい。または、前記高さは前記幅の１／３倍より大きくなるよう形成されることが好ましい。あるいは、前記高さは、隣接するバンプ間のバンプピッチの１／３以下になるよう形成されることが好ましい。
（３）半導体素子及び配線基板を有する半導体パッケージを実装基板に搭載した実装構造体としては、前記配線基板と前記実装基板は、接続部材を介して電気的に連絡され、前記外部接続部における前記配線基板と前記実装基板との間隔は、前記配線基板における前記接続部材の接続幅より小さくなるよう形成される。
（４）または、具体的には、前記配線基板の前記実装基板に対向する主面には絶縁膜と、前記絶縁膜の開口部に前記半導体素子に電気的に連絡される配線基板パッドを有し、前記実装基板の前記配線基板に対向する主面には、前記配線基板パッドとバンプを介して電気的に連絡される実装基板パッドを有し、前記バンプにおける前記配線基板と前記実装基板との間隔は、前記配線基板パッドの前記開口部の幅以下になるよう形成される。
【００１３】
以上述べたように本発明によれば、実装基板の面外変形量を減少し、バンプ接続部の応力を低減できるので、衝撃負荷や曲げ変形負荷に対する信頼性を向上した半導体パッケージおよび半導体パッケージの実装構造体を提供することができる。
なお、本発明者らは、本発明に基づいて、バンプを備えたパッケージに関する従来技術を調査した結果、特開２００１−３５８８３号公報、特開２００１−２０３２３８号公報、特開平２−１１２２５０号公報、特開平２−１０５４２０号公報、および特開平１０−１３５３６６号公報を抽出した。
【００１４】
これら従来技術のうち、特開２００１−３５８８３号公報、特開２００１−２０３２３８号公報、特開平２−１１２２５０号公報、および特開平２−１０５４２０号公報では、半導体素子をフリップチップ技術によって直接基板に実装する技術が開示されている。はんだバンプは半導体素子と基板との接続に用いられている。一方、本発明は、半導体素子をパッケージングした半導体パッケージを実装基板に実装するための、はんだバンプなどで形成した接続部分を対象としている。上記従来技術とは対象が本発明と異なっており、本発明において対象とするバンプについての具体的開示はなかった。
【００１５】
また、特開平１０−１３５３６６号はＢＧＡタイプの半導体パッケージについて記載され、バンプ部材の高さを１００〜７００μｍ、直径を２５０〜７００μｍとすることが開示されている。しかし、本発明の課題であるはんだ接続部の衝撃負荷や曲げ変形負荷に対する信頼性を向上するための構造についての言及もなく、本発明において前記課題を解決するために見出したバンプ高さとバンプ接続径の寸法関係の適正範囲を示唆するものはなかった。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。なお、本発明は、本明細書に記載した形態に限定するものではなく、既に存在する公知例及び新たに生じる公知例に基づいた変更を妨げるものではない。
【００１７】
図１−（ａ）は本発明による半導体パッケージの第１実施形態を示す断面図であり，図１−（ｂ）は半導体パッケージを封止樹脂側から見た平面図，図１−（Ｃ）は外部接続用バンプ側から見た平面図である。なお，図１−（ｂ）では，半導体パッケージの内部構造を示すため封止樹脂の一部を取り除いた状態で図示してあり，図１−（ａ）は，（ｂ）（Ｃ）のＡ−Ａ線における断面を示している。また，図２は図１に示した半導体パッケージのバンプ接続部分を拡大した断面図である。
【００１８】
本形態は、外部接続用バンプの高さを、前記バンプ接続用パッドのバンプ接続幅より小さくした形態に関する。
【００１９】
図１に示すように、本発明の第１実施形態である半導体パッケージは、半導体素子１、コア層６と絶縁層７とバンプ接続用パッド８とが形成された配線基板５、バンプ接続用パッド８に接続された外部接続部材である外部接続用バンプ９、半導体素子１と配線基板５を電気的に接続する金属ワイヤなどの導電性部材３、封止樹脂４、接着部材２を備えている。
【００２０】
半導体素子１は、配線基板５の一方の主面上５ａに接着部材２によって搭載されている。ＬＳＩ回路形成面の反対側面が配線基板５に接続された形態の例を示している。半導体素子１と配線基板５は金属細線などの導電性部材３で電気的に接続される。配線基板５の他方の主面上５ｂにはバンプ接続用パッド８が形成されており、バンプ接続用パッド８には外部接続用バンプ９が接続されている。本実施形態に示した半導体パッケージは、外部接続用バンプ９によって、外部装置の実装基板に実装される。なお、配線基板５の内部には図示されていない内部配線が形成されており、導電性部材３とバンプ接続用パッド８とは電気的に接続されている。配線基板５の一方の主面５ａ上には半導体素子１と導電性部材３を覆うように封止樹脂４が設けられており、半導体素子１、導電性部材３および配線基板の一方の主面５ａを保護している。
【００２１】
配線基板５には、樹脂基板として、エポキシ樹脂やＢＴ樹脂をコア材料とした多層プリント配線板や、ポリイミド樹脂などからなるテープ基板などを用いることができる。導電性部材３には、金やアルミなどの金属細線を用いる。また、封止樹脂はエポキシ樹脂にシリカ粒子などを充てんした材料を用いる。
【００２２】
バンプ接続用パッド８に接続された外部接続用バンプ９は、図２に示すバンプ高さＨ１がバンプ接続径Ｄｐより小さくなるよう形成する。外部接続用バンプの形成ばらつきを考慮すると、Ｈ１がＤｐより十分小さい、例えばＨ１の２／３以下になるように形成するのが望ましい。このような構成の外部接続用バンプ９で半導体パッケージ１０を実装基板に実装すると、外部接続用バンプ９の実装後のバンプ高さを、接続信頼性を確保するのに必要なバンプ接続径Ｄｐの２／３以下になるように調整するのが容易になる。
【００２３】
なお、図２に示したバンプ接続用パッド８の外部接続用バンプ９の接続構造例は、いわゆるオーバーレジスト構造と呼ばれ、バンプ接続用パッド８の上の領域のうちバンプ９が設置された領域の外周部分を絶縁層７が覆っている点に特徴がある。絶縁層７に形成された開口領域に外部接続用バンプ９が接続される。オーバーレジスト構造では、外部接続用バンプ９とバンプ接続用パッドの８の接続面一つである。
【００２４】
なお、例えばＨ１は、バンプ９に隣接する絶縁層７の開口部付近の殻バンプ９の最も高い領域までの高さによって求めることができる。また、バンプ接続径Ｄｐは、バンプ９が接触するパッド８上の領域として求めることができる。いわゆる絶縁層７の開口部径で換算することができる。
【００２５】
また、その他の観点としては、例えば、バンプ９が搭載されるパッド８からバンプ９の最も高い領域までの高さをＨ１とし、前記幅Ｄｐとの関係を求め、Ｈ１がｄｐの２／３以下になるようにすることができる。
【００２６】
半導体パッケージには複数の外部接続用バンプ９が形成されるが、部材寸法のばらつきによって外部接続用バンプ９のバンプ高さＨ１にもばらつきが生じる場合がある。この場合、形成された外部接続用バンプのなかで、最も高いバンプのバンプ高さＨ１がバンプ接続径Ｄｐの２／３以下になるようにする。
また、補強用の外部接続用バンプ９を設けるなどのため、異なるサイズ（直径）のバンプ接続用パッド８が配線基板５に形成される場合があり、外部接続用バンプ９を接続するための絶縁層７の開口径もバンプ接続用パッド８のサイズに応じて異なるようになる。このような場合、最も小さな絶縁層７の開口径、すなわちバンプ接続径Ｄｐｍｉｎとなるバンプ接続用パッド９に接続される外部接続用バンプ９の高さＨ１が、Ｄｐｍｉｎの２／３以下となるようにする。
【００２７】
バンプ接続用パッド８のサイズ（直径）は、半導体パッケージサイズとバンプ数などから決まるバンプピッチＢｐによって決定することができる。バンプピッチとバンプ接続用パッド８のサイズに正の相関を持たせ、バンプピッチが広くなるとバンプ接続用パッド８のサイズも大きくすることができる。したがって、バンプ接続径Ｄｐもバンプピッチに従って大きさが変えることができる。オーバーレジスト構造でのバンプ接続径Ｄｐとなる絶縁層７の開口径は、バンプピッチの１／２程度なので、バンプピッチを基準とした場合の外部接続用バンプ９の高さＨ１は、バンプピッチＢｐの１／３以下にすることができる。ここで、バンプピッチとは、隣接するパッドの中心間の距離として求めることができる。
【００２８】
通常、携帯機器の落下による衝撃や機器自体に曲げ変形が加わると、機器内部に搭載されているＢＧＡタイプの半導体パッケージを実装した実装基板にも曲げ変形が発生する。また、携帯機器などの製造工程においても、半導体パッケージ実装後の部品取り付け、実装基板の切断、および特性検査工程などで衝撃的な負荷や変形が加わる場合がある。このためはんだバンプ接続部、特に接続界面には、これらの負荷によって界面に垂直方向の応力が作用するようになり、これによって、はんだバンプ接続部に割れやはく離などの破壊が発生して、信頼性を低下させるおそれがあった。特に、はんだバンプにＰｂ（鉛）を含有しない材料を用いた場合、バンプ接続部に従来のＰｂ含有はんだ材料より大きな応力が発生し、割れやはく離などの破壊が発生しやすくなる。
【００２９】
携帯機器用の実装基板には、厚さ０．６ｍｍ〜１．２ｍｍ程度の比較的剛性の高い多層プリント配線板などが用いることができる。この実装基板に実装されるＢＧＡタイプの半導体パッケージは、半導体素子をインターポーザとも呼ばれる樹脂配線基板に搭載し、樹脂封止などを施してパッケージングされる。パッケージングすることで半導体パッケージのサイズは大きくなり、また剛性も大きくなる。このような剛性の増加は、衝撃や変形が加わった場合に、それら自体の変形によるはんだバンプ接続部の応力緩和効果を低減することになり、はんだバンプ接続部の破壊発生の可能性が増大する場合がある。
【００３０】
これに対して、本発明により、衝撃負荷や曲げ負荷に対するバンプ接続部の信頼性を十分に向上した小型の半導体パッケージを形成することができる。特に、携帯機器の実装基板に実装されるような半導体素子を樹脂基板に搭載することが好適である。
【００３１】
図３は、図１に示した第１実施形態の半導体パッケージを実装基板に実装した半導体パッケージの実装構造体の断面図である。また、図４は、図２に示した外部接続用バンプの接続部分を拡大した断面図である。
【００３２】
半導体パッケージ１０の構成は図１と同じであり、半導体パッケージ１０はバンプ接続用パッド８に接続した外部接続用バンプ９を、実装基板１１のバンプ接続用パッド１４に接続することで、実装基板１１上に搭載されている。実装基板１１はコア層１２と絶縁層１３とバンプ接続用パッド１４とが形成されており、これ以外に図示されていない内部配線を備えている。ここでは、実装基板１１の外部接続用バンプ９の接続構造は、半導体パッケージ１０の接続構造と同じオーバーレジスト構造となっている。
【００３３】
図３に示した半導体パッケージの実装構造体において、外部接続用バンプ９の実装バンプ高さＨ２は、図４に示すように、半導体パッケージ側のバンプ接続径Ｄｐの２／３以下になるように形成されている。
【００３４】
図３のような半導体パッケージの実装構造体に衝撃負荷や実装基板の曲げが負荷されると、実装基板１１には面外方向（板厚方向）の変形が発生する。この変形よって、外部接続用バンプ９のバンプ接続用パッド８、１４の接続部には、接続界面に垂直方向の荷重が作用し、バンプ接続部に応力が発生する。図３、図４に示したように外部接続用バンプ９の実装高さを低くすると、外部接続用バンプ９自体の高さ方向の変形量が小さくなり、上記負荷による半導体パッケージ搭載部分の実装基板の面外変形量が減少するようになる。これによってバンプ接続部に発生する応力が減少し、バンプ接続部の破壊発生を抑止することができる。
【００３５】
また、外部接続用バンプ９の実装高さを低くしていくと、上記したようにバンプ接続部に発生する応力は減少するが、その一方でバンプ接続用パッド８、１４に発生する応力は増加するようになる。これによって、バンプ接続用パッド８、１４に接続されている配線基板５や実装基板１１の内部配線の断線や、バンプ接続用パッド８、１４の配線基板５や実装基板１１からのはく離が発生する可能性がより高くなる。発明者らの検討では、はんだ接続部がオーバーレジスト構造の場合、バンプ接続高さＨ２をバンプ接続径Ｄｐによらず１００μｍ以上とすることで、実用上問題がないようにすることができる。
【００３６】
或は、バンプ接続径Ｄｐに対する比として換算してＤｐの１／３以上とすることもできる。
【００３７】
本発明の第１実施形態に示したオーバーレジスト構造のバンプ接続では、バンプ接続用パッドのサイズがバンプ接続径より大きくなっており、上記応力が広範囲に分散することで、バンプ接続用パッドに発生する応力が小さくなるため好ましい。バンプ接続用パッドの外周部分が絶縁層で覆われており、内部配線が露出することがないので、内部配線への極端な応力集中の発生を抑制できる。したがって、図３に示したオーバーレジスト構造では、実装バンプ高さを低くした場合でも、バンプ接続用パッド部分での破壊発生を抑止する効果がより大きく、バンプ接続部とバンプ接続用パッドを含めた信頼性の向上を図ることが可能となる。
【００３８】
したがって、本発明の第１実施形態は、バンプ接続部がオーバーレジスト構造となっている半導体パッケージ、および半導体パッケージの実装構造体において、特に大きな効果を得ることができる。
【００３９】
図３に示した本発明による第１実施形態の半導体パッケージの実装構造体では、実装基板１１の外部接続用バンプ９の接続構造もオーバーレジスト構造とする例を示した。実装基板１１は半導体パッケージの配線基板５より内部配線の引き回しの自由度が大きく内部配線に応力が集中しないような配線パターンの形成や、内部配線幅を広くすることができる。そのため、実装基板１１側のはんだ接続部をバンプ接続用パッドが絶縁層より露出したノンオーバーレジスト構造とすることもできる。この場合の外部接続用バンプ９の実装高さＨ２は、オーバーレジスト構造である半導体パッケージ側のバンプ接続径Ｄｐの２／３以下になるように形成する。
【００４０】
外部接続用バンプ９には、はんだ材料（例えばＰｂ−Ｓｎ系共晶はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ａｇ−Ｃｕ系はんだ）などを使用するが、上記した第１実施形態の半導体パッケージおよび半導体パッケージ実装構造体は、Ｐｂ（鉛）を含有しないはんだ材料で外部接続バンプ９を形成した場合に、より効果が得られる。
【００４１】
Ｐｂを含有しないはんだは一般的にＰｂ含有はんだより硬いため、はんだ自体の変形で応力を緩和することが容易でなく、バンプ接続部に大きな応力が発生しやすくなる。そのため、Ｐｂを含有しないはんだで外部接続用バンプを形成した半導体パッケージの実装構造体では、本実施形態のように外部接続バンプのバンプ実装高さを低くして応力を低減するのが有効な信頼性向上手段となる。
【００４２】
図５は、図３、図４に示した半導体パッケージ実装構造体の他の様態を示す外部接続用バンプの接続部分を拡大した断面図である。
図５に示した外部接続用バンプ９の接続部の特徴は、実装基板１１のバンプ接続用パッド１４に接続される外部接続用バンプ９のバンプ接続径Ｄｓを、半導体パッケージ１０の配線基板５側のバンプ接続径Ｄｐよりも大きくしたことである。Ｄｓは、バンプ９が接触するパッド１４上の領域として求めることができる。いわゆる絶縁膜１３の開口部で換算することができる。
半導体パッケージの実装構造体において、半導体パッケージの剛性は半導体素子（シリコン（Ｓｉ）素子）を搭載していることから、一般的に実装基板の剛性より大きくなっている。バンプ接続部に発生する応力は、上記したように実装基板の面外変形によって発生するので、剛性の小さな実装基板側のバンプ接続部に発生する応力が半導体パッケージ側より大きくなる。このため、半導体パッケージの実装構造体では、パッケージ側と実装基板側のバンプ接続部の強度が同じである場合、実装基板側のバンプ接続部で破壊が発生しやすくなる。図５に示した実施形態のように実装基板側のバンプ接続径Ｄｓを半導体パッケージ側のバンプ接続径Ｄｐより大きくすることで、実装基板側のバンプ接続部に発生する応力を低減することができる。これによってバンプ接続部分の信頼性を向上することができる。
【００４３】
この場合の外部接続用バンプ９の実装高さＨ２は、バンプ接続径が小さい半導体パッケージ側のバンプ接続径Ｄｐの２／３以下になるように形成する。
【００４４】
なお、前記バンプ接続径Ｄｐの値としてバンプの最大幅領域の幅として測定することも考えられる。その場合、例えば、バンプ９の高さＨ１或はＨ２は、バンプの最大幅として求めた配線基板５のバンプ接続径Ｄｐ以下になる十分低くなるよう形成し、好ましくは２／３以下になるよう形成する。
【００４５】
図６は、本発明による半導体パッケージおよびその半導体パッケージを実装基板に搭載した実装構造体の第２実施形態を示す断面図である。
半導体パッケージ１０と実装基板１１の基本構成、および外部接続用バンプ９の接続部構造は図１、図３に示した第１実施形態と同じである。図６に示した第２実施形態の特徴は、半導体パッケージ１０の配線基板５の構成として低弾性層１５を設けたことである。したがって配線基板５は、コア層６、絶縁層７、バンプ接続用パッド８と低弾性層１５とから形成されている。
【００４６】
配線基板５に低弾性層１５を設けることで、実装基板の面外変形でバンプ接続部に発生する応力を低弾性層１５自体の変形によって緩和することができ、バンプ接続部の応力を低減することができる。これによってバンプ接続部の破壊発生を抑止する効果が得られる。低弾性層１５はバンプ接続用パッド８に接するように形成し、配線基板５のバンプ接続用パッド８を形成した主面５ｂとコア層６の間に配置する。また、低弾性層１５は、コア層６を形成する材料の弾性率より小さな材料で形成する。発明者らの検討では、低弾性層１５の弾性率を５ＧＰａ以下にすることで。携帯機器の製造工程や実使用環境での負荷に対して十分な信頼性が得られることを確認している。
【００４７】
図６に示した第２実施形態では、実装基板５に低弾性層１５とともに弾性率の大きなコア層６を形成してあるので、配線基板５自体の剛性が著しく低下することがない。そのため、半導体パッケージの反り変形発生を抑止し、半導体パッケージの組立て性や実装性を良好に保つことができる。
なお、配線基板５に設ける低弾性層１５は、少なくともバンプ接続用パッド８が等間隔で配列されている領域に形成されていればバンプ接続部の応力低減効果が得られる。
【００４８】
図６に示した実施形態では、外部接続用バンプ９の接続はオーバーレジスト構造となっているが、バンプ接続用パッド８の端部が絶縁層７から露出したノンオーバーレジスト構造であっても同様の効果が得られる。
【００４９】
図７は、本発明による半導体パッケージおよびその半導体パッケージを実装基板に搭載した半導体パッケージの実装構造体の第３実施形態を示す断面図である。
【００５０】
本形態は、補強用パッドを半導体パッケージ１０と実装基板１１それぞれに設け、補強用バンプで接続した形態に関する。
【００５１】
半導体パッケージ１０の基本構成は図１に示した第１実施形態と同じであるが、異なる構成は、半導体素子１と、導電性部材３、配線基板５の内部配線１６を介して電気的に接続される信号用のバンプ接続用パッド８が、半導体素子１の外周１ａより外側に配置されていることである。さらに、半導体パッケージ１０中央部の半導体素子１の直下部分に、補強バンプ接続用パッド８ａを配置し、これに補強用バンプ１７を接続したことである。
【００５２】
上記した本実施形態の半導体パッケージ１０は、信号用のバンプ接続用パッド８に接続した外部接続用バンプ９を実装基板１１の信号用のバンプ接続用パッド１４に、補強用バンプ１７を実装基板１１の補強バンプ用接続パッド１４ａにそれぞれ接続することで、実装基板１１に搭載され、実装構造体を構成している。信号用のバンプ接続用パッド８が半導体素子１の外周１ａより外側にあり、外部接続用バンプ９によって実装基板に搭載した構成の半導体パッケージの実装構造体では、半導体素子１が搭載されている半導体パッケージ１０の中央部分が空いた状態となる。この中央部分では実装基板が拘束されていないため、半導体パッケージ搭載部分における実装基板の面外変形量が大きくなり、バンプ接続部に発生する応力が大きくなる場合がある。図７に示したように、半導体素子１の直下部分に補強バンプ接続用パッドを設け、補強用バンプで半導体パッケージと実装基板を接続することによって、実装基板１１を拘束することができる。これによって、実装基板１１の面外変形量が小さくなり、バンプ接続部に発生する応力を低減できる。
【００５３】
なお、例えば補強用バンプは、半導体パッケージ１０と電気的に非連絡になっていることが好ましい。
図８は、図７に示した第３実施形態の他の様態を示す半導体パッケージおよび半導体パッケージを実装基板に搭載した実装構造体の断面図である。
【００５４】
図８に示した半導体パッケージ１０は、半導体素子１、コア部材１９と絶縁層７と導電性リード２０と信号用のバンプ接続用パッド８が形成された信号用配線基板２５ａ、信号用配線基板２５ａに接着剤２２で接着された補強材２１、コア部材１９と絶縁層７と補強用バンプ接続用パッド８ａが形跡された補強用配線基板２５ｂ、補強用配線基板２５ｂを半導体素子１の一主面に接着するための接着剤２３、封止樹脂４を備えている。半導体パッケージ１０は、信号用配線基板２５ａのバンプ接続用パッド８と、これに対応した実装基板１１のバンプ接続用パッド１４に、信号用バンプ９を、また補強用配線基板２５ｂの補強バンプ接続用パッド８ａと、これに対応した実装基板１１の補強バンプ接続用パッド１４ａに、それぞれ信号用の外部接続バンプ９と補強用バンプ１７を接続することによって、実装基板１１に搭載され実装構造体を構成している。
【００５５】
信号用配線基板２５ａが半導体素子１の外周１ａより外側にあり、外部接続用バンプ９によって実装基板に搭載した構成の半導体パッケージの実装構造体では、半導体パッケージの中央部分が空いた状態となる。このため、中央部分では実装基板が拘束されていないため、半導体パッケージ搭載部分における実装基板の面外変形量が大きくなり、バンプ接続部に発生する応力が大きくなる場合がある。図８に示したように、半導体パッケージ１０の中央部分に補強用配線基板２５ｂを配置し、補強バンプ接続用パッド８ａ、１４ａに補強バンプ１７を接続することによって、実装基板１１を拘束することができる。これによって、実装基板１１の面外変形量が小さくなり、バンプ接続部に発生する応力を低減できる。
【００５６】
図９は、本発明による半導体パッケージの実装構造体の第４実施形態を示す断面図であり、図１０は図９に示した半導体パッケージの実装構造体の平面での位置関係を説明する図である。
【００５７】
これは、半導体パッケージ１０の側面と実装基板１１の表面に接する補強樹脂を形成するものである。
【００５８】
具体例として、図９において、半導体パッケージ１０の構成は図１に示した第１実施形態と同じであり、配線基板５と実装基板１１それぞれのバンプ接続用パッド８、１４に外部接続用バンプ９を接続することで、半導体パッケージ１０を実装基板１１に搭載し、実装構造体を構成している。
【００５９】
半導体パッケージ１０の周囲には、半導体パッケージの側面１０ａと実装基板の表面１１ａとに接するように補強樹脂２６が形成されている。補強樹脂２６は図１０に示すように半導体パッケージの外形線に沿って形成する。なお、半導体パッケージ１０と実装基板１１との間にも一部形成されるが、最外周に位置する外部接続用バンプ９ａには接していないことが好ましい。
【００６０】
半導体パッケージ１０の周囲に、半導体パッケージの側面１０ａと実装基板の表面１１ａに接するように補強樹脂２６を形成することによって、実装基板１１は補強樹脂２６を介して半導体パッケージ１０に拘束されるようになる。これによって、半導体パッケージ１０近傍の実装基板１１の面外変形量が小さくなり、バンプ接続部に発生する応力を低減できる。
【００６１】
補強樹脂２６は、図１０に示すように半導体パッケージの外形線に沿った４方向すべてに形成しても良いし、半導体パッケージ１０のコーナー部分４箇所に形成したものであっても良い。半導体パッケージ１０の搭載部分の実装基板１１の面外変形は、半導体パッケージ１０のコーナー部分が大きくなるので、このコーナー部分に補強樹脂２６を形成することで、実装基板の面外変形量を低減する効果が得られる。
【００６２】
また、図９に示した半導体パッケージの実装構造体では、最外周に位置する外部接続用バンプ９ａに補強樹脂２６が接していないようにすると、半導体パッケージ１０に特性不良などが発生し、交換する場合の実装基板からの取外しが容易となる効果も得られる。
【００６３】
補強樹脂２６には、フィラーを充てんしたエポキシ樹脂などを用い、半導体パッケージ１０周囲に液状の樹脂をディスペンサなどを用いて塗布し、加熱硬化させて形成する。半導体パッケージ１０と実装基板１１の間に補強樹脂２６が流入し、最外周に位置する外部接続用バンプ９ａに接触しないように、フィラー径を調整して必要以上の流入を防止する。
【００６４】
図１１は、図１０に示した第４実施形態の他の様態を示す半導体パッケージの実装構造体の断面図である。
【００６５】
２６補強樹脂が前記バンプの形成領域に流入するのを防止する凸部を、半導体パッケージ１０または実装基板１１の少なくとも一方に形成する形態に関する。
【００６６】
具体的には、基本的構成は図１０と同じであるが、図１１に示した実施形態の特徴は、実装基板の表面１１ａの、半導体パッケージ側面１０ａの延長線部分に、補強樹脂２６の半導体パッケージ１０と実装基板１１の間への流入を防止するための凸部２７を形成したことである。凸部２７がダムとなり、凸部２７から内部への補強樹脂２６の流入が防止でき、補強樹脂２６の最外周に位置する外部接続用バンプ９ａへの接触を抑止することができる。
【００６７】
図１１では実装基板の表面１１ａに凸部２７を形成する例を示したが、補強樹脂の流入を防止する凸部は、半導体パッケージの配線基板表面５ｂに設けたものでも良い。
【００６８】
図１２は、本発明による半導体パッケージの実装構造体の第５実施形態を示す断面図である。
本実施例の半導体パッケージ実装構造体は、実装基板１１のコア層１２に、最外周に配置された実装基板１１のバンプ接続用パッドより外側に、低弾性領域を形成する。低弾性領域は前記半導体パッケージ１０に近接した部分に形成することが好ましい。
【００６９】
具体的には、図１２において、半導体パッケージ１０の構成は図１に示した第１実施形態と同じであり、配線基板５と実装基板１１それぞれのバンプ接続用パッド８、１４に外部接続用バンプ９を接続することで、半導体パッケージ１０を実装基板１１に搭載し、実装構造体を構成している状態の図である。
【００７０】
半導体パッケージ１０周囲で最外周バンプ９ａより外側の部分では、実装基板１１のコア層１２の一部に、例えばコア層１２よりも低弾性の低弾性部２８が形成されている。低弾性部２８を設けることで、衝撃や曲げ変形が負荷された場合、実装基板１１の面外変形の大部分は低弾性部２８で生じるようになる。これによって、低弾性部２８より内側の半導体パッケージ１０搭載部分の面外変形量が相対的に減少し、バンプ接続部に発生する応力が低減する。
【００７１】
図１３は、図１２に示した第５実施形態の他の様態を示す断面図である。
図１３において、低弾性部２８は実装基板１１のコア層１２の厚さ方向部分のうち、半導体パッケージ１０搭載側の表面１１ａ側に形成されている。このような構成であっても、低弾性部２８より内側の半導体パッケージ１０の搭載部分の面外変形量を減少でき、バンプ接続部に発生する応力が低減する。図１３のように、低弾性部２８をコア層１２の厚さ方向において部分的に形成することで、実装基板１１の剛性を保つことができ、実装基板の反りやねじれ変形の発生を抑止することができる。
【００７２】
低弾性部２８は、図１４に示すように、半導体パッケージの外形線に沿った４方向すべてに形成しても良いし、半導体パッケージ１０のコーナー部分４箇所に形成したものであっても良い。半導体パッケージ１０の搭載部分の実装基板１１の面外変形は、半導体パッケージ１０のコーナー部分が大きくなるので、このコーナー部分に低弾性部２８を形成することで、実装基板の面外変形量を低減する効果が得られる。
【００７３】
図１５は、図１などに示したＢＧＡタイプ半導体パッケージを実装基板に実装したモデルによって、発明者らが有限要素法による解析で求めた外部接続用はんだバンプ高さと、衝撃負荷時のバンプ接続部の界面応力の関係である。バンプ接続部の界面応力はバンプ高さが低くなるとともに減少する。発明者らは、携帯電話の落下実験や製造工程において実装基板に発生する基板表面ひずみを実測し、最大で０．２％の基板ひずみが発生する場合があることを見出した。この実測結果に基づいて解析を行い、基板表面ひずみ０．２％の場合、バンプ接続部の界面に平均２５０ＭＰａの応力が発生することを解明した。したがって、バンプ接続部の界面に発生する応力を２５０ＭＰａ以下とすれば、携帯機器の製造工程や実使用環境での負荷に対して十分な信頼性が得られることを見出した。図１５には２種類のバンプ接続径についての界面応力の解析結果を示してある。界面応力２５０ＭＰａとなるバンプ高さは、接続径０．４ｍｍで０．２７ｍｍ、接続径０．２４ｍｍで０．１６ｍｍであり、いずれも接続径よりも十分小さく、２／３以下になっている。
【００７４】
図１６は、同じく解析で求めた衝撃負荷時の半導体パッケージの配線基板コア層の弾性率とはんだバンプ接続部の界面応力の関係である。バンプ接続部の界面応力は、コア層弾性率が小さくなると減少する。上記界面応力２５０ＭＰａとなるコア層弾性率は約５ＧＰａであり、コア層の弾性率をこれ以下にすることで、信頼性の向上を図ることができる。
【００７５】
図１７は、半導体素子をフリップチップ実装技術で配線基板に接続した半導体パッケージ構造の例を示す断面図である。
半導体素子１と配線基板５の接続部分以外は、図１に示した実施形態の同じである。半導体素子１はその回路形成面を配線基板５と対向させ、はんだや金などからなる接続用バンプ３０によって配線基板の主面５ａ上に形成された接続用パッド３１に接続されている。半導体素子１と配線基板の主面５ａの間には、接続用バンプ３０を覆うようにアンダーフィル３２が形成されている。半導体素子１を接続した後に、封止樹脂４による封止を行い、配線基板の他方の主面５ｂに外部接続用バンプ９を形成して半導体パッケージ１０とする。
【００７６】
本発明が対象とする半導体パッケージは、図１などに示した半導体素子１と配線基板５との電気的接続に金属細線を用いる構成だけでなく、図１７に示したように半導体素子１がフリップチップ実装技術で配線基板に接続された構成であっても良い。図１７に示したフリップチップ実装技術を用いた半導体パッケージは、半導体素子と配線基板間の接続距離を短くできることから、高速動作が要求される場合に有効な実装形態を提供することができる。
【００７７】
【発明の効果】
本発明により、衝撃負荷や曲げ負荷に対するバンプ接続部の信頼性を十分に向上した小型の半導体パッケージを提供することができる。
【図面の簡単な説明】
【図１】本発明による半導体パッケージの第１実施形態を示す概要図
【図２】図１に示した第１実施形態による半導体パッケージのバンプ接続部分を拡大した部分断面図
【図３】図１に示した第１実施形態による半導体パッケージを実装基板に搭載した実装構造体を示す断面図
【図４】図３に示した第１実施形態による半導体パッケージの実装構造体のバンプ接続部分を拡大した部分断面図
【図５】図３に示した第１実施形態による半導体パッケージの実装構造体において、バンプ接続部構造の他の様態を示す部分拡大断面図
【図６】本発明による半導体パッケージ、および半導体パッケージの実装構造体の第２実施形態を示す断面図
【図７】本発明による半導体パッケージ、および半導体パッケージの実装構造体の第３実施形態を示す断面図
【図８】本発明による第３実施形態の他の様態を示す断面図
【図９】本発明による半導体パッケージの実装構造体の第４実施形態を示す断面図
【図１０】図９に示した本発明による第４実施形態の平面配置を説明する図
【図１１】図９に示した第４実施形態の他の様態を示す断面図
【図１２】本発明による半導体パッケージの実装構造体の第５実施形態を示す断面図
【図１３】図１２に示した第５実施形態の他の様態を示す断面図
【図１４】本発明による第５実施形態の平面配置を説明する図
【図１５】バンプ接続高さとバンプ接続部の界面応力の関係を示す図
【図１６】配線基板コア層弾性率とバンプ接続部の界面応力の関係を示す図
【図１７】フリップチップ実装技術で半導体素子を配線基板に接続した半導体パッケージの断面図
【符号の説明】
１…半導体素子、２…接着部材、３…導電性部材、４…封止樹脂、５…配線基板、６…配線基板のコア層、７…配線基板の絶縁層、８…配線基板のバンプ接続用パッド、９…外部接続用バンプ、１０…半導体パッケージ、１１…実装基板、１２…実装基板のコア層、１３…実装基板の絶縁層、１４…実装基板のバンプ接続用パッド、１５…配線基板の低弾性層、１７…補強用バンプ、１９…コア部材、２０…導電性リード、２１…補強材、２５ａ…信号用配線基板、２５ｂ…補強用配線基板、２６…補強樹脂、２７…凸部、２８…実装基板コア層の低弾性部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor package, and more particularly, to a semiconductor package including a semiconductor element and a substrate on which the semiconductor element is mounted.
[0002]
[Prior art]
2. Description of the Related Art A semiconductor device, which is an electronic component having various functions, is mounted on a portable device, and most of the semiconductor packages are connected to a mounting board using bumps made of solder or the like as external connection terminals. Such a semiconductor package is called a BGA (ball grid array) type package, and is suitable for achieving both miniaturization and increase in the number of pins.
[0003]
The following documents and the like disclose a semiconductor package and a semiconductor package mounting structure that improve the reliability of the solder connection portion against impact load, bending deformation load, thermal stress, and the like.
[Patent Document 1]
JP 2001-68594 A (Description of Examples)
[Patent Document 2]
JP 2001-257289 A (Description of Examples)
[Patent Document 3]
JP-A-2002-16192 (Description of Examples)
[Patent Document 4]
JP-A-11-163049 (Description of Examples)
[Patent Document 5]
JP 2001-257283 A (Description of Examples)
[Patent Document 6]
JP-A-2002-57242 (Description of Examples)
[0004]
[Problems to be solved by the invention]
However, the present inventors have found that the structure of the above-mentioned known example is not enough to form a semiconductor package with sufficiently improved reliability of the bump connection portion against an impact load or a bending load without increasing the package size. I found that. In particular, further improvement is desired for use as a semiconductor package in which a semiconductor element mounted on a mounting substrate of a portable device is mounted on a resin substrate and packaged.
[0005]
Japanese Patent Laying-Open No. 2001-68594 discloses a configuration in which reinforcing bumps are provided on the outer peripheral portion of a bump array to improve bonding strength. Also, Japanese Patent Application Laid-Open No. 2001-257289 discloses an example in which a small land serving as a dummy having a smaller area than a land for electrically connecting bumps is provided. In the configuration in which the reinforcing bumps are formed on the outer peripheral portion of the bump array, the package size may increase when the semiconductor package is required to be smaller and have more pins. Further, in the configuration in which the small lands are formed, if the bump connection lands themselves for electrical connection become smaller due to the reduction in the bump pitch accompanying the increase in the number of pins, a sufficient reinforcing effect may not be obtained. .
[0006]
JP-A-2002-16192 and JP-A-11-163049 disclose examples in which an underfill resin is formed so as to be in contact with at least a bump located at the outermost peripheral portion to improve the reliability of a mounting structure. Have been. In a semiconductor package mounted on a portable device or the like, when a functional defect of the package is found after the mounting, a repair operation of removing only the package from a mounting substrate and replacing the package is performed. In this case, it is necessary to remove the underfill resin. However, if the underfill resin is formed on the lower surface of the semiconductor package, it may be difficult to remove the underfill resin, and the repairability may be reduced. is there.
[0007]
Japanese Patent Application Laid-Open No. 2001-257283 discloses that a core region of a wiring board of a semiconductor package has a Young's modulus of 1000 kgf / mm. 2 An example is disclosed which is formed of the following material to reduce the concentration of stress and strain on the solder connection. If the elasticity of the core region of the wiring board is reduced as in the prior art, the rigidity of the wiring board itself is reduced and warpage is likely to occur, which may reduce the assemblability and mountability of the package.
[0008]
Japanese Patent Application Laid-Open No. 2002-57242 discloses that a protruding electrode made of a high melting point solder is formed on an electrode portion of a semiconductor package, and has a lower melting point than a material forming a protruding portion in a solder paste for joining a printed board and a semiconductor package. A method using eutectic solder is disclosed. In this conventional technology, the solder paste is melted by heating the solder paste to a temperature equal to or higher than the melting point of the solder paste and equal to or lower than the melting point of the material forming the protruding electrodes, thereby joining the protruding electrodes and the electrodes of the printed circuit board. In this case, since the high-melting-point solder forming the protruding electrodes does not melt, a bonding interface is formed between the solder paste and the solder paste material, and the strength of the bonding interface may decrease depending on the combination of materials.
[0009]
Therefore, an object of the present invention is to provide a small-sized semiconductor package in which the reliability of a bump connection portion against an impact load or a bending load is sufficiently improved.
[0010]
[Means for Solving the Problems]
According to the present invention, there is provided a small-sized semiconductor package in which the reliability of a bump connection portion with respect to an impact load or a bending load is sufficiently improved by taking the following forms. In particular, it is preferable to use a semiconductor device mounted on a mounting substrate of a portable device as a semiconductor package mounted on a resin substrate and packaged.
[0011]
For example, when a solder bump connection is broken due to an impact load or bending deformation load due to a drop of equipment, the mounting board is deformed out of plane (deformation in the thickness direction) due to these loads, and a direction perpendicular to the solder connection interface (normal line). Direction). Therefore, the above problem can be solved by taking measures to reduce the amount of out-of-plane deformation near the semiconductor package when an impact load or a bending deformation load is applied. In addition, the problem can be solved by taking measures to alleviate the stress generated in the solder connection portion due to out-of-plane deformation of the mounting board. That is, the semiconductor package and the mounting structure of the semiconductor package can have the following configuration as an example.
(1) A semiconductor element, and a wiring board having the wiring mounted thereon and having a wiring electrically connected to the semiconductor element, the wiring board being opposite to a main surface on which the semiconductor element is mounted. A connection member for external connection electrically connected to the wiring, and a height of the external connection member is formed to be smaller than a connection width of the external connection member. Semiconductor package.
(2) More specifically, the semiconductor device includes a semiconductor element, and a wiring on which the semiconductor element is mounted on one main surface and electrically connected to the semiconductor element. A wiring board formed and having an external connection pad electrically connected to the wiring; and an external connection bump mounted on the pad and electrically connecting the pad to an external connection member. The substrate has an insulating film in which an opening is formed in the external connection pad on the opposite main surface, and the height of the external connection bump from the opening end is equal to or less than the width of the opening of the pad. A semiconductor package characterized by being formed as described above.
[0012]
It is preferable that the height is formed to be not more than 2/3 of the width of the external connection bump in the pad portion. Alternatively, it is preferable that the height is formed to be larger than one third of the width. Alternatively, it is preferable that the height is formed to be 1/3 or less of a bump pitch between adjacent bumps.
(3) As a mounting structure in which a semiconductor package having a semiconductor element and a wiring board is mounted on a mounting board, the wiring board and the mounting board are electrically connected to each other via a connection member, and The space between the wiring board and the mounting board is formed to be smaller than the connection width of the connection member on the wiring board.
(4) Alternatively, specifically, an insulating film is provided on a main surface of the wiring substrate facing the mounting substrate, and a wiring board pad electrically connected to the semiconductor element is provided at an opening of the insulating film. The main surface of the mounting substrate facing the wiring substrate has a mounting substrate pad electrically connected to the wiring substrate pad via a bump, and the wiring substrate and the mounting substrate in the bump are Are formed to be equal to or less than the width of the opening of the wiring board pad.
[0013]
As described above, according to the present invention, the amount of out-of-plane deformation of the mounting board can be reduced, and the stress of the bump connection portion can be reduced. A mounting structure can be provided.
The inventors of the present invention have investigated the prior art related to a package provided with bumps based on the present invention. As a result, Japanese Patent Application Laid-Open Nos. 2001-35883, 2001-203238, and 2-112250 have been disclosed. JP-A-2-105420 and JP-A-10-135366.
[0014]
Among these prior arts, JP-A-2001-35883, JP-A-2001-203238, JP-A-2-112250, and JP-A-2-105420 disclose a semiconductor element directly on a substrate by flip-chip technology. Techniques for implementing are disclosed. Solder bumps are used for connection between a semiconductor element and a substrate. On the other hand, the present invention is directed to a connection portion formed by a solder bump or the like for mounting a semiconductor package in which a semiconductor element is packaged on a mounting substrate. The subject of the present invention is different from that of the present invention, and there is no specific disclosure about the bumps of the present invention.
[0015]
Japanese Patent Application Laid-Open No. 10-135366 describes a BGA type semiconductor package, and discloses that the height of a bump member is 100 to 700 μm and the diameter is 250 to 700 μm. However, there is no reference to the structure for improving the reliability of the solder connection portion against impact load or bending deformation load, which is the subject of the present invention, and the bump height and bump connection found to solve the above-mentioned problem in the present invention. There was no suggestion of an appropriate range of the dimensional relationship of the diameter.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments described in the present specification, and does not prevent a change based on a known example that already exists and a known example that newly arises.
[0017]
FIG. 1A is a cross-sectional view showing a first embodiment of a semiconductor package according to the present invention, FIG. 1B is a plan view of the semiconductor package viewed from a sealing resin side, and FIG. FIG. 4 is a plan view as seen from the external connection bump side. In FIG. 1- (b), a part of the sealing resin is removed to show the internal structure of the semiconductor package, and FIGS. 1- (a) are A in FIGS. 1 (b) and (C). 2 shows a cross section taken along line -A. FIG. 2 is an enlarged sectional view of a bump connection portion of the semiconductor package shown in FIG.
[0018]
This embodiment relates to an embodiment in which the height of the external connection bump is smaller than the bump connection width of the bump connection pad.
[0019]
As shown in FIG. 1, a semiconductor package according to a first embodiment of the present invention includes a semiconductor element 1, a wiring board 5 on which a core layer 6, an insulating layer 7, and bump connection pads 8 are formed, and a bump connection pad. 8, an external connection bump 9 as an external connection member, a conductive member 3 such as a metal wire for electrically connecting the semiconductor element 1 and the wiring board 5, a sealing resin 4, and an adhesive member 2. .
[0020]
The semiconductor element 1 is mounted on one main surface 5 a of the wiring board 5 by an adhesive member 2. An example is shown in which the opposite side surface of the LSI circuit formation surface is connected to the wiring board 5. The semiconductor element 1 and the wiring board 5 are electrically connected by a conductive member 3 such as a thin metal wire. A bump connection pad 8 is formed on the other main surface 5 b of the wiring board 5, and an external connection bump 9 is connected to the bump connection pad 8. The semiconductor package shown in the present embodiment is mounted on a mounting board of an external device by the external connection bump 9. Note that an internal wiring (not shown) is formed inside the wiring board 5, and the conductive member 3 and the bump connection pad 8 are electrically connected. A sealing resin 4 is provided on one main surface 5a of the wiring substrate 5 so as to cover the semiconductor element 1 and the conductive member 3, and one main surface of the semiconductor element 1, the conductive member 3 and the wiring substrate. 5a is protected.
[0021]
As the wiring substrate 5, a multilayer printed wiring board using an epoxy resin or a BT resin as a core material, a tape substrate made of a polyimide resin, or the like can be used as a resin substrate. As the conductive member 3, a thin metal wire such as gold or aluminum is used. As the sealing resin, a material in which silica particles or the like are filled in an epoxy resin is used.
[0022]
The external connection bump 9 connected to the bump connection pad 8 is formed such that the bump height H1 shown in FIG. 2 is smaller than the bump connection diameter Dp. In consideration of the formation variation of the external connection bumps, it is desirable to form the bumps so that H1 is sufficiently smaller than Dp, for example, ／ or less of H1. When the semiconductor package 10 is mounted on the mounting board with the external connection bumps 9 having such a configuration, the bump height after mounting the external connection bumps 9 is reduced by the bump connection diameter Dp required to secure connection reliability. It is easy to adjust so as to be 2/3 or less.
[0023]
The connection structure example of the external connection bumps 9 of the bump connection pads 8 shown in FIG. 2 is called a so-called over-resist structure, and is a region on the bump connection pads 8 where the bumps 9 are installed. Is characterized in that the outer peripheral portion is covered with an insulating layer 7. The external connection bump 9 is connected to the opening region formed in the insulating layer 7. In the over-resist structure, it is one connection surface between the external connection bump 9 and the bump connection pad 8.
[0024]
Note that, for example, H1 can be obtained from the height up to the highest region of the shell bump 9 near the opening of the insulating layer 7 adjacent to the bump 9. Further, the bump connection diameter Dp can be obtained as an area on the pad 8 where the bump 9 contacts. It can be converted by the so-called opening diameter of the insulating layer 7.
[0025]
As another viewpoint, for example, the height from the pad 8 on which the bump 9 is mounted to the highest region of the bump 9 is H1, and the relationship with the width Dp is obtained, and H1 is 2/3 or less of dp. Can be
[0026]
Although a plurality of external connection bumps 9 are formed on the semiconductor package, the bump height H1 of the external connection bumps 9 may vary due to variations in member dimensions. In this case, the bump height H1 of the highest bump among the formed external connection bumps is set to be 2/3 or less of the bump connection diameter Dp.
Further, bump connection pads 8 of different sizes (diameters) may be formed on the wiring board 5 in order to provide reinforcing external connection bumps 9 or the like, and insulation for connecting the external connection bumps 9 may be formed. The opening diameter of the layer 7 also differs depending on the size of the bump connection pad 8. In such a case, the opening diameter of the smallest insulating layer 7, that is, the height H1 of the external connection bump 9 connected to the bump connection pad 9 having the bump connection diameter Dpmin is equal to or less than 2/3 of Dpmin. To
[0027]
The size (diameter) of the bump connection pad 8 can be determined by the bump pitch Bp determined by the semiconductor package size and the number of bumps. A positive correlation is provided between the bump pitch and the size of the bump connection pad 8, and the larger the bump pitch, the larger the size of the bump connection pad 8 can be. Therefore, the size of the bump connection diameter Dp can be changed according to the bump pitch. Since the opening diameter of the insulating layer 7 corresponding to the bump connection diameter Dp in the over resist structure is about の of the bump pitch, the height H1 of the external connection bump 9 based on the bump pitch is equal to the bump pitch Bp. １ ／ or less. Here, the bump pitch can be determined as the distance between the centers of adjacent pads.
[0028]
Normally, when an impact due to a drop of a portable device or bending deformation is applied to the device itself, bending deformation also occurs in a mounting board on which a BGA type semiconductor package mounted inside the device is mounted. Also, in a manufacturing process of a portable device or the like, an impact load or deformation may be applied in a process of mounting components after mounting a semiconductor package, cutting a mounting board, and performing a characteristic inspection process. As a result, these loads cause a stress in the vertical direction to act on the solder bump connection portion, particularly on the connection interface, and this causes breakage such as cracking or peeling at the solder bump connection portion, resulting in a low reliability. There was a possibility that the property was reduced. In particular, when a material that does not contain Pb (lead) is used for the solder bump, a larger stress is generated at the bump connection portion than the conventional Pb-containing solder material, and breakage such as cracking or peeling is likely to occur.
[0029]
A relatively rigid multilayer printed wiring board having a thickness of about 0.6 mm to 1.2 mm can be used for a mounting board for a portable device. The BGA type semiconductor package mounted on the mounting board is mounted by mounting a semiconductor element on a resin wiring board also called an interposer and performing resin sealing or the like. Packaging increases the size and rigidity of the semiconductor package. Such an increase in rigidity reduces the effect of stress relaxation of the solder bump connection due to deformation of itself when impact or deformation is applied, and increases the possibility of occurrence of breakage of the solder bump connection. There are cases.
[0030]
On the other hand, according to the present invention, it is possible to form a small-sized semiconductor package in which the reliability of the bump connection portion against the impact load and the bending load is sufficiently improved. In particular, it is preferable to mount a semiconductor element mounted on a mounting substrate of a portable device on a resin substrate.
[0031]
FIG. 3 is a cross-sectional view of a semiconductor package mounting structure in which the semiconductor package of the first embodiment shown in FIG. 1 is mounted on a mounting board. FIG. 4 is an enlarged sectional view of a connection portion of the external connection bump shown in FIG.
[0032]
The configuration of the semiconductor package 10 is the same as that of FIG. 1. The semiconductor package 10 connects the external connection bumps 9 connected to the bump connection pads 8 to the bump connection pads 14 of the mounting board 11, and Mounted on top. The mounting board 11 has a core layer 12, an insulating layer 13, and bump connection pads 14 formed thereon, and further includes internal wiring (not shown). Here, the connection structure of the external connection bumps 9 on the mounting board 11 has the same over resist structure as the connection structure of the semiconductor package 10.
[0033]
In the semiconductor package mounting structure shown in FIG. 3, the mounting bump height H2 of the external connection bump 9 is set to be not more than 2/3 of the bump connection diameter Dp on the semiconductor package side as shown in FIG. Is formed.
[0034]
When an impact load or bending of the mounting board is applied to the mounting structure of the semiconductor package as shown in FIG. 3, the mounting board 11 is deformed in an out-of-plane direction (plate thickness direction). Due to this deformation, a load in the vertical direction acts on the connection interface between the bump connection pads 8 and 14 of the external connection bump 9 and a stress is generated at the bump connection portion. When the mounting height of the external connection bumps 9 is reduced as shown in FIGS. 3 and 4, the amount of deformation of the external connection bumps 9 in the height direction is reduced, and the mounting substrate of the semiconductor package mounting portion due to the load is reduced. Out-of-plane deformation amount is reduced. As a result, the stress generated in the bump connection portion is reduced, and the occurrence of breakage in the bump connection portion can be suppressed.
[0035]
When the mounting height of the external connection bumps 9 is reduced, the stress generated in the bump connection portions decreases as described above, but the stress generated in the bump connection pads 8 and 14 increases. I will do it. As a result, disconnection of the internal wiring of the wiring board 5 and the mounting board 11 connected to the bump connection pads 8 and 14 and separation of the bump connection pads 8 and 14 from the wiring board 5 and the mounting board 11 occur. More likely. According to the study by the inventors, when the solder connection portion has an over-resist structure, the bump connection height H2 is set to 100 μm or more regardless of the bump connection diameter Dp, so that there is no practical problem.
[0036]
Alternatively, it can be converted to a ratio to the bump connection diameter Dp to be 1/3 or more of Dp.
[0037]
In the bump connection of the over-resist structure shown in the first embodiment of the present invention, the size of the bump connection pad is larger than the bump connection diameter, and the stress is dispersed over a wide range, so that the bump connection pad is generated. This is preferable because the applied stress is reduced. Since the outer peripheral portion of the bump connection pad is covered with the insulating layer and the internal wiring is not exposed, occurrence of extreme stress concentration on the internal wiring can be suppressed. Therefore, in the over-resist structure shown in FIG. 3, even when the height of the mounting bump is reduced, the effect of suppressing the occurrence of destruction at the bump connecting pad portion is greater, and the bump connecting portion and the bump connecting pad are included. It is possible to improve the reliability.
[0038]
Therefore, the first embodiment of the present invention can obtain a particularly large effect in a semiconductor package in which the bump connection portion has an over-resist structure, and in a mounting structure of the semiconductor package.
[0039]
In the mounting structure of the semiconductor package according to the first embodiment of the present invention shown in FIG. 3, the connection structure of the external connection bumps 9 of the mounting substrate 11 is also an over-resist structure. The mounting substrate 11 has a greater degree of freedom in leading the internal wiring than the wiring substrate 5 of the semiconductor package, and can form a wiring pattern such that stress is not concentrated on the internal wiring, and can increase the width of the internal wiring. Therefore, the solder connection portion on the side of the mounting substrate 11 may have a non-over resist structure in which the bump connection pad is exposed from the insulating layer. In this case, the mounting height H2 of the external connection bump 9 is formed to be not more than 2/3 of the bump connection diameter Dp on the semiconductor package side having the over-resist structure.
[0040]
For the external connection bump 9, a solder material (for example, Pb-Sn-based eutectic solder, Sn-Ag-Cu-based solder, Ag-Cu-based solder) or the like is used. The semiconductor package mounting structure is more effective when the external connection bumps 9 are formed of a solder material not containing Pb (lead).
[0041]
Since the solder containing no Pb is generally harder than the solder containing Pb, it is not easy to relieve the stress by the deformation of the solder itself, and a large stress is easily generated in the bump connection portion. Therefore, in the mounting structure of the semiconductor package in which the external connection bumps are formed by the solder containing no Pb, it is effective to reduce the stress by reducing the bump mounting height of the external connection bumps as in the present embodiment. It is a means for improving the performance.
[0042]
FIG. 5 is an enlarged cross-sectional view of a connection portion of an external connection bump showing another embodiment of the semiconductor package mounting structure shown in FIGS.
The feature of the connection portion of the external connection bump 9 shown in FIG. 5 is that the bump connection diameter Ds of the external connection bump 9 connected to the bump connection pad 14 of the mounting board 11 is different from the wiring board 5 side of the semiconductor package 10. Is larger than the bump connection diameter Dp. Ds can be obtained as an area on the pad 14 where the bump 9 contacts. The conversion can be made at the so-called opening of the insulating film 13.
In a mounting structure of a semiconductor package, the rigidity of the semiconductor package is generally larger than the rigidity of the mounting substrate because the semiconductor element (silicon (Si) element) is mounted. Since the stress generated at the bump connection part is generated by the out-of-plane deformation of the mounting board as described above, the stress generated at the bump connection part on the mounting board side having low rigidity is larger than that on the semiconductor package side. For this reason, in the mounting structure of the semiconductor package, when the strength of the bump connection part on the package side and the strength of the bump connection part on the mounting board side are the same, destruction easily occurs at the bump connection part on the mounting board side. By making the bump connection diameter Ds on the mounting substrate side larger than the bump connection diameter Dp on the semiconductor package side as in the embodiment shown in FIG. 5, the stress generated in the bump connection part on the mounting substrate side can be reduced. . Thereby, the reliability of the bump connection part can be improved.
[0043]
In this case, the mounting height H2 of the external connection bump 9 is formed so as to be not more than 2/3 of the bump connection diameter Dp on the semiconductor package side where the bump connection diameter is small.
[0044]
It is also conceivable to measure the value of the bump connection diameter Dp as the width of the maximum width region of the bump. In this case, for example, the height H1 or H2 of the bump 9 is formed so as to be sufficiently low to be equal to or less than the bump connection diameter Dp of the wiring board 5 determined as the maximum width of the bump, and preferably equal to or less than 2/3. Form.
[0045]
FIG. 6 is a sectional view showing a second embodiment of a semiconductor package according to the present invention and a mounting structure in which the semiconductor package is mounted on a mounting board.
The basic configuration of the semiconductor package 10 and the mounting substrate 11 and the connection structure of the external connection bumps 9 are the same as those of the first embodiment shown in FIGS. A feature of the second embodiment shown in FIG. 6 is that a low elastic layer 15 is provided as a configuration of the wiring board 5 of the semiconductor package 10. Therefore, the wiring board 5 is formed of the core layer 6, the insulating layer 7, the bump connection pads 8, and the low elasticity layer 15.
[0046]
By providing the low elastic layer 15 on the wiring board 5, the stress generated in the bump connection part due to out-of-plane deformation of the mounting substrate can be reduced by the deformation of the low elastic layer 15 itself, and the stress of the bump connection part is reduced. be able to. This has the effect of suppressing the occurrence of destruction of the bump connection. The low elastic layer 15 is formed so as to be in contact with the bump connection pad 8, and is arranged between the main surface 5 b of the wiring board 5 on which the bump connection pad 8 is formed and the core layer 6. Further, the low elastic layer 15 is formed of a material smaller than the elastic modulus of the material forming the core layer 6. According to the study by the inventors, the elastic modulus of the low elastic layer 15 is set to 5 GPa or less. It has been confirmed that sufficient reliability can be obtained against the load in the manufacturing process of mobile devices and the actual use environment.
[0047]
In the second embodiment shown in FIG. 6, since the core layer 6 having a large elastic modulus is formed together with the low elastic layer 15 on the mounting substrate 5, the rigidity of the wiring substrate 5 itself does not significantly decrease. Therefore, the occurrence of warpage of the semiconductor package can be suppressed, and the assemblability and mountability of the semiconductor package can be kept good.
If the low elastic layer 15 provided on the wiring board 5 is formed at least in a region where the bump connection pads 8 are arranged at equal intervals, the effect of reducing the stress of the bump connection portion can be obtained.
[0048]
In the embodiment shown in FIG. 6, the connection of the external connection bumps 9 has an over-resist structure. However, the same applies to the non-over-resist structure in which the ends of the bump connection pads 8 are exposed from the insulating layer 7. The effect of is obtained.
[0049]
FIG. 7 is a sectional view showing a semiconductor package according to a third embodiment of the present invention and a semiconductor package mounting structure in which the semiconductor package is mounted on a mounting board.
[0050]
This embodiment relates to a mode in which reinforcing pads are provided on each of the semiconductor package 10 and the mounting substrate 11 and connected by reinforcing bumps.
[0051]
Although the basic configuration of the semiconductor package 10 is the same as that of the first embodiment shown in FIG. 1, a different configuration is electrically connected to the semiconductor element 1 via the conductive member 3 and the internal wiring 16 of the wiring board 5. That is, the bump connection pads 8 for signals to be performed are arranged outside the outer periphery 1 a of the semiconductor element 1. Further, a pad 8a for connecting a reinforcing bump is disposed directly below the semiconductor element 1 in the center of the semiconductor package 10, and a reinforcing bump 17 is connected to the pad 8a.
[0052]
In the semiconductor package 10 of the present embodiment described above, the external connection bumps 9 connected to the signal bump connection pads 8 are connected to the signal bump connection pads 14 of the mounting board 11, and the reinforcing bumps 17 are connected to the mounting board 11. Are connected to the reinforcing bump connection pads 14a, respectively, thereby being mounted on the mounting substrate 11 to form a mounting structure. In a semiconductor package mounting structure in which the signal bump connection pads 8 are located outside the outer periphery 1a of the semiconductor element 1 and are mounted on the mounting board by the external connection bumps 9, the semiconductor element 1 is mounted on the semiconductor package. The central portion of the package 10 becomes empty. Since the mounting substrate is not restrained at this central portion, the amount of out-of-plane deformation of the mounting substrate in the semiconductor package mounting portion increases, and the stress generated at the bump connection portion may increase. As shown in FIG. 7, the mounting board 11 can be restrained by providing a reinforcing bump connecting pad directly below the semiconductor element 1 and connecting the semiconductor package and the mounting board with the reinforcing bump. As a result, the amount of out-of-plane deformation of the mounting board 11 is reduced, and the stress generated at the bump connection portion can be reduced.
[0053]
Note that, for example, the reinforcing bumps are preferably electrically disconnected from the semiconductor package 10.
FIG. 8 is a cross-sectional view of a semiconductor package according to another embodiment of the third embodiment shown in FIG. 7 and a mounting structure in which the semiconductor package is mounted on a mounting board.
[0054]
The semiconductor package 10 shown in FIG. 8 includes a semiconductor element 1, a signal wiring board 25 a on which a core member 19, an insulating layer 7, conductive leads 20, and signal bump connection pads 8 are formed, and a signal wiring board 25 a. Material 21, a reinforcing wiring board 25b in which the core member 19, the insulating layer 7, and the reinforcing bump connecting pad 8a are traced, and a reinforcing wiring board 25b are attached to one main surface of the semiconductor element 1. An adhesive 23 and a sealing resin 4 for adhering to the substrate are provided. The semiconductor package 10 has the bumps for signal connection 9 on the bump connection pads 8 of the signal wiring board 25a and the bump connection pads 14 of the mounting board 11 corresponding thereto, and the reinforcement bump connection of the reinforcement wiring board 25b. The external connection bumps 9 for signals and the reinforcing bumps 17 are connected to the pads 8a and the corresponding reinforcing bump connecting pads 14a of the mounting board 11, respectively, thereby forming a mounting structure mounted on the mounting board 11. are doing.
[0055]
In the semiconductor package mounting structure in which the signal wiring substrate 25a is located outside the outer periphery 1a of the semiconductor element 1 and is mounted on the mounting substrate by the external connection bumps 9, the central portion of the semiconductor package is empty. For this reason, since the mounting substrate is not restrained in the central portion, the amount of out-of-plane deformation of the mounting substrate in the semiconductor package mounting portion increases, and the stress generated in the bump connection portion may increase. As shown in FIG. 8, the reinforcing wiring board 25b is arranged at the center of the semiconductor package 10, and the reinforcing bumps 17 are connected to the reinforcing bump connecting pads 8a and 14a, thereby restraining the mounting board 11. it can. As a result, the amount of out-of-plane deformation of the mounting board 11 is reduced, and the stress generated at the bump connection portion can be reduced.
[0056]
FIG. 9 is a sectional view showing a fourth embodiment of the semiconductor package mounting structure according to the present invention, and FIG. 10 is a view for explaining a positional relationship of the semiconductor package mounting structure shown in FIG. 9 in a plane. is there.
[0057]
This is to form a reinforcing resin in contact with the side surface of the semiconductor package 10 and the surface of the mounting board 11.
[0058]
As a specific example, in FIG. 9, the configuration of the semiconductor package 10 is the same as that of the first embodiment shown in FIG. 1, and the external connection bumps 9 and 14 are provided on the bump connection pads 8 and 14 of the wiring board 5 and the mounting board 11, respectively. Are connected, the semiconductor package 10 is mounted on the mounting substrate 11 to form a mounting structure.
[0059]
A reinforcing resin 26 is formed around the semiconductor package 10 so as to be in contact with the side surface 10a of the semiconductor package and the surface 11a of the mounting board. The reinforcing resin 26 is formed along the outline of the semiconductor package as shown in FIG. It is to be noted that a part is formed between the semiconductor package 10 and the mounting board 11, but it is preferable that it is not in contact with the external connection bump 9a located on the outermost periphery.
[0060]
By forming the reinforcing resin 26 around the semiconductor package 10 so as to be in contact with the side surface 10a of the semiconductor package and the surface 11a of the mounting substrate, the mounting substrate 11 is restrained by the semiconductor package 10 via the reinforcing resin 26. Become. As a result, the amount of out-of-plane deformation of the mounting substrate 11 in the vicinity of the semiconductor package 10 is reduced, and the stress generated at the bump connection portion can be reduced.
[0061]
The reinforcing resin 26 may be formed in all four directions along the outline of the semiconductor package as shown in FIG. 10, or may be formed at four corners of the semiconductor package 10. The out-of-plane deformation of the mounting substrate 11 at the mounting portion of the semiconductor package 10 is large at the corners of the semiconductor package 10. Therefore, by forming the reinforcing resin 26 at these corners, the amount of out-of-plane deformation of the mounting substrate is reduced. The effect is obtained.
[0062]
In the mounting structure of the semiconductor package shown in FIG. 9, if the reinforcing resin 26 is not in contact with the external connection bumps 9a located at the outermost periphery, the semiconductor package 10 may have defective characteristics and may be replaced. In such a case, an effect of facilitating removal from the mounting board can also be obtained.
[0063]
The reinforcing resin 26 is formed by using an epoxy resin filled with a filler or the like, applying a liquid resin around the semiconductor package 10 using a dispenser or the like, and curing by heating. The filler diameter is adjusted so that the reinforcing resin 26 flows between the semiconductor package 10 and the mounting board 11 so as not to contact the external connection bump 9a located at the outermost periphery, thereby preventing unnecessary flow.
[0064]
FIG. 11 is a cross-sectional view of a semiconductor package mounting structure showing another mode of the fourth embodiment shown in FIG.
[0065]
26 relates to a mode in which a projection for preventing the reinforcing resin from flowing into the bump formation region is formed on at least one of the semiconductor package 10 and the mounting substrate 11.
[0066]
Specifically, the basic configuration is the same as that of FIG. 10, but the feature of the embodiment shown in FIG. 11 is that the semiconductor resin of the reinforcing resin 26 is provided on the surface 11a of the mounting substrate on the extension of the side surface 10a of the semiconductor package. That is, a convex portion 27 for preventing inflow between the package 10 and the mounting board 11 is formed. The protruding portion 27 serves as a dam, so that the reinforcing resin 26 can be prevented from flowing into the inside from the protruding portion 27 and the contact with the external connection bump 9 a located on the outermost periphery of the reinforcing resin 26 can be suppressed.
[0067]
FIG. 11 shows an example in which the convex portion 27 is formed on the surface 11a of the mounting substrate. However, the convex portion for preventing the inflow of the reinforcing resin may be provided on the wiring substrate surface 5b of the semiconductor package.
[0068]
FIG. 12 is a sectional view showing a fifth embodiment of the semiconductor package mounting structure according to the present invention.
In the semiconductor package mounting structure of the present embodiment, a low elasticity region is formed on the core layer 12 of the mounting substrate 11 outside the bump connection pads of the mounting substrate 11 arranged on the outermost periphery. Preferably, the low elasticity region is formed in a portion close to the semiconductor package 10.
[0069]
Specifically, in FIG. 12, the configuration of the semiconductor package 10 is the same as that of the first embodiment shown in FIG. 1, and the external connection bumps 8 and 14 of the wiring board 5 and the mounting board 11 are respectively provided. 9 illustrates a state in which the semiconductor package 10 is mounted on the mounting board 11 by connecting the components 9 to form a mounting structure.
[0070]
In a portion around the semiconductor package 10 and outside the outermost peripheral bump 9a, a low elasticity portion 28 having a lower elasticity than the core layer 12, for example, is formed in a part of the core layer 12 of the mounting substrate 11. By providing the low elasticity portion 28, most of the out-of-plane deformation of the mounting substrate 11 occurs in the low elasticity portion 28 when an impact or bending deformation is applied. As a result, the amount of out-of-plane deformation of the mounting portion of the semiconductor package 10 inside the low elasticity portion 28 is relatively reduced, and the stress generated at the bump connection portion is reduced.
[0071]
FIG. 13 is a sectional view showing another mode of the fifth embodiment shown in FIG.
In FIG. 13, the low elasticity portion 28 is formed on the surface 11 a side of the mounting layer 11 in the thickness direction of the core layer 12 on the semiconductor package 10 mounting side. Even with such a configuration, the amount of out-of-plane deformation of the mounting portion of the semiconductor package 10 inside the low elasticity portion 28 can be reduced, and the stress generated at the bump connection portion is reduced. As shown in FIG. 13, by forming the low elasticity portion 28 partially in the thickness direction of the core layer 12, the rigidity of the mounting substrate 11 can be maintained, and the occurrence of warpage and torsional deformation of the mounting substrate is suppressed. be able to.
[0072]
As shown in FIG. 14, the low elasticity portions 28 may be formed in all four directions along the outline of the semiconductor package, or may be formed at four corner portions of the semiconductor package 10. The out-of-plane deformation of the mounting substrate 11 at the mounting portion of the semiconductor package 10 is large at the corner portion of the semiconductor package 10. Therefore, by forming the low elasticity portion 28 at this corner portion, the amount of out-of-plane deformation of the mounting substrate is reduced. The effect to be obtained is obtained.
[0073]
FIG. 15 shows the solder bump height for external connection obtained by analysis by the finite element method using the model in which the BGA type semiconductor package shown in FIG. This is the relationship of the interfacial stress. The interface stress at the bump connection decreases as the bump height decreases. The inventors measured the substrate surface distortion generated on the mounting substrate in a mobile phone drop test or a manufacturing process, and found that a maximum of 0.2% substrate distortion might occur. Analysis was performed based on the actual measurement results, and it was clarified that when the substrate surface strain was 0.2%, a stress of 250 MPa was generated on the interface of the bump connection part on average. Therefore, it has been found that if the stress generated at the interface of the bump connection portion is set to 250 MPa or less, sufficient reliability can be obtained with respect to the load in the manufacturing process of the portable device and the actual use environment. FIG. 15 shows the results of analysis of the interface stress for two types of bump connection diameters. The bump heights at which the interface stress is 250 MPa are 0.27 mm at a connection diameter of 0.4 mm and 0.16 mm at a connection diameter of 0.24 mm, all of which are sufficiently smaller than the connection diameter and are not more than 2/3.
[0074]
FIG. 16 shows the relationship between the modulus of elasticity of the wiring board core layer of the semiconductor package and the interfacial stress at the solder bump connection portion under the impact load, also obtained by the analysis. The interface stress at the bump connection decreases as the elastic modulus of the core layer decreases. The elastic modulus of the core layer at the interface stress of 250 MPa is about 5 GPa, and the reliability can be improved by making the elastic modulus of the core layer less than this.
[0075]
FIG. 17 is a cross-sectional view showing an example of a semiconductor package structure in which a semiconductor element is connected to a wiring board by flip-chip mounting technology.
Except for the connection between the semiconductor element 1 and the wiring board 5, the configuration is the same as that of the embodiment shown in FIG. The semiconductor element 1 has its circuit formation surface facing the wiring board 5 and is connected to connection pads 31 formed on the main surface 5a of the wiring board by connection bumps 30 made of solder, gold, or the like. An underfill 32 is formed between the semiconductor element 1 and the main surface 5a of the wiring board so as to cover the connection bump 30. After the semiconductor element 1 is connected, sealing with the sealing resin 4 is performed, and the external connection bumps 9 are formed on the other main surface 5b of the wiring board to obtain the semiconductor package 10.
[0076]
The semiconductor package to which the present invention is applied not only has a configuration using thin metal wires for electrical connection between the semiconductor element 1 and the wiring board 5 shown in FIG. A configuration in which the wiring board is connected to the wiring board by a chip mounting technique may be used. The semiconductor package using the flip-chip mounting technique shown in FIG. 17 can shorten the connection distance between the semiconductor element and the wiring board, and thus can provide an effective mounting form when high-speed operation is required.
[0077]
【The invention's effect】
According to the present invention, it is possible to provide a small-sized semiconductor package in which the reliability of a bump connection portion against an impact load or a bending load is sufficiently improved.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing a first embodiment of a semiconductor package according to the present invention.
FIG. 2 is an enlarged partial sectional view of a bump connection portion of the semiconductor package according to the first embodiment shown in FIG. 1;
FIG. 3 is a sectional view showing a mounting structure in which the semiconductor package according to the first embodiment shown in FIG. 1 is mounted on a mounting board;
FIG. 4 is an enlarged partial sectional view of a bump connection portion of the semiconductor package mounting structure according to the first embodiment shown in FIG. 3;
FIG. 5 is a partially enlarged cross-sectional view showing another aspect of the bump connection structure in the semiconductor package mounting structure according to the first embodiment shown in FIG. 3;
FIG. 6 is a sectional view showing a second embodiment of a semiconductor package and a semiconductor package mounting structure according to the present invention;
FIG. 7 is a sectional view showing a third embodiment of a semiconductor package and a semiconductor package mounting structure according to the present invention;
FIG. 8 is a sectional view showing another embodiment of the third embodiment according to the present invention.
FIG. 9 is a sectional view showing a fourth embodiment of the semiconductor package mounting structure according to the present invention;
FIG. 10 is a view for explaining a plane arrangement of the fourth embodiment according to the present invention shown in FIG. 9;
FIG. 11 is a sectional view showing another embodiment of the fourth embodiment shown in FIG. 9;
FIG. 12 is a sectional view showing a fifth embodiment of the semiconductor package mounting structure according to the present invention;
FIG. 13 is a sectional view showing another mode of the fifth embodiment shown in FIG. 12;
FIG. 14 is a diagram illustrating a planar arrangement according to a fifth embodiment of the present invention.
FIG. 15 is a diagram showing a relationship between bump connection height and interface stress at a bump connection portion.
FIG. 16 is a diagram showing a relationship between an elastic modulus of a wiring board core layer and an interface stress at a bump connection portion.
FIG. 17 is a sectional view of a semiconductor package in which a semiconductor element is connected to a wiring board by flip-chip mounting technology;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor element, 2 ... Adhesive member, 3 ... Conductive member, 4 ... Sealing resin, 5 ... Wiring board, 6 ... Core layer of wiring board, 7 ... Insulating layer of wiring board, 8 ... Bump connection of wiring board Pads 9; external connection bumps; 10 semiconductor package; 11 mounting substrate; 12 mounting substrate core layer; 13 mounting substrate insulating layer; 14 mounting pad bump connection pads; 15 wiring substrate Low elasticity layer, 17: reinforcing bumps, 19: core member, 20: conductive lead, 21: reinforcing material, 25a: signal wiring board, 25b: reinforcing wiring board, 26: reinforcing resin, 27: convex portion , 28 ... Low elasticity part of mounting board core layer

Claims (14)

半導体素子と、前記半導体素子を搭載し、前記半導体素子と電気的に連絡する配線を備えた配線基板と、を備え、
前記配線基板の前記半導体素子が搭載される主面の反対側の主面に、前記配線に電気的に連絡する外部接続用の接続部材が接続され、
前記外部接続部材の高さは、前記外部接続部材の接続幅より小さくなるよう形成されることを特徴とする半導体パッケージ。A semiconductor element, and a wiring board on which the semiconductor element is mounted, and a wiring board provided with wiring electrically connected to the semiconductor element;
A connection member for external connection electrically connected to the wiring is connected to a main surface of the wiring substrate opposite to a main surface on which the semiconductor element is mounted,
The semiconductor package according to claim 1, wherein a height of the external connection member is smaller than a connection width of the external connection member. 半導体素子と、
一主面上に前記半導体素子を搭載し、前記半導体素子に電気的に連絡する配線を有し、前記一主面の反対側主面に形成され、前記配線に電気的に接続する外部接続用パッドを有する配線基板と、
前記パッドに搭載され、前記パッドと外部接続部材とを電気的に連絡する外部接続バンプと、を備え、
前記配線基板は前記反対側主面に前記外部接続用パッドに開口部を形成した絶縁膜を有し、
前記外部接続バンプの前記開口端からの高さは、前記パッドの前記開口部の幅以下になるよう形成されることを特徴とする半導体パッケージ。A semiconductor element;
An external connection for mounting the semiconductor element on one main surface and having a wiring electrically connected to the semiconductor element, formed on a main surface opposite to the one main surface, and electrically connected to the wiring. A wiring board having pads,
An external connection bump mounted on the pad and electrically connecting the pad and an external connection member;
The wiring board has an insulating film having an opening formed in the external connection pad on the opposite main surface,
The semiconductor package according to claim 1, wherein a height of the external connection bump from the opening end is equal to or smaller than a width of the opening of the pad. 半導体素子と、
一主面上に前記半導体素子を搭載し、前記半導体素子に電気的に連絡する配線を有し、前記一主面の反対側主面に形成され、前記配線に電気的に接続する外部接続用パッドを有する配線基板と、
前記パッドに搭載され、前記パッドと外部接続部材とを電気的に連絡する外部接続バンプと、を備え、
前記外部接続バンプの高さは、前記外部接続バンプのもっとも幅広になった領域の幅より小さくなるよう形成されることを特徴とする半導体パッケージ。A semiconductor element;
An external connection for mounting the semiconductor element on one main surface and having a wiring electrically connected to the semiconductor element, formed on a main surface opposite to the one main surface, and electrically connected to the wiring. A wiring board having pads,
An external connection bump mounted on the pad and electrically connecting the pad and an external connection member;
The semiconductor package according to claim 1, wherein a height of the external connection bump is smaller than a width of a widest region of the external connection bump. 請求項２の半導体パッケージにおいて、前記外部接続バンプが設置される領域の周囲の前記パッド上は、絶縁層で覆われていることを特徴とする半導体パッケージ。3. The semiconductor package according to claim 2, wherein the pad around the area where the external connection bump is provided is covered with an insulating layer. 半導体素子と、前記半導体素子を搭載し、前記半導体素子と電気的に連絡する配線を備えた配線基板と、を備え、
前記配線基板は、前記半導体素子の搭載面の反対側の主面に前記配線に電気的に連絡するパッドと、
前記パッドに搭載され前記パッドに電気的に連絡する外部接続用の外部接続バンプと、
前記外部接続バンプの前記パッドからの高さは、前記外部接続バンプの前記パッド部における幅の２／３以下になるよう形成されることを特徴とする半導体パッケージ。A semiconductor element, and a wiring board on which the semiconductor element is mounted, and a wiring board provided with wiring electrically connected to the semiconductor element;
The wiring board, a pad electrically connected to the wiring on the main surface opposite to the mounting surface of the semiconductor element,
An external connection bump for external connection mounted on the pad and electrically connected to the pad,
The semiconductor package according to claim 1, wherein a height of the external connection bump from the pad is less than or equal to 2/3 of a width of the external connection bump in the pad portion. 請求項２の半導体パッケージにおいて、前記高さは前記幅の１／３倍より大きくなるよう形成されることを特徴とする半導体パッケージ。3. The semiconductor package according to claim 2, wherein the height is formed to be larger than one third of the width. 請求項２の半導体パッケージにおいて、前記配線基板は、コア層と、前記コア層の外側に絶縁層及び配線層を備え、前記コア層と前記絶縁層或は前記配線層との間に前記コア層より低弾性の低弾性層を備えることを特徴とする半導体パッケージ。3. The semiconductor package according to claim 2, wherein the wiring board includes a core layer, an insulating layer and a wiring layer outside the core layer, and the core layer is provided between the core layer and the insulating layer or the wiring layer. A semiconductor package comprising a low elasticity layer having lower elasticity. 請求項２の半導体パッケージにおいて、前記配線基板は、前記配線とは電気的に非連絡のパッドの上に搭載された外部接続バンプを備えることを特徴とする半導体パッケージ。3. The semiconductor package according to claim 2, wherein the wiring board includes an external connection bump mounted on a pad that is not electrically connected to the wiring. 請求項２の半導体パッケージにおいて、前記配線基板は、第一の前記幅を有する第一のパッドと、前記第一のパッドより大きい第二の幅を有する第二のパッドとを備えることを特徴とする半導体パッケージ。3. The semiconductor package according to claim 2, wherein the wiring board includes a first pad having the first width, and a second pad having a second width larger than the first pad. Semiconductor package. 半導体素子と、前記半導体素子を搭載し、前記半導体素子と電気的に連絡する配線を備えた配線基板と、を備え、
前記配線基板は、前記半導体素子の搭載面の反対側の主面に前記配線に電気的に連絡する複数のパッドと、
前記パッドに搭載され前記パッドに電気的に連絡する外部接続用の複数の外部接続バンプと、
前記外部接続バンプの前記パッドからの高さは、隣接する前記バンプとの間のバンプピッチの１／３以下になるよう形成されることを特徴とする半導体パッケージ。A semiconductor element, and a wiring board on which the semiconductor element is mounted, and a wiring board provided with wiring electrically connected to the semiconductor element;
The wiring board, a plurality of pads electrically connected to the wiring on the main surface opposite to the mounting surface of the semiconductor element,
A plurality of external connection bumps for external connection mounted on the pad and electrically connected to the pad,
The semiconductor package according to claim 1, wherein a height of the external connection bump from the pad is equal to or less than 1/3 of a bump pitch between the bump and an adjacent bump. 半導体素子と、前記半導体素子が搭載され、前記半導体素子に電気的に連絡する配線を備えた配線基板と、を備えた半導体パッケージと、前記半導体パッケージが実装された実装基板と、を備え、
前記配線基板と前記実装基板は、接続部材を介して電気的に連絡され、
前記外部接続部における前記配線基板と前記実装基板との間隔は、前記配線基板における前記接続部材の接続幅より小さくなるよう形成されることを特徴とする半導体パッケージ実装構造体。A semiconductor package comprising a semiconductor element, a wiring board having the semiconductor element mounted thereon and a wiring electrically connected to the semiconductor element, and a mounting board on which the semiconductor package is mounted;
The wiring board and the mounting board are electrically connected via a connection member,
A semiconductor package mounting structure, wherein a distance between the wiring board and the mounting board in the external connection portion is formed to be smaller than a connection width of the connection member in the wiring board. 半導体素子と、前記半導体素子が搭載され、前記半導体素子に電気的に連絡する配線を備えた配線基板と、を備えた半導体パッケージと、前記半導体パッケージが実装された実装基板と、を備え、
前記配線基板の前記実装基板に対向する主面には絶縁膜と、前記絶縁膜の開口部に前記半導体素子に電気的に連絡される配線基板パッドを有し、
前記実装基板の前記配線基板に対向する主面には、前記配線基板パッドとバンプを介して電気的に連絡される実装基板パッドを有し、
前記バンプにおける前記配線基板と前記実装基板との間隔は、前記配線基板パッドの前記開口部の幅以下になるよう形成されることを特徴とする半導体パッケージ実装構造体。A semiconductor package comprising a semiconductor element, a wiring board having the semiconductor element mounted thereon and a wiring electrically connected to the semiconductor element, and a mounting board on which the semiconductor package is mounted;
An insulating film on a main surface of the wiring substrate opposed to the mounting substrate, and a wiring board pad electrically connected to the semiconductor element at an opening of the insulating film;
On the main surface of the mounting substrate facing the wiring substrate, there is a mounting substrate pad electrically connected to the wiring substrate pad via a bump,
A semiconductor package mounting structure, wherein a distance between the wiring substrate and the mounting substrate in the bump is formed to be equal to or less than a width of the opening of the wiring substrate pad. 半導体素子と、前記半導体素子が搭載され、前記半導体素子に電気的に連絡する配線を備えた配線基板と、を備えた半導体パッケージと、前記半導体パッケージが実装された実装基板と、を備え、
前記配線基板の前記実装基板に対向する主面には、前記半導体素子に電気的に連絡される配線基板パッドを有し、
前記実装基板の前記配線基板に対向する主面には、前記配線基板パッドとバンプを介して電気的に連絡される実装基板パッドを有し、
前記バンプにおける前記配線基板と前記実装基板との間隔は、前記バンプのもっとも幅広になった領域の幅より小さくなるよう形成されることを特徴とする半導体パッケージ実装構造体。A semiconductor package comprising a semiconductor element, a wiring board having the semiconductor element mounted thereon and a wiring electrically connected to the semiconductor element, and a mounting board on which the semiconductor package is mounted;
On the main surface of the wiring substrate facing the mounting substrate, a wiring substrate pad electrically connected to the semiconductor element,
On the main surface of the mounting substrate facing the wiring substrate, there is a mounting substrate pad electrically connected to the wiring substrate pad via a bump,
A semiconductor package mounting structure, wherein a distance between the wiring substrate and the mounting substrate in the bump is formed to be smaller than a width of a widest region of the bump. 請求項１２の半導体パッケージ実装構造体において、前記配線基板の前記実装基板に対向する主面に形成される前記バンプ接続幅より、前記実装基板の前記配線基板に対向する主面に形成される前記バンプ接続幅の方が大きくなるよう形成されることを特徴とする半導体パッケージ実装構造体。13. The semiconductor package mounting structure according to claim 12, wherein the bump connection width formed on the main surface of the wiring substrate facing the mounting substrate is formed on the main surface of the mounting substrate facing the wiring substrate. A semiconductor package mounting structure formed to have a larger bump connection width.
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JP2006156453A (en) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp Mounting structure of bga package
JP2008510309A (en) * 2004-08-19 2008-04-03 インフィネオン テクノロジーズ アクチエンゲゼルシャフト Wiring board for semiconductor component including external contact pad of external contact portion, and manufacturing method thereof
JP2009158706A (en) * 2007-12-26 2009-07-16 Hitachi Chem Co Ltd Semiconductor package
JP2012054589A (en) * 2011-10-31 2012-03-15 Hitachi Chem Co Ltd Semiconductor package
JP2013247344A (en) * 2012-05-29 2013-12-09 Canon Inc Stacked-type semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008510309A (en) * 2004-08-19 2008-04-03 インフィネオン テクノロジーズ アクチエンゲゼルシャフト Wiring board for semiconductor component including external contact pad of external contact portion, and manufacturing method thereof
JP2006156453A (en) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp Mounting structure of bga package
JP2009158706A (en) * 2007-12-26 2009-07-16 Hitachi Chem Co Ltd Semiconductor package
JP2012054589A (en) * 2011-10-31 2012-03-15 Hitachi Chem Co Ltd Semiconductor package
JP2013247344A (en) * 2012-05-29 2013-12-09 Canon Inc Stacked-type semiconductor device

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