JPH0637233A - Semiconductor integrated circuit device and its manufacturing method - Google Patents

Semiconductor integrated circuit device and its manufacturing method

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JPH0637233A
JPH0637233A JP18921892A JP18921892A JPH0637233A JP H0637233 A JPH0637233 A JP H0637233A JP 18921892 A JP18921892 A JP 18921892A JP 18921892 A JP18921892 A JP 18921892A JP H0637233 A JPH0637233 A JP H0637233A
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semiconductor chip
lead
integrated circuit
circuit device
footprint
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博 赤崎
Kanji Otsuka
寛治 大塚
Masao Mizukami
雅雄 水上
Hiroshi Tate
宏 舘
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

PURPOSE:To provide a technology of mounting a semiconductor chip on a board in high density as well as enhancing the reliability upon the connection between the semiconductor chip and the board. CONSTITUTION:Within a lead 5 connecting a footprint 4 of a mounting board 1 to an electrode pad 3 of a semiconductor chip 2, one end side connecting to the footprint 4 is extended over to be located on the inner position than the other side connecting to the electrode pad 3 of the semiconductor chip 2 while a bent part 5a in hollow state in contact with neither the mounting board 1 nor the semiconductor chip 2 is formed halfway on the lead 5. Furthermore, a protrusion 6 comprising a rubber elastic body is interposed between the end of the lead 5 connecting to the footprint 4 and the main surface of the semiconductor chip 2.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、半導体チップを基板に
高密度に実装する技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technique for mounting semiconductor chips on a substrate at a high density.

【０００２】[0002]

【従来の技術】近年、ＲＡＭ、ＲＯＭなどのメモリＬＳ
Ｉは、メモリ容量の大規模化に伴って半導体チップの面
積が著しく増大しているため、半導体チップをＴＳＯＰ
(ThinSmall Outline Package)、ＴＳＯＪ(Thin Small O
utline J-lead package) のような超薄形の表面実装型
パッケージに封止することで実装密度の向上を図ってい
る。2. Description of the Related Art In recent years, memory LS such as RAM and ROM
Since the area of the semiconductor chip has increased remarkably as the memory capacity has increased, I
(Thin Small Outline Package), TSOJ (Thin Small O
The packaging density is improved by encapsulating in an ultra-thin surface-mount package such as utline J-lead package).

【０００３】一方、ゲートアレイやマイクロコンピュー
タなどの論理ＬＳＩは、多機能化や高速化の進行に伴っ
て外部端子（入出力端子、電源端子）の数が著しく増加
（多ピン化）しているため、半導体チップをＴＱＦＰ(T
hin Quad Flat Package)のような超薄形で、かつパッケ
ージの四方向にアウターリードが延在した表面実装型パ
ッケージに封止することで実装密度の向上を図ってい
る。On the other hand, in logic LSIs such as gate arrays and microcomputers, the number of external terminals (input / output terminals, power supply terminals) has increased remarkably (increased number of pins) with the progress of multi-functionalization and high speed. Therefore, the semiconductor chip is TQFP (T
The packaging density is improved by encapsulating in an ultra-thin package such as hin quad flat package) and a surface mount type package in which outer leads extend in four directions of the package.

【０００４】多ピンＬＳＩの実装方式としては、上記Ｑ
ＦＰの他、半導体チップの最上層配線に接合した微細な
半田バンプを介して半導体チップを基板にフェイスダウ
ンボンディングするフリップチップ方式や、半導体チッ
プの電極パッド上に形成したＡｕバンプと、ポリイミド
樹脂のような絶縁フィルムの一面に形成したＣｕリード
の一端とを電気的に接続し、このＣｕリードの他端を基
板に半田付けするＴＡＢ(Tape Automated Bonding)方式
が知られている。As a mounting method of a multi-pin LSI, the above Q
In addition to FP, a flip chip method in which a semiconductor chip is face-down bonded to a substrate through a fine solder bump joined to the uppermost layer wiring of the semiconductor chip, an Au bump formed on an electrode pad of the semiconductor chip, and a polyimide resin A TAB (Tape Automated Bonding) method is known in which one end of a Cu lead formed on one surface of such an insulating film is electrically connected and the other end of the Cu lead is soldered to a substrate.

【０００５】なお、上記フリップチップ方式について
は、例えばＩＢＭ社発行、「ＩＢＭジャーナル・オブ・
リサーチ・アンド・ディベロップメント、１３巻、No３
（IBMJournal of Research and Development, Vol.13,
No.3)」Ｐ２３９〜Ｐ２５０などに、また、ＴＡＢ方式
については、例えば特開昭６２−２０５６４８号公報な
どにそれぞれ記載がある。The flip-chip method is described in, for example, "IBM Journal of.
Research and Development, Volume 13, No3
(IBMJournal of Research and Development, Vol.13,
No. 3) "P239 to P250, and the TAB method is described in, for example, JP-A-62-205648.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、前記し
た従来のパッケージや実装方式には、下記のような問題
点がある。However, the above-mentioned conventional packages and mounting methods have the following problems.

【０００７】(1).ＴＳＯＰ、ＴＳＯＪ、ＴＱＦＰなどの
表面実装型パッケージは、パッケージの外部に突出した
アウターリードを介して半導体チップと基板との電気的
接続を取るため、このアウターリードの長さ分だけパッ
ケージの実効的な占有面積が大きくなり、その分、実装
密度が低下する。(1). Surface mount type packages such as TSOP, TSOJ, TQFP, etc. have the length of the outer lead because the semiconductor chip is electrically connected to the substrate through the outer lead protruding outside the package. The effective occupying area of the package increases correspondingly, and the mounting density decreases accordingly.

【０００８】また、表面実装形パッケージは、パッケー
ジからのリード抜けを防止するために、パッケージ内の
リード長をある程度確保しなければならないので、その
分、パッケージの面積が大きくなり、これによっても実
装密度が低下する。Further, in the surface mount type package, in order to prevent the lead from coming off from the package, it is necessary to secure a certain lead length in the package, so that the area of the package is correspondingly increased, and this also results in mounting. The density decreases.

【０００９】さらに、表面実装形パッケージは、半導体
チップ、リード間をワイヤを介して接続するワイヤボン
ディング方式を採用しているため、パッケージの薄形
化、小形化、多ピン化には限界がある。また、パッケー
ジの薄形化に伴って、リフロー半田付け時のクラックな
ど、基板実装時の熱に起因する信頼性の低下が深刻な問
題となっている。Further, since the surface mount type package employs a wire bonding method in which the semiconductor chip and the leads are connected via a wire, there is a limit to making the package thinner, smaller, and having more pins. . Further, as the package becomes thinner, a decrease in reliability due to heat at the time of board mounting such as a crack at the time of reflow soldering becomes a serious problem.

【００１０】(2).フリップチップ方式は、表面実装形パ
ッケージに比べて半導体チップの多ピン化、高密度実装
が容易に実現できる反面、半導体チップと基板との熱膨
張係数差に起因する応力が半田バンプに加わり易い構造
であるため、半田バンプが破断したり、半導体チップが
割れたりするなど、半導体チップと基板との接続信頼性
に問題があり、特に、大型の半導体チップの場合は、そ
の周辺部の半田バンプに大きな応力が加わるため、接続
信頼性の低下が深刻な問題となる。(2) The flip-chip method can easily realize higher number of pins and higher density mounting of the semiconductor chip than the surface mounting type package, but stress caused by the difference in thermal expansion coefficient between the semiconductor chip and the substrate. Has a problem in connection reliability between the semiconductor chip and the substrate, such as when the solder bump is broken or the semiconductor chip is broken, because the structure easily joins the solder bump, especially in the case of a large semiconductor chip, Since a large stress is applied to the solder bumps in the peripheral portion, the decrease in connection reliability becomes a serious problem.

【００１１】また、フリップチップ方式は、半田バンプ
の形成に高価な蒸着設備を必要とするため、半導体製品
の製造コストが高くなるという問題もある。Further, the flip-chip method has a problem that the manufacturing cost of semiconductor products becomes high because expensive vapor deposition equipment is required for forming solder bumps.

【００１２】(3).ＴＡＢ方式は、前記ＴＳＯＰ、ＴＳＯ
Ｊ、ＴＱＦＰなどの表面実装形パッケージの場合と同
様、アウターリードの長さ分だけパッケージの実効的な
占有面積が大きくなり、その分、実装密度が低下すると
いう問題がある。(3). The TAB system uses the TSOP, TSO
Similar to the case of the surface mounting type package such as J and TQFP, there is a problem that the effective occupation area of the package is increased by the length of the outer lead, and the mounting density is reduced accordingly.

【００１３】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、半導体チップを基板に高
密度に実装することのできる技術を提供することにあ
る。The present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of mounting semiconductor chips on a substrate at a high density.

【００１４】本発明の他の目的は、半導体チップと基板
との接続信頼性を向上させることのできる技術を提供す
ることにある。Another object of the present invention is to provide a technique capable of improving connection reliability between a semiconductor chip and a substrate.

【００１５】本発明の他の目的は、半導体チップの多ピ
ン化を促進することのできる技術を提供することにあ
る。Another object of the present invention is to provide a technique capable of promoting the increase in the number of pins of a semiconductor chip.

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【００１７】[0017]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。The typical ones of the inventions disclosed in the present application will be outlined below.

【００１８】(1) 本発明による半導体集積回路装置は、
一端が実装基板の主面のフットプリントに接続され、他
の一端が半導体チップの主面の電極パッドに接続された
リードを介して前記半導体チップが前記実装基板にフェ
イスダウンボンディングされてなり、前記リードは、前
記フットプリントに接続された一端側が前記電極パッド
に接続された一端側よりも半導体チップの内側に位置す
るように延在され、かつ前記リードの中途部には、中空
状態の屈曲部が形成されている。(1) The semiconductor integrated circuit device according to the present invention is
One end is connected to the footprint of the main surface of the mounting board, and the other end is face-down bonded to the mounting board via the leads connected to the electrode pads on the main surface of the semiconductor chip, The lead extends so that one end side connected to the footprint is located inside the semiconductor chip more than one end side connected to the electrode pad, and a hollow bent portion is formed in the middle of the lead. Are formed.

【００１９】(2) 本発明による前記半導体集積回路装置
(1) の製造方法は、前記半導体チップを前記実装基板に
フェイスダウンボンディングする際、一端が前記半導体
チップの電極パッドに接続されたリードの他の一端を実
装基板のフットプリントに重ね合わせた後、前記半導体
チップの背面に荷重を加え、あらかじめ前記リードの一
端と半導体チップの主面との間に介装しておいたゴム状
弾性体からなる突起を介して前記リードの一端を前記フ
ットプリントに圧接する。(2) The semiconductor integrated circuit device according to the present invention
In the manufacturing method of (1), when the semiconductor chip is face-down bonded to the mounting substrate, after the other end of the lead whose one end is connected to the electrode pad of the semiconductor chip is overlaid on the footprint of the mounting substrate. , A load is applied to the back surface of the semiconductor chip, and one end of the lead is attached to the footprint through a protrusion made of a rubber-like elastic body that is previously interposed between the one end of the lead and the main surface of the semiconductor chip. Press against.

【００２０】[0020]

【作用】上記した手段(1) によれば、半導体チップと実
装基板とを電気的に接続するリードを半導体チップの外
側に突出させないことにより、パッケージの外部に突出
したリードを介して実装基板との電気的接続を取る従来
の表面実装形パッケージやＴＡＢ方式に比べて、半導体
チップの高密度実装が可能となる。According to the above-mentioned means (1), the leads for electrically connecting the semiconductor chip and the mounting board are not projected to the outside of the semiconductor chip, so that the mounting board is connected to the mounting board via the leads protruding to the outside of the package. The semiconductor chips can be mounted at a higher density than the conventional surface mount type package or the TAB method for making electrical connection.

【００２１】上記した手段(1) によれば、半導体チップ
と実装基板とを電気的に接続するリードの中途部に中空
状態の屈曲部を形成することにより、半導体チップと実
装基板との熱膨張係数差に起因する応力がこの屈曲部の
変形によって吸収、緩和されるので、従来のフリップチ
ップ方式に比べて、半導体チップと実装基板との接続信
頼性を向上させることができる。According to the above-mentioned means (1), the hollow bending portion is formed in the middle of the lead for electrically connecting the semiconductor chip and the mounting board, so that the thermal expansion of the semiconductor chip and the mounting board is achieved. Since the stress caused by the difference in coefficient is absorbed and relaxed by the deformation of the bent portion, the connection reliability between the semiconductor chip and the mounting substrate can be improved as compared with the conventional flip chip method.

【００２２】上記した手段(1) によれば、リードの一端
を半導体チップの電極パッドに直結することにより、ワ
イヤを介して半導体チップ、リード間を接続するワイヤ
ボンディング方式に比べて、半導体チップを封止するパ
ッケージの薄形化、小形化が可能となる。According to the above-mentioned means (1), by connecting one end of the lead directly to the electrode pad of the semiconductor chip, the semiconductor chip is connected to the semiconductor chip as compared with the wire bonding method in which the lead is connected via the wire. The package to be sealed can be made thinner and smaller.

【００２３】上記した手段(2) によれば、リードの一端
と半導体チップの主面との間にゴム状弾性体からなる突
起を介装した状態で半導体チップの背面に荷重を加える
ことにより、リードの一端をフットプリントに確実に圧
接することができる。また、半導体チップの背面に加わ
る荷重がゴム状弾性体からなる突起の変形によって吸
収、緩和されるので、この荷重による半導体チップのダ
メージを低減することができる。According to the above means (2), by applying a load to the back surface of the semiconductor chip with the protrusion made of a rubber-like elastic body interposed between one end of the lead and the main surface of the semiconductor chip, One end of the lead can be securely pressed against the footprint. Further, since the load applied to the back surface of the semiconductor chip is absorbed and alleviated by the deformation of the protrusion made of the rubber-like elastic body, the damage to the semiconductor chip due to this load can be reduced.

【００２４】以下、本発明を実施例により説明する。な
お、実施例を説明するための全図において、同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。The present invention will be described below with reference to examples. In all the drawings for explaining the embodiments, parts having the same functions are designated by the same reference numerals, and repeated description thereof will be omitted.

【００２５】[0025]

【実施例１】図１は、本発明の一実施例である半導体集
積回路装置の断面図、図２は、図１の一部を拡大して示
す断面図である。Embodiment 1 FIG. 1 is a sectional view of a semiconductor integrated circuit device which is an embodiment of the present invention, and FIG. 2 is an enlarged sectional view showing a part of FIG.

【００２６】ポリイミド樹脂やエポキシ樹脂などの絶縁
材料からなる実装基板１の主面上には、シリコン単結晶
などからなる半導体チップ２がフェイスダウンボンディ
ングされている。この実装基板１と半導体チップ２と
は、一端が半導体チップ２の主面の電極パッド３に接続
され、他端が実装基板１の主面のフットプリント４に接
続されたリード５を介して電気的に接続されている。A semiconductor chip 2 made of silicon single crystal or the like is face-down bonded on the main surface of a mounting substrate 1 made of an insulating material such as polyimide resin or epoxy resin. The mounting substrate 1 and the semiconductor chip 2 are electrically connected to each other via leads 5 whose one end is connected to the electrode pad 3 on the main surface of the semiconductor chip 2 and the other end is connected to the footprint 4 on the main surface of the mounting substrate 1. Connected to each other.

【００２７】上記リード５は、フットプリント４に接続
されたその一端側が電極パッド３に接続された他の一端
側よりも半導体チップ２の内側に位置するように延在さ
れており、かつその中途部には、実装基板１および半導
体チップ２のいずれとも接触していない中空状態の屈曲
部５ａが形成されている。また、上記リード５のフット
プリント４に接続された一端と半導体チップ２の主面と
の間には、シリコーンゴムやフッ素ゴムなどのゴム状弾
性体からなる直径５０〜５００μｍ程度のボール状の突
起６が介在されている。The lead 5 extends so that its one end side connected to the footprint 4 is located inside the semiconductor chip 2 more than the other one end side connected to the electrode pad 3, and in the middle thereof. The bent portion 5a in a hollow state is formed in the portion, which is not in contact with either the mounting substrate 1 or the semiconductor chip 2. Further, between the one end connected to the footprint 4 of the lead 5 and the main surface of the semiconductor chip 2, a ball-shaped protrusion having a diameter of about 50 to 500 μm and made of a rubber-like elastic body such as silicone rubber or fluororubber. 6 is interposed.

【００２８】半導体チップ２の主面に設けられた絶縁膜
７上には、Ａｌ、Ａｌ−Ｓｉ合金、Ａｌ−Ｓｉ−Ｃｕ合
金などからなる回路の最上層の配線８が形成されてお
り、この配線８の電極パッド３を除いた領域には、酸化
シリコンや窒化シリコンなどの絶縁膜からなるパッシベ
ーション膜９が被着されている。また、電極パッド３の
上には、Ａｕのバンプ電極１０が形成されている。On the insulating film 7 provided on the main surface of the semiconductor chip 2, the uppermost wiring 8 of the circuit made of Al, Al--Si alloy, Al--Si--Cu alloy, etc. is formed. A region other than the electrode pad 3 of the wiring 8 is covered with a passivation film 9 made of an insulating film such as silicon oxide or silicon nitride. Further, Au bump electrodes 10 are formed on the electrode pads 3.

【００２９】上記リード５は、ＴＡＢリードと称される
もので、厚さ１０〜１００μｍ程度のポリイミド樹脂な
どからなる高耐熱性の絶縁フィルム１１の一面に形成さ
れた厚さ１０〜１００μｍ程度のＣｕ箔からなり、その
表面にはＡｕのメッキが施されている。この絶縁フィル
ム１１に形成されたリード５とリード５のピッチは、２
０〜５００μｍ程度である。なお、図示はしないが、絶
縁フィルム１１およびリード５の表面には、エポキシ樹
脂系ソルダーレジストなどからなる薄い保護被膜が形成
されている。The lead 5 is called a TAB lead, and is formed on one surface of a highly heat resistant insulating film 11 made of a polyimide resin or the like having a thickness of about 10 to 100 μm and having a thickness of about 10 to 100 μm. It is made of foil, and its surface is plated with Au. The pitch between the leads 5 formed on the insulating film 11 is 2
It is about 0 to 500 μm. Although not shown, a thin protective coating made of epoxy resin solder resist or the like is formed on the surfaces of the insulating film 11 and the leads 5.

【００３０】上記リード５の一端は、絶縁フィルム１１
の開孔１１ａを通じて電極パッド３上のバンプ電極１０
と電気的に接続されており、他の一端は、Ａｕ−Ｓｎ
系、Ｓｎ−Ａｇ系、Ｐｂ−Ｓｎ系、Ｐｂ−Ｓｎ−Ｂｉ系
もしくはこれらに他の金属を添加した合金などからなる
半田１２を介してフットプリント４と電気的に接続され
ている。One end of the lead 5 has an insulating film 11
Bump electrode 10 on electrode pad 3 through hole 11a of
, And is electrically connected to the other end of the Au-Sn
It is electrically connected to the footprint 4 via a solder 12 made of a system, Sn-Ag system, Pb-Sn system, Pb-Sn-Bi system, or an alloy in which other metal is added.

【００３１】リード５の一端とバンプ電極１０とは、例
えば図３〜図６に示すような方式で接続することもでき
る。図３に示す接続方式は、絶縁フィルム１１に開孔１
１ａを設ける前記手段に代えて、絶縁フィルム１１の半
導体チップ２と対向する一面にリード５を形成した例で
あり、図４および図５に示す接続方式は、絶縁フィルム
１１の一面に形成したリード５と他の一面に形成したリ
ード５をスルーホール１８を通じて電気的に接続した例
である。また、図６に示す接続方式は、絶縁フィルム１
１を多層配線構造にすると共に、半導体チップ２の主面
に複数列の電極パッド３を設けたもので、特に多ピンの
半導体チップ２の実装に好適な接続方式である。One end of the lead 5 and the bump electrode 10 can be connected by a method as shown in FIGS. 3 to 6, for example. The connection method shown in FIG.
This is an example in which the lead 5 is formed on one surface of the insulating film 11 facing the semiconductor chip 2 instead of the means for providing 1a. The connection method shown in FIGS. 4 and 5 is a lead formed on one surface of the insulating film 11. 5 is an example in which the lead 5 formed on the other surface is electrically connected through the through hole 18. In addition, the connection method shown in FIG.
1 has a multilayer wiring structure and a plurality of rows of electrode pads 3 are provided on the main surface of the semiconductor chip 2, which is a connection method particularly suitable for mounting a multi-pin semiconductor chip 2.

【００３２】一方、上記フットプリント４は、実装基板
１の主面の配線１３と一体に形成されている。この配線
１３は、厚さ１０〜１００μｍ程度のＣｕからなり、配
線１３と配線１３のピッチは、例えば２０〜５００μｍ
程度である。また、フットプリント４の表面には、半田
１２の濡れを良くするためにＡｕのメッキが施されてい
る。実装基板１は、前記図６に示す絶縁フィルム１１と
同様、多層配線構造とすることもできる。なお、図示は
しないが、実装基板１および配線１３の表面には、エポ
キシ樹脂系ソルダーレジストなどからなる薄い保護被膜
が形成されている。On the other hand, the footprint 4 is formed integrally with the wiring 13 on the main surface of the mounting substrate 1. The wiring 13 is made of Cu having a thickness of about 10 to 100 μm, and the pitch between the wiring 13 and the wiring 13 is, for example, 20 to 500 μm.
It is a degree. The surface of the footprint 4 is plated with Au in order to improve the wetting of the solder 12. The mounting substrate 1 may have a multi-layer wiring structure similarly to the insulating film 11 shown in FIG. Although not shown, a thin protective coating made of epoxy resin solder resist or the like is formed on the surfaces of the mounting substrate 1 and the wiring 13.

【００３３】図７に示す本実施例の一態様は、半導体チ
ップ２および実装基板１のそれぞれの主面を耐湿性樹脂
被膜１４で被覆して耐湿性の向上を図ったものである。
この耐湿性樹脂被膜１４は、ポリイミド系樹脂、エポキ
シ系樹脂、シリコーン系樹脂あるいはパレリン（日本パ
レリン株式会社の商標名、キシレン系樹脂）などからな
る。In one mode of this embodiment shown in FIG. 7, the main surfaces of the semiconductor chip 2 and the mounting substrate 1 are covered with a moisture resistant resin coating 14 to improve the moisture resistance.
The moisture-resistant resin coating 14 is made of polyimide resin, epoxy resin, silicone resin, parerin (trademark of Japan Parerin Co., Ltd., xylene resin), or the like.

【００３４】また、図８に示す本実施例の一態様は、半
導体チップ２および実装基板１のそれぞれの主面を前記
耐湿性樹脂被膜１４で被覆して耐湿性を向上させると共
に、半導体チップ２の周囲に封止部１５を形成して耐粉
塵性の向上を図ったものである。この封止部１５は、前
記耐湿性樹脂被膜１４と同じ組成の樹脂またはゴムなど
からなり、その一部には、水分や樹脂中の有機溶剤の気
化によって封止部１５の内外に圧力差が生じるのを防ぐ
ため、封止部１５の内外に貫通するエアベント（微小な
貫通孔）１６が形成されている。Further, according to one mode of this embodiment shown in FIG. 8, the main surface of each of the semiconductor chip 2 and the mounting substrate 1 is covered with the moisture-resistant resin film 14 to improve the moisture resistance, and the semiconductor chip 2 is also provided. The sealing portion 15 is formed around the to improve the dust resistance. The sealing portion 15 is made of a resin or rubber having the same composition as the moisture resistant resin coating film 14, and a part of the sealing portion 15 has a pressure difference between the inside and the outside of the sealing portion 15 due to evaporation of water or an organic solvent in the resin. In order to prevent the occurrence, an air vent (fine through hole) 16 penetrating inside and outside the sealing portion 15 is formed.

【００３５】図９に示す一態様は、前記封止部１５を半
導体チップ２の周囲および背面全体に形成することによ
り、封止部１５の形成工程を簡略化したものである。ま
た、図１０に示す一態様は、半導体チップ２の背面にＡ
ｌなどの高熱伝導材料からなるヒートシンク１７を接合
し、半導体チップ２で発生した熱をその背面から逃がす
ようにしたものである。In one embodiment shown in FIG. 9, the step of forming the sealing portion 15 is simplified by forming the sealing portion 15 around the semiconductor chip 2 and the entire back surface. In addition, one embodiment shown in FIG.
A heat sink 17 made of a high heat conductive material such as 1 is joined to allow heat generated in the semiconductor chip 2 to escape from the back surface thereof.

【００３６】次に、本実施例の半導体集積回路装置の製
造方法の一例を図１１により説明する。Next, an example of a method of manufacturing the semiconductor integrated circuit device of this embodiment will be described with reference to FIG.

【００３７】まず、同図(1) に示すように、周知の電解
メッキ法などを用いて半導体チップ２の電極パッド上に
Ａｕのバンプ電極１０を形成した後、同図(2) に示すよ
うに、周知のポッティング法などを用いてバンプ電極１
０を除く半導体チップ２の主面上に耐湿性樹脂被膜１４
を被着する。First, as shown in FIG. 1A, Au bump electrodes 10 are formed on the electrode pads of the semiconductor chip 2 by using a well-known electrolytic plating method, and then as shown in FIG. In addition, the bump electrode 1 is formed by using a well-known potting method or the like.
Moisture resistant resin coating 14 on the main surface of the semiconductor chip 2 excluding 0
To wear.

【００３８】次に、同図(3) に示すように、上記耐湿性
樹脂被膜１４の表面にボール状の突起６を接合する。こ
の突起６は、半導体チップ２を実装基板１の主面上にフ
ェイスダウンボンディングした際にフットプリント４と
重なる位置に接合する。突起６は、あらかじめボール状
に成型しておいたものを耐湿性樹脂被膜１４の表面に接
着剤で接着する。あるいは、ディスペンサを用いて未硬
化のシリコーンゴムやフッ素ゴムなどを耐湿性樹脂被膜
１４の表面に滴下し、これを加熱硬化させることによ
り、耐湿性樹脂被膜１４の表面で直接形成してもよい。Next, as shown in FIG. 3C, ball-shaped projections 6 are bonded to the surface of the moisture-resistant resin coating film 14. The protrusion 6 is bonded to a position overlapping the footprint 4 when the semiconductor chip 2 is face-down bonded onto the main surface of the mounting substrate 1. The protrusions 6 are formed in a ball shape in advance and are bonded to the surface of the moisture resistant resin coating 14 with an adhesive. Alternatively, uncured silicone rubber, fluororubber, or the like may be dropped on the surface of the moisture-resistant resin coating 14 using a dispenser, and this may be heated and cured to form directly on the surface of the moisture-resistant resin coating 14.

【００３９】次に、同図(4) に示すように、中途部にあ
らかじめ屈曲部５ａを形成したリード５の一端を周知の
一括接続法（ギャングボンディング法）などを用いて半
導体チップ２のバンプ電極１０上に接合し、さらにリー
ド５の他端側と突起６の頂部とを接着剤で接合してリー
ド５を固定する。なお、リード５の他端側は、突起６に
接着せず、解放状態のままにしておいてもよい。Next, as shown in FIG. 4 (4), one end of the lead 5 having a bent portion 5a formed in the middle thereof is bumped on the semiconductor chip 2 by a known collective connection method (gang bonding method) or the like. The lead 5 is fixed by bonding it on the electrode 10, and further bonding the other end side of the lead 5 and the top of the protrusion 6 with an adhesive. The other end of the lead 5 may not be adhered to the protrusion 6 but may be left in the released state.

【００４０】一方、周知の転写法、スクリーン印刷法あ
るいはボールボンディング法などを用いて実装基板１の
フットプリント４上に半田１２を供給し、その後半田１
２を除く実装基板２の主面上に前述した方法で耐湿性樹
脂被膜１４を被着する。On the other hand, the solder 12 is supplied onto the footprint 4 of the mounting substrate 1 by using the well-known transfer method, screen printing method or ball bonding method, and then the solder 1 is used.
The moisture-resistant resin coating 14 is deposited on the main surface of the mounting substrate 2 except 2 by the method described above.

【００４１】次に、同図(5) に示すように、リード５の
一端と実装基板１の対応するフットプリント４とを重ね
合わせた後、半導体チップ２の背面に荷重を加える。こ
の時、リード５の一端は、リード５と半導体チップ２と
の間に介在された突起６を介してフットプリント４に確
実に圧接される。Next, as shown in FIG. 5 (5), one end of the lead 5 and the corresponding footprint 4 of the mounting substrate 1 are superposed, and then a load is applied to the back surface of the semiconductor chip 2. At this time, one end of the lead 5 is reliably pressed against the footprint 4 via the protrusion 6 interposed between the lead 5 and the semiconductor chip 2.

【００４２】その後、この状態で実装基板１および半導
体チップ２を半田１２の溶融温度以上の高温雰囲気に曝
すことにより、実装基板１の主面上に半導体チップ２を
フェイスダウンボンディングする。この時、半導体チッ
プ２の背面に加えた荷重は、突起６の変形によって吸
収、緩和されるので、この荷重による半導体チップ２の
ダメージを低減することができる。Then, in this state, the mounting substrate 1 and the semiconductor chip 2 are exposed to a high temperature atmosphere above the melting temperature of the solder 12, so that the semiconductor chip 2 is face-down bonded onto the main surface of the mounting substrate 1. At this time, the load applied to the back surface of the semiconductor chip 2 is absorbed and alleviated by the deformation of the protrusions 6, so that the damage to the semiconductor chip 2 due to this load can be reduced.

【００４３】その後、必要に応じて半導体チップ２の周
囲などに封止部１５を設けたり（図８参照）、半導体チ
ップ２の背面にヒートシンク１７を接合したり（図１０
参照）する。Thereafter, the sealing portion 15 is provided around the semiconductor chip 2 as required (see FIG. 8), or the heat sink 17 is joined to the back surface of the semiconductor chip 2 (see FIG. 10).
refer.

【００４４】本実施例の半導体集積回路装置は、図１２
に示すような方法で製造することもできる。The semiconductor integrated circuit device of this embodiment is shown in FIG.
It can also be manufactured by the method shown in.

【００４５】すなわち、半導体チップ２の主面に突起６
を接合する前記手段に代えて、同図(3) に示すように、
あらかじめリード５の一端に突起６を接着しておき、そ
の後リード５の他端をバンプ電極１０上に一括接続す
る。この場合、突起６と半導体チップ２とは接着剤で接
着してもよく、解放状態のままにしておいてもよい。な
お、この前後の工程は、前記図１１に示す方法と同じで
あるため、その説明は省略する。That is, the protrusion 6 is formed on the main surface of the semiconductor chip 2.
In place of the above means for joining, as shown in FIG.
The protrusion 6 is bonded to one end of the lead 5 in advance, and then the other end of the lead 5 is collectively connected to the bump electrode 10. In this case, the protrusion 6 and the semiconductor chip 2 may be bonded to each other with an adhesive, or may be left in the released state. Since the steps before and after this are the same as the method shown in FIG. 11, the description thereof will be omitted.

【００４６】図１３は、例えばメモリＬＳＩを形成した
半導体チップ２を封止したＳＯＰ２６および論理ＬＳＩ
を形成した半導体チップ２０を封止したＰＧＡ(Pin Gri
d Array)２１のそれぞれを実装基板１９に搭載した従来
技術を示す平面図である。一方、図１４は、本実施例の
実装方式によって上記半導体チップ２，２０を実装基板
１に搭載した平面図である（図１４には、比較のために
図１３に示す実装基板１９の大きさを二点鎖線で示して
ある）。FIG. 13 shows, for example, an SOP 26 and a logic LSI in which a semiconductor chip 2 having a memory LSI formed therein is sealed.
PGA (Pin Gri) that encapsulates the semiconductor chip 20 on which
FIG. 11 is a plan view showing a conventional technique in which each of d Array) 21 is mounted on a mounting substrate 19. On the other hand, FIG. 14 is a plan view in which the semiconductor chips 2 and 20 are mounted on the mounting substrate 1 by the mounting method of this embodiment (in FIG. 14, the size of the mounting substrate 19 shown in FIG. 13 for comparison). Is indicated by a chain double-dashed line).

【００４７】(1) これらの図からも明らかなように、本
実施例によれば、半導体チップ２（２０）と実装基板１
とを電気的に接続するリード５が半導体チップ２（２
０）の外側に突出していないため、従来技術（表面実装
型パッケージ、ＰＧＡ方式、ＴＡＢ方式など）に比べて
半導体チップ２（２０）の実装密度を大幅に向上させる
ことができる。(1) As is apparent from these figures, according to this embodiment, the semiconductor chip 2 (20) and the mounting substrate 1 are
The lead 5 for electrically connecting the semiconductor chip 2 (2
Since it does not project to the outside of 0), the mounting density of the semiconductor chips 2 (20) can be significantly improved as compared with the conventional technology (surface mounting type package, PGA method, TAB method, etc.).

【００４８】(2) 本実施例によれば、リード５の中途部
に中空状態の屈曲部５ａを設けたことにより、半導体チ
ップ２（２０）と実装基板１との熱膨張係数差に起因す
る応力をこの屈曲部５ａの変形によって吸収、緩和する
ことができるので、従来技術（フリップチップ方式な
ど）に比べて、半導体チップ２（２０）と実装基板１と
の接続信頼性を向上させることができる。(2) According to the present embodiment, the hollow bent portion 5a is provided in the middle of the lead 5, which results from the difference in the thermal expansion coefficient between the semiconductor chip 2 (20) and the mounting substrate 1. Since the stress can be absorbed and relieved by the deformation of the bent portion 5a, the connection reliability between the semiconductor chip 2 (20) and the mounting substrate 1 can be improved as compared with the conventional technology (flip chip method or the like). it can.

【００４９】また、半導体集積回路装置の設計に際し
て、半導体チップ２（２０）と実装基板１との熱膨張係
数差に起因する上記応力を考慮する必要がなくなるた
め、実装基板１の材質を任意に選択することが可能とな
り、設計の自由度が向上する。In designing the semiconductor integrated circuit device, it is not necessary to consider the stress caused by the difference in thermal expansion coefficient between the semiconductor chip 2 (20) and the mounting substrate 1, so that the mounting substrate 1 can be made of any material. It becomes possible to select, and the degree of freedom in design is improved.

【００５０】(3) 本実施例によれば、ＴＡＢ方式のリー
ド５を別加工部品として使用することにより、不良に対
する危険分散を図ることが可能となるため、上記の効果
(1) 〜(2) を有する半導体集積回路装置を低コストで提
供することができる。(3) According to the present embodiment, the use of the TAB type lead 5 as another processed component makes it possible to disperse the risk of defects.
The semiconductor integrated circuit device having (1) to (2) can be provided at low cost.

【００５１】[0051]

【実施例２】図１５は、本発明の他の実施例である半導
体集積回路装置の断面図、図２０は、図１５に示す半導
体チップの主面を拡大して示す平面図である。[Embodiment 2] FIG. 15 is a sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention, and FIG. 20 is an enlarged plan view showing the main surface of the semiconductor chip shown in FIG.

【００５２】本実施例は、多ピン化に対応するため、半
導体チップ２と略同一寸法の絶縁フィルム１１の全面に
リード５を延在し、実装基板１のフットプリント４とリ
ード５との接続を半導体チップ２の主面のほぼ全域で取
ることができるようにしたものである。なお、図１５で
は絶縁フィルム１１の図示を、また図２０ではリード５
の図示をそれぞれ省略してある。In this embodiment, in order to cope with the increase in the number of pins, the leads 5 are extended over the entire surface of the insulating film 11 having substantially the same size as the semiconductor chip 2, and the footprint 4 of the mounting board 1 and the leads 5 are connected. Can be taken over almost the entire main surface of the semiconductor chip 2. The insulating film 11 is shown in FIG. 15, and the lead 5 is shown in FIG.
Are not shown.

【００５３】図１６に示す本実施例の一態様は、半導体
チップ２および実装基板１のそれぞれの主面を耐湿性樹
脂被膜１４で被覆して耐湿性の向上を図ったものであ
り、前記実施例の図７に対応するものである。In one embodiment of the present embodiment shown in FIG. 16, the main surface of each of the semiconductor chip 2 and the mounting substrate 1 is covered with a moisture resistant resin coating 14 to improve the moisture resistance. It corresponds to FIG. 7 of an example.

【００５４】図１７に示す本実施例の一態様は、半導体
チップ２および実装基板１のそれぞれの主面を前記耐湿
性樹脂被膜１４で被覆して耐湿性を向上させると共に、
半導体チップ２の周囲に封止部１５を形成して耐粉塵性
の向上を図ったものであり、前記実施例の図８に対応す
るものである。In one mode of this embodiment shown in FIG. 17, the main surfaces of the semiconductor chip 2 and the mounting substrate 1 are covered with the moisture-resistant resin coating 14 to improve the moisture resistance,
The sealing portion 15 is formed around the semiconductor chip 2 to improve the dust resistance, which corresponds to FIG. 8 of the above embodiment.

【００５５】図１８に示す本実施例の一態様は、前記封
止部１５を半導体チップ２の周囲および背面全体に形成
することにより、封止部１５の形成工程を簡略化したも
のであり、前記実施例の図９に対応するものである。One mode of this embodiment shown in FIG. 18 is to simplify the step of forming the sealing portion 15 by forming the sealing portion 15 around the semiconductor chip 2 and the entire back surface. This corresponds to FIG. 9 of the above embodiment.

【００５６】図１９に示す本実施例の一態様は、半導体
チップ２の背面にＡｌなどの高熱伝導材料からなるヒー
トシンク１７を接合し、半導体チップ２で発生した熱を
その背面から逃がすようにしたものであり、前記実施例
の図１０に対応するものである。In one mode of this embodiment shown in FIG. 19, a heat sink 17 made of a highly heat-conductive material such as Al is bonded to the back surface of the semiconductor chip 2 so that the heat generated in the semiconductor chip 2 is released from the back surface. This corresponds to FIG. 10 of the above embodiment.

【００５７】次に、本実施例の半導体集積回路装置の製
造方法の一例を図２０および図２１により説明する。図
２１(a) は図２０のａ−ａ線における断面図、図２１
(b) は図２０のｂ−ｂ線における断面図である。Next, an example of a method of manufacturing the semiconductor integrated circuit device of this embodiment will be described with reference to FIGS. 21A is a sectional view taken along the line aa of FIG.
20B is a sectional view taken along line bb of FIG.

【００５８】まず、前記実施例と同様の方法でリード５
の一端を半導体チップ２のバンプ電極１０上に接合し、
リード５の他端側を実装基板１の対応するフットプリン
ト４に重ね合わせる。この時、半導体チップ２のコーナ
ー部と実装基板１との間に紫外線や熱によって硬化する
樹脂２２を充填し、外部から紫外線あるいは熱を供給し
て樹脂２２を硬化させる。First, the lead 5 is formed by the same method as in the above embodiment.
One end of the is bonded to the bump electrode 10 of the semiconductor chip 2,
The other end of the lead 5 is superposed on the corresponding footprint 4 of the mounting board 1. At this time, a resin 22 that is cured by ultraviolet rays or heat is filled between the corner portion of the semiconductor chip 2 and the mounting substrate 1, and ultraviolet rays or heat is supplied from the outside to cure the resin 22.

【００５９】上記の操作により、半導体チップ２は、樹
脂２２が硬化するときの収縮応力によって実装基板１の
主面方向に付勢され、リード５の一端は、リード５と半
導体チップ２との間に介在された突起６を介してフット
プリント４に確実に圧接される。By the above operation, the semiconductor chip 2 is urged toward the main surface of the mounting substrate 1 by the contraction stress when the resin 22 is cured, and one end of the lead 5 is placed between the lead 5 and the semiconductor chip 2. It is reliably pressed against the footprint 4 via the projection 6 interposed in the.

【００６０】その後、この状態で実装基板１および半導
体チップ２を半田１２の溶融温度以上の高温雰囲気に曝
し、実装基板１の主面上に半導体チップ２をフェイスダ
ウンボンディングする。この時、半導体チップ２に加わ
る樹脂２２の収縮応力は、突起６の変形によって吸収、
緩和されるので、この収縮応力による半導体チップ２の
ダメージを低減することができる。Thereafter, in this state, the mounting substrate 1 and the semiconductor chip 2 are exposed to a high temperature atmosphere above the melting temperature of the solder 12, and the semiconductor chip 2 is face down bonded on the main surface of the mounting substrate 1. At this time, the contraction stress of the resin 22 applied to the semiconductor chip 2 is absorbed by the deformation of the protrusions 6,
Since it is relieved, damage to the semiconductor chip 2 due to this contraction stress can be reduced.

【００６１】その後、必要に応じて半導体チップ２の周
囲などに封止部１５を設けたり（図１７参照）、半導体
チップ２の背面にヒートシンク１７を接合したり（図１
９参照）する。Thereafter, a sealing portion 15 is provided around the semiconductor chip 2 as required (see FIG. 17), or a heat sink 17 is bonded to the back surface of the semiconductor chip 2 (see FIG. 1).
9).

【００６２】本実施例によれば、実装基板１のフットプ
リント４とリード５との接続を半導体チップ２の主面の
ほぼ全域で取ることができるので、半導体チップ２の多
ピン化を促進することが可能となる。According to the present embodiment, the footprint 4 of the mounting substrate 1 and the lead 5 can be connected over almost the entire main surface of the semiconductor chip 2, thus promoting the increase in the number of pins of the semiconductor chip 2. It becomes possible.

【００６３】[0063]

【実施例３】図２２は、本発明の他の実施例である半導
体集積回路装置の断面図である。Third Embodiment FIG. 22 is a sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention.

【００６４】本実施例は、半導体チップ２のバンプ電極
１０に接続されたリード５の一端を半導体チップ２の外
側に延在し、その先端にテストパッド２３を設けたもの
である。半導体チップ２の電気特性テストは、このテス
トパッド２３にプローブなどを当てて行うことができ
る。In this embodiment, one end of the lead 5 connected to the bump electrode 10 of the semiconductor chip 2 extends to the outside of the semiconductor chip 2 and the test pad 23 is provided at the tip thereof. The electrical characteristic test of the semiconductor chip 2 can be performed by applying a probe or the like to the test pad 23.

【００６５】図２３に示す本実施例の一態様は、半導体
チップ２および実装基板１のそれぞれの主面を耐湿性樹
脂被膜１４で被覆して耐湿性の向上を図ったものであ
り、前記実施例の図１６に対応するものである。In one mode of this embodiment shown in FIG. 23, the main surface of each of the semiconductor chip 2 and the mounting substrate 1 is covered with a moisture resistant resin coating 14 to improve the moisture resistance. This corresponds to FIG. 16 of the example.

【００６６】図２４に示す本実施例の一態様は、半導体
チップ２および実装基板１のそれぞれの主面を前記耐湿
性樹脂被膜１４で被覆して耐湿性を向上させると共に、
半導体チップ２の周囲に封止部１５を形成して耐粉塵性
の向上を図ったものであり、前記実施例の図１７に対応
するものである。In one mode of this embodiment shown in FIG. 24, the main surfaces of the semiconductor chip 2 and the mounting substrate 1 are covered with the moisture-resistant resin film 14 to improve the moisture resistance, and
The sealing portion 15 is formed around the semiconductor chip 2 to improve dust resistance, and corresponds to FIG. 17 of the above-described embodiment.

【００６７】図２５に示す本実施例の一態様は、前記封
止部１５を半導体チップ２の周囲および背面全体に形成
することにより、封止部１５の形成工程を簡略化したも
のであり、前記実施例の図１８に対応するものである。In one mode of this embodiment shown in FIG. 25, the step of forming the sealing portion 15 is simplified by forming the sealing portion 15 around the semiconductor chip 2 and the entire back surface. This corresponds to FIG. 18 of the above embodiment.

【００６８】図２６に示す本実施例の一態様は、半導体
チップ２の背面にＡｌなどの高熱伝導材料からなるヒー
トシンク１７を接合し、半導体チップ２で発生した熱を
その背面から逃がすようにしたものであり、前記実施例
の図１９に対応するものである。In one mode of this embodiment shown in FIG. 26, a heat sink 17 made of a highly heat-conductive material such as Al is bonded to the back surface of the semiconductor chip 2 so that the heat generated in the semiconductor chip 2 escapes from the back surface. This corresponds to FIG. 19 of the above embodiment.

【００６９】本実施例によれば、リード５の一端が半導
体チップ２の外側に延在しているため、その分、前記実
施例に比べて半導体チップ２の実効的な占有面積が大き
くなるが、テストパッド２３を半導体チップ２の主面で
はなく、その外側に設けたことにより、半導体チップ２
の多ピン化を促進することが可能となる。According to the present embodiment, one end of the lead 5 extends to the outside of the semiconductor chip 2, so that the effective occupied area of the semiconductor chip 2 becomes larger than that of the above-described embodiment. Since the test pad 23 is provided not on the main surface of the semiconductor chip 2 but on the outside thereof, the semiconductor chip 2
It becomes possible to promote the increase in the number of pins.

【００７０】また、本実施例によれば、テストパッド２
３を半導体チップ２の主面ではなく、その外側に設けた
ことにより、半導体チップ２を実装基板１に搭載した後
のテスタビリティを向上させることができる。Further, according to this embodiment, the test pad 2
Since the semiconductor chip 3 is provided not on the main surface of the semiconductor chip 2 but on the outside thereof, the testability after mounting the semiconductor chip 2 on the mounting substrate 1 can be improved.

【００７１】また、本実施例によれば、リード５の一端
を実装基板１のフットプリント４に重ね合わせる際、こ
のテストパッド２３を位置合わせに利用することができ
るので、位置合わせ作業を簡略化することができると共
に、半導体チップ２と実装基板１との接続信頼性を向上
させることができる。Further, according to this embodiment, when the one end of the lead 5 is superposed on the footprint 4 of the mounting board 1, the test pad 23 can be used for the alignment, so that the alignment work is simplified. In addition, the connection reliability between the semiconductor chip 2 and the mounting substrate 1 can be improved.

【００７２】[0072]

【実施例４】図２７および図２８は、本発明の他の実施
例であるフットプリントとリードの接続部を拡大して示
す断面図である。Fourth Embodiment FIGS. 27 and 28 are enlarged sectional views showing a connecting portion between a footprint and a lead according to another embodiment of the present invention.

【００７３】本実施例は、リード５の一端と実装基板１
のフットプリント４とを半田１２で接続する前記手段に
代えて、Ａｕの熱圧着方式で両者を接続することによ
り、コンタクト抵抗の低減を図ったものである。In this embodiment, one end of the lead 5 and the mounting substrate 1
The contact resistance is reduced by connecting the two by the Au thermocompression bonding method, instead of the means for connecting the footprint 4 and the solder 12 with the solder 12.

【００７４】図２７は、周知の転写バンプ方式などを用
いてリード５の一端にＡｕのバンプ電極２４を形成した
ものである。また、図２８は、同様の方法でフットプリ
ント４の上にＡｕのバンプ電極２４を形成したものであ
る。いずれの場合も、リード５の表面およびフットプリ
ント４の表面にはＡｕのメッキが施される。In FIG. 27, a bump electrode 24 of Au is formed on one end of the lead 5 by using a well-known transfer bump method or the like. Further, in FIG. 28, the bump electrode 24 of Au is formed on the footprint 4 by the same method. In either case, the surface of the lead 5 and the surface of the footprint 4 are plated with Au.

【００７５】[0075]

【実施例５】図２９および図３０は、本発明の他の実施
例であるフットプリントとリードの接続部を拡大して示
す断面図である。[Embodiment 5] FIGS. 29 and 30 are sectional views showing, in an enlarged manner, a footprint-lead connecting portion which is another embodiment of the present invention.

【００７６】本実施例は、リード５の表面（図２９）ま
たはフットプリント４の表面（図３０）に多数の微小突
起２５を形成したものである。この微小突起２５の存在
により、リード５の表面およびフットプリント４の表面
がいずれも平滑である場合に比べて、両者の接触面が強
固に密着されるので、両者のコンタクト抵抗を低減させ
ることができる。In this embodiment, a large number of minute projections 25 are formed on the surface of the lead 5 (FIG. 29) or the surface of the footprint 4 (FIG. 30). Due to the presence of the minute protrusions 25, the contact surfaces of the leads 5 and the footprint 4 are firmly adhered to each other as compared with the case where the surfaces of the leads 5 and the footprint 4 are both smooth, so that the contact resistance of both can be reduced. it can.

【００７７】上記微小突起２５は、リード５の表面また
はフットプリント４の表面をエッチングして形成する。
また、微小突起２５はリード５およびフットプリント４
の両者に形成してもよい。The minute projections 25 are formed by etching the surface of the lead 5 or the surface of the footprint 4.
In addition, the minute projections 25 are formed on the lead 5 and the footprint
May be formed in both.

【００７８】図３１に示す本実施例の一態様は、フット
プリント４の表面に微小突起２５を形成する一方、リー
ド５の表面にＡｕのバンプ電極２４を形成し、両者のコ
ンタクト抵抗の一層の低減を図ったものである。また、
図３２に示すように、フットプリント４の表面にＡｕの
バンプ電極２４を形成し、リード５の表面に微小突起２
５を形成した場合にも同様の効果を得ることができる。In one mode of this embodiment shown in FIG. 31, the minute protrusions 25 are formed on the surface of the footprint 4 and the bump electrodes 24 of Au are formed on the surface of the leads 5 to further increase the contact resistance between them. This is a reduction. Also,
As shown in FIG. 32, the bump electrodes 24 of Au are formed on the surface of the footprint 4 and the minute protrusions 2 are formed on the surface of the leads 5.
When 5 is formed, the same effect can be obtained.

【００７９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say.

【００８０】例えばリードと半導体チップとの間に介在
させる突起は、前記実施例の形状に限定されるものでは
なく、例えば図３３に示すように、一つの突起６で複数
の接続部に同時に荷重が加わるようにしてもよい。For example, the projection interposed between the lead and the semiconductor chip is not limited to the shape of the above-described embodiment, and for example, as shown in FIG. May be added.

【００８１】また、図３４に示すように、複数個の突起
６をダム状に連続して一体形成することにより、半導体
チップ２の主面に突起６を接着する作業を簡略化するこ
とができる。同図(a) は、ダム状に一体形成した突起６
の配置位置を示し、同図(b)、(c) は、同図(a) のＡ−
Ｂ線における半導体チップ２の断面図をそれぞれ示して
いる。いずれの場合も、突起６が前記封止部１５の機能
を併せ持った形状になっている。Further, as shown in FIG. 34, by integrally forming a plurality of protrusions 6 in the shape of a dam, the work of adhering the protrusions 6 to the main surface of the semiconductor chip 2 can be simplified. . In the figure (a), the projection 6 integrally formed in a dam shape is shown.
(B) and (c) of FIG. 7A show the arrangement position of
The cross-sectional views of the semiconductor chip 2 along line B are respectively shown. In any case, the projection 6 has a shape that also has the function of the sealing portion 15.

【００８２】また、図３５に示すように、屈曲部５ａが
形成された領域の絶縁フィルム１１を除去することによ
り、プレスなどによる屈曲部５ａの形成工程を簡略する
ことができる。Further, as shown in FIG. 35, by removing the insulating film 11 in the region where the bent portion 5a is formed, the step of forming the bent portion 5a by pressing or the like can be simplified.

【００８３】[0083]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
It is as follows.

【００８４】(1) 半導体チップの外側にリードが突出し
ていないため、従来技術（表面実装型パッケージ、ＰＧ
Ａ方式、ＴＡＢ方式など）に比べて半導体チップの実装
密度を大幅に向上させることができる。(1) Since the leads do not protrude to the outside of the semiconductor chip, the prior art (surface mount type package, PG
It is possible to significantly improve the mounting density of the semiconductor chips as compared with the A method, the TAB method, etc.).

【００８５】(2) リードの中途部に中空状態の屈曲部を
設けたことにより、半導体チップと実装基板との熱膨張
係数差に起因する応力をこの屈曲部の変形によって吸
収、緩和することができるので、従来技術（フリップチ
ップ方式など）に比べて、半導体チップと実装基板との
接続信頼性を向上させることができる。(2) By providing a hollow bent portion in the middle of the lead, the stress caused by the difference in thermal expansion coefficient between the semiconductor chip and the mounting substrate can be absorbed and relaxed by the deformation of the bent portion. Therefore, it is possible to improve the connection reliability between the semiconductor chip and the mounting substrate as compared with the conventional technology (flip chip method or the like).

【００８６】(3) 実装基板のフットプリントとリードと
の接続を半導体チップの主面のほぼ全域で取ることがで
きるので、半導体チップの多ピン化を促進することが可
能となる。(3) Since the footprint of the mounting board and the leads can be connected over almost the entire main surface of the semiconductor chip, it is possible to promote the increase in the number of pins of the semiconductor chip.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である半導体集積回路装置の
断面図である。FIG. 1 is a cross-sectional view of a semiconductor integrated circuit device that is an embodiment of the present invention.

【図２】図１の一部を拡大して示す断面図である。FIG. 2 is a cross-sectional view showing a part of FIG. 1 in an enlarged manner.

【図３】半導体チップとリードとの接続部を拡大して示
す断面図である。FIG. 3 is an enlarged sectional view showing a connecting portion between a semiconductor chip and a lead.

【図４】半導体チップとリードとの接続部を拡大して示
す断面図である。FIG. 4 is an enlarged sectional view showing a connecting portion between a semiconductor chip and a lead.

【図５】半導体チップとリードとの接続部を拡大して示
す断面図である。FIG. 5 is an enlarged sectional view showing a connection portion between a semiconductor chip and a lead.

【図６】半導体チップとリードとの接続部を拡大して示
す断面図である。FIG. 6 is an enlarged sectional view showing a connecting portion between a semiconductor chip and a lead.

【図７】本発明の他の実施例である半導体集積回路装置
の断面図である。FIG. 7 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図８】本発明の他の実施例である半導体集積回路装置
の断面図である。FIG. 8 is a sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention.

【図９】本発明の他の実施例である半導体集積回路装置
の断面図である。FIG. 9 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図１０】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 10 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing the method of manufacturing a semiconductor integrated circuit device which is an embodiment of the present invention.

【図１２】本発明の他の実施例である半導体集積回路装
置の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing the method of manufacturing a semiconductor integrated circuit device which is another embodiment of the present invention.

【図１３】従来の実装方式を示す実装基板の平面図であ
る。FIG. 13 is a plan view of a mounting board showing a conventional mounting method.

【図１４】本発明の実装方式と従来の実装方式とを比較
して示す実装基板の平面図である。FIG. 14 is a plan view of a mounting board showing a mounting method of the present invention and a conventional mounting method in comparison.

【図１５】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 15 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図１６】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 16 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図１７】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 17 is a sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention.

【図１８】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 18 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図１９】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 19 is a sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention.

【図２０】半導体チップの主面を拡大して示す平面図で
ある。FIG. 20 is an enlarged plan view showing a main surface of a semiconductor chip.

【図２１】本発明の他の実施例である半導体集積回路装
置の製造方法を示す断面図である。FIG. 21 is a cross-sectional view showing the method of manufacturing a semiconductor integrated circuit device which is another embodiment of the present invention.

【図２２】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 22 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図２３】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 23 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図２４】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 24 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図２５】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 25 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図２６】本発明の他の実施例である半導体集積回路装
置の断面図である。FIG. 26 is a cross-sectional view of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図２７】フットプリントとリードの接続部を拡大して
示す断面図である。FIG. 27 is an enlarged sectional view showing a connecting portion between a footprint and a lead.

【図２８】フットプリントとリードの接続部を拡大して
示す断面図である。FIG. 28 is an enlarged sectional view showing a connecting portion between a footprint and a lead.

【図２９】フットプリントとリードの接続部を拡大して
示す断面図である。FIG. 29 is an enlarged sectional view showing a connecting portion between a footprint and a lead.

【図３０】フットプリントとリードの接続部を拡大して
示す断面図である。FIG. 30 is an enlarged sectional view showing a connecting portion between a footprint and a lead.

【図３１】フットプリントとリードの接続部を拡大して
示す断面図である。FIG. 31 is an enlarged sectional view showing a connecting portion between a footprint and a lead.

【図３２】フットプリントとリードの接続部を拡大して
示す断面図である。FIG. 32 is an enlarged sectional view showing a connecting portion between a footprint and a lead.

【図３３】本発明の他の実施例である半導体集積回路装
置の一部を拡大して示す断面図である。FIG. 33 is an enlarged cross-sectional view showing a part of a semiconductor integrated circuit device which is another embodiment of the present invention.

【図３４】(a) は、ダム状に一体形成した突起の配置位
置を示す斜視図、(b) および(c)は、突起の断面図であ
る。FIG. 34 (a) is a perspective view showing an arrangement position of a protrusion integrally formed in a dam shape, and FIGS. 34 (b) and (c) are sectional views of the protrusion.

【図３５】本発明の他の実施例である半導体集積回路装
置の一部を拡大して示す断面図である。FIG. 35 is an enlarged cross-sectional view showing a part of a semiconductor integrated circuit device which is another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ 実装基板 ２ 半導体チップ ３ 電極パッド ４ フットプリント ５ リード ５ａ 屈曲部 ６ 突起 ７ 絶縁膜 ８ 配線 ９ パッシベーション膜 １０ バンプ電極 １１ 絶縁フィルム １１ａ 開孔 １２ 半田 １３ 配線 １４ 耐湿性樹脂被膜 １５ 封止部 １６ エアベント １７ ヒートシンク １８ スルーホール １９ 実装基板 ２０ 半導体チップ ２１ ＰＧＡ ２２ 樹脂 ２３ テストパッド ２４ バンプ電極 ２５ 微小突起 ２６ ＳＯＰ 1 Mounting Substrate 2 Semiconductor Chip 3 Electrode Pad 4 Footprint 5 Lead 5a Bent Part 6 Protrusion 7 Insulating Film 8 Wiring 9 Passivation Film 10 Bump Electrode 11 Insulating Film 11a Opening Hole 12 Solder 13 Wiring 14 Moisture Resistant Resin Coating 15 Sealing Section 16 Air vent 17 Heat sink 18 Through hole 19 Mounting board 20 Semiconductor chip 21 PGA 22 Resin 23 Test pad 24 Bump electrode 25 Small protrusion 26 SOP

フロントページの続き (72)発明者 大塚 寛治 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 水上 雅雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 舘 宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内Front page continuation (72) Inventor Kanji Otsuka 2326 Imai, Ome City, Tokyo, Hitachi, Ltd. Device Development Center (72) Inventor Masao Mizukami 2326 Imai, Ome City, Tokyo, Hitachi Device Development Center (72) ) Inventor Hiroshi Tate 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Hiritsu Cho-LS Engineering Co., Ltd.

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 一端が実装基板の主面のフットプリント
に接続され、他の一端が半導体チップの主面の電極パッ
ドに接続されたリードを介して前記半導体チップを前記
実装基板にフェイスダウンボンディングしてなる半導体
集積回路装置であって、前記リードは、前記フットプリ
ントに接続された一端側が前記電極パッドに接続された
他の一端側よりも半導体チップの内側に位置するように
延在され、かつ前記リードの中途部には、中空状態の屈
曲部が形成されていることを特徴とする半導体集積回路
装置。1. A face-down bonding of the semiconductor chip to the mounting board through leads whose one end is connected to a footprint on the main surface of the mounting board and the other end is connected to an electrode pad on the main surface of the semiconductor chip. In the semiconductor integrated circuit device, the lead is extended so that one end side connected to the footprint is located inside the semiconductor chip more than the other one end side connected to the electrode pad, A semiconductor integrated circuit device, characterized in that a hollow bent portion is formed in the middle of the lead. 【請求項２】 前記リードは、少なくとも一層以上の配
線層を有する絶縁フィルムの一面に形成され、その一端
は、バンプ電極を介して半導体チップの電極パッドと電
気的に接続されていることを特徴とする請求項１記載の
半導体集積回路装置。2. The lead is formed on one surface of an insulating film having at least one wiring layer, and one end thereof is electrically connected to an electrode pad of a semiconductor chip via a bump electrode. The semiconductor integrated circuit device according to claim 1. 【請求項３】 半導体チップと略同一寸法を有する絶縁
フィルムの全面にリードが延在され、実装基板のフット
プリントと前記リードとが前記半導体チップの主面のほ
ぼ全域で接続されていることを特徴とする請求項２記載
の半導体集積回路装置。3. Leads are extended over the entire surface of an insulating film having substantially the same dimensions as the semiconductor chip, and the footprint of the mounting substrate and the leads are connected over substantially the entire main surface of the semiconductor chip. The semiconductor integrated circuit device according to claim 2, wherein the semiconductor integrated circuit device is a semiconductor integrated circuit device. 【請求項４】 前記フットプリントに接続されたリード
の一端と半導体チップの主面との間には、ゴム状弾性体
からなる突起が介在されていることを特徴とする請求項
１記載の半導体集積回路装置。4. The semiconductor according to claim 1, wherein a protrusion made of a rubber-like elastic material is interposed between one end of the lead connected to the footprint and the main surface of the semiconductor chip. Integrated circuit device. 【請求項５】 前記ゴム状弾性体からなる突起の複数個
がダム状に一体形成されていることを特徴とする請求項
３記載の半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 3, wherein a plurality of the protrusions made of the rubber-like elastic body are integrally formed in a dam shape. 【請求項６】 前記半導体チップの周囲が樹脂により封
止され、前記樹脂の一部には、封止部の内外に貫通する
エアベントが形成されていることを特徴とする請求項５
記載の半導体集積回路装置。6. The periphery of the semiconductor chip is sealed with a resin, and an air vent penetrating the inside and outside of the sealing portion is formed in a part of the resin.
The semiconductor integrated circuit device described. 【請求項７】 前記リードの一端が半導体チップの外側
に延在され、その先端にテストパッドが形成されている
ことを特徴とする請求項１記載の半導体集積回路装置。7. The semiconductor integrated circuit device according to claim 1, wherein one end of the lead extends to the outside of the semiconductor chip and a test pad is formed at the tip thereof. 【請求項８】 前記フットプリントの表面または前記リ
ードの表面には、多数の微小突起が形成されていること
を特徴とする請求項１記載の半導体集積回路装置。8. The semiconductor integrated circuit device according to claim 1, wherein a large number of minute protrusions are formed on the surface of the footprint or the surface of the lead. 【請求項９】 請求項４または５記載の半導体集積回路
装置の製造方法であって、前記リードの一端を半導体チ
ップの電極パッドに接続し、前記リードの他の一端を実
装基板のフットプリントに重ね合わせた後、前記半導体
チップの背面に荷重を加え、前記ゴム状弾性体からなる
突起を介して前記リードの一端を前記フットプリントに
圧接することを特徴とする半導体集積回路装置の製造方
法。9. The method for manufacturing a semiconductor integrated circuit device according to claim 4, wherein one end of the lead is connected to an electrode pad of a semiconductor chip, and the other end of the lead is used as a footprint of a mounting board. After stacking, a load is applied to the back surface of the semiconductor chip, and one end of the lead is brought into pressure contact with the footprint via a protrusion made of the rubber-like elastic body. 【請求項１０】 請求項４または５記載の半導体集積回
路装置の製造方法であって、前記リードの一端を半導体
チップの電極パッドに接続し、前記リードの他の一端を
実装基板のフットプリントに重ね合わせると共に、前記
半導体チップと前記実装基板との間に樹脂を充填し、前
記樹脂が硬化するときの収縮応力によって前記半導体チ
ップを前記実装基板に付勢し、ゴム状弾性体からなる突
起を介して前記リードの一端をフットプリントに圧接す
ることを特徴とする半導体集積回路装置の製造方法。10. The method for manufacturing a semiconductor integrated circuit device according to claim 4, wherein one end of the lead is connected to an electrode pad of a semiconductor chip, and the other end of the lead is used as a footprint of a mounting board. A resin is filled between the semiconductor chip and the mounting substrate while superposed, and the semiconductor chip is urged toward the mounting substrate by the contraction stress when the resin is cured, and a protrusion made of a rubber-like elastic body is formed. A method of manufacturing a semiconductor integrated circuit device, wherein one end of the lead is pressed against the footprint via the via.
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