JP2007315933A - コンパレータ回路 - Google Patents
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Abstract
【課題】消費電流を抑えつつ、入力信号の検出の高速化を図ることが可能なコンパレータ回路を提供する。
【解決手段】コンパレータ回路100は、第1の入力端子1にプラス側入力4aが接続されるとともに第2の入力端子2にマイナス側入力4bが接続された第1のコンパレータ4と、第1の入力端子1にマイナス側入力5bが接続されるとともに第2の入力端子2にプラス側入力5aが接続された第2のコンパレータ5と、この第2のコンパレータ5の出力がその入力に接続されたインバータ6と、このインバータ6の出力および第1のコンパレータ4の出力がその入力に接続され、その出力が出力端子3に接続されたAND回路7と、を備える。
【選択図】図1
【解決手段】コンパレータ回路100は、第1の入力端子1にプラス側入力4aが接続されるとともに第2の入力端子2にマイナス側入力4bが接続された第1のコンパレータ4と、第1の入力端子1にマイナス側入力5bが接続されるとともに第2の入力端子2にプラス側入力5aが接続された第2のコンパレータ5と、この第2のコンパレータ5の出力がその入力に接続されたインバータ6と、このインバータ6の出力および第1のコンパレータ4の出力がその入力に接続され、その出力が出力端子3に接続されたAND回路7と、を備える。
【選択図】図1
Description
本発明は、2入力の電位差を検出するコンパレータ回路に関するものである。
近年、携帯電話は、カメラの高メガピクセル化や、滑らかな動画表示等の要求により、電子機器間において伝送線路を介して高速に信号を転送する必要性が生じてきている。
この大量の信号を伝送する手段の一つとして、電流を信号伝送の手段として用いたLVDS(Low Voltage Differential Signaling) インタフェイス回路が使われることがある。
このLVDSインタフェイス回路は、高周波のクロック及びデータ信号を低電圧の差動信号に変換して出力する回路である。そして、このLVDSインタフェイス回路は、ドライバの通常動作時に差動電圧の出力信号、パワーダウン時は電位差0(信号”Z”)を出力する特徴を持つ。
この特徴を利用して、該LVDSインタフェイス回路は、ドライバ側がレシーバ側を待ち受け状態にしたい時に電位差0(信号”Z”)を出力する。そして、レシーバ側の待ち受けを解除したい時は、該LVDSインタフェイス回路は、解除用の信号として 信号“Z”から信号”1”を出力し、そして信号”0”を出力する。レシーバ側がこの信号の変化を検出して該待ち受け状態を解除する。
なお、ここで、「待ち受け状態」とは、データを送受信しないときは不必要な回路を全てパワーダウンし、消費電流を極力抑える状態を指す。携帯電話においては、待ち受け時の消費電流を抑えることが重要な要素となる。
このような場合、信号”Z”から信号”1”検出ではなく、信号”1”から信号”0”検出のレスポンス時間に対して厳しい仕様があるとする。コンパレータの性能は、この仕様を満たすように設計する必要がある。
ここで、コンパレータ回路の検出のレスポンス時間は、消費電流(動作電流)に反比例する関係にある。このため、信号”1”から信号”0”検出のレスポンス時間を短くしようとすると、回路の消費電流が増えてしまう。結果的に、待ち受け時の消費電流が増えてしまう問題があった。
また、一般的なコンパレータの回路構成では、信号”Z”から信号”1”を検出するときのレスポンス時間よりも信号”1”から信号”0”を検出する時のレスポンス時間が長い。したがって、信号“0”検出の方を高速にすることが難しい。
ここで、信号”1”から信号”0”の検出を短くする従来技術として、出力制御素子(p型MOSトランジスタ)の制御電圧を所定の電圧に保持する回路を備えた回路が提案されている(例えば、特許文献1参照。)。
この従来の回路によれば、該p型MOSトランジスタのゲートに出力が接続されたダイオードの出力の値(2VGS)を該p型MOSトランジスタの反転レベルにできるだけ近づけている。これにより、信号”0”の検出のレスポンス時間を短くすることが理論的には可能である。
しかし、トランジスタ間のVthのミスマッチ、ノイズによる誤動作等の影響を考えるとVGSの値は該p型MOSトランジスタの反転レベル程度にすることが望ましい。
このような理由により、信号”0”の検出のレスポンス時間をある程度短くすることはできるが、信号”1”の検出のレスポンス時間の半分以下というような回路を実現するのは難しい。
特開平11−242060号公報
本発明は、消費電流を抑えつつ、入力信号の検出の高速化を図ることが可能なコンパレータ回路を提供することを目的とする。
本発明の一態様に係るコンパレータ回路は、第1の入力端子に入力された第1の入力信号の電位と第2の入力端子に入力された第2の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第1の入力端子にプラス側入力が接続されるとともに前記第2の入力端子にマイナス側入力が接続され、前記第1の入力信号の電位から前記第2の入力信号の電位を除算した第1の電位差と第1の基準値とを比較し、前記第1の電位差が前記第1の基準値以下の場合は第1の信号を出力し、前記第1の電位差が前記第1の基準値よりも大きい場合に第2の信号を出力する第1のコンパレータと、
前記第1の入力端子にマイナス側入力が接続されるとともに前記第2の入力端子にプラス側入力が接続され、前記第2の入力信号の電位から前記第1の入力信号の電位を除算した第2の電位差と第2の基準値とを比較し、前記第2の電位差が前記第2の基準値以下の場合は前記第1の信号を出力し、前記第2の電位差が前記第2の基準値よりも大きい場合に第2の信号を出力し、前記第1のコンパレータよりも大きい動作電流で高速に動作する第2のコンパレータと、を備え、
前記第1の電位差が前記第1の基準値以下の場合には、前記第1のコンパレータにより前記第1の電位差と前記第1の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力し、
前記第1の電位差が前記第1の基準値よりも大きい場合には、前記第2のコンパレータを活性化させて、前記第2のコンパレータにより前記2の電位差と前記第2の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力することを特徴とする。
前記第1の入力端子にプラス側入力が接続されるとともに前記第2の入力端子にマイナス側入力が接続され、前記第1の入力信号の電位から前記第2の入力信号の電位を除算した第1の電位差と第1の基準値とを比較し、前記第1の電位差が前記第1の基準値以下の場合は第1の信号を出力し、前記第1の電位差が前記第1の基準値よりも大きい場合に第2の信号を出力する第1のコンパレータと、
前記第1の入力端子にマイナス側入力が接続されるとともに前記第2の入力端子にプラス側入力が接続され、前記第2の入力信号の電位から前記第1の入力信号の電位を除算した第2の電位差と第2の基準値とを比較し、前記第2の電位差が前記第2の基準値以下の場合は前記第1の信号を出力し、前記第2の電位差が前記第2の基準値よりも大きい場合に第2の信号を出力し、前記第1のコンパレータよりも大きい動作電流で高速に動作する第2のコンパレータと、を備え、
前記第1の電位差が前記第1の基準値以下の場合には、前記第1のコンパレータにより前記第1の電位差と前記第1の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力し、
前記第1の電位差が前記第1の基準値よりも大きい場合には、前記第2のコンパレータを活性化させて、前記第2のコンパレータにより前記2の電位差と前記第2の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力することを特徴とする。
本発明の他の態様に係るコンパレータ回路は、第1の入力端子に入力された第1の入力信号の電位と第2の入力端子に入力された第2の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第1の入力端子にプラス側入力が接続されるとともに前記第2の入力端子にマイナス側入力が接続され、前記第1の入力信号の電位から前記第2の入力信号の電位を除算した第1の電位差と基準値とを比較し、前記第1の電位差が前記基準値以下の場合は第1の信号を出力し、前記第1の電位差が前記基準値よりも大きい場合に第2の信号を出力するコンパレータと、
前記第1の電位差が前記基準値よりも大きい場合に、前記コンパレータの動作電流を増加させて、前記コンパレータの動作速度を速くする動作電流調整回路と、を備え、
前記コンパレータにより前記第1の電位差と前記基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力することを特徴とする。
前記第1の入力端子にプラス側入力が接続されるとともに前記第2の入力端子にマイナス側入力が接続され、前記第1の入力信号の電位から前記第2の入力信号の電位を除算した第1の電位差と基準値とを比較し、前記第1の電位差が前記基準値以下の場合は第1の信号を出力し、前記第1の電位差が前記基準値よりも大きい場合に第2の信号を出力するコンパレータと、
前記第1の電位差が前記基準値よりも大きい場合に、前記コンパレータの動作電流を増加させて、前記コンパレータの動作速度を速くする動作電流調整回路と、を備え、
前記コンパレータにより前記第1の電位差と前記基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力することを特徴とする。
本発明のコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
本発明の一態様に係るコンパレータ回路は、2入力の電位差を検出し、電位差が0(信号”Z”)入力の場合、低電圧出力“Low”を出力し、電位差がプラス(信号“1”)入力の場合、高電圧出力“High”を出力する。
そして、このコンパレータ回路は、信号”Z”から信号”1”を検出する場合は動作電流の少ない回路で動作する。また、このコンパレータ回路は、信号”1”から信号”0”(電位差がマイナス)を検出する場合は動作電流の多い回路で高速に動作する。
このコンパレータ回路により、信号”Z”から信号”1”検出時の回路の消費電流を抑えるとともに、信号”1”から信号”0”検出のレスポンス時間の高速化を図るものである。
以下、本発明に係る各実施例について図面に基づいて説明する。
図1は、本発明の一態様である実施例1に係るコンパレータ回路の要部の構成を示す図である。
図1に示すように、コンパレータ回路100は、第1の入力端子1に入力された第1の入力信号の電位V1と第2の入力端子2に入力された第2の入力信号の電位V2の電位差を検出し、所望の信号を出力端子3に出力する。
このコンパレータ回路100は、第1の入力端子1にプラス側入力4aが接続されるとともに第2の入力端子2にマイナス側入力4bが接続された第1のコンパレータ4と、第1の入力端子1にマイナス側入力5bが接続されるとともに第2の入力端子2にプラス側入力5aが接続された第2のコンパレータ5と、この第2のコンパレータ5の出力がその入力に接続されたインバータ6と、このインバータ6の出力および第1のコンパレータ4の出力がその入力に接続され、その出力が出力端子3に接続されたAND回路7と、を備えている。
第1のコンパレータ4は、第1の入力信号の電位V1から第2の入力信号の電位V2を除算した第1の電位差(V1−V2)と第1の基準値(ここでは、0)とを比較する。そして、第1のコンパレータ4は、第1の電位差(V1−V2)が第1の基準値以下の場合(入力信号”Z”の場合)は第1の信号“Low”を出力する。また、第1のコンパレータ4は、第1の電位差(V1−V2)が第1の基準値よりも大きい場合(入力信号“1”の場合)に第2の信号“High”を出力する。
また、第1のコンパレータ4は、トランジスタを含む回路により構成されている。
第2のコンパレータ5は、第2の入力信号の電位V2から第1の入力信号の電位V1を除算した第2の電位差(V2−V1)と第2の基準値(ここでは、0)とを比較する。そして、第2のコンパレータ5は、第2の電位差(V2−V1)が第2の基準値以下の場合(入力信号“1”の場合)は第1の信号“Low”を出力する。また、第2のコンパレータ5は、第2の電位差(V2−V1)が第2の基準値よりも大きい場合(入力信号“0”の場合)に第2の信号“High”を出力する。
なお、ここでは、第2の電位差(V2−V1)は、第1の電位差を反転させた値となっている。
さらに、第2のコンパレータ5は、第1のコンパレータ4と同様にトランジスタを含む回路により構成されている。このようなコンパレータの検出時間は、回路に流す電流量に反比例するので、第2のコンパレータ5は、第1のコンパレータ4よりも大きい動作電流で高速に動作する。
また、第2のコンパレータ5は、第1のコンパレータ4から出力される出力信号(イネーブル信号EN)に基づいて活性化(enable)される。ここでは、第1のコンパレータ4から出力される第2の信号がイネーブル信号ENに相当し、第2のコンパレータ5のイネーブル入力端子5cに入力される。
このように、コンパレータ回路100は、第1の電位差(V1−V2)が第1の基準値以下の場合には、第1のコンパレータ4により第1の電位差(V1−V2)と第1の基準値とを比較し出力した信号に基づいて、信号を出力端子3に出力する。
一方、コンパレータ回路100は、第1の電位差(V1−V2)が第1の基準値よりも大きい場合には、第2のコンパレータ5を活性化させて、高速に動作する第2のコンパレータ5により第2の電位差(V2−V1)と第2の基準値とを比較し出力した信号に基づいて、信号を出力端子3に出力する。
ここで、以上のような構成を有するコンパレータ回路100の動作について説明する。図2は、本発明の一態様である実施例1に係るコンパレータ回路100の各構成の出力波形を示す図である。
まず初めに、コンパレータ回路が入力信号“Z”から入力信号”1”を検出する動作について説明する。
第1の入力端子1の電位V1と第2の入力端子の電位V2との第1の電位差(V1−V2)が0(入力信号“Z”)の時(時間t0)、第1のコンパレータ1が第1の信号“Low”を出力する。この時、高速に動作可能な第2のコンパレータ2は、不活性(disable)状態である。
次に、時間t1で、第1の入力端子1の電位V1と第2の入力端子2の電位V2との第1の電位差(V1−V2)がプラスの信号(入力信号“1”)が入力される。これにより、時間t2で、第1のコンパレータ4が第2の信号“High”を出力する。
この出力がAND回路7を介して出力端子3からコンパレータ回路100の出力として出力される。すなわち、第2のコンパレータ5の出力の反転信号であるインバータ6の出力と第1のコンパレータ4の出力とはAND回路7によりANDとなっているので、コンパレータ回路100は第1のコンパレータ4の出力信号を受けて信号“High”を出力する。
この時の出力のレスポンス時間(時間t2−時間t1)が、コンパレータ回路100の入力信号”Z”から入力信号”1”の検出のレスポンス時間Tuとなる。
既述のように、第1のコンパレータ4の出力が第2のコンパレータ5のイネーブル入力端子5cに接続されている。これにより、第1のコンパレータ回路4の第2の信号“High”出力で、第2のコンパレータ5が活性化され起動する。
次に、時間t3で、第1の入力端子1の電位V1と第2の入力端子2の電位V2との第1の電位差(V1−V2)がマイナスの信号(入力信号“0”)が入力される。
そして、第1の電位差(V1−V2)がマイナスの信号(入力信号“0”)が入力される、すなわち第2の電位差(V2−V1)がプラスになるのに対応して、時間t4で、第2のコンパレータ5が第2の信号“High”を出力する。これに伴い、インバータ6は第2のコンパレータ5の出力を反転させた信号“Low”を出力する。
この出力がAND回路7を介して出力端子3からコンパレータ回路100の出力として出力される。すなわち、第2のコンパレータ5の出力の反転信号であるインバータ6の出力と第1のコンパレータ4の出力とはAND回路7によりANDとなっているので、コンパレータ回路100は第2のコンパレータ5の反転出力信号を受けて信号“Low”を出力する。
この時の出力のレスポンス時間(時間t4−時間t3)が、コンパレータ回路100の入力信号”1”から入力信号”0”の検出のレスポンス時間Tdとなる。
この時のコンパレータ回路100のレスポンス時間は、第2のコンパレータ5による信号”0”の検出時間で決まる。したがって、第1のコンパレータ4による信号”1”の検出に比べて、高速なレスポンス時間を実現できる。
次に、時間t5で、第1のコンパレータ4が“Low”を出力する。この出力により動作電流の大きい第2のコンパレータ5が不活性化される。したがって、回路の消費電流を低減することができる。
以上のように、本実施例に係るコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
実施例1では、入力信号“0”を検出後は、消費電流の大きい第2のコンパレータを不活性化する構成について述べた。
しかし、入力信号“0”を検出後、高速に動作可能な第2のコンパレータにより入力信号の検出動作を継続するようにしてもよい。
そこで、本実施例では、入力信号“0”を検出後も、外部制御信号により選択的に第2のコンパレータによる入力信号の検出動作を継続する構成について述べる。
図3は、本発明の一態様である実施例2に係るコンパレータ回路200の要部構成を示す図である。なお、実施例1と同様の符号を付された構成は、実施例1と同様の構成である。
図3に示すように、コンパレータ回路200は、第1の入力端子1にプラス側入力4aが接続されるとともに第2の入力端子2にマイナス側入力4bが接続された第1のコンパレータ4と、第1の入力端子1にマイナス側入力5bが接続されるとともに第2の入力端子2にプラス側入力5aが接続された第2のコンパレータ5と、この第2のコンパレータ5の出力がその入力に接続されたインバータ6と、このインバータ6の出力および第1のコンパレータ4の出力がその入力に接続され、その出力が第1の出力端子3aに接続されたAND回路7と、第1のコンパレータ4の出力が入力に接続されるとともに外部制御信号Scを入力するための制御端子9が入力に接続され、その出力が第2のコンパレータ5のイネーブル端子に接続された論理回路(OR回路)8と、を備えている。
インバータ6の出力は、さらに第2の出力端子3bに接続されている。
OR回路8は、第2のコンパレータ5を活性化させるイネーブル信号ENを第2のコンパレータ5に出力する。すなわち、OR回路8は、第2の信号“High”が入力されているとき、または、外部制御信号Sc(“High”)が入力されているときに、該イネーブル信号EN(“High”)を出力する。
なお、OR回路8は、同様の動作をする他の論理回路であってもよい。
ここで、第2のコンパレータ5が、外部制御信号Scによる該イネーブル信号ENにより活性化した場合について検討する。該イネーブル信号ENが入力されている間、入力信号が“0”であるか“1”であるかに拘わらず、第2のコンパレータ5は動作することになる。
したがって、コンパレータ回路200は、高速動作が可能な第2のコンパレータ5により入力信号“0”、または入力信号“1”を検出した結果を、インバータ6を介して第2の出力端子3bから出力する。これにより、コンパレータ回路200は、継続して入力される入力信号“0”、入力信号“1”を高速に検出することができる。
既述のように、実施例1のコンパレータ回路100では、高速動作する第2のコンパレータ5の活性/不活性の制御が第1のコンパレータ4の出力で決まる。これに対し、本実施例2のコンパレータ回路200では、さらに、外部の外部制御信号Scで高速動作が可能な第2のコンパレータ回路200の活性/不活性の制御ができる。
なお、コンパレータ回路200の初めの入力信号”0”の検出のレスポンス時間を短くする効果は実施例1と同様である。
以上のように、本実施例に係るコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
なお、本実施例において、第1のコンパレータ4は、動作を継続するものとして説明したが、外部制御信号Scに同期して、第1のコンパレータ4を不活性化するようにしてもよい。これにより、第1のコンパレータ4による消費電流を低減することができる。
実施例1、2では、入力信号に応じて、動作速度のことなる2つのコンパレータを切り替えて使用する構成について述べた。
本実施例においては、入力信号に応じて、コンパレータの動作電流を調整して、動作速度を変更する構成について述べる。
図4は、本発明の一態様である実施例3に係るコンパレータ回路の要部構成を示す図である。なお、実施例1と同様の符号を付された構成は、実施例1と同様の構成である。
図4に示すように、コンパレータ回路300は、第1の入力端子1に入力された第1の入力信号の電位V1と第2の入力端子2に入力された第2の入力信号の電位V2の電位差を検出し、所望の信号を出力端子3に出力する。
このコンパレータ回路300は、電源Vddと接地GNDとの間に接続され、第1の入力端子1にプラス側入力10aが接続されるとともに第2の入力端子2にマイナス側入力10bが接続されたコンパレータ10と、電源Vddと接地GNDとの間に接続され、コンパレータ10に接続された動作電流調整回路11と、を備える。
コンパレータ10は、トランジスタを含む回路により構成されている。このようなコンパレータ10の検出時間は、既述のように、回路に流す電流量に反比例するので、動作電流が増加すると高速に動作する。
また、コンパレータ10は、第1の入力信号の電位V1から第2の入力信号の電位V2を除算した第1の電位差(V1−V2)と基準値(ここでは、0)とを比較する。そして、コンパレータ10は、第1の電位差(V1−V2)が該基準値以下の場合は第1の信号“Low”を出力し、第1の電位差(V1−V2)が該基準値よりも大きい場合に第2の信号“High”を出力する。
動作電流調整回路11は、電源Vddに一端が接続された第1の電流源12と、電源Vddに一端が接続された第2の電流源13と、第1の電流源12の他端にその一端が接続され、その他端が第2の電流源13の他端に接続されたスイッチ回路14と、このスイッチ回路14の他端にドレインおよびゲートが接続されるとともにソースが接地GNDに接続された(ダイオード接続された)第1のn型MOSトランジスタ15と、コンパレータ10にドレインが接続され、そのゲートが第1のn型MOSトランジスタ15のゲートに接続され、ソースが接地GNDに接続された第2のn型MOSトランジスタ16と、を有する。
スイッチ回路14は、コンパレータ10の出力信号によりオン/オフが制御されるようになっている。このスイッチ回路14は、例えば、MOSトランジスタにより構成される。
第2のn型MOSトランジスタ16は、コンパレータ10に動作電流I2を流すための電流源として機能する。そして、この第2のMOSトランジスタ16は、第1のMOSトランジスタ15とカレントミラー構成となっている。
動作電流調整回路11は、第1の電位差(V1−V2)が基準値よりも大きい場合にコンパレータ10から出力される第2の信号“High”に応じて、スイッチ回路14をオンして電流I1を増加し、コンパレータ10の動作電流I2を増加させる。これにより、コンパレータ10の動作速度を速くする。
例えば、第1の電流源12の電流値を10uA、第2の電流源13の電流値を1uAとする。この場合、スイッチ回路14がオンすることにより、スイッチ回路14がオフしている時に比べ、第1のn型MOSトランジスタ15に流れる電流I1の値は11uA、すなわち11倍となる。これにより、電流I1のミラー電流である動作電流I2の値も11倍となる。
コンパレータ10の検出時間は、既述のように、回路に流す電流量に反比例するので、スイッチ回路14がオンしている(第2の信号“High”が入力されている)状態では、コンパレータ回路300は高速に出力応答できる。
このように、コンパレータ回路300は、コンパレータ10により第1の電位差(V1−V2)と基準値とを比較し出力した信号に基づいて、所望の信号を出力端子3に出力する。
ここで、以上のような構成を有するコンパレータ回路300の動作について説明する。図5は、本発明の一態様である実施例3に係るコンパレータ回路300の各構成の出力波形を示す図である。
まず初めに、コンパレータ回路300が入力信号“Z”から入力信号”1”を検出する動作について説明する。
第1の入力端子1の電位V1と第2の入力端子の電位V2との第1の電位差(V1−V2)が0(入力信号“Z”)の時(時間t10)、コンパレータ10が第1の信号“Low”を出力する。この時、動作電流調整回路11は、スイッチ回路14がオフであるため第1の電流源12から電流が供給されず、ミラー電流である動作電流I2は小さく抑えられている。
次に、時間t11で、第1の入力端子1の電位V1と第2の入力端子2の電位V2との第1の電位差(V1−V2)がプラスの信号(入力信号“1”)が入力される。これにより、時間t12で、コンパレータ10が第2の信号“High”を出力する。この出力が出力端子3からコンパレータ回路300の出力として出力される。
この時の出力のレスポンス時間(時間t12−時間t11)が、コンパレータ回路300の入力信号”Z”から入力信号”1”の検出のレスポンス時間Tuとなる。
既述のように、コンパレータ10の出力が動作電流調整回路11のスイッチ回路14に入力されるようになっている。これにより、コンパレータ回路10の第2の信号“High”出力で、スイッチ回路14がONし、電流I1が第1の電流源12と第2の電流源13の出力電流の和となり、ミラー電流である動作電流I2が増加する。
次に、時間t13で、第1の入力端子1の電位V1と第2の入力端子2の電位V2との第1の電位差(V1−V2)がマイナスの信号(入力信号“0”)が入力される。
そして、第1の電位差(V1−V2)がマイナスの信号(入力信号“0”)の入力に対応して、時間t14で、動作電流I2が増加し高速動作可能なコンパレータ10が第1の信号“Low”を出力する。この出力が出力端子3からコンパレータ回路300の出力として出力される。
この時の出力のレスポンス時間(時間t14−時間t13)が、コンパレータ回路300の入力信号”1”から入力信号”0”の検出のレスポンス時間Tdとなる。
この時のコンパレータ回路300のレスポンス時間は、高速動作可能な状態であるコンパレータ10による入力信号”0”の検出時間で決まる。したがって、動作電流I2が抑えられた状態であるコンパレータ10による入力信号”1”の検出に比べて、高速なレスポンス時間を実現できる。
そして、コンパレータ10が出力した第1の信号“Low”により、スイッチ回路14がオフし、動作電流I2が小さく抑えられる。したがって、回路の消費電流を低減することができる。
なお、実施例2と同様に、スイッチ回路14に外部制御信号を入力して、選択的にオンし、コンパレータ10の動作電流を増加させるようにしてもよい。
以上のように、本実施例に係るコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
なお、以上各実施例において、第1の信号を“Low”、第2の信号を“High”として説明したが、回路構成、論理を変更することにより、第1の信号を“High”、第2の信号を“Low”としてもよい。
1 第1の入力端子
2 第2の入力端子
3 出力端子
3a 第1の出力端子
3b 第2の出力端子
4 第1のコンパレータ
4a プラス側入力
4b マイナス側入力
5 第2のコンパレータ
5a プラス側入力
5b マイナス側入力
5c イネーブル端子
6 インバータ
7 AND回路
8 論理回路(OR回路)
9 制御端子
10 コンパレータ
10a プラス側入力
10b マイナス側入力
11 動作電流調整回路
12 第1の電流源
13 第2の電流源
14 スイッチ回路
15 n型MOSトランジスタ
16 n型MOSトランジスタ
100、200、300 コンパレータ回路
2 第2の入力端子
3 出力端子
3a 第1の出力端子
3b 第2の出力端子
4 第1のコンパレータ
4a プラス側入力
4b マイナス側入力
5 第2のコンパレータ
5a プラス側入力
5b マイナス側入力
5c イネーブル端子
6 インバータ
7 AND回路
8 論理回路(OR回路)
9 制御端子
10 コンパレータ
10a プラス側入力
10b マイナス側入力
11 動作電流調整回路
12 第1の電流源
13 第2の電流源
14 スイッチ回路
15 n型MOSトランジスタ
16 n型MOSトランジスタ
100、200、300 コンパレータ回路
Claims (5)
- 第1の入力端子に入力された第1の入力信号の電位と第2の入力端子に入力された第2の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第1の入力端子にプラス側入力が接続されるとともに前記第2の入力端子にマイナス側入力が接続され、前記第1の入力信号の電位から前記第2の入力信号の電位を除算した第1の電位差と第1の基準値とを比較し、前記第1の電位差が前記第1の基準値以下の場合は第1の信号を出力し、前記第1の電位差が前記第1の基準値よりも大きい場合に第2の信号を出力する第1のコンパレータと、
前記第1の入力端子にマイナス側入力が接続されるとともに前記第2の入力端子にプラス側入力が接続され、前記第2の入力信号の電位から前記第1の入力信号の電位を除算した第2の電位差と第2の基準値とを比較し、前記第2の電位差が前記第2の基準値以下の場合は前記第1の信号を出力し、前記第2の電位差が前記第2の基準値よりも大きい場合に第2の信号を出力し、前記第1のコンパレータよりも大きい動作電流で高速に動作する第2のコンパレータと、を備え、
前記第1の電位差が前記第1の基準値以下の場合には、前記第1のコンパレータにより前記第1の電位差と前記第1の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力し、
前記第1の電位差が前記第1の基準値よりも大きい場合には、前記第2のコンパレータを活性化させて、前記第2のコンパレータにより前記2の電位差と前記第2の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力する
ことを特徴とするコンパレータ回路。 - 前記第2のコンパレータは、前記第1のコンパレータから出力される出力信号に基づいて活性化される
ことを特徴とする請求項1に記載のコンパレータ回路。 - 前記第1のコンパレータの出力が入力に接続されるとともに外部制御信号を入力するための制御端子が入力に接続され、前記第2のコンパレータを活性化させるイネーブル信号を前記第2のコンパレータに出力する論理回路をさらに備え、
前記論理回路は、前記第2の信号、または、前記外部制御信号が入力されているときに、前記イネーブル信号を出力する
ことを特徴とする請求項2に記載のコンパレータ回路。 - 第1の入力端子に入力された第1の入力信号の電位と第2の入力端子に入力された第2の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第1の入力端子にプラス側入力が接続されるとともに前記第2の入力端子にマイナス側入力が接続され、前記第1の入力信号の電位から前記第2の入力信号の電位を除算した第1の電位差と基準値とを比較し、前記第1の電位差が前記基準値以下の場合は第1の信号を出力し、前記第1の電位差が前記基準値よりも大きい場合に第2の信号を出力するコンパレータと、
前記第1の電位差が前記基準値よりも大きい場合に、前記コンパレータの動作電流を増加させて、前記コンパレータの動作速度を速くする動作電流調整回路と、を備え、
前記コンパレータにより前記第1の電位差と前記基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力する
ことを特徴とするコンパレータ回路。 - 前記動作電流調整回路は、前記第2の信号に応じて、前記コンパレータの動作電流を増加させることを特徴とする請求項4に記載のコンパレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006146270A JP2007315933A (ja) | 2006-05-26 | 2006-05-26 | コンパレータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006146270A JP2007315933A (ja) | 2006-05-26 | 2006-05-26 | コンパレータ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007315933A true JP2007315933A (ja) | 2007-12-06 |
Family
ID=38849915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006146270A Pending JP2007315933A (ja) | 2006-05-26 | 2006-05-26 | コンパレータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007315933A (ja) |
-
2006
- 2006-05-26 JP JP2006146270A patent/JP2007315933A/ja active Pending
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