JP2007294939A

JP2007294939A - Semiconductor device

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Publication number: JP2007294939A
Application number: JP2007089299A
Authority: JP
Inventors: Katsuhiro Katou; 且宏加藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-03-31
Filing date: 2007-03-29
Publication date: 2007-11-08
Anticipated expiration: 2027-03-29
Also published as: JP4750746B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing electrostatic surge with no increase in leak current. <P>SOLUTION: A protection circuit for protecting an internal circuit is provided between a power source line and a ground line. The protection circuit comprises a protection transistor 121 in which a drain is connected to the power source line while a source and gate are connected to the ground line. Further, the protection transistor 121 is constituted by integrating two kinds of transistor structure parts 122 and 123. The gate length of the transistor 123 is longer than that of the transistor 122. The total gate width of the transistor 123 is larger than that of the transistor 122. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、サージ電流から集積回路ブロックを保護するための保護回路を備える半導体装置に関する。 The present invention relates to a semiconductor device including a protection circuit for protecting an integrated circuit block from a surge current.

近年の携帯機器の普及等により、半導体装置に対する低消費電力化の要請が益々大きくなっている。携帯機器は、充電式内蔵バッテリや乾電池等を駆動電源としているからである。充電や乾電池交換が必要となる頻度を低く抑えること（すなわち、バッテリ寿命を長期化すること）は、携帯機器の商品価値を高める上で、重要な要素である。 With the spread of portable devices in recent years, demands for lower power consumption of semiconductor devices are increasing. This is because portable devices use a rechargeable built-in battery, a dry cell, or the like as a driving power source. Keeping the frequency with which charging and dry battery replacement are required low (that is, extending the battery life) is an important factor in increasing the commercial value of portable devices.

半導体装置の消費電力を増大させる要因の一つとして、集積回路を構成するトランジスタやダイオードのリーク電流がある。リーク電流とは、トランジスタやダイオードがオフ状態や逆バイアス状態のときに流れる電流である。消費電力を抑えるためには、集積回路内の各素子を、リーク電流がなるべく小さくなるように設計することが望ましい。 One of the factors that increase the power consumption of a semiconductor device is a leakage current of a transistor or a diode constituting an integrated circuit. The leakage current is a current that flows when a transistor or a diode is in an off state or a reverse bias state. In order to reduce power consumption, it is desirable to design each element in the integrated circuit so that the leakage current is as small as possible.

リーク電流を低減する方法の一つとして、電源電圧を低く抑える方法がある。例えば、下記特許文献１に記載された技術では、フローティングゲートの側面に凹凸を形成して電荷を集中させることにより、不揮発性メモリの書き込み電圧／消去電圧を低下させることができ、これにより、メモリ装置の消費電力を抑えることができる。しかし、半導体装置の素子数は非常に多く、このため、リーク電流は、１素子当たりの値がごくわずかであっても、集積回路全体としては大きい値になる。例えば、集積回路の素子数が１００万（１×１０⁶ ）個である場合、１素子当たりのリーク電流が１兆分の１（１×１０^-12 ）アンペアであっても、リーク電流の総和は１００万分の１（１×１０^-6）アンペアになる。
このリーク電流値は、携帯機器の仕様によっては、無視できないばかりか、商品価値を無くしてしまう可能性もある。したがって、電源電圧を低減させるだけでは、リーク電流を十分に小さく抑えることはできない。 One method for reducing the leakage current is to keep the power supply voltage low. For example, in the technique described in Patent Document 1 below, the write voltage / erase voltage of the nonvolatile memory can be lowered by forming concavities and convexities on the side surface of the floating gate and concentrating the charges, whereby the memory The power consumption of the apparatus can be suppressed. However, the number of elements in the semiconductor device is very large. Therefore, even if the value per element is very small, the entire integrated circuit has a large value. For example, when the number of elements of an integrated circuit is 1 million (1 × 10 ⁶ ), even if the leakage current per element is 1 trillionth (1 × 10 ⁻¹² ) ampere, Becomes one millionth (1 × 10 ⁻⁶ ) amperes.
This leakage current value is not negligible depending on the specifications of the portable device, and it may lose the commercial value. Therefore, the leakage current cannot be suppressed sufficiently small only by reducing the power supply voltage.

一方、集積回路を複数のブロックに分けて、駆動するブロックのみに電源電圧を供給することにより、リーク電流を低減させる技術が、知られている。この技術によれば、駆動していないブロックでは、電源電圧が供給されないため、リーク電流が発生しない。したがって、半導体装置全体でのリーク電流を、大幅に低減することができる。 On the other hand, a technique is known that reduces the leakage current by dividing an integrated circuit into a plurality of blocks and supplying a power supply voltage only to the blocks to be driven. According to this technique, in a block that is not driven, a power supply voltage is not supplied, so that no leakage current occurs. Therefore, the leakage current in the entire semiconductor device can be greatly reduced.

ここで、集積回路は、多くの場合、対応する機能の使用時にのみ駆動すればよいブロックと、常時駆動する必要があるブロックとを含む。常時駆動ブロックを含む場合、消費電力を低減するためには、該常時駆動ブロックの回路規模を可能な限り小さくすることも有効である。 Here, in many cases, the integrated circuit includes a block that needs to be driven only when the corresponding function is used and a block that needs to be driven at all times. In the case of including a constantly driven block, it is also effective to reduce the circuit scale of the constantly driven block as much as possible in order to reduce power consumption.

しかし、小規模の集積回路ブロックをリーク電流が小さい素子で構成した場合、素子の静電破壊を起こし易くなるという新たな欠点を生じる。 However, when a small-scale integrated circuit block is composed of an element having a small leakage current, a new disadvantage that the element is liable to cause electrostatic breakdown is caused.

トランジスタの静電破壊を防止する技術としては、例えば下記特許文献２に記載された技術が知られている。特許文献２の技術では、トランジスタの端部のゲート長を中央部分のゲート長よりも長くすることにより電界の集中を防止して、静電破壊を防止している。しかし、この技術は、サージ電流自体を低減することはできないため、集積回路の静電破壊を防止する技術としては不十分である。 As a technique for preventing electrostatic breakdown of a transistor, for example, a technique described in Patent Document 2 below is known. In the technique of Patent Document 2, the gate length of the end portion of the transistor is made longer than the gate length of the central portion, thereby preventing electric field concentration and preventing electrostatic breakdown. However, since this technique cannot reduce the surge current itself, it is insufficient as a technique for preventing electrostatic breakdown of the integrated circuit.

これに対して、集積回路ブロックを構成する素子の静電破壊を、保護回路を設けることによって防止する方法がある。図１２は、保護回路を有する集積回路の構成を概略的に示す回路図である。図１２に示したように、内部回路（例えば上述の常時駆動回路）１２１０および保護回路１２２０は、電源線１２３０と接地線１２４０との間に並列に接続される。保護回路１２２０としては、ＭＯＳ(Metal Oxide Semiconductor) トランジスタやＰＮ接合ダイオードを使用することができるが、図１２の例ではＧＧＮＭＯＳ(Gate Grounded NMOS)１２２１を使用している。保護回路１２２０を設けることにより、静電気サージを防止することが可能である。 On the other hand, there is a method for preventing electrostatic breakdown of elements constituting the integrated circuit block by providing a protection circuit. FIG. 12 is a circuit diagram schematically showing a configuration of an integrated circuit having a protection circuit. As shown in FIG. 12, the internal circuit (for example, the above-described constant driving circuit) 1210 and the protection circuit 1220 are connected in parallel between the power supply line 1230 and the ground line 1240. As the protection circuit 1220, a MOS (Metal Oxide Semiconductor) transistor or a PN junction diode can be used, but a GGNMOS (Gate Grounded NMOS) 1221 is used in the example of FIG. By providing the protection circuit 1220, electrostatic surge can be prevented.

しかしながら、保護回路１２２０を設けた場合、この保護回路１２２０を構成する素子のリーク電流が発生して、集積回路のリーク電流が増加するという欠点がある。例えば、保護回路１２２０をＭＯＳトランジスタで構成した場合にはサブスレッショルド電流がリーク電流になり、また、保護回路１２２０をＰＮ接合ダイオードで構成した場合には接合リーク電流がリーク電流になる。その一方で、リーク電流が小さくなるように保護回路１２２０を設計すると、静電気サージを防止する効果が損なわれる。
特開平６−５８７１号公報特開平９−２６０５０４号公報 However, in the case where the protection circuit 1220 is provided, there is a disadvantage that a leakage current of an element constituting the protection circuit 1220 is generated and a leakage current of the integrated circuit is increased. For example, when the protection circuit 1220 is configured by a MOS transistor, the subthreshold current becomes a leakage current, and when the protection circuit 1220 is configured by a PN junction diode, the junction leakage current becomes a leakage current. On the other hand, if the protection circuit 1220 is designed so as to reduce the leakage current, the effect of preventing electrostatic surge is impaired.
JP-A-6-5871 JP-A-9-260504

この発明の課題は、リーク電流を増大させることなく静電サージを防止することができる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of preventing an electrostatic surge without increasing a leakage current.

この発明は、第１、第２電源線に接続された内部回路と、内部回路を保護するために第１、第２電源線に接続された保護回路とを備える半導体装置に関する。 The present invention relates to a semiconductor device including an internal circuit connected to first and second power supply lines, and a protection circuit connected to first and second power supply lines to protect the internal circuits.

そして、保護回路は、１電源線に接続される第１の高濃度不純物領域と、第２電源線に接続される第２の高濃度不純物領域と、第１のゲート長を有する第１の制御電極及び第１のゲート長より長い第２のゲート長を有する第２の制御電極とが一体に形成されるとともに第２電源線に接続される制御電極とを有する保護トランジスタを有し、保護トランジスタは、第１の高濃度不純物領域と第２の高濃度不純物領域と第１の制御電極とを有する第１トランジスタ構造部と、第１の高濃度不純物領域と第２の高濃度不純物領域と第２の制御電極とを有する第２トランジスタ構造部とを備える。 The protection circuit includes a first high-concentration impurity region connected to one power supply line, a second high-concentration impurity region connected to the second power supply line, and a first control having a first gate length. A protection transistor having an electrode and a second control electrode having a second gate length longer than the first gate length, the control transistor having a control electrode connected to the second power supply line; Includes a first transistor structure having a first high concentration impurity region, a second high concentration impurity region, and a first control electrode, a first high concentration impurity region, a second high concentration impurity region, and a first high concentration impurity region. And a second transistor structure having two control electrodes.

この発明によれば、ゲート長が短い第１トランジスタ構造部によって静電サージに対する保護回路の応答性を確保できるとともに、ゲート長が長い第２トランジスタ構造部によってリーク電流の増加を抑えることができる。 According to the present invention, the first transistor structure having a short gate length can ensure the response of the protection circuit against electrostatic surge, and the increase in leakage current can be suppressed by the second transistor structure having a long gate length.

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the size, shape, and arrangement relationship of each component are shown only schematically to the extent that the present invention can be understood, and the numerical conditions described below are merely examples. .

第１の実施形態
まず、この発明の第１の実施形態に係る半導体装置について、図１〜図４を用いて説明する。 First Embodiment First, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS.

図１は、この実施形態に係る半導体装置の要部構成を示す回路ブロック図である。また、図２は、図１に示した回路ブロックのレイアウト構造を概念的に示す平面図である。 FIG. 1 is a circuit block diagram showing a main configuration of the semiconductor device according to this embodiment. FIG. 2 is a plan view conceptually showing the layout structure of the circuit block shown in FIG.

図１に示したように、この実施形態に係る半導体装置１００は、内部回路１１０と、保護回路１２０と、電源線１３０と、接地線１４０とを有する。 As shown in FIG. 1, the semiconductor device 100 according to this embodiment includes an internal circuit 110, a protection circuit 120, a power supply line 130, and a ground line 140.

図１において、内部回路１１０は、半導体装置１００の何らかの機能を実現するための集積回路であり、例えば上述の常時駆動回路である。内部回路１１０は、電源線１３０および接地線１４０に接続されている。図２（Ａ）は、内部回路１１０のレイアウト構成例を概略的に示す平面図である。図２（Ａ）に示したように、内部回路１１０のＮ型領域１１１には、Ｐ型ソース領域１１２、Ｐ型ドレイン領域１１３およびゲート電極１１４を含むＰＭＯＳトランジスタが、複数個形成される。また、Ｐ型領域１１５には、Ｎ型ソース領域１１６、Ｎ型ドレイン領域１１７およびゲート電極１１８を含むＮＭＯＳトランジスタが、複数個形成される。ソース領域１１２，１１６、ドレイン領域１１３，１１７およびゲート電極１１４，１１８は、配線パターン１１９によって配線される。この実施形態では、ゲート電極１１４，１１８の配線幅（すなわち、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート長）は、すべて同じ値Ｌ１である。 In FIG. 1, an internal circuit 110 is an integrated circuit for realizing some function of the semiconductor device 100, and is, for example, the above-described constant drive circuit. The internal circuit 110 is connected to the power supply line 130 and the ground line 140. FIG. 2A is a plan view schematically showing a layout configuration example of the internal circuit 110. As shown in FIG. 2A, in the N-type region 111 of the internal circuit 110, a plurality of PMOS transistors including a P-type source region 112, a P-type drain region 113, and a gate electrode 114 are formed. In the P-type region 115, a plurality of NMOS transistors including an N-type source region 116, an N-type drain region 117, and a gate electrode 118 are formed. The source regions 112 and 116, the drain regions 113 and 117, and the gate electrodes 114 and 118 are wired by a wiring pattern 119. In this embodiment, the wiring widths of the gate electrodes 114 and 118 (that is, the gate lengths of the PMOS transistor and the NMOS transistor) are all the same value L1.

また、図１において、保護回路１２０は、集積回路ブロックをサージ電流からを保護するための集積回路である。図１に示したように、保護回路１２０は、１個の保護トランジスタ１２１を有する。保護トランジスタ１２１は、ＮＭＯＳ構造である。この保護トランジスタ１２１は、ドレインＤで電源線１３０に接続され且つソースＳおよびゲートＧで接地線１４０に接続されている。また、保護トランジスタ１２１には、基板電位Ｂが印加される。図２（Ｂ）は、保護回路１２０のレイアウト構成例を概念的に示す平面図である。また、図３は、図２（Ｂ）に符号Ａで示した部分の拡大図である。 In FIG. 1, a protection circuit 120 is an integrated circuit for protecting the integrated circuit block from surge current. As illustrated in FIG. 1, the protection circuit 120 includes one protection transistor 121. The protection transistor 121 has an NMOS structure. The protection transistor 121 is connected to the power supply line 130 at the drain D and connected to the ground line 140 at the source S and the gate G. Further, the substrate potential B is applied to the protection transistor 121. FIG. 2B is a plan view conceptually showing a layout configuration example of the protection circuit 120. FIG. 3 is an enlarged view of a portion indicated by a symbol A in FIG.

図２（Ｂ）および図３から解るように、保護トランジスタ１２１は、電源線１３０（図２（Ｂ）、図３では示さず）に接続される第１のＮ型高濃度不純物領域（ドレインＤ）と、接地線１４０（図２（Ｂ）、図３では示さず）に接続される第２のＮ型高濃度不純物領域（ソースＳ）と、ゲート電極Ｇとを有する。ゲート電極Ｇは、第１のゲート長Ｌ１を有する第１のゲート電極１２２ｃと、第２のゲート長Ｌ２（Ｌ１＜Ｌ２）を有する第２のゲート電極１２３ｃとが一体に形成されている。 As can be seen from FIGS. 2B and 3, the protection transistor 121 includes a first N-type high concentration impurity region (drain D) connected to the power supply line 130 (FIG. 2B, not shown in FIG. 3). ), A second N-type high concentration impurity region (source S) connected to the ground line 140 (not shown in FIGS. 2B and 3), and the gate electrode G. In the gate electrode G, a first gate electrode 122c having a first gate length L1 and a second gate electrode 123c having a second gate length L2 (L1 <L2) are integrally formed.

保護トランジスタ１２１には、多数のトランジスタ構造部が一体に形成されている。この実施形態では、第１、第２のトランジスタ構造部１２２，１２３が交互に形成されている。第１のトランジスタ構造部１２２は、Ｎ型ソース領域１２２ａ（第２のＮ型高濃度不純物領域Ｓの一部）、Ｎ型ドレイン領域１２２ｂ（第１のＮ型高濃度不純物領域Ｄの一部）およびゲート電極１２２ｃを含む。第２のトランジスタ構造部１２３は、Ｎ型ソース領域１２３ａ（第２のＮ型高濃度不純物領域Ｓの一部）、Ｎ型ドレイン領域１２３ｂ（第１のＮ型高濃度不純物領域１Ｄの一部）およびゲート電極１２３ｃを含む。また、トランジスタ構造部１２２のゲート幅ｗ₁ ，ｗ₁ ，・・・の総和Ｗ₁ は、トランジスタ構造部１２３のゲート幅ｗ₂ ，ｗ₂ ，・・・の総和Ｗ₂ よりも小さくなるように、設定される。ドレイン領域１２２ｂ，１２３ｂは、コンタクト１２４を介して、電源線１３０に接続されている。また、ソース領域１２２ａ，１２３ａおよびゲート電極１２２ｃ，１２３ｃは、コンタクト１２５を介して、接地線１４０に接続されている。なお、各トランジスタ構造１２２のゲート幅は同一である必要はなく、さらに、トランジスタ構造１２３のゲート幅も同一である必要はない。 In the protection transistor 121, a large number of transistor structures are integrally formed. In this embodiment, the first and second transistor structures 122 and 123 are alternately formed. The first transistor structure 122 includes an N-type source region 122a (a part of the second N-type high-concentration impurity region S) and an N-type drain region 122b (a part of the first N-type high-concentration impurity region D). And a gate electrode 122c. The second transistor structure 123 includes an N-type source region 123a (a part of the second N-type high-concentration impurity region S) and an N-type drain region 123b (a part of the first N-type high-concentration impurity region 1D). And a gate electrode 123c. Further, the total sum W ₁ of the gate widths w ₁ , w ₁ ,... Of the transistor structure 122 is made smaller than the total W ₂ of the gate widths w ₂ , w ₂ ,. Is set. The drain regions 122 b and 123 b are connected to the power supply line 130 via the contact 124. The source regions 122 a and 123 a and the gate electrodes 122 c and 123 c are connected to the ground line 140 through the contact 125. Note that the gate widths of the transistor structures 122 need not be the same, and the gate widths of the transistor structures 123 need not be the same.

次に、この実施形態に係る半導体装置１００の動作について説明する。 Next, the operation of the semiconductor device 100 according to this embodiment will be described.

電源線１３０（図１参照）に正極の静電気サージが印加されると、この電源線１３０の電位上昇に起因して、内部回路１１０に貫通電流が流れる。そして、電源線１３０の電位がブレークダウン電圧を超えると、ブレークダウンが発生して、内部回路１１０内のＮＭＯＳトランジスタがバイポーラ動作に移行する。但し、内部回路１１０内のＮＭＯＳトランジスタはＰＭＯＳトランジスタと直列に接続されているので（図２（Ａ）参照）、サージ電流は流れ難い。 When a positive electrostatic surge is applied to the power supply line 130 (see FIG. 1), a through current flows through the internal circuit 110 due to the potential increase of the power supply line 130. When the potential of the power supply line 130 exceeds the breakdown voltage, breakdown occurs, and the NMOS transistor in the internal circuit 110 shifts to bipolar operation. However, since the NMOS transistor in the internal circuit 110 is connected in series with the PMOS transistor (see FIG. 2A), a surge current hardly flows.

ここで、保護トランジスタ（ＮＭＯＳトランジスタ）１２１に設けられたトランジスタ構造部１２２のゲート長は、内部回路１１０に設けられたＮＭＯＳトランジスタのゲート長Ｌ１と同一である（上述）。したがって、内部回路１１０でブレークダウンが発生したとき、トランジスタ構造部１２２もブレークダウンする。そして、このブレークダウンによる基板電位Ｂの上昇により、トランジスタ構造部１２２もバイポーラ動作に移行する。さらに、基板電位Ｂが上昇しているので、このトランジスタ構造部１２２と一体に形成されたトランジスタ構造部１２３も、バイポーラ動作に移行する。このようにして、保護トランジスタ１２１にサージ電流が流れて、接地線１４０に吸収される。 Here, the gate length of the transistor structure 122 provided in the protection transistor (NMOS transistor) 121 is the same as the gate length L1 of the NMOS transistor provided in the internal circuit 110 (described above). Therefore, when breakdown occurs in the internal circuit 110, the transistor structure 122 also breaks down. The transistor structure 122 also shifts to the bipolar operation due to the increase in the substrate potential B due to the breakdown. Further, since the substrate potential B is increased, the transistor structure 123 formed integrally with the transistor structure 122 also shifts to the bipolar operation. In this way, a surge current flows through the protection transistor 121 and is absorbed by the ground line 140.

上述のように、内部回路１１０にはサージ電流が流れにくいので、該サージ電流の大部分は保護トランジスタ１２１を流れる。これにより、内部回路１１０は、静電破壊から保護される。 As described above, since a surge current hardly flows in the internal circuit 110, most of the surge current flows through the protection transistor 121. Thereby, the internal circuit 110 is protected from electrostatic breakdown.

続いて、この実施形態に係る半導体装置の特性について、図４を用いて説明する。 Next, characteristics of the semiconductor device according to this embodiment will be described with reference to FIG.

図４は、半導体装置の電流−電圧特性を説明するためのグラフであり、縦軸はドレイン電流［アンペア］、横軸はソース・ドレイン間電圧［ボルト］である。また、図４において、曲線Ｃ０は半導体装置１００（図１〜図３参照）の電流−電圧特性であり、曲線Ｃ１は従来の半導体装置（ゲート長Ｌ１）の電流−電圧特性、曲線Ｃ２は従来の半導体装置（ゲート長Ｌ２）の電流−電圧特性を示している。 FIG. 4 is a graph for explaining the current-voltage characteristics of the semiconductor device, where the vertical axis represents the drain current [ampere] and the horizontal axis represents the source-drain voltage [volt]. In FIG. 4, a curve C0 is a current-voltage characteristic of the semiconductor device 100 (see FIGS. 1 to 3), a curve C1 is a current-voltage characteristic of a conventional semiconductor device (gate length L1), and a curve C2 is a conventional one. 2 shows current-voltage characteristics of the semiconductor device (gate length L2).

上述のように、内部回路１１０を構成するトランジスタのゲート長はＬ１である。このため、ゲート長Ｌ１のみの保護トランジスタは、内部回路１１０と同じソース・ドレイン間電圧Ｖ０でターン・オンする。図４から解るように、この実施形態に係る半導体装置１００も、ゲート長Ｌ１のみの保護トランジスタと同じソース・ドレイン間電圧Ｖ０でターンオンする。したがって、この実施形態の半導体装置１００は、内部回路１１０と同じタイミングで保護トランジスタ１２１がターン・オンするので、優れた静電破壊防止効果を有する。これに対して、ゲート長Ｌ２のみの保護トランジスタは、電圧Ｖ１（Ｖ０＜Ｖ１）でターン・オンするので、ターン・オン・タイミングが内部回路１１０よりも遅くなり、十分な静電破壊防止効果を得ることができない。 As described above, the gate length of the transistors constituting the internal circuit 110 is L1. For this reason, the protection transistor having only the gate length L 1 is turned on at the same source-drain voltage V 0 as that of the internal circuit 110. As can be seen from FIG. 4, the semiconductor device 100 according to this embodiment is also turned on at the same source-drain voltage V0 as that of the protection transistor having only the gate length L1. Therefore, since the protection transistor 121 is turned on at the same timing as the internal circuit 110, the semiconductor device 100 of this embodiment has an excellent electrostatic breakdown preventing effect. On the other hand, since the protection transistor having only the gate length L2 is turned on at the voltage V1 (V0 <V1), the turn-on timing is later than that of the internal circuit 110, and a sufficient electrostatic breakdown preventing effect is obtained. Can't get.

その一方で、この実施形態の保護トランジスタ１２１は、ゲート長Ｌ２（Ｌ１＜Ｌ２）のトランジスタ構造部１２３を有しているので、非動作時のリーク電流を、ゲート長Ｌ１の保護トランジスタよりも小さくすることができる。 On the other hand, since the protection transistor 121 of this embodiment has the transistor structure 123 with a gate length L2 (L1 <L2), the leakage current during non-operation is smaller than that of the protection transistor with the gate length L1. can do.

ここで、リーク電流を小さくするためには、上述のように、トランジスタ構造部１２２のゲート幅ｗ₁ ，ｗ₁ ，・・・の総和Ｗ₁ を、トランジスタ構造部１２３のゲート幅ｗ₂ ，ｗ₂ ，・・・の総和Ｗ₂ と比較して、可能な限り小さくする設定ことが望ましい。但し、保護トランジスタ１２２のゲート幅を短くするほど、ターンオンタイミングが内部回路１１０よりも遅くなり易いので静電破壊防止効果は低下する。したがって、トランジスタ構造部１２２，１２３のゲート幅の比は、リーク電流低減効果と静電破壊防止効果との兼ね合いに応じて、適宜設計されるべきである。 Here, in order to reduce the leakage current, as described above, the sum W ₁ of the gate widths w ₁ , w ₁ ,... Of the transistor structure portion 122 is set to the gate width w ₂ , w of the transistor structure portion 123. _2, as compared to the total W ₂ of ..., it is desirable set to as small as possible. However, as the gate width of the protection transistor 122 is shortened, the turn-on timing tends to be later than that of the internal circuit 110, so that the electrostatic breakdown preventing effect is lowered. Therefore, the ratio of the gate widths of the transistor structures 122 and 123 should be appropriately designed in accordance with the balance between the leakage current reducing effect and the electrostatic breakdown preventing effect.

以上説明したように、この実施形態によれば、ゲート長が内部回路１１０と同一のトランジスタ構造部１２２とゲート長が内部回路１１０よりも長いトランジスタ構造部１２３とを一体に形成してなる保護トランジスタ１２１を使用するので、静電気サージに対する応答性に優れ（したがって、静電破壊が生じ難く）、且つ、リーク電流が小さい半導体装置を提供することができる。 As described above, according to this embodiment, the transistor structure 122 having the same gate length as that of the internal circuit 110 and the transistor structure 123 having a gate length longer than that of the internal circuit 110 are integrally formed. Since 121 is used, it is possible to provide a semiconductor device that is excellent in response to electrostatic surges (and therefore hardly causes electrostatic breakdown) and has a small leakage current.

第２の実施形態
次に、この発明の第２の実施形態に係る半導体装置について、図５および図６を用いて説明する。 Second Embodiment Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS.

図５は、この実施形態に係る保護トランジスタのレイアウト構造を示す部分拡大図である。図５において、図３と同じ符号を付した構成要素は、それぞれ図３の場合と同じものを示している。 FIG. 5 is a partially enlarged view showing the layout structure of the protection transistor according to this embodiment. In FIG. 5, the constituent elements having the same reference numerals as those in FIG. 3 are the same as those in FIG.

図５に示したように、この実施形態は、トランジスタ構造部１２２のドレイン領域１２２ｂにコンタクト１２４が設けられていない点、すなわち保護トランジスタのドレインと電源線１４０とを接続するコンタクト１２４をトランジスタ構造部１２３のみに設けた点で、第１の実施形態と異なる。 As shown in FIG. 5, in this embodiment, the contact 124 is not provided in the drain region 122b of the transistor structure 122, that is, the contact 124 that connects the drain of the protection transistor and the power supply line 140 is connected to the transistor structure. It differs from the first embodiment in that it is provided only in 123.

この実施形態に係る半導体装置の他の構成部は、上述の第１の実施形態に係る半導体装置（図１、図２参照）と同様であるので、説明を省略する。 Since other components of the semiconductor device according to this embodiment are the same as those of the semiconductor device according to the first embodiment (see FIGS. 1 and 2), description thereof is omitted.

次に、この実施形態に係る半導体装置の動作について、図６の概念的平面図を用いて説明する。 Next, the operation of the semiconductor device according to this embodiment will be described with reference to the conceptual plan view of FIG.

第１の実施形態と同様、電源線１３０（図１参照）に正極の静電気サージが印加されると、この電源線１３０の電位上昇に起因して内部回路１１０に貫通電流が流れる。そして、電源線１３０の電位がブレークダウン電圧を超えると、ブレークダウンが発生して内部回路１１０内のＮＭＯＳトランジスタがバイポーラ動作に移行するが、第１の実施形態と同様の理由によりサージ電流は流れ難い。 As in the first embodiment, when a positive electrostatic surge is applied to the power supply line 130 (see FIG. 1), a through current flows through the internal circuit 110 due to the potential increase of the power supply line 130. When the potential of the power supply line 130 exceeds the breakdown voltage, breakdown occurs and the NMOS transistor in the internal circuit 110 shifts to bipolar operation. However, a surge current flows for the same reason as in the first embodiment. hard.

第１の実施形態と同様、内部回路１１０でブレークダウンが発生したとき、保護トランジスタ１２１のトランジスタ構造部１２２もブレークダウンする。そして、このブレークダウンによる基板電位Ｂの上昇により、トランジスタ構造部１２２，１２３も、バイポーラ動作に移行する。これにより、保護トランジスタ１２１にサージ電流Ｉｓが流れて、接地線１４０に吸収される。ここで、上述のように、この実施形態では、トランジスタ構造部１２２のドレイン領域１２２ｂにコンタクト１２４が設けられていない。このため、トランジスタ構造部１２２のドレイン領域１２２ｂには、電源線１３０から供給された電流が、トランジスタ構造部１２３のドレイン領域を介して、流入する。このため、トランジスタ構造部１２２のドレイン抵抗Ｒは、トランジスタ構造部１２３のドレインを介在する分だけ、当該トランジスタ構造部１２３のドレイン抵抗よりも大きくなる（図６参照）。したがって、保護トランジスタ１２１に流れるサージ電流Ｉｓは、トランジスタ構造部１２３を多く流れ、トランジスタ構造部１２２では少なくなる。これにより、この実施形態では、ゲート長が短いトランジスタ構造部１２２へのサージ電流の集中が低減される。 Similar to the first embodiment, when a breakdown occurs in the internal circuit 110, the transistor structure 122 of the protection transistor 121 also breaks down. As the substrate potential B rises due to this breakdown, the transistor structures 122 and 123 also shift to bipolar operation. As a result, the surge current Is flows through the protection transistor 121 and is absorbed by the ground line 140. Here, as described above, in this embodiment, the contact 124 is not provided in the drain region 122b of the transistor structure 122. For this reason, the current supplied from the power supply line 130 flows into the drain region 122 b of the transistor structure 122 through the drain region of the transistor structure 123. For this reason, the drain resistance R of the transistor structure portion 122 is larger than the drain resistance of the transistor structure portion 123 by the amount of the drain of the transistor structure portion 123 (see FIG. 6). Accordingly, the surge current Is flowing through the protection transistor 121 flows in a large amount in the transistor structure 123 and decreases in the transistor structure 122. Thereby, in this embodiment, the concentration of the surge current to the transistor structure 122 having a short gate length is reduced.

トランジスタ構造部１２２は、ゲート長が短いのでサージ電流が集中し易く、このため、接合破壊等が発生し易い。サージ電流の集中を抑制する方法としては、トランジスタ構造部１２２のゲート幅を可能な限り長くする方法が考えられる。しかし、トランジスタ構造部１２２のゲート幅を長くすると、その分だけ、保護トランジスタ１２１のリーク電流が増大する。これに対して、この実施形態では、トランジスタ構造部１２２のドレインにコンタクト１２４を設けないことによってサージ電流の集中を抑制したので、該トランジスタ構造部１２２のゲート幅を長くする必要が無く、したがって、リーク電流を増大させることがない。 Since the transistor structure 122 has a short gate length, a surge current is likely to be concentrated, and therefore, breakdown of the junction is likely to occur. As a method of suppressing the concentration of surge current, a method of increasing the gate width of the transistor structure 122 as much as possible can be considered. However, when the gate width of the transistor structure portion 122 is increased, the leakage current of the protection transistor 121 increases accordingly. In contrast, in this embodiment, since the concentration of surge current is suppressed by not providing the contact 124 at the drain of the transistor structure 122, it is not necessary to increase the gate width of the transistor structure 122. The leakage current is not increased.

以上説明したように、この実施形態によれば、静電気サージに対する応答性に優れ、且つ、上述の第１の実施形態よりもさらにリーク電流が小さい半導体装置を提供することができる。 As described above, according to this embodiment, it is possible to provide a semiconductor device that is excellent in responsiveness to electrostatic surges and has a smaller leakage current than that of the first embodiment.

第３の実施形態
次に、この発明の第３の実施形態に係る半導体装置について、図７および図８を用いて説明する。 Third Embodiment Next, a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS.

この実施形態は、シリサイド構造の半導体装置（すなわち、シリコンと金属との化合物をソース・ドレイン電極に使用した半導体装置）に、上述の第２の実施形態に係る発明を適用した例である。 This embodiment is an example in which the invention according to the second embodiment is applied to a semiconductor device having a silicide structure (that is, a semiconductor device using a compound of silicon and metal as a source / drain electrode).

図７は、この実施形態に係る保護トランジスタのレイアウト構造を示す部分拡大図である。図７において、図５と同じ符号を付した構成要素は、それぞれ図５の場合と同じものを示している。 FIG. 7 is a partially enlarged view showing the layout structure of the protection transistor according to this embodiment. In FIG. 7, the components given the same reference numerals as in FIG. 5 are the same as those in FIG.

図７において、トランジスタ構造部１２２のソース領域１２２ａの表面には、シリサイド層７０１ａおよびコンタクト７０２ａが形成されている。そして、コンタクト７０２ａを介して、ソース領域１２２ａと接地線１４０（図７では示さず）とが接続されている。一方、トランジスタ構造部１２２のドレイン領域１２２ｂには、シリサイド層やコンタクトが形成されない。 In FIG. 7, a silicide layer 701a and a contact 702a are formed on the surface of the source region 122a of the transistor structure 122. The source region 122a and the ground line 140 (not shown in FIG. 7) are connected through the contact 702a. On the other hand, no silicide layer or contact is formed in the drain region 122b of the transistor structure 122.

また、トランジスタ構造部１２３のソース領域１２３ａの表面には、シリサイド層７０３ａおよびコンタクト７０４ａが形成されている。そして、コンタクト７０４ａを介して、ソース領域１２３ａと接地線１４０（図７では示さず）とが接続されている。さらに、トランジスタ構造部１２３のドレイン領域１２３ｂは、シリサイド層７０３ｂおよびコンタクト７０４ｂを介して、電源線１３０（図７では示さず）に接続される。 A silicide layer 703a and a contact 704a are formed on the surface of the source region 123a of the transistor structure 123. The source region 123a and the ground line 140 (not shown in FIG. 7) are connected via the contact 704a. Further, the drain region 123b of the transistor structure 123 is connected to the power supply line 130 (not shown in FIG. 7) via the silicide layer 703b and the contact 704b.

このように、この実施形態は、トランジスタ構造部１２２のドレイン領域１２２ｂにシリサイド層およびコンタクトが設けられていない。 Thus, in this embodiment, the silicide layer and the contact are not provided in the drain region 122b of the transistor structure 122.

次に、この実施形態に係る半導体装置の動作について、図８の概念的平面図を用いて説明する。 Next, the operation of the semiconductor device according to this embodiment will be described with reference to the conceptual plan view of FIG.

上述の第１、第２の実施形態と同様、電源線１３０（図１参照）に正極の静電気サージが印加される。そして、電源線１３０の電位がブレークダウン電圧を超えると、ブレークダウンが発生して内部回路１１０内のＮＭＯＳトランジスタがバイポーラ動作に移行するが、第１、第２の実施形態と同様の理由によりサージ電流は流れ難い。 As in the first and second embodiments described above, a positive electrostatic surge is applied to the power supply line 130 (see FIG. 1). When the potential of the power supply line 130 exceeds the breakdown voltage, breakdown occurs, and the NMOS transistor in the internal circuit 110 shifts to bipolar operation. However, a surge occurs for the same reason as in the first and second embodiments. Current is difficult to flow.

第１、第２の実施形態と同様、内部回路１１０でブレークダウンが発生したとき、保護トランジスタ１２１のトランジスタ構造部１２２もブレークダウンする。そして、このブレークダウンによる基板電位上昇により、トランジスタ構造部１２２，１２３も、バイポーラ動作に移行する。これにより、保護トランジスタ１２１にサージ電流が流れて、接地線１４０に吸収される。ここで、この実施形態では、トランジスタ構造部１２２のドレイン領域１２２ｂに、コンタクトが設けられていない。このため、トランジスタ構造部１２２のドレイン領域には、電源線１３０から供給された電流が、トランジスタ構造部１２３のドレイン領域を介して、流入する。 Similar to the first and second embodiments, when a breakdown occurs in the internal circuit 110, the transistor structure 122 of the protection transistor 121 also breaks down. As the substrate potential rises due to this breakdown, the transistor structures 122 and 123 also shift to bipolar operation. As a result, a surge current flows through the protection transistor 121 and is absorbed by the ground line 140. Here, in this embodiment, no contact is provided in the drain region 122b of the transistor structure 122. For this reason, the current supplied from the power supply line 130 flows into the drain region of the transistor structure portion 122 through the drain region of the transistor structure portion 123.

以下、この実施形態で、トランジスタ構造部１２２のドレイン領域にシリサイド層を形成しない理由を説明する。 Hereinafter, the reason why no silicide layer is formed in the drain region of the transistor structure 122 in this embodiment will be described.

シリサイド層の抵抗は、不純物拡散領域と比較して、一桁以上低い。このため、トランジスタ構造部１２２のドレイン領域にシリサイド層を設けたのでは、トランジスタ構造部１２２，１２３のドレイン抵抗差があまり大きくならない。したがって、この実施形態では、トランジスタ構造部１２２のドレイン領域に、コンタクトのみならずシリサイド層も設けないこととして、トランジスタ構造部１２２，１２３のドレイン抵抗差を十分に大きくした。これにより、この実施形態では、トランジスタ構造部１２２へのサージ電流の集中を、十分に低減することができる。 The resistance of the silicide layer is one digit or more lower than that of the impurity diffusion region. For this reason, if a silicide layer is provided in the drain region of the transistor structure 122, the difference in drain resistance between the transistor structures 122 and 123 does not become so large. Therefore, in this embodiment, not only a contact but also a silicide layer is not provided in the drain region of the transistor structure 122, so that the drain resistance difference between the transistor structures 122 and 123 is sufficiently large. Thereby, in this embodiment, the surge current concentration on the transistor structure 122 can be sufficiently reduced.

また、この実施形態では、トランジスタ構造部１２２のドレインにシリサイド層およびコンタクトを設けないことによってサージ電流の集中を抑制したので、上述の第２の実施形態と同じ理由により、トランジスタ構造部１２２のゲート幅を長くする必要が無く、したがって、リーク電流を増大させることがない。 In this embodiment, since the concentration of surge current is suppressed by not providing the silicide layer and the contact at the drain of the transistor structure 122, the gate of the transistor structure 122 is the same for the same reason as in the second embodiment. There is no need to increase the width, and therefore the leakage current is not increased.

以上説明したように、この実施形態によれば、上述の第２の実施形態と同様、静電気サージに対する応答性に優れ、且つ、リーク電流が小さい半導体装置を提供することができる。 As described above, according to this embodiment, similarly to the second embodiment described above, it is possible to provide a semiconductor device that is excellent in response to electrostatic surges and has a small leakage current.

第４の実施形態
次に、この発明の第４の実施形態に係る半導体装置について、図９を用いて説明する。 Fourth Embodiment Next, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG.

この実施形態は、トランジスタ構造部１２２，１２３の境界部を、ゲート長が連続的に変化するように形成した点で、上述の第１の実施形態と異なる。 This embodiment differs from the first embodiment described above in that the boundary between the transistor structures 122 and 123 is formed such that the gate length continuously changes.

図９は、この実施形態に係る保護トランジスタのレイアウト構造を概念的に示す部分拡大図である。また、図１０は、比較のための保護トランジスタ・レイアウト構造を概念的に示す図である。図９および図１０において、図３と同じ符号を付した構成要素は、それぞれ図３の場合と同じものを示している。 FIG. 9 is a partially enlarged view conceptually showing the layout structure of the protection transistor according to this embodiment. FIG. 10 is a diagram conceptually showing a protective transistor layout structure for comparison. In FIG. 9 and FIG. 10, the component which attached | subjected the same code | symbol as FIG. 3 has each shown the same thing as the case of FIG.

図９（Ａ）に符号αで示したように、この実施形態では、トランジスタ構造部１２２，１２３の境界部付近で、ゲート電極１２２ｃ，１２３ｃのゲート長が、Ｌ１からＬ２に連続的に変化するように形成されている。 9A, in this embodiment, the gate lengths of the gate electrodes 122c and 123c continuously change from L1 to L2 in the vicinity of the boundary between the transistor structures 122 and 123. It is formed as follows.

一方、図１０（Ａ）の例では、符号βで示したように、トランジスタ構造部１２２，１２３の境界線上で、ゲート電極１２２ｃ，１２３ｃのゲート長が、Ｌ１からＬ２に矩形状に変化するように形成されている。 On the other hand, in the example of FIG. 10A, as indicated by the symbol β, the gate lengths of the gate electrodes 122c and 123c change from L1 to L2 in a rectangular shape on the boundary line of the transistor structure portions 122 and 123. Is formed.

図１０（Ｂ）に示したように、ゲート電極が矩形形状を有する場合、その頂角部分β０に電界が集中しやすくなる。このため、保護トランジスタ１２１にサージ電流が流れたとき、このサージ電流が頂角部分β０に集中する。したがって、頂角部分β０で、接合破壊等が発生し易くなる。 As shown in FIG. 10B, when the gate electrode has a rectangular shape, the electric field tends to concentrate on the apex portion β0. For this reason, when a surge current flows through the protection transistor 121, the surge current concentrates on the apex portion β0. Therefore, it is easy for breakage of the joint to occur at the apex portion β0.

これに対して、この実施形態では、ゲート長がＬ１からＬ２に徐々に変化するので、図９（Ｂ）にα０で示したように、トランジスタ構造部１２２，１２３の境界部に電界が集中し難い。このため、この実施形態では、保護トランジスタ１２１にサージ電流が流れたとき、この境界部にサージ電流が集中し難く、したがって、接合破壊等のトランジスタ破壊が発生し難くなる。 In contrast, in this embodiment, since the gate length gradually changes from L1 to L2, as shown by α0 in FIG. 9B, the electric field concentrates on the boundary between the transistor structure portions 122 and 123. hard. For this reason, in this embodiment, when a surge current flows through the protection transistor 121, the surge current is less likely to concentrate at the boundary portion, and therefore, transistor breakdown such as junction breakdown is less likely to occur.

この実施形態に係る半導体装置の動作は、上述の第１の実施形態と同様であるので、説明を省略する。 Since the operation of the semiconductor device according to this embodiment is the same as that of the first embodiment described above, description thereof is omitted.

以上説明したように、この実施形態によれば、第１の実施形態と同様の理由により、静電気サージに対する応答性に優れ（したがって、静電破壊が生じ難く）、且つ、リーク電流が小さい半導体装置を提供することができる。 As described above, according to this embodiment, for the same reason as in the first embodiment, a semiconductor device that has excellent response to electrostatic surges (and therefore hardly causes electrostatic breakdown) and has a small leakage current. Can be provided.

加えて、この実施形態によれば、上述の理由により、サージ電流によるトランジスタ破壊を発生し難くすることができる。 In addition, according to this embodiment, transistor breakdown due to surge current can be made difficult to occur due to the above-described reason.

第５の実施形態
次に、この発明の第５の実施形態に係る半導体装置について、図１１を用いて説明する。 Fifth Embodiment Next, a semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIG.

この実施形態は、ゲート電極の両端のうちソース領域側にのみ凸部を設けることによってトランジスタ構造部１２２，１２３のゲート長を設定した点で、上述の第１の実施形態と異なる。 This embodiment differs from the first embodiment described above in that the gate lengths of the transistor structure portions 122 and 123 are set by providing a convex portion only on the source region side of both ends of the gate electrode.

図１１は、この実施形態に係る保護トランジスタのレイアウト構造を概念的に示す部分拡大図である。図１１において、図３と同じ符号を付した構成要素は、それぞれ図３の場合と同じものを示している。 FIG. 11 is a partially enlarged view conceptually showing the layout structure of the protection transistor according to this embodiment. In FIG. 11, components denoted by the same reference numerals as those in FIG. 3 are the same as those in FIG. 3.

図１１（Ａ）に符号γで示したように、この実施形態では、ゲート電極の両端のうち、ソース領域側にのみ凸部１１０１を設ける。これにより、トランジスタ構造部１２２のゲート長はＬ１に設定され、且つ、トランジスタ構造部１２３のゲート長はＬ２に設定される。 As shown by the symbol γ in FIG. 11A, in this embodiment, the convex portion 1101 is provided only on the source region side of both ends of the gate electrode. As a result, the gate length of the transistor structure 122 is set to L1, and the gate length of the transistor structure 123 is set to L2.

ゲート電極１２２ｃ，１２３ｃが矩形形状を有する場合、サージ電流の集中は、ドレイン領域１２２ｂ，１２３ｂ側で発生する。これに対して、この実施形態は、ドレイン領域１２２ｂ，１２３ｂ側では、ゲート電極１２２ｃ，１２３ｃの端面が直線状に形成されており、したがって、電界の集中が発生しない（図１１（Ｂ）参照）。したがって、保護トランジスタ１２１にサージ電流が流れても、トランジスタ構造１２２，１２３の境界部でサージ電流が集中し難く、したがって、接合破壊等のトランジスタ破壊が発生し難い。 When the gate electrodes 122c and 123c have a rectangular shape, the surge current is concentrated on the drain regions 122b and 123b side. On the other hand, in this embodiment, the end surfaces of the gate electrodes 122c and 123c are formed in a straight line on the drain regions 122b and 123b side, so that electric field concentration does not occur (see FIG. 11B). . Therefore, even if a surge current flows through the protection transistor 121, the surge current is unlikely to concentrate at the boundary between the transistor structures 122 and 123. Therefore, transistor breakdown such as junction breakdown is unlikely to occur.

第１の実施形態に係る半導体装置の要部構成を示す回路ブロック図である。1 is a circuit block diagram showing a main configuration of a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置のレイアウト構造を概念的に示す平面図である。1 is a plan view conceptually showing a layout structure of a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図である。1 is an enlarged plan view showing a layout structure of a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置の電流−電圧特性を示すグラフである。It is a graph which shows the current-voltage characteristic of the semiconductor device which concerns on 1st Embodiment. 第２の実施形態に係る半導体装置のレイアウト構造を概念的に示す平面図である。It is a top view which shows notionally the layout structure of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図である。It is a top view which expands and shows the layout structure of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置のレイアウト構造を概念的に示す平面図である。It is a top view which shows notionally the layout structure of the semiconductor device which concerns on 3rd Embodiment. 第３の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図である。It is a top view which expands and shows the layout structure of the semiconductor device which concerns on 3rd Embodiment. （Ａ）は第４の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図であり、（Ｂ）は該半導体装置の原理を示す概念図である。(A) is a top view which expands and shows the layout structure of the semiconductor device which concerns on 4th Embodiment, (B) is a conceptual diagram which shows the principle of this semiconductor device. （Ａ）は第４の実施形態の比較例に係る半導体装置のレイアウト構造を拡大して示す平面図であり、（Ｂ）は該半導体装置の原理を示す概念図である。(A) is a top view which expands and shows the layout structure of the semiconductor device which concerns on the comparative example of 4th Embodiment, (B) is a conceptual diagram which shows the principle of this semiconductor device. （Ａ）は第５の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図であり、（Ｂ）は該半導体装置の原理を示す概念図である。(A) is a top view which expands and shows the layout structure of the semiconductor device which concerns on 5th Embodiment, (B) is a conceptual diagram which shows the principle of this semiconductor device. 従来の半導体装置の要部構成例を示すブロック図である。It is a block diagram which shows the principal part structural example of the conventional semiconductor device.

Explanation of symbols

１００半導体装置
１１０内部回路
１１１Ｎ型領域
１１２Ｐ型ソース領域
１１３Ｐ型ドレイン領域
１１４，１１８，１２２ｃ，１２３ｃゲート電極
１１５Ｐ型領域
１１６，１２２ａ，１２３ａＮ型ソース領域
１１７，１２２ｂ，１２３ｂＮ型ドレイン領域
１１９配線パターン
１２０保護回路
１２１保護トランジスタ
１２２，１２３トランジスタ構造部
１２４，１２５，７０２ａ，７０４ａ，７０４ｂコンタクト
１３０電源線
１４０接地線
７０１ａ，７０３ａ，７０３ｂシリサイド層 DESCRIPTION OF SYMBOLS 100 Semiconductor device 110 Internal circuit 111 N type area | region 112 P type source area | region 113 P type drain area | region 114,118,122c, 123c Gate electrode 115 P type area | region 116,122a, 123a N type source area | region 117,122b, 123b N type drain Area 119 Wiring pattern 120 Protection circuit 121 Protection transistor 122, 123 Transistor structure 124, 125, 702a, 704a, 704b Contact 130 Power line 140 Ground line 701a, 703a, 703b Silicide layer

Claims

A semiconductor device comprising: an internal circuit connected to the first and second power supply lines; and a protection circuit connected to the first and second power supply lines for protecting the internal circuits,
The protection circuit includes a first high-concentration impurity region connected to the first power supply line, a second high-concentration impurity region connected to the second power supply line, and a first gate length. A control transistor having a control electrode and a second control electrode having a second gate length longer than the first gate length, and having a control electrode connected to the second power supply line; ,
The protection transistor includes a first transistor structure having the first high-concentration impurity region, the second high-concentration impurity region, and the first control electrode, the first high-concentration impurity region, and the first high-concentration impurity region. A semiconductor device comprising: a second transistor structure portion having two high-concentration impurity regions and the second control electrode.

2. The semiconductor device according to claim 1, wherein a gate length of the first control electrode is the same as a gate length of a transistor constituting the internal circuit.

3. The semiconductor device according to claim 1, wherein a total gate width of the first control electrodes is smaller than a total gate width of the second control electrodes.

The semiconductor device according to claim 1, wherein a contact for connecting the first high-concentration impurity region to the first power supply line is provided in the second transistor structure portion. .

A silicide electrode and a contact for connecting the first high-concentration impurity region to the first power supply line are provided in the second transistor structure portion, and the second high-concentration impurity region is used as the second power source. 4. The semiconductor device according to claim 1, wherein a silicide electrode and a contact for connecting to a line are provided in both of the first and second transistor structures. 5.

By forming the first and second control electrodes in a boundary region between the first and second transistor structure portions so that the gate length continuously changes, the gate length of the second control electrode is set to the first 6. The semiconductor device according to claim 1, wherein the gate length of the control electrode is longer than that of the control electrode.

The gate length of the second control electrode is made longer than the gate length of the first control electrode by providing a convex portion only on the second high-concentration impurity region side with respect to the control electrode of the protection transistor. The semiconductor device according to claim 1.