JP2007293296A - Power consumption reducing method of display subsystem, system for the same and second display controller - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method, a system and a computer program product of a display system for driving a display. <P>SOLUTION: The display system includes a processor, a first display controller, a second display controller, and the display. The first display controller receives display data transmitted from the processor, and drives the display when the processor transmits a plurality of new display data. When display frames are continuously transmitted from the processor, a control of the display is switched to the second display controller optimized for a low-power operation. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、一般にコンピュータ関連ユニットにおける表示装置の分野に関するものである。より詳しくは、本発明は、コンピュータ関連ユニットの表示装置をリフレッシュするための方法及びシステムに関連する。   The present invention relates generally to the field of display devices in computer-related units. More particularly, the present invention relates to a method and system for refreshing a display device of a computer related unit.

コンピュータ関連ユニットは、表示装置を使用して情報をユーザに提示する。表示装置は、コンピュータとユーザとの間のインタフェースである。表示装置の例には、限定されないが、ブラウン管（ＣＲＴ）モニタ、液晶表示（ＬＣＤ）モニタ、プラズマ・スクリーン、及び有機発光ダイオード（ＯＬＥＤ）が含まれる。コンピュータ関連ユニットにある表示制御装置は、プロセッサから入力信号を得る。表示制御装置は、その入力信号を処理して表示装置をリフレッシュするリフレッシュ・データを提供する。   The computer-related unit presents information to the user using a display device. The display device is an interface between the computer and the user. Examples of display devices include, but are not limited to, cathode ray tube (CRT) monitors, liquid crystal display (LCD) monitors, plasma screens, and organic light emitting diodes (OLEDs). The display controller in the computer related unit obtains an input signal from the processor. The display control device processes the input signal and provides refresh data for refreshing the display device.

リフレッシュ・データは、表示制御装置のリフレッシュ・メモリに格納される。幾つかのシステムでは、表示制御装置のリフレッシュ・メモリは、プロセッサのＲＡＭと統合される。これは、統合メモリ構成(ＵＭＡ)として知られる。他の幾つかのシステムでは、表示制御装置は、プロセッサのＲＡＭとは別個に、リフレッシュ・メモリ用に自己のＲＡＭ制御装置を持つ。リフレッシュ・メモリにあるリフレッシュ・データは、表示装置の各ラインにある各画素の複数カラー値を含む。リフレッシュ・データを格納するのに要求されるメモリの総量は、表示装置の解像度に依存する。この解像度は、表示を形成する複数画素の行列の物理的な数として定義可能である。加えて、表示装置をリフレッシュするのに必要なメモリの総量は、カラー深度に依存する。カラー深度は、単一画素の色を表すのに使用されるビット数から成る。統合メモリ構成では、表示装置は、直接、プロセッサのリフレッシュ・メモリからリフレッシュ・データを得る。プロセッサは、基本入出力システム（ＢＩＯＳ）、オペレーティング・システム（ＯＳ）、及びその他各種のアプリケーション・プログラムを使用可能とするのにかなり多くのメモリを駆動する。プロセッサの複数動作に要求されるメモリの量は、通常、表示制御装置によって要求されるメモリよりも多く、統合メモリ構成における表示装置をリフレッシュする。   The refresh data is stored in the refresh memory of the display control device. In some systems, the display controller refresh memory is integrated with the processor RAM. This is known as a unified memory configuration (UMA). In some other systems, the display controller has its own RAM controller for refresh memory, separate from the processor RAM. The refresh data in the refresh memory includes a plurality of color values for each pixel in each line of the display device. The total amount of memory required to store the refresh data depends on the resolution of the display device. This resolution can be defined as the physical number of a matrix of pixels that form the display. In addition, the total amount of memory required to refresh the display device depends on the color depth. The color depth consists of the number of bits used to represent the color of a single pixel. In an integrated memory configuration, the display device obtains refresh data directly from the processor refresh memory. The processor drives a significant amount of memory to enable the basic input / output system (BIOS), operating system (OS), and various other application programs. The amount of memory required for multiple operations of the processor is typically greater than the memory required by the display controller and refreshes the display device in the integrated memory configuration.

リフレッシュ・メモリを駆動するのに必要な電力は、Ｐ＝ＣＶ＾２Ｆであるということができる。ここで、Ｃはメモリ装置の容量を示し、Ｖはその電圧を、そしてＦはメモリ・クロックの周波数を示す。メモリをリフレッシュするのに消費される電力は、メモリ・サイズに直接比例する。更に、追加の電力が、プロセッサの主記憶資源をプロセッサと表示装置との間で分けるのに使用されるメモリ割当て(arbitration) ユニットを動かすのに要求される。その結果、統合メモリ構成における複数の表示装置がリフレッシュされる間、電力消費が増大する。   It can be said that the power required to drive the refresh memory is P = CV ^ 2F. Here, C indicates the capacity of the memory device, V indicates the voltage, and F indicates the frequency of the memory clock. The power consumed to refresh the memory is directly proportional to the memory size. Furthermore, additional power is required to run the memory allocation unit used to divide the processor's main storage resources between the processor and the display. As a result, power consumption increases while multiple display devices in an integrated memory configuration are refreshed.

その上、多くのコンピュータ関連ユニットにおいて、複数の表示制御装置がプロセッサと統合される。そのようなコンピュータ関連ユニットは、ユーザ入力がないため表示装置をもはやリフレッシュする必要がないとき、プロセッサを電源オフさせれない。これは、両用メモリ・システムと関連する共通の電子機器によって引き起こされる。その結果、プロセッサが非機能である期間の間でさえ、複数の表示装置がリフレッシュされるとき、消費電力が更に増大する。   Moreover, in many computer-related units, multiple display controllers are integrated with the processor. Such computer-related units do not power off the processor when there is no user input and the display device no longer needs to be refreshed. This is caused by common electronics associated with the dual-use memory system. As a result, power consumption is further increased when multiple display devices are refreshed, even during periods when the processor is non-functional.

上記データに鑑みると、表示装置をリフレッシュするための、大きなメモリの使用を避ける方法及びシステムが必要とされている。また、そのような方法及びシステムは、高速メモリ割当てユニットを走らせるのに電力を要することなく、表示装置をリフレッシュすることができるべきである。更に、そのような方法及びシステムは、表示装置がリフレッシュされる必要がないとき、プロセッサを電源オフさせるべきである。加えて、延長された非機能期間の後に自律的に表示装置の電源を落とすと共に、プロセッサとは別個に、ユーザ行為の再開時に表示装置を再起動する方法及びシステムが必要とされている。   In view of the above data, there is a need for a method and system that refreshes display devices and avoids the use of large memory. Such a method and system should also be able to refresh the display without requiring power to run the high speed memory allocation unit. Furthermore, such a method and system should power off the processor when the display device does not need to be refreshed. In addition, there is a need for a method and system that autonomously powers down the display device after an extended non-functional period and restarts the display device upon resumption of user activity, independent of the processor.

本発明の目的は、表示装置を駆動する表示システム用の方法及びシステムを提供することにある。   It is an object of the present invention to provide a method and system for a display system that drives a display device.

本発明の別の目的は、プロセッサの介在無しに表示装置を駆動するための方法及びシステムを提供することにある。   Another object of the present invention is to provide a method and system for driving a display device without the intervention of a processor.

本発明の別の目的は、表示装置がリフレッシュされる間に消費電力を節約するための方法及びシステムを提供することにある。   It is another object of the present invention to provide a method and system for saving power consumption while a display device is refreshed.

本発明の別の目的は、第１及び第２表示制御装置を同期させるための方法を提供することにある。   Another object of the present invention is to provide a method for synchronizing the first and second display control devices.

更に本発明の別の目的は、高価で専用のハードウエアの必要性を排除し、それにより本発明をコスト及び電力を考慮した複数用途での利用に理想的なものとすることにある。   Yet another object of the present invention is to eliminate the need for expensive and dedicated hardware, thereby making the present invention ideal for use in multiple applications where cost and power are considered.

上述の複数の目的を達成するために、ここに広く記述されるように本発明の各種実施形態の通りに、本発明の各種実施形態は、表示装置を駆動する表示システム用の方法及びシステムを提供する。表示システムは、プロセッサ、第１表示制御装置、第２表示制御装置及び表示装置を含む。第１表示制御装置は、プロセッサが新しい複数表示フレームを送るときに、プロセッサによって送られる表示データを受け、表示装置を駆動する。同じ複数表示フレームがプロセッサによって連続して送られるとき、表示装置の制御は、低電力動作に最適化された第２表示制御装置に切り換えられる。   To achieve the above objectives, as described broadly herein, various embodiments of the present invention provide a method and system for a display system for driving a display device. provide. The display system includes a processor, a first display control device, a second display control device, and a display device. The first display controller receives display data sent by the processor and drives the display device when the processor sends a new multiple display frame. When the same multiple display frames are sent sequentially by the processor, the display control is switched to a second display controller optimized for low power operation.

この出願は、２００６年３月２３日に提出された“携帯コンピュータ用の自己リフレッシュ表示制御装置”という発明の名称の米国仮特許出願番号６０／７８５０６６の優先権を主張するものであり、これは、ここにそっくりそのままの状態で援用される。   This application claims the priority of US Provisional Patent Application No. 60/785066 entitled “Self-Refresh Display Control Device for Portable Computers” filed on March 23, 2006, which is , Is used here as it is.

また、この出願では、マーク・Ｊ・フォスターによる２００６年３月２３日に提出された‘二重表示制御装置間のアーチファクトの無い変移’という発明の名称の米国仮特許出願番号ＵＳ６０／７８５０６５並びにマーク・Ｊ・フォスターによる２００７年３月９日に提出された‘二重表示制御装置間のアーチファクトの無い変移’という発明の名称の米国仮特許出願番号ＵＳ６０／９０６１２２の、同時係属中出願が援用される。   This application also includes US Provisional Patent Application No. US60 / 785065 entitled “Artifact-Free Transition Between Dual Display Controllers” filed Mar. 23, 2006 by Mark J. Foster and Mark The co-pending application of US provisional patent application number US 60/906122, filed March 9, 2007 by J. Foster and entitled “Artifact-free transition between dual display controllers” was incorporated. The

以下、本発明の各種実施形態を、本発明を制限することなく例示し同様の名称は同様の要素を示すように提供される添付図面と共に記述する。   Various embodiments of the present invention will now be described with reference to the accompanying drawings, which are provided to illustrate the same elements without limiting the invention and like designations.

本発明の複数の実施形態は、表示副システムにおける表示装置を駆動するための方法、システム及びコンピュータ・プログラム・プロダクトを提供する。表示副システムは、コンピュータ関連ユニットにあり、プロセッサ、第１表示制御装置、第２表示制御装置、第２表示制御装置用のフレーム・バッファ、及び表示装置を含む。表示装置は、第１表示制御装置か第２表示制御装置のどちらかによって駆動可能である。第１表示制御装置は、プロセッサが新しいリフレッシュ・データを発生するときに表示装置を駆動する。加えて、第１表示制御装置は、第２表示制御装置に表示データを与える。第２表示制御装置は、リフレッシュ・データを反映して表示装置をリフレッシュするか、或いはリフレッシュ・データの操作をし、その後、表示装置をリフレッシュすることができる。プロセッサが予め定められた期間の間、同一のリフレッシュ・データを発生するとき、表示装置の制御は、第１表示制御装置から第２表示制御装置に切り換えられる。続いて、表示されるべきフレームは、第２表示制御装置のフレーム・バッファに記録される。   Embodiments of the present invention provide a method, system and computer program product for driving a display device in a display subsystem. The display subsystem is in a computer-related unit and includes a processor, a first display controller, a second display controller, a frame buffer for the second display controller, and a display device. The display device can be driven by either the first display control device or the second display control device. The first display controller drives the display device when the processor generates new refresh data. In addition, the first display control device provides display data to the second display control device. The second display control device can refresh the display device by reflecting the refresh data, or can operate the refresh data and then refresh the display device. When the processor generates the same refresh data for a predetermined period of time, the display device control is switched from the first display control device to the second display control device. Subsequently, the frame to be displayed is recorded in the frame buffer of the second display controller.

図１は、本発明の各種実施形態を実施することができる構成の概要図である。該構成は表示副システム１００を含み、これは、コンピュータ関連ユニットにあってもよい。コンピュータ関連ユニットは、例えば、ラップトップ・コンピュータ、パームトップ・コンピュータ、デスクトップ・コンピュータ、計算機、携帯電話又は携帯情報端末（ＰＤＡ）が可能である。表示副システム１００は、プロセッサ１０２、第１表示制御装置１０４、第２表示制御装置１０６及び表示装置１０８を含む。表示装置１０８の例には、限定されないが、液晶表示（ＬＣＤ）スクリーン、ブラウン管（ＣＲＴ）モニタ及びプラズマ・スクリーンが含まれる。プロセッサ１０２は、コンピュータ関連ユニットにある通常の中央処理装置（ＣＰＵ）である。第１表示制御装置１０４及び第２表示制御装置１０６は、従来の映像グラフィックス・アレイ（ＶＧＡ）又は他型式の制御装置又は特定用途集積制御装置（ＡＳＩＣ）が可能である。プロセッサ１０２は、第１表示制御装置１０４及び第２表示制御装置１０６を制御する。   FIG. 1 is a schematic diagram of a configuration capable of implementing various embodiments of the present invention. The configuration includes a display subsystem 100, which may be in a computer related unit. The computer-related unit can be, for example, a laptop computer, a palmtop computer, a desktop computer, a computer, a mobile phone or a personal digital assistant (PDA). The display subsystem 100 includes a processor 102, a first display control device 104, a second display control device 106, and a display device 108. Examples of display device 108 include, but are not limited to, a liquid crystal display (LCD) screen, a cathode ray tube (CRT) monitor, and a plasma screen. The processor 102 is a normal central processing unit (CPU) in a computer related unit. The first display controller 104 and the second display controller 106 can be a conventional video graphics array (VGA) or other type of controller or application specific integrated controller (ASIC). The processor 102 controls the first display control device 104 and the second display control device 106.

図２は、本発明の実施形態による、第２表示制御装置１０６にある各種要素の概要図である。第２表示制御装置１０６は各種インタフェースの使用を可能とする。第１インタフェースは入力ポート２０２であり、これはリフレッシュ・データを第１表示制御装置１０４から受け取るように設計される。   FIG. 2 is a schematic diagram of various elements in the second display control device 106 according to an embodiment of the present invention. The second display control device 106 can use various interfaces. The first interface is the input port 202, which is designed to receive refresh data from the first display controller 104.

本発明の一実施形態に従って、入力ポート２０２は、ＴＴＬ互換ＴＦＴ表示制御装置に直結されるように設計される。この入力専用ポートは、ＡＭＤ・ＧＸ２−５３３の映像表示出力等の従来のＶＧＡ制御装置から映像データを受け取る。このインタフェースは、画素毎に６ビットの赤、７ビットの緑及び６ビットの青のデータを持つ、６−７−６フォーマットの１９ビットＲＧＢデータを受け取る。   In accordance with one embodiment of the present invention, the input port 202 is designed to be directly connected to a TTL compatible TFT display controller. This input-only port receives video data from a conventional VGA control device such as a video display output of AMD / GX2-533. This interface receives 19-bit RGB data in 6-7-6 format with 6-bit red, 7-bit green and 6-bit blue data per pixel.

第２インタフェースは出力ポート２０４であり、これは、互換薄膜トランジスタ（ＴＦＴ）パネルの行列駆動装置の複数集積回路（ＩＣ）に直結され、これらは適した複数ＴＦＴ表示装置上へのＬＣＤ表示出力をサポートする。第３インタフェースは、同期動的読取り書込み記憶装置（ＳＤＲＡＭ）のインタフェース・ポート２２０であり、これは１つの完全なリフレッシュ・データ・フレームを記憶する低電力同期動的ＲＡＭと通信する。第２表示制御装置１０６は、リフレッシュ・データをフレーム・バッファ２０６から得ることにより、表示装置１０８を自律的にリフレッシュする。フレーム・バッファ２０６は、第２表示制御装置１０６と関連付けられ、リフレッシュ・データを格納するのに使用される。   The second interface is an output port 204, which is directly connected to a multi-integrated circuit (IC) of a compatible thin-film transistor (TFT) panel matrix driver, which supports LCD display output on a suitable multi-TFT display. To do. The third interface is a synchronous dynamic read / write storage (SDRAM) interface port 220, which communicates with a low power synchronous dynamic RAM that stores one complete refresh data frame. The second display control device 106 autonomously refreshes the display device 108 by obtaining refresh data from the frame buffer 206. A frame buffer 206 is associated with the second display controller 106 and is used to store refresh data.

本発明の一実施形態に従って、フレーム・バッファ２０６は、１，０４８，５７６バイトを含む５１２Ｋ×１６のＳＤＲＡＭのフレーム・バッファであるが、例として、１２００×９００の各児童１ラップトップ（ＯＬＰＣ）のＴＦＴでは、１，０８０，０００画素が含まれる。それ故に、第２表示制御装置１０６は画素詰めをしなければならず、各表示画素はメモリの１バイト以下に収められなければならない。そのパネルの複数ドライバ、及びダブル・エッジ・トランジスタ−トランジスタ・ロジック（ＤＥＴＴＬ）インタフェースは、６ビットの情報／画素をサポートする。従って、メモリ効率を改善するため、各グループの４画素（４画素×６ビット／画素＝２４ビット）は、ＳＤＲＡＭのフレーム・バッファの３バイト（３バイト×８ビット／バイト＝２４ビット）として格納される。なお、ＳＤＲＡＭのフレーム・バッファは、実際は１６ビット幅である。その結果として、フレーム・バッファへの実アドレス可能な画素詰めは、８画素（８画素×６ビット／画素＝４８ビット）がＳＤＲＡＭの３ワード（３ワード×１６ビット／ワード＝４８ビット）に詰められることである。このメモリ機構により、フレーム・バッファは、５１２Ｋ×１６のＳＤＲＡＭの４０５，０００ワードを占め、１１９，２８８ワードが未使用で残るのである。   In accordance with one embodiment of the present invention, frame buffer 206 is a 512K × 16 SDRAM frame buffer containing 1,048,576 bytes, but as an example, each 1200 × 900 children 1 laptop (OLPC). This TFT includes 1,080,000 pixels. Therefore, the second display controller 106 has to fill the pixels, and each display pixel must be stored in 1 byte or less of the memory. The panel's multiple drivers and double edge transistor-transistor logic (DETTL) interface support 6 bits of information / pixel. Therefore, in order to improve memory efficiency, each group of 4 pixels (4 pixels × 6 bits / pixel = 24 bits) is stored as 3 bytes (3 bytes × 8 bits / byte = 24 bits) of the SDRAM frame buffer. Is done. Note that the SDRAM frame buffer is actually 16 bits wide. As a result, 8 pixels (8 pixels × 6 bits / pixel = 48 bits) are packed into 3 words (3 words × 16 bits / word = 48 bits) of SDRAM in 8 bits (8 pixels × 6 bits / pixel = 48 bits). Is to be. With this memory mechanism, the frame buffer occupies 405,000 words of 512K × 16 SDRAM, leaving 119,288 words unused.

本発明の別の実施形態に従って、フレーム・バッファ２０６は第２表示制御装置１０６に含まれる。   In accordance with another embodiment of the present invention, the frame buffer 206 is included in the second display controller 106.

本発明の更に別の実施形態に従って、フレーム・バッファ２０６は該フレーム・バッファに対して外部である。   In accordance with yet another embodiment of the present invention, frame buffer 206 is external to the frame buffer.

第４インタフェースはクロック２０８である。本発明の一実施形態に従って、クロック２０８は、オンチップ発振器に支持される１４．３１８１８ＭＨｚの水晶体に直接取り付けられ、表示入力ポートの状態に関係なく、表示リフレッシュ用の独立した画素クロックを供給する。また、クロック２０８は、取り付けられたフレーム・バッファ２０６用のインタフェース・タイミングを提供する。第５インタフェースは１又はそれ以上の入出力ピン・インタフェースを含み、これは、第１表示制御装置１０４と第２表示制御装置１０６との間のタイミングの重要な切換えを管理する。第１ピン２１０は、２つの表示制御装置のどれが表示装置１０８をリフレッシュするかを決定する。第１表示制御装置１０４は、第１ピン２１０が機能状態にあれば表示装置１０８をリフレッシュするのに対して、第２表示制御装置１０６は、第１ピン２１０が非機能状態にあれば表示装置１０８をリフレッシュする。更に、第２ピン２１２は、第２表示制御装置１０６が非機能状態にあれば、機能状態に設定される。第３ピン２１４は、１又はそれ以上の割込みを発生して第２表示制御装置１０６の状態を示す。第４ピン２１６は、プロセッサ１０２と第２表示制御装置１０２との間の通信を可能にする。   The fourth interface is a clock 208. In accordance with one embodiment of the present invention, clock 208 is attached directly to a 14.31818 MHz lens supported by an on-chip oscillator and provides an independent pixel clock for display refresh regardless of the state of the display input port. Clock 208 also provides interface timing for attached frame buffer 206. The fifth interface includes one or more input / output pin interfaces that manage significant switching of timing between the first display controller 104 and the second display controller 106. The first pin 210 determines which of the two display control devices refreshes the display device 108. The first display control device 104 refreshes the display device 108 when the first pin 210 is in the functional state, whereas the second display control device 106 displays the display device when the first pin 210 is in the non-functional state. 108 is refreshed. Further, the second pin 212 is set to the functional state if the second display control device 106 is in the non-functional state. The third pin 214 indicates the state of the second display controller 106 by generating one or more interrupts. The fourth pin 216 enables communication between the processor 102 and the second display control device 102.

本発明の一実施形態に従って、第２表示制御装置１０６は、プロセッサ１０２が１又はそれ以上の入力装置から１又はそれ以上の入力を受けたときに、第２表示制御装置１０６を非機能から機能状態に駆動するための第５ピン２１８を含む。これらの１又はそれ以上の入力装置は、プロセッサ１０２に接続される。   In accordance with one embodiment of the present invention, the second display controller 106 functions the second display controller 106 from a non-function when the processor 102 receives one or more inputs from one or more input devices. It includes a fifth pin 218 for driving to the state. These one or more input devices are connected to the processor 102.

第２表示制御装置１０６は、処理モジュール２２０及び決定モジュール２２２を含む。処理モジュール２２０は、カラー・スウィズリング用のサポートを提供し、表示装置１０８を従来の２４ビット・パネルとすることができる。カラー・スウィズリングは、第１表示制御装置１０６のデータ内容をより良く効果的な表示用の低減ビット形式に変換するための処理である。カラー・スウィズリング機能の実施項目は、図８の詳細な記述と合わせて説明される。加えて、処理モジュール２２０は、オプションのアンチ・エイリアス性能の使用を可能とし、テキスト表示を改善する。処理モジュール２２０は、カラーからグレイ・スケールへの自動画素アドレス変換用の白黒モードのサポートを提供する。白黒表示は、第１表示制御装置にあるリフレッシュ・データの人の明るさ感と調和する。これは、図７及び８と合わせて詳細に説明される。決定モジュール２２２は、アンチ・エイリアスにおいて処理モジュール２２０を補助する。   The second display control device 106 includes a processing module 220 and a determination module 222. The processing module 220 provides support for color swizzling and the display device 108 can be a conventional 24-bit panel. Color swizzling is a process for converting the data content of the first display controller 106 into a reduced bit format for better and more effective display. The implementation items of the color swizzling function will be described in conjunction with the detailed description of FIG. In addition, the processing module 220 allows the use of optional anti-aliasing capabilities and improves text display. The processing module 220 provides black and white mode support for automatic pixel address conversion from color to gray scale. The black and white display harmonizes with the human brightness feeling of the refresh data in the first display control device. This is described in detail in conjunction with FIGS. Decision module 222 assists processing module 220 in anti-aliasing.

また、第２表示制御装置１０６は、通過モードで、入来するリフレッシュ・データに透過である性能を持つ。通過モードは、第２表示制御装置１０６のレジスタにおける１又はそれ以上のビット値を変えることによって作動可能である。それにより、単一ＬＣＤのタイミング制御装置のチップ及び自動フライバイ・モードをエミュレートし、取り付けられたフレーム・バッファ２０６への不要な複数書込みを防ぎ、また消費電力を最小化する。更に、第２表示制御装置１０６は、効果的なデバギング並びに製造ライン試験用の自己試験性能のために、従来の赤緑青（ＲＧＢ）ＤＥＴＴＬパネル用のサポートを含む。製造ライン試験用の自己試験性能に関連する細目は、図７及び９とともに詳細に説明する。   The second display control device 106 has a performance that is transparent to incoming refresh data in the passing mode. The pass mode can be activated by changing one or more bit values in the registers of the second display controller 106. It emulates a single LCD timing controller chip and automatic fly-by mode, prevents unnecessary multiple writes to the attached frame buffer 206 and minimizes power consumption. In addition, the second display controller 106 includes support for a conventional red green blue (RGB) DETTL panel for effective debugging and self-test performance for production line testing. Details relating to self-test performance for production line testing are described in detail in conjunction with FIGS.

本発明の一実施形態に従って、第１表示制御装置１０４にある単一のリフレッシュ・データ・フレームは、低減ビット形式に変換される。これは、表示装置１０８をリフレッシュするように第２表示制御装置１０６を命令する直前に実行される。その結果、表示処理の効率が高められる。   In accordance with one embodiment of the present invention, a single refresh data frame in the first display controller 104 is converted to a reduced bit format. This is performed immediately before instructing the second display controller 106 to refresh the display device 108. As a result, the efficiency of display processing is increased.

図３は、本発明の一実施形態による、表示装置１０８がコンピュータ関連ユニットにおいてリフレッシュされる間に消費電力を節約するための方法の流れ図である。ステップ３０２で、第１表示制御装置１０４は、何の新しいリフレッシュ・データもプロセッサ１０２によって発生されなければ機能から非機能状態に切り換えられる。ステップ３０４で、第２表示制御装置１０６は、第１表示制御装置１０４及びプロセッサ１０２とは別個に、表示装置１０８をリフレッシュするように命令される。第２表示制御装置１０６は、第１表示制御装置１０４よりも実質的に少ない電力を消費する。   FIG. 3 is a flow diagram of a method for conserving power consumption while the display device 108 is refreshed in a computer-related unit, according to one embodiment of the invention. At step 302, the first display controller 104 is switched from a functional to a non-functional state if no new refresh data is generated by the processor 102. In step 304, the second display controller 106 is instructed to refresh the display device 108 separately from the first display controller 104 and the processor 102. The second display control device 106 consumes substantially less power than the first display control device 104.

図４Ａ及び４Ｂは、本発明の一実施形態による、表示装置１０８の制御を第１表示制御装置１０４から第２表示制御装置１０６に切り換えるための方法の流れ図である。ステップ４０２で、第１表示制御装置１０４は、プロセッサ１０２が新しいリフレッシュ・データを連続して発生するときに表示装置１０８をリフレッシュする。ステップ４０４で、新しいリフレッシュ・データがプロセッサ１０２によって発生されたかが確認される。プロセッサ１０２が新しいリフレッシュ・データを発生しているなら、第１表示制御装置１０４は、ステップ４０２で表示装置１０８をリフレッシュし続ける。しかし、何の新しいリフレッシュ・データもプロセッサ１０２によって発生されなければ、第２表示制御装置１０６の第１ピン２１０は、ステップ４０６で非機能状態に切り換えられる。続いて、第１表示制御装置１０４にあるリフレッシュ・データは、ステップ４０８で、低減ビット形式に変換される。低減ビット形式は、第１表示制御装置１０４にあるリフレッシュ・データと視覚的に識別不能である。リフレッシュ・データを低減ビット形式に変換するステップは、複数表示出力の周波数変更、カラー・スウィズリングの実行又はカラー・アンチ・エイリアス機能等の、リフレッシュ・データに為される１又はそれ以上の修正を含む。ステップ４１０で、低減ビット形式は、フレーム・バッファ２０６に格納される。ステップ４１２で、第２表示制御装置１０６は、表示装置１０８をリフレッシュするように命令される。   4A and 4B are a flow diagram of a method for switching control of display device 108 from first display control device 104 to second display control device 106 according to one embodiment of the invention. In step 402, the first display controller 104 refreshes the display device 108 when the processor 102 continuously generates new refresh data. In step 404, it is ascertained whether new refresh data has been generated by the processor. If the processor 102 is generating new refresh data, the first display controller 104 continues to refresh the display device 108 at step 402. However, if no new refresh data is generated by the processor 102, the first pin 210 of the second display controller 106 is switched to a non-functional state at step 406. Subsequently, the refresh data in the first display controller 104 is converted into a reduced bit format in step 408. The reduced bit format is visually indistinguishable from the refresh data in the first display controller 104. The step of converting the refresh data to reduced bit format includes one or more modifications made to the refresh data, such as changing the frequency of multiple display outputs, performing color swizzling, or color anti-aliasing functions. Including. At step 410, the reduced bit format is stored in the frame buffer 206. At step 412, the second display controller 106 is instructed to refresh the display device 108.

その後、第２表示制御装置１０６は、フレーム・バッファ２０４からリフレッシュ・データを得ることにより表示装置１０８をリフレッシュする。ステップ４１４で、第１表示制御装置１０４は、機能状態から非機能状態に切り換えられる。ステップ４１６で、プロセッサ１０２は、非機能状態に切り換えられる。その結果、プロセッサ１０２は、延長された非機能期間の後に非機能にされる。ステップ４１８で、同一リフレッシュ・データが延長された期間の間、表示されたら、表示装置１０８は電源オフされる。   Thereafter, the second display controller 106 refreshes the display device 108 by obtaining refresh data from the frame buffer 204. In step 414, the first display control device 104 is switched from the functional state to the non-functional state. At step 416, processor 102 is switched to a non-functional state. As a result, the processor 102 is rendered non-functional after an extended non-functional period. At step 418, display device 108 is powered off when the same refresh data is displayed for an extended period of time.

本発明の一実施形態に従って、第２表示制御装置１０６は、リフレッシュ・データをフレーム・バッファ２０４に格納することなく、リフレッシュ・データに対する修正をし、表示装置１０８をリフレッシュすることができる。   In accordance with one embodiment of the present invention, the second display controller 106 can modify the refresh data and refresh the display device 108 without storing the refresh data in the frame buffer 204.

本発明の一実施形態に従って、第２表示制御装置１０６は、ステップ４１２で表示装置１０８をリフレッシュするための役割を自律的にこなすことができる。   In accordance with an embodiment of the present invention, the second display control device 106 can autonomously perform the role of refreshing the display device 108 in step 412.

本発明の一実施形態に従って、第２表示制御装置１０６は、表示装置１０８を同一のリフレッシュ・データで予め決められた回数リフレッシュすれば、非機能状態に切換可能である。回数値、この後で第２表示制御装置１０６が非機能状態に切換可能となる、は第２表示制御装置１０６の１又はそれ以上のレジスタに格納される。   In accordance with an embodiment of the present invention, the second display controller 106 can be switched to a non-functional state if the display device 108 is refreshed a predetermined number of times with the same refresh data. The number of times, after which the second display controller 106 can be switched to a non-functional state, is stored in one or more registers of the second display controller 106.

図５は、本発明の一実施形態による、表示装置の制御を第２表示制御装置１０６から第１表示制御装置１０４に切り換えるための方法の流れ図である。ステップ５０２で、第２表示制御装置１０６は表示装置１０８を駆動する。ステップ５０４で、プロセッサ１０２が新しいリフレッシュ・データを発生しているかが決定される。何の新しいリフレッシュ・データもプロセッサ１０２によって発生されなければ、第２表示制御装置１０６は表示装置１０８をリフレッシュする。新しいリフレッシュ・データがプロセッサ１０２によって発生されているなら、第２表示制御装置１０６は、新しいリフレッシュ・データが発生されたとステップ５０４で伝達される。ステップ５０６で、第１ピン２１０が機能状態に設定される。第１ピン２１０の機能状態は、第１表示制御装置１０４の中間機能の記録状態を示す。ステップ５１０で、第１表示制御装置１０６は、機能から非機能状態に切り換えられる。ステップ５１２で、第１表示制御装置１０６は、表示装置１０８をリフレッシュするように命令される。その後、第１表示制御装置１０４は、リフレッシュ・データを第２表示制御装置１０６に伝える。第２表示制御装置１０６は、リフレッシュ・データを低減ビット形式に変換することができ、その後、低減ビット形式は表示装置１０８をリフレッシュするのに使用される。   FIG. 5 is a flowchart of a method for switching control of a display device from the second display control device 106 to the first display control device 104 according to an embodiment of the present invention. In step 502, the second display control device 106 drives the display device 108. At step 504, it is determined whether the processor 102 is generating new refresh data. If no new refresh data is generated by the processor 102, the second display controller 106 refreshes the display device 108. If new refresh data has been generated by the processor 102, the second display controller 106 is notified at step 504 that new refresh data has been generated. In step 506, the first pin 210 is set to the functional state. The function state of the first pin 210 indicates the recording state of the intermediate function of the first display control device 104. In step 510, the first display controller 106 is switched from a function to a non-function state. In step 512, the first display controller 106 is instructed to refresh the display device 108. Thereafter, the first display control device 104 transmits the refresh data to the second display control device 106. The second display controller 106 can convert the refresh data to a reduced bit format, which is then used to refresh the display device 108.

図６は、本発明の一実施形態による、第２表示制御装置１０６を非機能状態から起動するための方法の流れ図である。ステップ６０２で、第２表示制御装置１０６が非機能状態にあるかが確認される。ステップ６０４で、入力信号が第２表示制御装置１０６により表示副システム１００と繋がる１又はそれ以上の入力装置から受信されたかが決定される。   FIG. 6 is a flowchart of a method for activating the second display controller 106 from a non-functional state according to an embodiment of the present invention. In step 602, it is confirmed whether the second display control device 106 is in a non-functional state. In step 604, it is determined whether an input signal has been received by the second display controller 106 from one or more input devices connected to the display subsystem 100.

本発明の一実施形態に従って、入力信号は、第２表示制御装置１０６によりプロセッサ１０２の介在無しに１又はそれ以上の入力装置から受信される。   In accordance with one embodiment of the present invention, input signals are received by the second display controller 106 from one or more input devices without the intervention of the processor 102.

本発明の別の実施形態に従って、入力信号は、第２表示制御装置１０６によりプロセッサ１０２を経由して１又はそれ以上の入力装置から受信される。１又はそれ以上の入力装置の例には、限定されないが、キーボード、タッチパッド、無線イベント、カーソル・パッド又はマウスが含まれる。   In accordance with another embodiment of the present invention, input signals are received from one or more input devices by the second display controller 106 via the processor 102. Examples of one or more input devices include, but are not limited to, a keyboard, touchpad, wireless event, cursor pad, or mouse.

ステップ６０６で、第２表示制御装置１０６の切換えは、非機能から機能状態に切り換えられる。更に、第５ピン２１８は、入力信号を１又はそれ以上の入力装置から受信する度に非機能から機能状態に設定される。第２表示制御装置１０６が機能状態にあるときに第５ピン２１８が機能状況に設定されれば、第２表示制御装置１０６は、第２表示制御装置１０６が非機能状態に切換可能である回数値を記憶する１又はそれ以上のレジスタを設定する。   In step 606, the switching of the second display control device 106 is switched from the non-functional state to the functional state. Further, the fifth pin 218 is set from a non-functional state to a functional state each time an input signal is received from one or more input devices. If the fifth pin 218 is set to the functional status when the second display control device 106 is in the functional state, the second display control device 106 can rotate the second display control device 106 to the non-functional state. Set one or more registers to store numeric values.

プロセッサ１０２が新しいリフレッシュ・データを発生しなければ、第２表示制御装置１０６は、フレーム・バッファ２０４にあるリフレッシュ・データで自律的に表示装置１０８をリフレッシュし始める。プロセッサ１０２が新しいリフレッシュ・データでフレーム・バッファ２０２を更新したら、第２表示制御装置１０６は、表示装置１０８の電源を入れ、１又はそれ以上の表示ブランキング・レジスタをリセットすることにより表示を抹消する。第３ピン２１４は、第２表示制御装置１０６にリフレッシュ・データを更新するように指示する割込みを発生する。ステップ６０８で、表示装置１０８は、前に電源オフであったなら電源を入れる。   If the processor 102 does not generate new refresh data, the second display controller 106 begins to autonomously refresh the display device 108 with the refresh data in the frame buffer 204. When the processor 102 updates the frame buffer 202 with new refresh data, the second display controller 106 erases the display by turning on the display device 108 and resetting one or more display blanking registers. To do. The third pin 214 generates an interrupt that instructs the second display controller 106 to update the refresh data. In step 608, display device 108 is powered on if it was previously powered off.

図７は、本発明の一実施形態による、第１表示制御装置のデータ内容を低減ビット形式に変換するための方法の流れ図である。第２表示制御装置１０６が伝送モードで使用されるとき、バックライトはオンされる。低減ビット形式の各画素は、単一のカラー値−赤、青又は緑を表す。そのカラー値−スウィズリング作動ビットは、１に設定時、第２表示制御装置１０６が低減ビット形式の入力リフレッシュ・データの対応画素から適切なカラー・フィールドを自動的に選択するのを可能にする。物理的パネル構造の輪郭を上記ステップ７０２で描いた後、第２表示制御装置１０６は、リフレッシュ・データの第１ラインの第１画素の赤入力フィールドを処理して、低減ビット形式の第１ラインの第１画素を形成する。ステップ７０４で、第２表示制御装置１０６は、リフレッシュ・データの第１ラインの第２画素の緑入力フィールドを処理して、低減ビット形式の第１ラインの第２画素を形成する。   FIG. 7 is a flowchart of a method for converting data content of a first display controller to a reduced bit format according to an embodiment of the present invention. When the second display controller 106 is used in the transmission mode, the backlight is turned on. Each pixel in the reduced bit format represents a single color value-red, blue or green. The color value-swizzling enable bit, when set to 1, enables the second display controller 106 to automatically select the appropriate color field from the corresponding pixel of the reduced bit format input refresh data. . After delineating the physical panel structure in step 702 above, the second display controller 106 processes the red input field of the first pixel of the first line of refresh data to produce the first line in reduced bit form. The first pixel is formed. In step 704, the second display controller 106 processes the green input field of the second pixel of the first line of refresh data to form the second pixel of the first line in the reduced bit format.

ステップ７０６で、第２表示制御装置１０６は、リフレッシュ・データの第１ラインの第３画素の青入力フィールドを処理して、低減ビット形式の第１ラインの第３画素を形成する。ステップ７０８で、処理がそのラインの各画素について繰り返される。この規則的処理はライン全体に亘って繰り返される。ステップ７１０で、処理は、リフレッシュ・データの各ラインにおいて繰り返される。但し、リフレッシュ・データにおける各後続ラインについて、第２表示制御装置１０６は、低減ビット形式の前のラインにおける１つのカラー成分によってオフセットされるように画素のカラーを選択する。従って、低減ビット形式の第２ラインの第１画素は緑であり、低減ビット形式の第２ラインの第２画素は青であり、そして低減ビット形式の第２ラインの第３画素は赤である。この規則的処理は、低減ビット形式の第２ラインに亘って繰り返される。低減ビット形式の第３ラインの第１画素は青であり、低減ビット形式の第３ラインの第２画素は赤であり、そして低減ビット形式の第３ラインの第３画素は緑である。この規則的処理は、第２ラインに亘って繰り返される。次いで、上述の最初の３ラインについての規則的処理は、低減ビット形式全体に亘る３ラインのグループにおいて繰り返される。   In step 706, the second display controller 106 processes the blue input field of the third pixel of the first line of refresh data to form the third pixel of the first line in reduced bit format. At step 708, the process is repeated for each pixel in the line. This regular process is repeated throughout the line. At step 710, the process is repeated for each line of refresh data. However, for each subsequent line in the refresh data, the second display controller 106 selects the color of the pixel so that it is offset by one color component in the previous line in reduced bit format. Accordingly, the first pixel of the second line of reduced bit format is green, the second pixel of the second line of reduced bit format is blue, and the third pixel of the second line of reduced bit format is red. . This regular process is repeated over the second line in reduced bit form. The first pixel of the third line of the reduced bit format is blue, the second pixel of the third line of the reduced bit format is red, and the third pixel of the third line of the reduced bit format is green. This regular process is repeated over the second line. The regular processing for the first three lines described above is then repeated for groups of three lines throughout the reduced bit format.

本発明の一実施形態に従って、低減ビット形式の各画素は、単一の６ビット値を持つ。本発明の別の実施形態に従って、赤及び青の画素は、各画素が６ビット左詰値を持つように後続０を書き込まれる。   According to one embodiment of the invention, each pixel in reduced bit format has a single 6-bit value. In accordance with another embodiment of the present invention, the red and blue pixels are written with trailing zeros so that each pixel has a 6-bit left justified value.

図８は本発明の一実施形態による、カラー・スウィズリング用の方法の概要図である。図は例を用いてカラー・スウィズリングを説明する。カラー・スウィズリングは、第１表示制御装置１０６のデータ内容を低減ビット形式に変換するための処理である。１６ビット入力信号のライン１の第１画素における赤の複数ビットＲ11は、低減ビットの第１ラインにおける第１画素Ｒ11’に選択される。１６ビット入力信号のライン１の第２画素における緑の複数ビットＧ15は、低減ビットの第１ラインにおける第２画素Ｒ15’に選択される。１６ビット入力信号のライン１における第３画素の青の複数ビットＢ19は、低減ビットの第１ラインにおける第３画素Ｂ19’に選択される。この規則的処理はライン１に亘って繰り返される。各後続ラインは、１つのカラー成分による前のラインのオフセットである。１６ビット入力信号のライン２における第１画素の緑の複数ビットＧ22は、低減ビット形式のライン２における第１画素Ｇ22’に選択される。１６ビット入力信号のライン２における第２画素の青の複数ビットＢ26は、低減ビット形式のライン２における第２画素Ｂ26’に選択される。１６ビット入力信号のライン２における第３画素の赤の複数ビットＲ27は、低減ビット形式のライン２における第３画素Ｒ27’に選択される。この規則的処理はライン２に亘って繰り返される。１６ビット入力信号のライン３における第１画素の青の複数ビットＢ33は、低減ビット形式のライン３における第１画素Ｂ33’に選択される。１６ビット入力信号のライン３における第２画素の赤の複数ビットＲ34は、低減ビット形式のライン３における第２画素Ｒ34’に選択される。１６ビット入力信号のライン３における第３画素の緑の複数ビットＧ38は、低減ビットのライン３における第３画素Ｇ38’に選択される。この規則的処理はライン３に亘って繰り返される。 FIG. 8 is a schematic diagram of a method for color swizzling according to one embodiment of the present invention. The figure illustrates color swizzling using an example. The color swizzling is a process for converting the data content of the first display control device 106 into a reduced bit format. The multiple red bits R 11 in the first pixel of line 1 of the 16-bit input signal are selected as the first pixel R 11 ′ in the first line of reduced bits. The green plurality of bits G 15 in the second pixel of line 1 of the 16-bit input signal is selected as the second pixel R 15 ′ in the first line of reduced bits. The third pixel blue bit B 19 in line 1 of the 16-bit input signal is selected as the third pixel B 19 ′ in the first line of reduced bits. This regular process is repeated over line 1. Each subsequent line is an offset of the previous line by one color component. The first pixel green bit G 22 in line 2 of the 16-bit input signal is selected as the first pixel G 22 ′ in line 2 of the reduced bit format. The multiple blue bits B 26 of the second pixel in line 2 of the 16-bit input signal are selected as the second pixels B 26 ′ in line 2 of the reduced bit format. The red multi-bit R 27 of the third pixel in line 2 of the 16-bit input signal is selected as the third pixel R 27 ′ in line 2 of the reduced bit format. This regular process is repeated over line 2. The first plurality of blue bits B 33 of the first pixel in line 3 of the 16-bit input signal is selected as the first pixel B 33 ′ in line 3 of the reduced bit format. The red multi-bit R 34 of the second pixel in line 3 of the 16-bit input signal is selected as the second pixel R 34 ′ in line 3 of the reduced bit format. The green multi-bit G 38 of the third pixel in line 3 of the 16-bit input signal is selected as the third pixel G 38 ′ in line 3 of the reduced bit. This regular process is repeated over line 3.

カラー・スウィズリング・モードが作動されると、カラー・アンチエイリアス・モードのビットを１にセットすることができる。カラー・アンチエイリアス・モードは、両ビットが設定されるときに機能していると言われる。このモードでは、カラー・スウィズリング処理が上述の如く進行するが、結果出力はカラー・エイリアスを防止するように濾過される。これは、複数のテキスト・フォントを写すときに特に重要である。濾過処理は、画素の現在のカラー値を、例えば現在の画素の上下左右にある複数画素のマッチング・カラー・フィールドと組み合わせることにより働く。例えば図８のＢ26’を考えると、その上下左右は、それぞれ、ライン１の第２画素、ライン３の第２画素、ライン２の第１画素及びライン２の第３画素である。これら画素の青の複数ビットが考慮される。 When the color swizzling mode is activated, the color anti-aliasing mode bit can be set to one. Color anti-aliasing mode is said to work when both bits are set. In this mode, the color swizzling process proceeds as described above, but the resulting output is filtered to prevent color aliasing. This is especially important when copying multiple text fonts. The filtering process works by combining the current color value of the pixel with, for example, a matching color field of multiple pixels above, below, left and right of the current pixel. For example, considering B 26 ′ in FIG. 8, the top, bottom, left, and right are the second pixel in line 1, the second pixel in line 3, the first pixel in line 2, and the third pixel in line 2, respectively. The blue bits of these pixels are considered.

本発明の別の実施形態に従って、入力信号は６−７−６フォーマットで１９ビットを含み、ここで、６ビットは入力リフレッシュ・データの赤成分を、７ビットは緑成分を、そして６ビットは青成分を示す。   In accordance with another embodiment of the present invention, the input signal includes 19 bits in 6-7-6 format, where 6 bits are the red component of the input refresh data, 7 bits are the green component, and 6 bits are Indicates the blue component.

カラー・スウィズリング及びカラー・アンチエイリアスのビットが０である限り、第２表示制御装置１０６は、カラー・アンチエイリアスのビットを１に設定することにより白黒輝度モードに切り換えることができる。このモードでは、５−６−５ＲＧＢフォーマットにおける１６ビット入力カラー値は、標準ＮＴＳＣ輝度変換式に対する次の簡単な整数近似を経由して６ビット画素表示値に変換され、そして
画素値=(R>>2)+(R>>4)+(G>>1)+(G>>4)+(B>>3）。
これは、現在の画素の上方画素、下方画素、左画素及び右画素である４つの近傍画素からのマッチング・カラー・フィールドの複数値を加えることによって働く。この後、結果の右３ビットがシフトされ、１ビットだけ右にシフトされた現在の画素の値に加えられる。その６ビットに切り詰められた結果出力は、カラー・アンチエイリアスが作動されなかったときの濾過されたカラー・スウィズリング処理と等価である。この６ビット値は、現在の画素の第２表示制御装置１０６のフレーム・バッファ２０４に格納される。 As long as the color swizzling and color anti-aliasing bits are 0, the second display controller 106 can switch to monochrome luminance mode by setting the color anti-aliasing bit to 1. In this mode, a 16-bit input color value in 5-6-5 RGB format is converted to a 6-bit pixel display value via the following simple integer approximation to the standard NTSC luminance conversion equation, and pixel value = (R>> 2) + (R >> 4) + (G >> 1) + (G >> 4) + (B >> 3).
This works by adding multiple values of the matching color field from four neighboring pixels that are the upper, lower, left and right pixels of the current pixel. After this, the right 3 bits of the result are shifted and added to the current pixel value shifted right by 1 bit. The resulting output truncated to 6 bits is equivalent to the filtered color swizzling process when color anti-aliasing was not activated. This 6-bit value is stored in the frame buffer 204 of the second display controller 106 for the current pixel.

カラー・スウィズリング作動ビットが０であるとき、第２表示制御装置１０６は、第１表示制御装置１０４にあるリフレッシュ・データの緑成分を単に別の形式に変えることに注目されたい。別の形式は、第１表示制御装置１０４にあるリフレッシュ・データの緑の内容と物質的、視覚的に等しい。その結果、第２表示制御装置１０６は、白黒輝度作動ビットが１に設定されない限り、各画素の入力画素値の緑のカラー・フィールド値を出力する。   Note that when the color swizzling enable bit is zero, the second display controller 106 simply changes the green component of the refresh data in the first display controller 104 to another form. Another form is materially and visually equal to the green content of the refresh data in the first display controller 104. As a result, the second display control device 106 outputs the green color field value of the input pixel value of each pixel unless the monochrome luminance operation bit is set to 1.

最小電力消費を保証するために、第２表示制御装置１０６は、パネル・インタフェースのドット・クロックの周波数を低減する処理の使用を可能とする。このフィールド値は、１以下の水晶体発振器の分周を指定して、システムのドット・クロックの周波数をもたらす。全ての映像タイミングは、ドット・クロックから得られる。このフィールドが０を含めば、ドット・クロックはクロック２０８の周波数と等しく、これに対して７の値は、水晶体周波数の１／８のドット・クロックをもたらす。５４．０６ＭＨｚの水晶体を、５０Ｈｚパネルのリフレッシュ率をもたらす公称プログラム映像タイミングの複数パラメータと使用し、ドット・クロックの分周のみを変更することで、実際のパネル・リフレッシュ率としての５０．００Ｈｚ、２５．００Ｈｚ、１６．６７Ｈｚ、１２．５０Ｈｚ、１０．００Ｈｚ、８．３３Ｈｚ、７．１４Ｈｚ又は６．２５Ｈｚをもたらす。   To ensure minimum power consumption, the second display controller 106 allows the use of a process that reduces the frequency of the panel interface dot clock. This field value specifies a division of the crystal oscillator of 1 or less, resulting in the frequency of the system dot clock. All video timing is derived from the dot clock. If this field contains 0, the dot clock is equal to the frequency of clock 208, whereas a value of 7 results in a dot clock of 1/8 of the lens frequency. Using a 54.06 MHz lens with multiple parameters of nominal program video timing that yields a 50 Hz panel refresh rate, and only changing the dot clock division, 50.00 Hz as the actual panel refresh rate, This results in 25.00 Hz, 16.67 Hz, 12.50 Hz, 10.00 Hz, 8.33 Hz, 7.14 Hz or 6.25 Hz.

図９は、本発明の一実施形態による、第２表示制御装置１０６を非機能状態から起動するための方法ステップのタイムラインの図である。図は、表示システム２００の種々の要素の状態及びその複数要素によって実行される方法ステップを時間順に示し、時間はｘ軸で、システムの複数要素はｙ軸で示される。第２表示制御装置１０６は、複数の入力装置から幾つかの入力を受けることができる。複数の入力を受けるとき、第５ピン２１８は、第２表示制御装置１０６を始動する。第３ピン２１４は、第２表示制御装置１０６が始動された後に割込み出力を発生する。次いで、第２表示制御装置１０６は、表示装置１０８をブランクする。続いて、フレーム・バッファ２０６は、表示ロードのフレーム・ローディング・サイクルを実行する。第２表示制御装置１０６は、フレーム・バッファ２０６がフレーム・ローディング・サイクルを完了するやいなや、表示装置１０８の制御を担う。   FIG. 9 is a timeline diagram of method steps for activating the second display controller 106 from a non-functional state according to one embodiment of the present invention. The figure shows the state of the various elements of the display system 200 and the method steps performed by the elements in time order, with time being shown on the x-axis and the elements of the system being shown on the y-axis. The second display control device 106 can receive several inputs from a plurality of input devices. When receiving multiple inputs, the fifth pin 218 activates the second display controller 106. The third pin 214 generates an interrupt output after the second display controller 106 is started. Next, the second display control device 106 blanks the display device 108. Subsequently, the frame buffer 206 performs a frame loading cycle of display load. The second display controller 106 is responsible for controlling the display device 108 as soon as the frame buffer 206 completes the frame loading cycle.

上記説明に鑑みて、一実施形態による、本発明（第２表示制御装置）の工業ベースの実施細目がここに含まれる。これらの細目は、各種のプロセッサ、ＩＣ、ピン及びレジスタの構築レベルの細目を含む各種ハードウエアの実施細目を含む。その説明は、当業者によって理解されるものであり、過度の実験無しに本発明を実施する助けとなる。   In view of the above description, industrial-based implementation details of the present invention (second display controller) according to one embodiment are included herein. These details include various hardware implementation details including construction level details for various processors, ICs, pins and registers. The description will be understood by one of ordinary skill in the art and will assist in practicing the invention without undue experimentation.

第２表示制御装置１０６のダイレクトＩ／Ｏピン・インタフェース
第２表示制御装置１０６とプロセッサ１０４との間の幾つかのインタフェース動作は、とりわけ時間が重要である。特に、表示リフレッシュを管理する第１制御装置１０４と表示リフレッシュを管理する第２表示制御装置１０６との間で行き来する切換えは、表示アーチファクトを防ぐのに、注意して時間決めされなければならない。第２表示制御装置１０６は、高速ダイレクトＩ／Ｏピン接続を、これらの機能の使用を可能にするＣＳ５５３６コンパニオンＩ／Ｏ装置に対して使用する。ＣＳ５５３６は、アドバンスド・マイクロ・デバイスによって設計されたＩ／Ｏオペレーション用の標準プロセッサである。そのシステムの相互連結に関する細目が含まれ、各ピンを記述する。 Second Display Controller 106 Direct I / O Pin Interface Some interface operations between the second display controller 106 and the processor 104 are particularly time critical. In particular, switching back and forth between the first controller 104 that manages display refresh and the second display controller 106 that manages display refresh must be carefully timed to prevent display artifacts. The second display controller 106 uses high-speed direct I / O pin connections for the CS5536 companion I / O device that enables the use of these functions. The CS5536 is a standard processor for I / O operations designed by Advanced Micro Devices. Details about the interconnection of the system are included and each pin is described.

DCONIRQ/ピンは、第２表示制御装置１０６のチップから出力される負論理走査線割込みであり、それは、映像出力の何れかの特定走査線上に挿入されるようにプログラムすることができる。このピンの第１の目的は、次の表示されるフレームの開始前の一定時間にプロセッサ１０２を自動的にアラートすることにある。表示動作に関連する既知のタイミングを持つ割込みを受けることによって、プロセッサ１０２は、“繁忙待機”又はポーリング・ループ無しに、第１表示制御装置１０４−制御のリフレッシュ又は第２表示制御装置１０６制御のリフレッシュ用の現在の表示状態を再構築することができる。更なる細目のための以下のDCONLOADを参照。   The DCONIRQ / pin is a negative logic scan line interrupt output from the chip of the second display controller 106, which can be programmed to be inserted on any particular scan line of the video output. The primary purpose of this pin is to automatically alert the processor 102 at a certain time before the start of the next displayed frame. By receiving an interrupt with a known timing associated with the display operation, the processor 102 is able to refresh the first display controller 104—control refresh or control the second display controller 106 without a “busy wait” or polling loop. The current display state for refresh can be reconstructed. See DCONLOAD below for further details.

DCONBLANKは、表示状態における表示の変化を非同期で始めることが望ましい時々に支援をするのに使用される。第２表示制御装置１０６は、ポールするつもりなら、２つの状況下でDCONBLANK 出力を駆動することになる。第１の状況下では、DCONBLANK 出力は、アクティブ垂直解像度出力の複数走査線のあとに第１出力走査線の始めでロー駆動され、出力Vsync タイミング期間の立下り区間（終わり）までローのままであり、その時点で再びハイ駆動される。第２の状況下では、DCONBLANK 出力は、第２表示制御装置１０６の出力の表示が非作動であるときはいつも、ハイのままである。   DCONBLANK is used to assist at times when it is desirable to start the display change in the display state asynchronously. If the second display controller 106 intends to pole, it will drive the DCONBLANK output under two circumstances. Under the first situation, the DCONBLANK output is driven low at the beginning of the first output scan line after multiple scan lines of active vertical resolution output and remains low until the falling edge (end) of the output Vsync timing period. Yes, it is driven high again at that time. Under the second condition, the DCONBLANK output remains high whenever the display of the output of the second display controller 106 is inactive.

DCONSTATは、第１表示制御装置１０４又は第２表示制御装置１０６が現在の表示リフレッシュを管理しているかを示すのに使用される。第２表示制御装置１０６を切り換える表示制御は表示処理と同期するので、その状態ピンは、第２表示制御装置１０６の表示切換えが起きたときをプロセッサ１０２に正確に確認させる。   DCONSTAT is used to indicate whether the first display controller 104 or the second display controller 106 is managing the current display refresh. Since the display control for switching the second display controller 106 is synchronized with the display process, the status pin allows the processor 102 to accurately confirm when the display switch of the second display controller 106 has occurred.

DCONLOADは、表示ロードのフレーム・ローディング・サイクルを開始するのに使用される。この信号は、第２表示制御装置１０６の複数映像タイミング出力が複数映像入力に次いで起こるか、或いは第２表示制御装置１０６の内部の複数タイミング・レジスタが複数映像出力を駆動しているかを二次的に決定する。上記の第２表示制御装置１０６の表示モード・レジスタの記載で述べたように、どちらの場合においても、パネルになされる実際の複数データ出力は、通常、第２表示制御装置１０６のチップによって修正されるということに注意されたい。   DCONLOAD is used to initiate a frame load cycle for display load. This signal is used to determine whether the multiple video timing output of the second display controller 106 follows the multiple video input, or whether the multiple timing registers within the second display controller 106 are driving the multiple video outputs. To decide. As described above in the description of the display mode register of the second display controller 106, in either case, the actual multiple data output made to the panel is usually corrected by the chip of the second display controller 106. Note that it is done.

第２表示制御装置１０６の表示制御装置ＡＳＩＣ Pinout−２Ｍ（１Ｍ×１６）のＤＲＡＭ構成
ジオード（ＴＭ）表示インターフェース・ピン群
ジオード（ＴＭ）画素クロックGFDOTCLK 1
ジオード（ＴＭ）赤データGFRDAT0-4 5
ジオード（ＴＭ）緑データGFGDAT0-5 6
ジオード（ＴＭ）青データGFBDAT0-4 5
ジオード（ＴＭ）Vsync GFVSYNC 1
ジオード（ＴＭ）Hsync GFHSYNC 1
ジオード（ＴＭ）表示作動GFDISP_EN 1
ジオード（ＴＭ）FP_LDE GFP_LDE 1
１Ｍ×１６ＤＲＡＭ用インターフェース・ピン群
ＦＢＲＡＭデータFBD0-15 16
ＦＢＲＡＭアドレスFBA0-11 12
ＦＢ列アドレス・ストロボFBCAS/ 1
ＦＢ行アドレス・ストロボFBRAS/ 1
ＦＢＲＡＭチップ・セレクトFBCS/ 1
ＦＢＲＡＭ書込み作動FBWE/ 1
ＦＢＲＡＭクロックFBCLK 1
ＦＢＲＡＭクロック作動FBCLKE 1
第２表示制御装置１０６の自己リフレッシュ用水晶体
表示水晶体インDCONXI 1
表示水晶体アウトDCONXO 1
システム・インターフェース・ピン群
システム・リセットRESET 1
第２表示制御装置１０６の割込み出力DCONIRQ/ 1
第２表示制御装置１０６の表示ロード命令要求DCONLOAD 1
第２表示制御装置１０６対ジオード（ＴＭ）／表示機能状態DCONSTAT 1
第２表示制御装置１０６のブランキング状態DCONBLNK 1
第２表示制御装置１０６のレジスタＩ／Ｏ・ＳＭＢクロックDCONSMBCLK 1
第２表示制御装置１０６のレジスタＩ／Ｏ・ＳＭＢデータDCONSMBDATA 1
PPTTL/パネル・インターフェース・ピン群
パネル画素データ１D1O0-2 3
パネル画素データ２D2O0-2 3
SCLK SCLK1
DCLK DCLK1
GOE GOE1
GCK GCK1
GSP GSP1
DINT DINT1
SDRESETSDRESET 1
DBC DBC1
INV INV1
PWST PWST1
POL1 POL11
POL2 POL21
自己試験／境界走査BIST0-1 2
総合ユーザＩ／Ｏ 84 DRAM configuration of the display controller ASIC Pinout-2M (1M × 16) of the second display controller 106 Geode (TM) display interface pin group Geode (TM) pixel clock GFDOTCLK 1
Geode (TM) red data GFRDAT0-4 5
Geode (TM) Green Data GFGDAT0-5 6
Geode (TM) Blue Data GFBDAT0-4 5
Geode (TM) Vsync GFVSYNC 1
Geode (TM) Hsync GFHSYNC 1
Geode (TM) display operation GFDISP_EN 1
Geode (TM) FP_LDE GFP_LDE 1
1M × 16 DRAM interface pin group FBRAM data FBD0-15 16
FBRAM address FBA0-11 12
FB column address strobe FBCAS / 1
FB row address strobe FBRAS / 1
FBRAM chip select FBCS / 1
FBRAM writing operation FBWE / 1
FBRAM clock FBCLK 1
FBRAM clock operation FBCLKE 1
Self-refreshing crystalline lens of the second display controller 106 Display crystalline lens in DCONXI 1
Display lens out DCONXO 1
System interface pin group System reset RESET 1
Interrupt output DCONIRQ / 1 of the second display controller 106
Display load command request DCONLOAD 1 of the second display controller 106
Second display controller 106 vs. Geode (TM) / Display function status DCONSTAT 1
Blanking state DCONBLNK 1 of the second display controller 106
Register I / O • SMB clock DCONSMBCLK 1 of the second display controller 106
Register I / O / SMB data DCONSMBDATA 1 of the second display controller 106
PPTTL / Panel Interface Pin Group Panel Pixel Data 1D1O0-2 3
Panel pixel data 2D2O0-2 3
SCLK SCLK1
DCLK DCLK1
GOE GOE1
GCK GCK1
GSP GSP1
DINT DINT1
SDRESET SDRESET 1
DBC DBC1
INV INV1
PWST PWST1
POL1 POL11
POL2 POL21
Self-test / boundary scan BIST0-1 2
General user I / O 84

レジスタ定義：
レジスタ０：第２表示制御装置１０６のＩＤ＋改訂
この１６ビットレジスタは、読取り専用レジスタであり、第２表示制御装置１０６のＡＳＩＣ識別子及び改訂番号を返す。このシリコンの最初のパスは、‘DC01’H の１６進値を返し、次の改訂は‘DC02’H 等を返す。 Register definition:
Register 0: Second Display Controller 106 ID + Revision This 16-bit register is a read-only register and returns the ASIC identifier and revision number of the second display controller 106. The first pass of this silicon returns a hexadecimal value of 'DC01'H, and the next revision returns'DC02'H, etc.

レジスタ１：第２表示制御装置１０６の表示モード
ビット０：通過非作動
このビットは、第２表示制御装置１０６がリフレッシュ・データに何れかの操作を行うかを制御する。始動時、このビットは、第２表示制御装置１０６によって自動的に０に初期設定され、それが、複数映像出力を直接複数映像入力に続いて起こさせ、第２表示制御装置１０６が通過モードで動いていると言われる。このモードでは、第２表示制御装置１０６は、旧式のＴＦＴタイミング制御装置（ＴＣＯＮ）のチップとして単独で動き、この場合、複数映像出力は、表示パネル用ＤＥＴＴＬ互換の複数出力信号を得る必要があるときにだけ変換される。電力低減の目的のため、ＳＤＲＡＭインタフェース・ポート２２０は、ＳＤＲＡＭクロック信号が発生されないとしても、通過モードの間は完全に非作動にされなければならない。通過モードでは、その他全ての第２表示制御装置１０６のレジスタ及び複数制御ビットは、通過モードに亘って優先に取り扱われる自己試験作動ビットを除いて無視される。 Register 1: Display mode of second display controller 106 Bit 0: Pass not activated This bit controls which second display controller 106 performs any operation on the refresh data. At start-up, this bit is automatically initialized to 0 by the second display controller 106, which causes the multiple video output to directly follow the multiple video input, and the second display controller 106 is in pass mode. Said to be moving. In this mode, the second display control device 106 operates alone as a chip of an old-fashioned TFT timing control device (TCON), and in this case, a plurality of video outputs must obtain a display panel compatible DETTL output signal. Only converted when. For power reduction purposes, the SDRAM interface port 220 must be completely disabled during the pass mode, even if no SDRAM clock signal is generated. In the pass mode, all other registers and multiple control bits of the second display controller 106 are ignored except for the self-test activation bit that is handled preferentially over the pass mode.

通過非作動ビットへの１の書込みは、通常の第２表示制御装置１０６が機能するのを可能とし、ＳＤＲＡＭインタフェース・ポート２２０、内部の複数映像タイミング・レジスタ、複数モード・コンフィグレーション・ビット等の起動を伴う。   Writing a 1 to the pass inactive bit allows the normal second display controller 106 to function, such as SDRAM interface port 220, internal multiple video timing registers, multiple mode configuration bits, etc. Accompanying startup.

ビット１：第２表示制御装置１０６のスリープ・モード
第２表示制御装置１０６の電力効率に関連する重要な要素は、低電力状態に入るその能力にあり、その状態において、表示装置１０８は完全にオフにされ、そしてフレーム・バッファ２０６は自己リフレッシュ・モードに設定される。自己リフレッシュ・モードは、第２表示制御装置１０６のスリープ・モードとして理解される。通常の状況下では、第２表示制御装置１０６は、特に、自動スリープ・モード・ビットが設定され、そして表示タイムアウト値の複数映像出力フレームが表示ロード・サイクルを生ずることなく発生したか、或いは入力信号が１又はそれ以上の入力装置から受信されれば、システムの延長された非機能の結果としてスリープ・モードに自動的に入る。その後、第２表示制御装置１０６は、このビットをセットしてスリープ・モードに自動的に入る。 Bit 1: Sleep mode of the second display controller 106 An important factor related to the power efficiency of the second display controller 106 is its ability to enter a low power state, in which the display device 108 is fully Turned off and the frame buffer 206 is set to self-refresh mode. The self-refresh mode is understood as the sleep mode of the second display controller 106. Under normal circumstances, the second display controller 106 may, in particular, have the automatic sleep mode bit set and a multiple video output frame of display timeout value occurred without causing a display load cycle or input. If a signal is received from one or more input devices, the sleep mode is automatically entered as a result of an extended non-function of the system. The second display controller 106 then sets this bit and automatically enters sleep mode.

２者択一的に、プロセッサ１０２が第２表示制御装置１０６のスリープ・モードへの切換えを始める必要がある場合がある。特に、電源スイッチで“システム・オフ”を選択するとき、ラップトップの蓋スイッチが閉じられるとき、又は極めて低いバッテリ・レベルが検出されたとき、プロセッサ１０２は、手動でスリープ・モードに入るのである。スリープ・モードに入るには、このビットは‘１’で書き込まれるべきである。   Alternatively, it may be necessary for the processor 102 to begin switching the second display controller 106 to sleep mode. In particular, the processor 102 manually enters sleep mode when selecting “system off” with the power switch, when the laptop lid switch is closed, or when a very low battery level is detected. . To enter sleep mode, this bit should be written with '1'.

第２表示制御装置１０６がスリープ・モードにある間、フレーム・バッファ２０６が低電力自己リフレッシュ状態に保持されるので、第２表示制御装置１０６は、入来する複数表示ロード・サイクルを処理することができない。しかし、第２表示制御装置１０６のロード・ピンは無視されない。第２表示制御装置１０６がスリープ・モードにある間、プロセッサ１０２が表示ロード・サイクルのための要求をすれば、第２表示制御装置１０６のLOAD_MISSED として知られる内部状態が設定される。この状態は、フレーム・バッファ２０６のデータがプロセッサ１０２によって発生された最終のリフレッシュ・データともはや一致しないことを第２表示制御装置１０６に知らせるのに使われる。第２表示制御装置１０６は、第２表示制御装置１０６のロードを逃した後にスリープ・モードを出るとき、表示装置１０８を自動的にブランクし、そしてリフレッシュ・データの１ライン用の第２表示制御装置１０６のＩＲＱアクティブを駆動することにより、第２表示制御装置１０６のLOAD_MISSED 割込みを発生するのである。これは、プロセッサ１０２によって発生された最終のリフレッシュ・データを、プロセッサ１０２に書き込ませ、次いで映像ブランキング・ピンをクリアさせて最新情報を表示装置１０８に描かせる。   While the second display controller 106 is in sleep mode, the frame buffer 206 is held in a low power self-refresh state so that the second display controller 106 processes incoming multiple display load cycles. I can't. However, the load pin of the second display controller 106 is not ignored. If the processor 102 makes a request for a display load cycle while the second display controller 106 is in sleep mode, an internal state known as LOAD_MISSED of the second display controller 106 is set. This state is used to inform the second display controller 106 that the data in the frame buffer 206 is no longer consistent with the final refresh data generated by the processor 102. When the second display controller 106 exits sleep mode after missing the second display controller 106 load, it automatically blanks the display device 108 and a second display control for one line of refresh data. By driving the IRQ active of the device 106, the LOAD_MISSED interrupt of the second display control device 106 is generated. This causes the final refresh data generated by the processor 102 to be written to the processor 102 and then clears the video blanking pin to cause the display device 108 to draw the latest information.

スリープ・モードを出る処理は、手動又は自動のどちらかで実行可能である。通常の状況下では、このビットは、ECPWRRQST の出現時に自動的にクリアされる。ECPWRRQST は、第２表示制御装置１０６が１又はそれ以上の入力装置から入力信号を受信したときに現れる。言い換えれば、あるキーを押すことは、プロセッサ１０２とは別個に映像表示を回復し、それにより、キーボードのキー、カーソル・ボタン又はタッチパッドが機能されたときに“即座に”表示装置１９８をオンする。２者択一的に、プロセッサ１０２は、必要ならスリープ・モードを出て、このビットを０にクリアすることによって表示装置１０８をリフレッシュする処理を再開することができる。   The process of exiting the sleep mode can be executed either manually or automatically. Under normal circumstances, this bit is automatically cleared on the appearance of ECPWRRQST. ECPWRRQST appears when the second display controller 106 receives an input signal from one or more input devices. In other words, pressing a key restores the video display separately from the processor 102, thereby turning on the display device 198 "instantly" when a keyboard key, cursor button or touchpad is activated. To do. Alternatively, processor 102 can exit the sleep mode if necessary and resume the process of refreshing display device 108 by clearing this bit to zero.

ビット２：自動スリープ・モード
このビットが１に設定されるとき、第２表示制御装置１０６は、表示タイムアウト値の複数映像フレームがシステム機能無しに出力された後、表示処理を自動的に停止する。第２表示制御装置１０６のＬＯＡＤがハイであるか、入来ECPWRRQST が発生するかの何れかの時、内部の表示タイムアウト・レジスタは、表示タイムアウト値レジスタの値に自動的に再設定される。表示タイムアウトが発生すれば、第２表示制御装置１０６は、第２表示制御装置１０６のスリープ・モード・ビットを１に設定することによって、自動的にスリープ・モードに入る。自動スリープ・モード・ビットが０であるとき、第２表示制御装置１０６は、無期限に表示装置１０８をリフレッシュし続ける。表示ロード・サイクル又はECPWRRQST が起きれば、スリープ・モードは、第２表示制御装置１０６のスリープ・モード・ビットに書き込むだけで入ることができる。 Bit 2: Automatic sleep mode When this bit is set to 1, the second display controller 106 automatically stops the display process after a plurality of video frames having a display timeout value are output without the system function. . When either the LOAD of the second display controller 106 is high or an incoming ECPWRRQST occurs, the internal display timeout register is automatically reset to the value of the display timeout value register. If a display timeout occurs, the second display controller 106 automatically enters the sleep mode by setting the sleep mode bit of the second display controller 106 to 1. When the automatic sleep mode bit is 0, the second display controller 106 continues to refresh the display device 108 indefinitely. If a display load cycle or ECPWRRQST occurs, the sleep mode can be entered by simply writing to the sleep mode bit of the second display controller 106.

ビット２：バックライト作動
バックライト作動は、表示装置１０８のバックライトを表示が作動される間にオンするべきかを決定するのに使用される。このビットは、第２表示制御装置１０６が第２表示制御装置１０６のスリープ・モードにないときはいつでもバックライトをオンするように１に設定される。このビットを設定するとバックライトが自動的に作動及び非作動にされるので、スクリーン・セーバーにとっては、バックライト作動をオン及びオフにする必要があることに注意されたい。このビットがクリアされたままであれば、バックライトは、第２表示制御装置１０６が第２表示制御装置１０６のスリープ・モードにあろうとなかろうと非作動のままである。バックライトが作動されると、BACKLIGHT ピンが正論理駆動され、DBC ピンは、バックライト輝度レジスタの値と調和するデューティ・サイクルを持つＰＷＭ波で駆動される。 Bit 2: Backlight Activation Backlight activation is used to determine whether the display 108 backlight should be turned on while the display is activated. This bit is set to 1 to turn on the backlight whenever the second display controller 106 is not in the sleep mode of the second display controller 106. Note that setting this bit automatically activates and deactivates the backlight, so for screen savers it is necessary to turn the backlight activation on and off. If this bit remains clear, the backlight remains inactive regardless of whether the second display controller 106 is in the sleep mode of the second display controller 106 or not. When the backlight is activated, the BACKLIGHT pin is driven positive logic and the DBC pin is driven with a PWM wave with a duty cycle that matches the value of the backlight brightness register.

ビット４：映像ブランキング
映像ブランキングは、第２表示制御装置１０６のフレーム・バッファ２０６の内容又は表示装置１０８の電力状態に影響を及ぼすことなく、スクリーンを“黒”表示するのに使われる。この特徴は、主として、表示装置１０８がリフレッシュ・データを表示して、或いは表示装置１０８が次の表示ロード・サイクルまでオフにマスクされて、第２表示制御装置１０６がスリープ・モードを出るべきかを決定するのに使用される。これは、特に第２表示制御装置１０６によって使用される。第２表示制御装置１０６は、スリープ・モードにある間、入来する表示ロード・サイクルを記録できないので、第２表示制御装置１０６のＬＯＡＤがスリープしている間ハイなら、自動的に映像ブランキング・ビットを設定する。これは、古いリフレッシュ・データがウエイクアップ時に表示されないことを保証する。このビットが‘１’で書き込まれれば、表示装置１０８は“黒”表示する。‘０’で書き込まれれば、フレーム・バッファ２０６の現在の内容が表示装置１０８に表示される。 Bit 4: Video Blanking Video blanking is used to display the screen “black” without affecting the contents of the frame buffer 206 of the second display controller 106 or the power state of the display device 108. This feature is mainly related to whether the display device 108 displays refresh data, or the display device 108 should be masked off until the next display load cycle, so that the second display controller 106 should exit sleep mode. Used to determine This is used in particular by the second display controller 106. The second display controller 106 cannot record incoming display load cycles while in the sleep mode, so if the LOAD of the second display controller 106 is high while sleeping, the video blanking is automatically performed.・ Set the bit. This ensures that old refresh data is not displayed during wakeup. If this bit is written as “1”, the display device 108 displays “black”. If written as '0', the current contents of the frame buffer 206 are displayed on the display device 108.

ビット５：カラー・スウィズリング作動
本発明の一実施形態に従って、選択された表示装置１０８は、従来のＲＧＢの複数の副画素を利用しない混成白黒／カラー・パネルである。代わりに、各画素は、単一の“副画素値”だけを含む。反射板として使用されるとき、即ちバックライトがオフであるとき、これらの画素値はグレイ・スケールを表現する。結果画像は白黒表示である。透過モードで使用されるとき、即ちバックライトがオンであるとき、各画素は、赤、緑及び青の組からの単一カラー値を示す。 Bit 5: Color Swizzling Operation According to one embodiment of the present invention, the selected display device 108 is a conventional mixed monochrome / color panel that does not utilize multiple RGB sub-pixels. Instead, each pixel contains only a single “subpixel value”. When used as a reflector, i.e. when the backlight is off, these pixel values represent a gray scale. The resulting image is in black and white display. When used in transmissive mode, i.e., when the backlight is on, each pixel exhibits a single color value from the set of red, green and blue.

リフレッシュ・データの第１ラインの第１画素は赤であり、このラインの第２画素は緑であり、そして第３画素は青である。この規則的配列は、そのラインに亘って繰り返される。但し、各後続のラインは、前のラインから１つのカラー成分によってオフセットされることに注意されたい。従って、第２ラインの第１画素は緑であり、その第２画素は青であり、そしてその第３画素は赤である。この規則的配列は第２ラインに亘って繰り返される。第３ラインの第１画素は青であり、その第２画素は赤であり、そしてその第３画素は緑である。この規則的配列は第３ラインに亘って繰り返される。次いで、最初の３ライン用の上述の規則的配列が表示パネル全体に亘る３ラインのグループに繰り返される。   The first pixel of the first line of refresh data is red, the second pixel of this line is green, and the third pixel is blue. This regular arrangement is repeated across the line. Note, however, that each subsequent line is offset by one color component from the previous line. Thus, the first pixel of the second line is green, its second pixel is blue, and its third pixel is red. This regular arrangement is repeated over the second line. The first pixel in the third line is blue, its second pixel is red, and its third pixel is green. This regular arrangement is repeated over the third line. The above regular arrangement for the first three lines is then repeated in groups of three lines across the display panel.

このカラーの規則的配列は表示アーチファクトを排除するのに役立つが、システム・ソフトウエアを複雑にもする。カラー・スウィズリング作動ビットは、１にセットされるとき、第２表示制御装置１０６が入力６−７−６のリフレッシュ・データから適切なカラー・フィールドを自動的に選択することを可能にする。上記で物理的なパネル構造の輪郭が描かれた後、第２表示制御装置１０６は、第１ラインの第１画素に赤入力フィールドを、このラインの次の画素に緑入力フィールド等を選択する。カラー・スウィズリング作動機能の正味の効果は、フレーム・バッファ２０６に書き込まれた各出力画素が単一の６ビット値を持つ結果として、第２表示制御装置１０６が入力リフレッシュ・データの３分の２を自動的に廃棄することにある。   This regular arrangement of colors helps to eliminate display artifacts, but also complicates the system software. When the color swizzling enable bit is set, it enables the second display controller 106 to automatically select the appropriate color field from the refresh data at inputs 6-7-6. After the outline of the physical panel structure is drawn as described above, the second display controller 106 selects the red input field for the first pixel of the first line, the green input field, etc. for the next pixel of this line. . The net effect of the color swizzling activation function is that each output pixel written to the frame buffer 206 has a single 6-bit value, so that the second display controller 106 is one third of the input refresh data. 2 is to automatically discard.

カラー・スウィズリング作動ビットが０であるとき、第２表示制御装置１０６は、白黒輝度作動ビットが１に設定されるまで、各入力画素の緑のカラー・フィールドの最も重要な６ビットを出力することに注意されたい。カラー・スウィズリング単独では、下記の如く、第２表示制御装置１０６の複数の走査線リング・バッファの使用を必要としない。カラー・アンチエイリアス・モードのみは、カラー・スウィズリング及びカラー・アンチエイリアス・モード双方のビットが１に設定されるときアクティブで、そのチップの複数リング・バッファの使用を要する。   When the color swizzling activation bit is 0, the second display controller 106 outputs the most significant 6 bits of the green color field of each input pixel until the black and white luminance activation bit is set to 1. Please note that. Color swizzling alone does not require the use of multiple scan line ring buffers of the second display controller 106 as described below. Only the color anti-aliasing mode is active when both the color swizzling and color anti-aliasing mode bits are set to 1, requiring the use of multiple ring buffers on the chip.

カラー・スウィズリング・モードが機能しているときはいつも、第２表示制御装置１０６のCOLMODE 出力ピンはハイ駆動される。このピンは、表示装置１０８がその内部パネルのバイアスを切り換えてカラー又は白黒モードのどちらかで表示品質を最適化することを可能にする。   Whenever the color swizzling mode is functioning, the COLMODE output pin of the second display controller 106 is driven high. This pin allows the display device 108 to switch its internal panel bias to optimize display quality in either color or monochrome mode.

ビット６：カラー・アンチエイリアス作動
カラー・スウィズリング・モードが作動されるとき、カラー・アンチエイリアス・モード・ビットも１に設定することができる。両方のビットがセットされるとき、カラー・アンチエイリアス・モードが機能しているといわれる。このモードでは、カラー・スウィズリング処理が上述の如く進行するが、その結果出力は、カラー・エイリアスを防止するように濾過される。この濾過処理は、画素座標（Ｖ，Ｈ）にある現在の画素のカラー値を、現在の画素の上（Ｖ−１，Ｈ）、下（Ｖ＋１，Ｈ）、左（Ｖ，Ｈ−１）及び右（Ｖ，Ｈ＋１）にある複数画素からの複数のマッチング・カラー・フィールドと組み合わせることによって働く。その手順は、これらの４つの近傍画素からのマッチング・カラー・フィールドの複数値を合計し、その結果を右に３ビットシフトし、そしてそれに１ビットだけ右シフトされた現在の画素値を加えることによって働く。６ビットに切り詰められたその結果出力は、カラー・アンチエイリアスが作動されないときのカラー・スウィズリング処理の濾過値に相当し、この６ビット値はフレーム・バッファ２０６の現在画素に格納される。 Bit 6: Color Antialiasing Operation When the color swizzling mode is activated, the color antialiasing mode bit can also be set to 1. When both bits are set, the color anti-aliasing mode is said to be working. In this mode, the color swizzling process proceeds as described above, but the resulting output is filtered to prevent color aliasing. This filtering process converts the current pixel color value at pixel coordinates (V, H) to the upper (V-1, H), lower (V + 1, H), left (V, H-1) of the current pixel. And combined with multiple matching color fields from multiple pixels on the right (V, H + 1). The procedure sums the matching color field values from these four neighboring pixels, shifts the result 3 bits to the right, and adds the current pixel value right shifted by 1 bit to it. Work by. The resulting output truncated to 6 bits corresponds to the filtered value of the color swizzling process when color anti-aliasing is not activated, and this 6-bit value is stored in the current pixel of frame buffer 206.

カラー・アンチエイリアスが作動されないときのカラー・スウィズリング処理の出力である６ビット・カラー値ではなく、１９ビット・カラー値でカラー・アンチエイリアス処理が働くということを強調することは、特に重要である。上述の計算は、特に現在の画素に適した複数のカラー・フィールドについて演算される。言い換えると、現在の画素が赤色フィルタを持つなら、その計算は、現在画素の赤フィールドで近隣画素の複数赤フィールドを合計及び結合する。右の次の画素は、現在及び近隣画素等の複数の緑色フィールドについて同じ関数を実行する。   It is particularly important to emphasize that color anti-aliasing works with 19-bit color values, rather than the 6-bit color values that are the output of the color swizzling process when color anti-aliasing is not activated. The above calculations are performed for a plurality of color fields that are particularly suitable for the current pixel. In other words, if the current pixel has a red filter, the calculation sums and combines multiple red fields of neighboring pixels with the red field of the current pixel. The next pixel to the right performs the same function for multiple green fields, such as the current and neighboring pixels.

カラー・アンチエイリアスに対して適切な複数のカラー・フィールドを得るために、２つの重要性が直ちに明らかとなる。第１に、この処理を実行するのに２走査線長のリング・バッファを利用する必要がある。第２に、各要素のリング・バッファは、６ビット出力フォーマットにおけるよりもむしろ６−７−６出力カラー・フォーマットにおける１９ビットのカラー・データを保持しなければならない。   In order to obtain a plurality of color fields suitable for color anti-aliasing, two significances are immediately apparent. First, it is necessary to use a two-scan line length ring buffer to perform this process. Second, each element's ring buffer must hold 19-bit color data in the 6-7-6 output color format rather than in the 6-bit output format.

実施細目：複数の入力ライン・バッファは、通常、２×１２００の１９ビットワードである。しかし、複数のバッファは、一旦実行されれば、リング・バッファと同様に、画素単位ベースで更新されることが不可欠である。さもなければ、３つのフル走査線がカラー・アンチエイリアス機能を実行するのに要求される。   Implementation Details: The multiple input line buffers are typically 2 × 1200 19-bit words. However, once the multiple buffers are executed, it is essential that they are updated on a pixel-by-pixel basis, similar to the ring buffer. Otherwise, three full scan lines are required to perform the color anti-aliasing function.

実施注意：上述の簡単化された計算は、理解を容易するために使用され、実際の実施を表さない。例えば、上記右シフト演算子の使用は、種々のカラー成分への複数ビットの整列を指定することを意図し、幾らかのビットがアンチエイリアス処理の間に“失われる”ことを暗示しない。視覚表示品質のため、フル１０ビットの精度は、完全な結果が出力されるまで維持される。アンチエイリアス処理の最終出力だけは、４つのＬＳＢを廃棄することにより６ビットに切り詰めることができる。出力切詰め前のアンチエイリアスの演算中に重要度の最少の複数ビットを廃棄する実施は、受け入れられない。   Implementation Note: The above simplified calculations are used for ease of understanding and do not represent actual implementation. For example, the use of the right shift operator is intended to specify the alignment of multiple bits into various color components and does not imply that some bits are “lost” during anti-aliasing. For visual display quality, full 10-bit accuracy is maintained until a complete result is output. Only the final output of anti-aliasing can be truncated to 6 bits by discarding 4 LSBs. Implementations that discard the least significant bits during anti-aliasing operations before output truncation are unacceptable.

ビット７：白黒輝度作動
カラー・スウィズリング及びカラー・アンチエイリアスのビットが０である限り、第２表示制御装置１０６は、このビットを１に書き込むことにより、白黒輝度モードに置くことができる。このモードでは、１９ビットの入力カラー値は、再び６−７−６ＲＧＢフォーマットにおいて、標準ＮＴＳＣ輝度変換式への次の簡単な整数近似を介して、６ビット画素表示値に変換される：画素値= (R>>2)+(R>>4)+(G>>1)+(G>>4)+(B>>3)。 Bit 7: Monochrome Luminance Operation As long as the color swizzling and color anti-aliasing bits are 0, the second display controller 106 can be put into the monochromatic luminance mode by writing this bit to 1. In this mode, the 19-bit input color value is converted back to a 6-bit pixel display value via the following simple integer approximation to the standard NTSC luminance conversion equation, again in 6-7-6 RGB format: = (R >> 2) + (R >> 4) + (G >> 1) + (G >> 4) + (B >> 3).

カラー・アンチエイリアス・モードと違って、白黒輝度機能は、現在画素の複数カラー・フィールドについて単独で働くことに注意されたい。その結果、チップ上の２ラインのリング・バッファは、このモードでは使用されない。   Note that unlike the color anti-aliasing mode, the black and white luminance function works alone for multiple color fields of the current pixel. As a result, the two-line ring buffer on the chip is not used in this mode.

実施注意：上記の簡単化された計算は、理解を容易にするために使用され、実際の実施を示さない。   Implementation note: The above simplified calculation is used to facilitate understanding and does not represent an actual implementation.

ビット８：走査線割込み作動
このビットを１に設定すると、第２表示制御装置１０６の走査線割込みの出力が走査線割込み値レジスタにプログラムされる映像走査線の間に発生されるのを可能にする。この割込みは、そのプログラムされた走査線の始めに機能するようになり、各フレームの１走査線期間の間、機能状態にある。このシーケンスは、走査線割込み作動ビットが１である限り続く。 Bit 8: Scan Line Interrupt Operation Setting this bit to 1 allows the output of the scan line interrupt of the second display controller 106 to be generated between video scan lines programmed into the scan line interrupt value register. To do. This interrupt becomes functional at the beginning of the programmed scan line and is in a functional state for one scan line period of each frame. This sequence continues as long as the scan line interrupt enable bit is one.

ビット９〜１１：ドット・クロック分周
最少の電力出力の使用を可能とするため、第２表示制御装置１０６は、パネル・インタフェースのドット・クロックの周波数を低減する能力を使用可能である。このフィールドの値は、１以下の水晶体発振器の分周を指定して、システムのドット・クロック周波数をもたらし、全ての映像タイミングはドット・クロックから得られる。このフィールドが０を含めば、ドット・クロックは水晶体のクロック周波数に等しいのに対して、７の値は水晶体周波数の８分の１のドット・クロックをもたらす。４倍、１４．３１８１８ＭＨｚの水晶体を、５０Ｈｚのパネル・リフレッシュ率をもたらす公称プラグラム映像タイミングパラメータと使用し、そしてドット・クロックの分周だけを変更することで、実際のパネル・リフレッシュ率としての５０．００Ｈｚ，２５．００Ｈｚ，１６．６７Ｈｚ，１２．５０Ｈｚ，１０．００Ｈｚ，８．３３Ｈｚ，７．１４Ｈｚ又は６．２５Ｈｚをもたらす。 Bits 9-11: Dot clock division To allow the use of minimal power output, the second display controller 106 can use the ability to reduce the frequency of the dot clock of the panel interface. The value of this field specifies a division of the crystal oscillator of 1 or less, resulting in the system's dot clock frequency, and all video timing is derived from the dot clock. If this field contains 0, the dot clock is equal to the lens clock frequency, while a value of 7 results in a dot clock that is 1/8 of the lens frequency. Using a quadruple, 14.31818 MHz lens with a nominal program video timing parameter that yields a panel refresh rate of 50 Hz, and changing only the dot clock division, 50 as the actual panel refresh rate. Resulting in 0.000 Hz, 25.00 Hz, 16.67 Hz, 12.50 Hz, 10.00 Hz, 8.33 Hz, 7.14 Hz or 6.25 Hz.

ビット１２〜１３：予備
これらの読取り専用ビットは予約される。 Bits 12-13: Reserved These read-only bits are reserved.

ビット１４：デバッグ・モード作動
デバッグ・モード・ビットがハイに書き込まれると、２つの動作が生じる。第１は、ＬＣＤパネル・インタフェースが、複数のカラー副画素を持つ従来のカラーＬＣＤの使用を可能とするように変化する。第２は、ＳＤＲＡＭインタフェース・ポート２２０が、４ＭＢのＳＤＲＡＭの使用を可能とするように変化する。第２表示制御装置１０６の複数のＡＳＩＣの製造時、このビットは０にクリアされているべきである。 Bit 14: Debug mode operation When the debug mode bit is written high, two actions occur. First, the LCD panel interface changes to allow the use of a conventional color LCD with multiple color subpixels. Second, the SDRAM interface port 220 changes to allow the use of 4 MB SDRAM. This bit should be cleared to 0 when manufacturing multiple ASICs for the second display controller 106.

ビット１５：自己試験モード
始動時、第２表示制御装置１０６は、BISTピンの標本を抽出して、通常動作に入るべきか（というよりBISTロー又は自己試験動作、というよりBISTハイ）を決定する。BISTピンの状態は、退出再設定時に自己試験モード・ビットに複写される。また、ソフトウエアは、このビットを１で書き込むことによりBISTモードへの入力を開始し、このビットを０で書き込むことによって通常動作を復元することができる。第２表示制御装置１０６は、自己試験モードに置かれ、入力映像クロックが検出されなかったとき、２秒ごとに白、黒、赤、緑及び青の複数シーケンスを介してその表示出力を自動的に循環する。 Bit 15: Self-test mode At start-up, the second display controller 106 samples the BIST pin and decides whether to enter normal operation (rather than BIST low or self-test operation, BIST high) . The state of the BIST pin is copied to the self test mode bit when exiting. Also, the software can start input to the BIST mode by writing this bit with 1 and can restore normal operation by writing this bit with 0. The second display controller 106 is placed in a self-test mode and automatically displays its display output through multiple sequences of white, black, red, green and blue every 2 seconds when no input video clock is detected. It circulates to.

レジスタ２：水平解像度
この１６ビット・レジスタは、水平ライン当たりの表示画素数を含み、それは通常１２００である。第１表示制御装置１０４におけるタイミング制約のため、第２表示制御装置１０６は、このレジスタにプログラムされた数よりも多い入力画素クロックを受けることがあることに注意されたい。これが起きると、このレジスタにプログラムされた画素数を超える後続のクロックは、次のHSync パルスが発生されるまで無視されるべきである。その結果として、このレジスタにプログラムされた数は、フレーム・バッファ２０６に格納されるような１ラインから次ラインへの画素詰め後、メモリ・ピッチと調和する。 Register 2: Horizontal Resolution This 16-bit register contains the number of display pixels per horizontal line, which is typically 1200. Note that due to timing constraints in the first display controller 104, the second display controller 106 may receive more input pixel clocks than the number programmed in this register. When this happens, subsequent clocks exceeding the number of pixels programmed in this register should be ignored until the next HSync pulse is generated. As a result, the number programmed into this register matches the memory pitch after padding pixels from one line to the next as stored in the frame buffer 206.

レジスタ３：水平総キャラクタ数
この１６ビットレジスタは、水平走査線毎のドット・クロックの総数を含む。 Register 3: Total number of horizontal characters This 16-bit register contains the total number of dot clocks for each horizontal scan line.

レジスタ４：水平同期開始及び幅
この１６ビット・レジスタは、２つの８ビット・レジスタを含む。最も重要なバイトのレジスタは水平同期開始レジスタを含む。“水平解像度”後、ドット・クロックが各ラインに生じる。HSync は“HSync 開始”の複数の追加クロックが起きた後に発生される。このレジスタの最も重要度の低いバイトは、HSync が一度発生されるとHSync が機能したままであるようなクロック数を含む。 Register 4: Horizontal Sync Start and Width This 16-bit register contains two 8-bit registers. The most important byte registers include the horizontal synchronization start register. After “horizontal resolution”, a dot clock occurs on each line. HSync is generated after multiple additional clocks of “Start HSync” occur. The least significant byte of this register contains the number of clocks that HSync remains functional once HSync is generated.

レジスタ５：垂直解像度
この１６ビット・レジスタは映像フレーム毎に表示されるライン総数を含む。これは、通常、９００の値を含む。 Register 5: Vertical Resolution This 16-bit register contains the total number of lines displayed per video frame. This typically includes a value of 900.

レジスタ６：垂直表示ライン数
この１６ビット・レジスタは映像フレーム毎に生じる走査線期間の総数を含む。明瞭のため、ＴＦＴパネルのリフレッシュ率ヘルツは、そのレジスタの値に等しい。
ドット・クロック／（水平総キャラクタ数×垂直表示ライン数） Register 6: Number of Vertical Display Lines This 16-bit register contains the total number of scan line periods that occur per video frame. For clarity, the refresh rate hertz of a TFT panel is equal to the value of its register.
Dot clock / (total number of horizontal characters x number of vertical display lines)

レジスタ７：垂直同期開始及び幅
この１６ビット・レジスタは、２つの８ビット・レジスタを含む。レジスタにおける最も重要なバイトは垂直同期開始レジスタを含む。垂直解像度の複数ラインが表示された後、VSync は“VSync 開始”の追加数倍の走査線が発生した後、発生される。このレジスタの最も低い重要度のバイトは、VSync が一度発生されると、VSynce が機能したままである走査線数を含む。 Register 7: Vertical Sync Start and Width This 16-bit register contains two 8-bit registers. The most important byte in the register contains the vertical synchronization start register. After multiple lines of vertical resolution are displayed, VSync is generated after a number of scan lines that are an additional multiple of “VSync start” are generated. The lowest importance byte of this register contains the number of scan lines that VSynce will remain functional once VSync is generated.

レジスタ８：表示タイムアウト値
電力を節約するために、第２表示制御装置１０６は、複数表示出力を自動的にパワー・ダウンし、第２表示制御装置１０６のスリープ・モードに入る能力を持つ。このレジスタは、自動パワー・ダウンが起きる前の出力映像フレーム数を含む。 Register 8: Display Timeout Value To save power, the second display controller 106 has the ability to automatically power down the multiple display outputs and enter the sleep mode of the second display controller 106. This register contains the number of output video frames before automatic power down occurs.

レジスタ９：走査線割込み値
プロセッサ１０２の映像出力を第２表示制御装置１０６の映像出力を適切に同期するため、第２表示制御装置１０６は、表示の何れかの与えられたラインで、プロセッサ１０２の割込みを発生することによってシステム・ソフトウエアを表示処理と同期させることができる。このレジスタは出力映像走査線数で書き込まれ、その間に割込みが発生されるのである。 Register 9: Scan Line Interrupt Value In order to properly synchronize the video output of the processor 102 with the video output of the second display controller 106, the second display controller 106 is the processor 102 on any given line of display. The system software can be synchronized with the display process by generating the interrupt. This register is written with the number of output video scanning lines, during which an interrupt is generated.

レジスタ１０：バックライト輝度
このレジスタの上位４ビットだけが使用され、下位１２ビットは未定義であり、無視されるべきものである。バックライト輝度レジスタはDBC 出力ピンのデューティ・サイクルを設定するのに使用される。00H の値は０パーセントのデューティ・サイクルに対応する一方、0FH の値は１００パーセントのデューティ・サイクルに対応する。複数の中間値は特定の輝度レベルを設定するのに使うことができる。バックライト作動ビットが１に設定され、パネルが現在作動されているなら、DBC ピンは、ＰＷＭ波だけで駆動可能であることに注意されたい。 Register 10: Backlight brightness Only the upper 4 bits of this register are used, the lower 12 bits are undefined and should be ignored. The backlight brightness register is used to set the duty cycle of the DBC output pin. A value of 00H corresponds to a 0 percent duty cycle, while a value of 0FH corresponds to a 100 percent duty cycle. Multiple intermediate values can be used to set a specific brightness level. Note that if the backlight activation bit is set to 1 and the panel is currently activated, the DBC pin can only be driven with a PWM wave.

レジスタ１１〜１２７：予備
これらレジスタは予約される。 Registers 11-127: Reserved These registers are reserved.

上記に鑑みて、別の実施形態による、本発明の工業ベースの実施細目（第２表示制御装置の０．８版）がこれと共に含まれる。   In view of the above, the industrial-based implementation details of the present invention (0.8 version of the second display controller) according to another embodiment are included with this.

第２表示制御装置１０６のダイレクトＩ／Ｏピン・インタフェース
第２表示制御装置１０６とプロセッサ１０２との間の幾つかのインタフェース動作は、とりわけ時間が重要である。特に、表示リフレッシュを管理する第１表示制御装置１０４と表示リフレッシュを管理する第２表示制御装置１０６との間の切換えは、表示アーチファクトを防止するように注意深く時間合わせされなければならない。これら動作の使用可能のために、第２表示制御装置１０６は、ＣＳ５５３６コンパニオンＩ／Ｏ装置への高速ダイレクトＩ／Ｏピン接続を使用する。各ピンの記述のところで、システムの相互連結の細目を続ける。 Second Display Controller 106 Direct I / O Pin Interface Some interface operations between the second display controller 106 and the processor 102 are particularly time critical. In particular, the switching between the first display controller 104 that manages display refresh and the second display controller 106 that manages display refresh must be carefully timed to prevent display artifacts. To enable these operations, the second display controller 106 uses a high speed direct I / O pin connection to the CS5536 companion I / O device. At the description of each pin, continue the interconnection details of the system.

DCONBLNK−ＣＳ５５３６のＧＰＩＯ１２
DCONBLNKは、プロセッサ１０２を助成してその映像タイミングを第２表示制御装置１０６の映像タイミングと同期し、第２表示制御装置１０６−制御のリフレッシュからプロセッサ１０２−制御のリフレッシュへの障害の無い変移を保証するのに使われる。ポールするのを意図するなら、第２表示制御装置１０６は、２つの状況下でDCONBLNK出力を駆動する。第１では、DCONBLNK出力は、機能している垂直解像度の複数出力走査線に続く最初の出力走査線の始めにロー駆動され、出力VSync タイミング間隔の立下り区間（終わり）までローのままであり、その時点で再びハイ駆動される。第２では、DCONBLNK出力は、第２表示制御装置１０６が第２表示制御装置１０６のスリープ・モードにある時はいつもハイのままである。 GPIO12 of DCONBLNK-CS5536
DCONBLNK subsidizes the processor 102 to synchronize its video timing with the video timing of the second display controller 106, and to make an unobstructed transition from the second display controller 106-control refresh to the processor 102-control refresh. Used to guarantee. If intended to pole, the second display controller 106 drives the DCONBLNK output under two circumstances. In the first, the DCONBLNK output is driven low at the beginning of the first output scan line following a functioning vertical resolution multiple output scan line and remains low until the falling edge (end) of the output VSync timing interval. At that time, it is driven high again. Secondly, the DCONBLNK output remains high whenever the second display controller 106 is in the sleep mode of the second display controller 106.

DCONLOAD−ＣＳ５５３６のＧＰＩＯ１１
DCONLOADは、映像表示のリフレッシュ・サイクルのソースを制御する。この信号は、直接、第１表示制御装置１０４の制御装置が表示リフレッシュを管理していることを示しながら、第２表示制御装置１０６の複数映像タイミング出力が複数映像入力に続くかを決定するか、或いは第２表示制御装置１０６の内部の複数タイミング・レジスタが複数映像出力を駆動しているかを決定する。どちらかの場合において、パネルに出力される実データは、通常、第２表示制御装置１０６の表示モード・レジスタの記述で述べたように、第２表示制御装置１０６のチップによって修正されることに注意されたい。第２表示制御装置１０６が通過モードで動作しているときのこの例外では、第２表示制御装置１０６のデータ出力は、単に、適切な信号同期のために適切に遅延されるように、緑映像データ入力の６ビットの切詰めを反映する。 GPIO11 of DCONLOAD-CS5536
DCONLOAD controls the source of the video display refresh cycle. Whether this signal directly determines whether the multiple video timing output of the second display control device 106 follows the multiple video input while indicating that the control device of the first display control device 104 is managing display refresh. Alternatively, it is determined whether a plurality of timing registers inside the second display control device 106 are driving a plurality of video outputs. In either case, the actual data output to the panel will normally be modified by the chip of the second display controller 106, as described in the description of the display mode register of the second display controller 106. Please be careful. With this exception when the second display controller 106 is operating in the pass mode, the data output of the second display controller 106 is simply green video so that it is appropriately delayed for proper signal synchronization. Reflects 6-bit truncation of data input.

DCONIRQ/−ＣＳ５５３６のＩＮＴＢ＃
DCONIRQ/ピンは、第２表示制御装置１０６のチップからの負論理の割込み要求出力である。この信号は、３つの状況下で駆動される。第１に、表示ロード・サイクルの完了時、DCONIRQ/は、第１表示制御装置１０４を今しがた安全に非作動にしたことをプロセッサ１０２に知らせるように駆動される。加えて、第２表示制御装置１０６は、映像出力の何れかの特定走査線上に割込みを発生するようにプログラムされてもよい。この利用の主な目的は、次に表示されるフレームの開始前の一定時に、プロセッサ１０２を自動的に警告することにある。表示動作に関連する既知のタイミングを持つ割込みを受けたとき、プロセッサ１０２は、表示アーチファクト無しに、第２表示制御装置１０６の現在の表示に同期してその映像を再始動することができる。また、走査線割込み能力は、表示動画化等の従来の目的に使用可能である。 DCONIRQ / -CS5536 INTB #
The DCONIRQ / pin is a negative logic interrupt request output from the second display controller 106 chip. This signal is driven under three circumstances. First, at the completion of the display load cycle, DCONIRQ / is driven to inform the processor 102 that the first display controller 104 has now been safely deactivated. In addition, the second display controller 106 may be programmed to generate an interrupt on any particular scan line of the video output. The main purpose of this use is to automatically alert the processor 102 at a fixed time before the start of the next displayed frame. When an interrupt with a known timing associated with a display operation is received, the processor 102 can restart the video in synchronism with the current display of the second display controller 106 without display artifacts. The scanning line interrupt capability can be used for conventional purposes such as display animation.

最後のDCONIRQ割込みソースは、プロセッサ１０２がスクリーンを更新し、表示ロード・シーケンスを実行したが、第２表示制御装置１０６がそのときにスリープ・モードにあったとき、発生する。第２表示制御装置１０６は、ECPWRRQST によって後でウエイク・アップされたとき、通常、パネルを始動し、自律的に表示リフレッシュを再開する。なお、この場合、第２表示制御装置１０６は、代わりに、映像ブランキング・ビットを設定することによってその映像をブランク状態に保持しながらパネルを始動し、そしてDCONLOAD_MISSED 割込みを発生して、表示を更新しなければならないことをプロセッサ１０２に知らせる。表示を更新した後、映像ブランキング・ビットをクリアすることはプロセッサ１０２の責務であることに注意されたい。（映像ブランキング・ビットを書き込むことで、内部のDCONLOAD_MISSED の状態フラグをクリアする。）   The last DCONIRQ interrupt source occurs when the processor 102 has updated the screen and executed the display load sequence, but the second display controller 106 is now in sleep mode. When the second display controller 106 is later woken up by ECPWRRQST, it normally starts the panel and autonomously resumes the display refresh. In this case, the second display control device 106 instead starts the panel while holding the video blank by setting the video blanking bit, and generates a DCONLOAD_MISSED interrupt to display the video. Informs processor 102 that it must be updated. Note that it is the responsibility of the processor 102 to clear the video blanking bit after updating the display. (The internal DCONLOAD_MISSED status flag is cleared by writing the video blanking bit.)

DCONSTAT0..1−ＣＳ５５３６のＧＰＩＯ５及びＧＰＩＯ６
DCONSTATの複数ピンは、特にDCONIRG 割込みに遅れる原因を確認する目的のために、プロセッサ１０２と高速状態で通信するのに使われる。DCONSTAT0..1の複数ピンは以下の通り符号化される。 GPCON5 and GPIO6 of DCONSTAT0..1-CS5536
The DCONSTAT pins are used to communicate with the processor 102 in high speed, especially for the purpose of identifying the cause behind the DCONIRG interrupt. The multiple pins of DCONSTAT0..1 are encoded as follows:

00：プロセッサ１０２がリフレッシュ制御していた間に発生された走査線割込み、即ち常時オン・モード。この状態は、到着するどの複数割込みも従来の複数走査線割込み、即ち動画等と関連する割込みを示すのに使われる。
01：状態２（第２表示制御装置１０６モード）で発生される走査線割込み。この状態は、プロセッサ１０２の複数映像出力の再初期設定と共に使用され、第２表示制御装置１０６の複数映像タイミングとのプロセッサ１０２の複数映像タイミングの同期を開始させる。この割込みの後に、プロセッサ１０２はDCONBLNKピンの状態を確認して精巧なタイミング同期を行う。
10：発生された表示ロード完了割込み。この状態は、第２表示制御装置１０６が映像フレームを記録し終えたこと、従ってオンチップの第１表示制御装置１０４の制御装置のクロックを非作動にさせ、最大節電で出力することがプロセッサ１０２にとって安全であることをプロセッサ１０２に知らせる。
11：スリープ・モードから出る間に発生されるDCONLOAD_MISSED割込み。早い段階で述べたように、第２表示制御装置１０６がスリープ・モードにあるうちにプロセッサ１０２がスクリーンに絵を描けば、スクリーンは、ウエイク・アップ時に遅れたものとなる。この割込みは、表示ロード・サイクルを実行して第２表示制御装置１０６のモード・レジスタにおける映像ブランキング・ビットをクリアし、表示を作動しなければならないことを第２表示制御装置１０６に合図する。 00: Scan line interrupt generated while the processor 102 was performing refresh control, that is, the always-on mode. This state is used to indicate that any incoming multiple interrupts indicate a conventional multiple scan line interrupt, i.e. an interrupt associated with an animation or the like.
01: Scan line interrupt generated in state 2 (second display control device 106 mode). This state is used together with the re-initialization of the multiple video output of the processor 102, and starts the synchronization of the multiple video timing of the processor 102 with the multiple video timing of the second display control device 106. After this interrupt, the processor 102 checks the state of the DCONBLNK pin and performs elaborate timing synchronization.
10: Generated display load completion interrupt. In this state, the processor 102 indicates that the second display control device 106 has finished recording the video frame, and therefore the clock of the control device of the on-chip first display control device 104 is deactivated and output with maximum power saving. To the processor 102 that it is safe for the user.
11: DCONLOAD_MISSED interrupt generated while exiting sleep mode. As stated earlier, if the processor 102 draws a picture on the screen while the second display controller 106 is in the sleep mode, the screen will be delayed when it wakes up. This interrupt signals the second display controller 106 that a display load cycle must be executed to clear the video blanking bit in the mode register of the second display controller 106 and the display must be activated. .

この符号化は少し理解するのが困難に思えるかもしれないが、状態情報を最大限有効なピン・アウトに置く必要性の表れである。   While this encoding may seem a little difficult to understand, it is an indication of the need to put state information in the most effective pinout.

ECPWRRQST−システム機能監視
ECPWRRQSTピンは、第２表示制御装置１０６をスリープ・モードから“ウエイク・アップ”するのに使われる。キーボード、タッチパッド又はカーソル・キーのイベントが起きる度に、システムの組込み制御装置がこのピンをハイ・パルスにする。ECPWRRQST の立上りエッジは、第２表示制御装置１０６に表示を自動的に始動させ、表示リフレッシュを自律的に開始させる（DCONLOAD MISSED 割込みの重要な例外についての上記記述を参照）。第２表示制御装置１０６は、自動的又は手動的のどちらかでスリープ・モードに入ったなら、第２表示制御装置１０６のスリープ・モード・ビットが０にクリアされるか、ECPWRRQST ピンがハイにトグルされ、第２表示制御装置１０６のスリープ・モード・ビットをクリアするまでスリープ・モードのままである。 ECPWRRQST-System function monitoring
The ECPWRRQST pin is used to “wake up” the second display controller 106 from sleep mode. Each time a keyboard, touchpad or cursor key event occurs, the system's built-in controller will pulse this pin high. The rising edge of ECPWRRQST causes the second display controller 106 to automatically initiate a display and autonomously initiate a display refresh (see above description for significant exceptions to the DCONLOAD MISSED interrupt). If the second display controller 106 enters sleep mode, either automatically or manually, the sleep mode bit of the second display controller 106 is cleared to 0 or the ECPWRRQST pin goes high. It is toggled and remains in sleep mode until the sleep mode bit of the second display controller 106 is cleared.

表示が機能している間に到着するECPWRRQST は、一つの影響だけを持つことに注意されたい。それは、内部の表示タイムアウト・レジスタを表示タイムアウト値レジスタの値に再設定する。   Note that ECPWRRQST that arrives while the display is functioning has only one effect. It resets the internal display timeout register to the value of the display timeout value register.

ECPWRRQST機能中の最少デューティ・サイクルは100nS 以下である。（このピンは、脱跳ね返り(debounce)又は濾過される必要はない。）   The minimum duty cycle during ECPWRRQST function is less than 100nS. (This pin does not need to be debounced or filtered.)

第２表示制御装置１０６のレジスタ定義
レジスタ 指標 デフォルト
第２表示制御装置１０６のＩＤ及び改訂 ０ DC01H
第２表示制御装置１０６の表示モード １ 0012H
水平解像度 ２ 0458H(1200 十進)
水平総キャラクタ数 ３ 04E8H(1256 十進)
水平同期 ４ 1808H(24, 8 十進)
垂直解像度 ５ 0340H(900 十進)
垂直表示ライン数 ６ 0390H(912 十進)
垂直同期 ７ 0403H(4, 3 十進)
表示タイムアウト ８ FFFFH
走査線割込み ９ 0000H
バックライト輝度 １０ XXXFH
予備 １１〜１２７ Register definition of the second display controller 106 Register Index Default ID and revision of the second display controller 106 DC01H
Display mode of second display controller 106 1 0012H
Horizontal resolution 2 0458H (1200 decimal)
Total number of horizontal characters 3 04E8H (1256 decimal)
Horizontal synchronization 4 1808H (24, 8 decimal)
Vertical resolution 5 0340H (900 decimal)
Number of vertical display lines 6 0390H (912 decimal)
Vertical synchronization 7 0403H (4, 3 decimal)
Display timeout 8 FFFFH
Scan line interrupt 9 0000H
Backlight brightness 10 XXXFH
Spare 11-127

第２表示制御装置１０６のユーザＩ／Ｏピン定義
第２表示制御装置１０６のＡＳＩＣピンアウト−１Ｍ（５１２Ｋ×１６）のＳＤＲＡＭコンフィグレーション
ジオード（ＴＭ）表示インタフェース・ピン群
ジオード（ＴＭ）画素クロック GFDOTCLK １
ジオード（ＴＭ）赤データ GFRDAT0-5 ６
ジオード（ＴＭ）緑データ GFGDAT0-6 ７
ジオード（ＴＭ）青データ GFBDAT0-5 ６
ジオード（ＴＭ）VSync GFVSYNC １
ジオード（ＴＭ）HSync GFHSYNC １
ジオード（ＴＭ）FP_LDE GFP_LDE １ User I / O Pin Definition of Second Display Controller 106 ASIC Pinout-1M (512K × 16) SDRAM Configuration of Second Display Controller 106 Geode (TM) Display Interface Pin Group Geode (TM) Pixel Clock GFDOTCLK 1
Geode (TM) red data GFRDAT0-5 6
Geode (TM) Green Data GFGDAT0-6 7
Geode (TM) Blue Data GFBDAT0-5 6
Geode (TM) VSync GFVSYNC 1
Geode (TM) HSync GFHSYNC 1
Geode (TM) FP_LDE GFP_LDE 1

５１２Ｋ×１６のＳＤＲＡＭ用インタフェース・ピン群
ＦＢＲＡＭデータ FBD0-15 １６
ＦＢＲＡＭアドレス FBDA0-10 １１
ＦＢ列アドレス・ストロボ FBCAS/ １
ＦＢ行アドレス・ストロボ FBRAS/ １
ＦＢデータ・マスク FBDM0-1 ２
ＦＢＲＡＭチップ・セレクト FBCS/ １
ＲＢＲＡＭ書込み作動 FBWE/ １
ＦＢＲＡＭクロック FBCLK １
ＦＢＲＡＭクロック作動 FBCLKE １ 512K × 16 SDRAM interface pin group FBRAM data FBD0-15 16
FBRAM address FBDA0-10 11
FB column address strobe FBCAS / 1
FB row address strobe FBRAS / 1
FB data mask FBDM0-1 2
FBRAM chip select FBCS / 1
RBRAM writing operation FBWE / 1
FBRAM clock FBCLK 1
FBRAM clock operation FBCLKE 1

第２表示制御装置１０６の自己リフレッシュ用水晶体
表示XTALイン DCONXI １
表示XTALアウト DCONXO １ Crystal for self-refresh of the second display controller 106 Display XTAL in DCONXI 1
Display XTAL out DCONXO 1

システム・インタフェース・ピン群
システム・リセット RESET １
ＥＣ電源オン要求 ECPWRRQST １
第２表示制御装置１０６の割込み出力 DCONIRG/ １
第２表示制御装置１０６の
表示ロード・コマンド要求 DCONLOAD １
第２表示制御装置１０６の状態ピン群 DCONSTAT ２
第２表示制御装置１０６の
ブランキング状態 DCONBLNK １
第２表示制御装置１０６の
レジスタＩ／Ｏ・ＳＭＢクロック DCONSMBCLK １
第２表示制御装置１０６の
レジスタＩ／Ｏ・ＳＭＢデータ DCONSMBDATA １ System interface pin group System reset RESET 1
EC power on request ECPWRRQST 1
Interrupt output of second display controller 106 DCONIRG / 1
Display load command request of second display controller 106 DCONLOAD 1
State pin group DCONSTAT 2 of the second display control device 106
Blanking state of the second display controller 106 DCONBLNK 1
Register I / O • SMB clock DCONSMBCLK 1 of the second display controller 106
Register I / O / SMB data of the second display controller 106 DCONSMBDATA 1

ＤＥＴＴＬ／パネル・インタフェース・ピン群
パネル画素データ０ DO00-DO01 ３
パネル画素データ１ DO10-DO11 ３
パネル画素データ２ DO20-DO21 ３
ソース・ドット・クロック SCLK １
データ・インタフェース極性制御 REV1-2 ２
グラフィック出力作動
（ゲート・ドライバ作動） GOE １
− INV １
− CPV １
− STV １
− FSTH １
− BSTH １
− TP １
ＬＣＤバックライト作動 BACKLIGHT １
表示バックライト制御（ＰＷＭ） DBC １
ドライバ極性信号１ POL1 １
ＬＣＤ ＶＤＤ作動 VDDEN １
ならし／試験モード AGMODE １
カラー／白黒パネル・バイアス
・セレクト COLMODE １
総合ユーザＩ／Ｏ ９４ DETTL / Panel interface pin group Panel pixel data 0 DO00-DO01 3
Panel pixel data 1 DO10-DO11 3
Panel pixel data 2 DO20-DO21 3
Source dot clock SCLK 1
Data interface polarity control REV1-2 2
Graphic output operation (gate driver operation) GOE 1
-INV 1
-CPV 1
-STV 1
-FSTH 1
-BSTH 1
-TP 1
LCD backlight operation BACKLIGHT 1
Display backlight control (PWM) DBC 1
Driver polarity signal 1 POL1 1
LCD VDD operation VDDEN 1
Run-in / Test mode AGMODE 1
Color / monochrome panel bias ・ Select COLMODE 1
General user I / O 94

第２表示制御装置１０６のレジスタ定義
第２表示制御装置１０６のチップに対する主要なプログラミング・インタフェースは、１００ＫＨｚのシリアルＳＭＢＵＳインタフェースであり、それは、そのチップ内部の複数コンフィギュレーション・レジスタへの読取り及び書込みアクセスを許容する。これらのレジスタは、全て１６ビット長であり、アクセスは、１６ビット・レジスタとしてのみ使用可能である。何れかのモードにおいてこれらのレジスタにアクセスすることは、定義されておらず、断定できない結果をもたらすかもしれない。特に、３２ビットのＳＭＢＵＳサイクルは、第２表示制御装置１０６と適切に通信するために使用され、最初の８ビットは、この実行並びに読取り／書込みモード・ビットにおいて常時0DH であるＳＭＢＵＳアドレスを指定する。次の８ビットは、通信するべきレジスタ番号を供給し、残りの１６ビットは、所望のレジスタの内容を包含する。システムとの第２表示制御装置１０６の通信を理解するために、第２表示制御装置１０６がＳＭＢＵＳアドレス0DH でＡＭＤ・ＣＳ５５３６・Ｉ／ＯチップのＳＭＢＵＳポートに接続されることに注意されたい。 Second Display Controller 106 Register Definition The primary programming interface to the second display controller 106 chip is the 100 KHz serial SMBUS interface, which provides read and write access to multiple configuration registers within the chip. Is acceptable. These registers are all 16 bits long, and access can only be used as 16-bit registers. Accessing these registers in any mode is undefined and may have undefined results. In particular, a 32-bit SMBUS cycle is used to properly communicate with the second display controller 106 and the first 8 bits specify an SMBUS address that is always 0DH in this execution and read / write mode bits. . The next 8 bits provide the register number to communicate with, and the remaining 16 bits contain the contents of the desired register. Note that in order to understand the communication of the second display controller 106 with the system, the second display controller 106 is connected to the SMBUS port of the AMD CS 5536 I / O chip with the SMBUS address 0DH.

レジスタ０：第２表示制御装置１０６のＩＤ＋改訂
この１６ビット・レジスタは、読取り専用レジスタであり、第２表示制御装置１０６のＡＳＩＣ識別子及び改訂番号を返す。このシリコンの最初のパスは‘DC01’H の１６進値を返し、次の改訂は‘DC02’H 等を返すべきである。 Register 0: Second Display Controller 106 ID + Revision This 16-bit register is a read-only register and returns the ASIC identifier and revision number of the second display controller 106. The first pass of this silicon should return a hexadecimal value of 'DC01'H, the next revision should return'DC02'H, etc.

レジスタ１：第２表示制御装置１０６の表示モード
ビット０：通過非作動
このビットは、第２表示制御装置１０６がリフレッシュ・データに関して何らかの操作をするかを制御する。始動時、このビットは、第２表示制御装置１０６によって自動的に０に初期化され、それは、複数の映像出力を直接複数の映像入力に後続させ、第２表示制御装置１０６は通過モードで動いているといわれる。このモードでは、第２表示制御装置１０６は旧式のＴＦＴタイミング制御装置（ＴＣＯＮ）のチップとして単独で動き、この場合、複数の映像出力は、表示パネル用のＤＥＴＴＬ互換の複数出力信号を駆動する必要があるときのみに変換される。電力低減の目的のため、ＳＤＲＡＭインタフェース・ポート２２０は、通過モードにある間、完全に非作動にされなければならず、ＳＤＲＡＭクロック信号でさえ発生されない。通過モードでは、他の全ての第２表示制御装置１０６の複数レジスタ及び制御ビットは、通過モードに亘って優先される自己試験作動ビットを除いて無視される。 Register 1: Display mode of the second display controller 106 Bit 0: Pass through disabled This bit controls whether the second display controller 106 performs any operation on the refresh data. At start-up, this bit is automatically initialized to 0 by the second display controller 106, which causes multiple video outputs to directly follow multiple video inputs, and the second display controller 106 operates in pass mode. It is said that In this mode, the second display controller 106 operates alone as an old TFT timing controller (TCON) chip, where multiple video outputs need to drive a DETTL compatible multiple output signal for the display panel. Converted only when there is. For power reduction purposes, the SDRAM interface port 220 must be completely deactivated while in the pass mode, and even no SDRAM clock signal is generated. In the pass mode, all other registers and control bits of the second display controller 106 are ignored except for the self-test activation bit which takes precedence over the pass mode.

通過非作動ビットへの１の書込みは、通常の第２表示制御装置１０６が機能できるようにし、そしてＳＤＲＡＭインタフェース・ポート２２０の機能並びに内部映像タイミング・レジスタ、モード・コンフィギュレーション・ビット等の機能を含む。   Writing a 1 to the pass inactive bit allows the normal secondary display controller 106 to function and functions of the SDRAM interface port 220 as well as functions such as the internal video timing register, mode configuration bits, etc. Including.

ビット１：第２表示制御装置１０６の表示作動
表示作動ビットは、第２表示制御装置１０６によるリセット処理の完了時に１に初期化される。この通常状態は、現在のチップ・モードによって定められるように、第２表示制御装置１０６のパネル・インタフェースの複数出力が駆動されるようにする。このビットを直ぐに同期して０に書き込むことで、複数の映像出力が低電力ブランク状態に駆動される。その結果として、このビットを設定することが複数の映像出力を作動させることになるが、再作動処理は同期式であり、パネルは次のVsync 出力タイミング間隔の立下り区間まで低電力状態のままである。その時点で、複数の映像ドライバがオンし、第２表示制御装置１０６の表示作動がもう一度クリアされるまでオンのままである。 Bit 1: Display operation of the second display control device 106 The display operation bit is initialized to 1 when the reset processing by the second display control device 106 is completed. This normal state allows the multiple outputs of the panel interface of the second display controller 106 to be driven as determined by the current chip mode. By immediately writing this bit to 0 in synchronization, multiple video outputs are driven to a low power blank state. As a result, setting this bit activates multiple video outputs, but the reactivation process is synchronous and the panel remains in a low power state until the next falling edge of the Vsync output timing interval. It is. At that time, the video drivers are turned on and remain on until the display operation of the second display controller 106 is cleared again.

第２表示制御装置１０６がこのビットを自動的にクリアし、表示が抹消されることに注意されたい。   Note that the second display controller 106 automatically clears this bit and the display is erased.

表示タイムアウト作動ビットが設定されるなら、表示タイムアウト値の複数映像出力フレームは、表示ロード・サイクルを起こすことなく発生される。   If the display timeout activation bit is set, multiple video output frames with a display timeout value are generated without causing a display load cycle.

ビット２：カラー・スウィズリング作動
本発明の一実施形態に従って、選択された表示装置１０８は混成白黒／カラー・パネルであり、これは、従来のＲＧＢの複数の副画素を使用しない。代わりに、各画素は、単一の“副画素値”のみを包含する。反射板として使用されるとき、バックライトが非作動であれるとき、これら画素値はグレイ・スケールを表し、その結果画像は白黒表示である。透過モードで使用されるとき、バックライトがオンであるとき、各画素は赤、緑及び青のセットからの単一のカラー値を表す。 Bit 2: Color Swizzling Operation According to one embodiment of the present invention, the selected display device 108 is a hybrid black / white / color panel, which does not use conventional RGB sub-pixels. Instead, each pixel contains only a single “subpixel value”. When used as a reflector, when the backlight is inactive, these pixel values represent a gray scale so that the image is a black and white display. When used in transmissive mode, each pixel represents a single color value from the red, green and blue set when the backlight is on.

リフレッシュ・データの第１ラインの第１画素は赤であり、第２画素は緑、そして第３画素は青である。この規則的配列はそのラインに亘って繰り返される。但し、各後続ラインは、前のラインから一のカラー成分によってオフセットされることに注意されたい。従って、第２ラインの第１画素は緑、その第２画素は青、そしてその第３画素は赤である。この規則的配列は、第２ラインに亘って繰り返される。第３ラインの第１画素は青、第２画素は赤、そして第３画素は緑である。第１画素の規則的配列は第３ラインに亘って繰り返される。続いて、最初の３ラインの上述の規則的配列が表示パネル全体に亘る３ラインのグループに繰り返される。   The first pixel of the first line of refresh data is red, the second pixel is green, and the third pixel is blue. This regular arrangement is repeated across the line. Note, however, that each subsequent line is offset by one color component from the previous line. Thus, the first pixel in the second line is green, the second pixel is blue, and the third pixel is red. This regular arrangement is repeated over the second line. The first pixel in the third line is blue, the second pixel is red, and the third pixel is green. The regular arrangement of the first pixels is repeated over the third line. Subsequently, the above described regular arrangement of the first three lines is repeated in groups of three lines over the entire display panel.

このカラーの規則的配列は、表示アーチファクトを排除するのに役立つが、システム・ソフトウエアを複雑にする。カラー・スウィズリング作動ビットは、１に設定されると、第２表示制御装置１０６が入力６−７−６リフレッシュ・データから適切なカラー・フィールドを自動的に選択するのを可能にする。上記で輪郭を描かれた物理的なパネル構造の後に、第２表示制御装置１０６は、第１ラインの第１画素に赤入力フィールドを選択し、このラインの次の画素に緑入力フィールドを選択するなどする。カラー・スウィズリング作動機能の正味の効果は、フレーム・バッファ２０６に書き込まれた各出力画素が単一の６ビット値を持つ結果として、第２表示制御装置１０６が入力リフレッシュ・データの３分の２を自動的に廃棄することにある。   This regular arrangement of colors helps eliminate display artifacts, but complicates system software. The color swizzling enable bit, when set to 1, enables the second display controller 106 to automatically select the appropriate color field from the input 6-7-6 refresh data. After the physical panel structure outlined above, the second display controller 106 selects the red input field for the first pixel of the first line and the green input field for the next pixel of this line. To do. The net effect of the color swizzling activation function is that each output pixel written to the frame buffer 206 has a single 6-bit value, so that the second display controller 106 is one third of the input refresh data. 2 is to automatically discard.

カラー・スウィズリング作動ビットが０に設定されるとき、第２表示制御装置１０６は、白黒輝度作動ビットが１に設定されるまで、入力画素の緑色フィールド値を単に出力することに注意されたい。カラー・スウィズリング及びカラー・アンチエイリアス・モードのビットが機能し、チップの複数リング・バッファの使用を要するのは、カラー・アンチエイリアス・モードにおいてのみであるので、カラー・スウィズリング・モードは、そのオン時、第２表示制御装置１０６の複数の走査線リング・バッファの使用を要しない。   Note that when the color swizzling enable bit is set to 0, the second display controller 106 simply outputs the green field value of the input pixel until the monochrome brightness enable bit is set to 1. Since the color swizzling and color anti-aliasing mode bits work and require the use of the chip's multiple ring buffer only in color anti-aliasing mode, color swizzling mode is turned on. In some cases, it is not necessary to use a plurality of scanning line ring buffers of the second display controller 106.

ビット３：カラー・アンチエイリアス作動
カラー・スウィズリング・モード作動されるとき、カラー・アンチエイリアス・モード・ビットもまた１に設定可能である。そのビットの両方が設定されるとき、カラー・アンチエイリアス・モードは機能しているといわれる。このモードでは、カラー・スウィズリング処理は、上述の如く進行するが、結果出力は、カラー・エイリアスを防止するように濾過される。この濾過処理は、画素座標（Ｖ，Ｈ）の現在画素のカラー値を、現在画素の上（Ｖ−１，Ｈ）、下（Ｖ＋１，Ｈ）、左（Ｖ，Ｈ−１）及び右（Ｖ，Ｈ＋１）にある複数画素と調和する複数カラー・フィールドと組み合わせることにより働く。これは、そのマッチング・カラー・フィールドの複数値を４つの近傍画素のそれらに加え、その結果を右に３ビットだけシフトし、そしてそれを、１ビットだけ右にシフトされた現在画素の値に加えることを含む。６ビットに切り詰められたその結果出力は、カラー・アンチエイリアスが作動されないときのカラー・スウィズリング処理の濾過値に相当する。この６ビット値は、フレーム・バッファ２０６の現在画素に格納される。 Bit 3: Color Anti-aliasing Operation When color swizzling mode is activated, the color anti-aliasing mode bit can also be set to 1. The color antialiasing mode is said to be working when both of its bits are set. In this mode, the color swizzling process proceeds as described above, but the resulting output is filtered to prevent color aliasing. This filtering process changes the color value of the current pixel at the pixel coordinates (V, H) above the current pixel (V-1, H), below (V + 1, H), left (V, H-1) and right ( Works by combining multiple color fields that match the multiple pixels in V, H + 1). This adds multiple values of the matching color field to those of the four neighboring pixels, shifts the result to the right by 3 bits, and converts it to the value of the current pixel shifted to the right by 1 bit. Including adding. The resulting output, truncated to 6 bits, corresponds to the filtered value of the color swizzling process when color anti-aliasing is not activated. This 6-bit value is stored in the current pixel of the frame buffer 206.

カラー・アンチエイリアスが作動されないときのカラー・スウィズリング処理の出力である６ビット・カラー値ではなく、１６ビット・カラー値でカラー・アンチエイリアス処理が働くということを強調することは、特に重要である。上述の計算は、特に現在の画素に適した複数のカラー・フィールドについて演算される。言い換えると、現在の画素が赤色フィルタを持つなら、その計算は、現在画素の赤フィールドで近隣画素の複数赤フィールドを合計及び結合する。右の次の画素は、現在及び近隣画素等の複数の緑色フィールドについて同じ関数を実行する。   It is particularly important to emphasize that color anti-aliasing works with 16-bit color values rather than the 6-bit color values that are the output of the color swizzling process when color anti-aliasing is not activated. The above calculations are performed for a plurality of color fields that are particularly suitable for the current pixel. In other words, if the current pixel has a red filter, the calculation sums and combines multiple red fields of neighboring pixels with the red field of the current pixel. The next pixel to the right performs the same function for multiple green fields, such as the current and neighboring pixels.

カラー・アンチエイリアスに対して適切な複数のカラー・フィールドを得るために、２つの重要性が直ぐに明らかとなる。第１に、処理を実行するのに２走査線長のリング・バッファを利用する必要がある。第２に、各要素のリング・バッファは、６ビット出力フォーマットにおけるよりもむしろ５−６−５入力カラー・フォーマットにおける１６ビットのカラー・データを保持しなければならない。   In order to obtain multiple color fields suitable for color anti-aliasing, two important things will be immediately apparent. First, a two scan line length ring buffer must be used to perform the processing. Second, each element's ring buffer must hold 16 bits of color data in a 5-6-5 input color format rather than in a 6 bit output format.

実施細目：複数の入力ライン・バッファは、通常、２×１１１０ワード長であるか或いは２×８３０ワード長であり、表示が縦長又は横長モードの何れで駆動されるかに依存する。しかし、複数のバッファは、一旦実行されれば、画素単位のリング・バッファ原理で更新されることが不可欠である。さもなければ、３つのフル走査線がカラー・アンチエイリアス機能を実行するのを要求される。   Implementation Details: The multiple input line buffers are typically 2 × 1110 words or 2 × 830 words long, depending on whether the display is driven in portrait or landscape mode. However, it is essential that the buffers are updated on a pixel-by-pixel ring buffer basis once executed. Otherwise, three full scan lines are required to perform the color anti-aliasing function.

実施注意：上述の簡単化された計算は、理解を容易するために使用され、実際の実施を表さない。例えば、左シフト及び右シフト演算子の使用は、種々のカラー成分からの複数ビットの整列を指定することを意図し、何れかの複数ビットがアンチエイリアス処理の間に“失われる”ことを暗示しない。視覚表示品質を達成するには、フル１０ビットの精度は、完全な結果が出力されるまで維持されることが必須である。アンチエイリアス処理の最終出力だけは、６ビットに切り詰めることができる。   Implementation Note: The above simplified calculations are used for ease of understanding and do not represent actual implementation. For example, the use of left shift and right shift operators is intended to specify alignment of multiple bits from various color components and does not imply that any multiple bits are “lost” during anti-aliasing. . In order to achieve visual display quality, it is essential that full 10-bit accuracy is maintained until a complete result is output. Only the final output of anti-aliasing can be truncated to 6 bits.

出力切詰め前のアンチエイリアスの演算中に重要度の最も低い複数ビットを廃棄する実施は、受け入れられない。   Implementations that discard the least significant bits during anti-aliasing operations before output truncation are unacceptable.

ビット４：白黒輝度作動
カラー・スウィズリング及びカラー・アンチエイリアスのビットが０である限り、第２表示制御装置１０６は、このビットを１に書き込むことにより、白黒輝度モードに置くことができる。このモードでは、５−６−５ＲＧＢフォーマットにおける１６ビットの入力カラー値は、標準ＮＴＳＣ輝度変換式への次の簡単な整数近似を介して、６ビット画素表示値に変換される。
画素値 =(R>>2)+(R>>4)+(G>>1)+(G>>4)+(B>>3) Bit 4: Monochrome Luminance Operation As long as the color swizzling and color anti-aliasing bits are 0, the second display controller 106 can be put into the monochromatic luminance mode by writing this bit to 1. In this mode, 16-bit input color values in the 5-6-5 RGB format are converted to 6-bit pixel display values via the following simple integer approximation to the standard NTSC luminance conversion equation.
Pixel value = (R >> 2) + (R >> 4) + (G >> 1) + (G >> 4) + (B >> 3)

カラー・アンチエイリアス・モードと違って、白黒輝度機能は、現在画素の複数カラー・フィールドについて単独で働くことに注意されたい。その結果、チップ上の２ラインのリング・バッファは、このモードでは使用されない。   Note that unlike the color anti-aliasing mode, the black and white luminance function works alone for multiple color fields of the current pixel. As a result, the two-line ring buffer on the chip is not used in this mode.

実施注意：上記の簡単化された計算は、理解を容易にするために使用され、実際の実施を示さない。例えば、左シフト及び右シフト演算子の使用は、種々のカラー成分からの複数ビットの整列を指定することを意図し、何れかの複数ビットが輝度変換処理の間に“失われる”ことを暗示しない。視覚表示品質のため、フル１０ビットの精度は、完全な結果が出力されるまで維持されることが必須である。輝度変換処理の最終出力だけは、６ビットに切り詰めることができる。出力切詰め前の輝度演算中に重要度の最も低い複数ビットを廃棄する実施は、受け入れられない。   Implementation note: The above simplified calculation is used to facilitate understanding and does not represent an actual implementation. For example, the use of the left shift and right shift operators is intended to specify the alignment of multiple bits from various color components and implies that any multiple bits are “lost” during the luminance conversion process. do not do. For visual display quality, it is essential that full 10-bit accuracy is maintained until a complete result is output. Only the final output of the luminance conversion process can be truncated to 6 bits. Implementations that discard the least significant bits during the luminance calculation before output truncation are unacceptable.

ビット５〜７：ドット・クロック分周
最少の電力出力の使用を可能とするため、第２表示制御装置１０６は、パネル・インタフェースのドット・クロックの周波数を低減する能力を使用可能である。このフィールド値は１以下の水晶体発振器の分周を特定し、システム・ドット・クロックの周波数をもたらす。全ての映像タイミングはドット・クロックから得られる。このフィールドが０を含めば、ドット・クロックは水晶体のクロック周波数に等しいのに対して、７の値は水晶体周波数の８分の１のドット・クロックをもたらす。５４．０６ＭＨｚの水晶体を、５０Ｈｚのパネル・リフレッシュ率をもたらす公称プログラムの複数映像タイミングパラメータと使用し、そしてドット・クロックの分周だけを変えることで、実際のパネル・リフレッシュ率としての５０．００Ｈｚ，２５．００Ｈｚ，１６．６７Ｈｚ，１２．５０Ｈｚ，１０．００Ｈｚ，８．３３Ｈｚ，７．１４Ｈｚ又は６．２５Ｈｚを発生させる。 Bits 5-7: Dot clock division To allow the use of minimal power output, the second display controller 106 can use the ability to reduce the frequency of the dot clock of the panel interface. This field value specifies a division of the crystal oscillator of 1 or less, resulting in the frequency of the system dot clock. All video timing is derived from the dot clock. If this field contains 0, the dot clock is equal to the lens clock frequency, while a value of 7 results in a dot clock that is 1/8 of the lens frequency. Using a 54.06 MHz lens with multiple video timing parameters of a nominal program that yields a panel refresh rate of 50 Hz, and changing only the dot clock division, an actual panel refresh rate of 50.00 Hz , 25.00 Hz, 16.67 Hz, 12.50 Hz, 10.00 Hz, 8.33 Hz, 7.14 Hz or 6.25 Hz.

実施細目：ドット・クロック分周用の入力クロック源としての２倍のメモリ・クロックＰＬＬを使うことは、全ての分周器を持つ５０パーセント・デューティ・サイクルのドット・クロックの発生を簡単化する１つの可能な方法である。   Implementation Details: Using a double memory clock PLL as an input clock source for dot clock division simplifies the generation of a 50 percent duty cycle dot clock with all dividers One possible method.

ビット８：映像自動同期モード
このビットが設定されるなら、第２表示制御装置１０６は、表示ロード・シーケンスが開始される度に、即ち最初のVsyncIn パルスの立下り区間に当たるときに、その全ての内部映像タイミング・カウンタをリセットする。このモードは、VsyncIn 及びVsyncOutの周波数が同一になるようにプログラムされるときの使用を意図する。同一でなければ、このモードは注意して使用されるべきである。 Bit 8: Automatic video synchronization mode If this bit is set, the second display controller 106 will have all of its display load sequences started each time it hits the falling edge of the first VsyncIn pulse. Reset the internal video timing counter. This mode is intended for use when programmed to have the same frequency of VsyncIn and VsyncOut. If not, this mode should be used with caution.

例えば、第２表示制御装置１０６のドット・クロックの分周が２５Ｈｚのパネル・リフレッシュ率の使用を可能とするようにプログラムされるが、システムの第１表示制御装置１０４が５０Ｈｚの出力率で構築されるなら、そのパネルの最初の２分の１以下だけが、第２表示制御装置１０６の複数映像タイマがリセットされる前に再リフレッシュされる。同率で入出力周波数を走らせることによって、上記のようなアーチファクトは回避可能である。なお、高等な用途では、混合されたフレーム率の利用を可能とするように第２表示制御装置１０６の走査線割込み能力を利用することを試すことができる。   For example, the dot clock divider of the second display controller 106 is programmed to allow the use of a panel refresh rate of 25 Hz, but the first display controller 104 of the system is built with an output rate of 50 Hz. If so, only the first half or less of that panel is re-refreshed before the multiple video timer of the second display controller 106 is reset. By running the input / output frequencies at the same rate, the above artifacts can be avoided. In advanced applications, it can be tried to use the scanning line interrupt capability of the second display controller 106 to allow the use of mixed frame rates.

第２表示制御装置１０６が映像入力ポートに従うとき、即ち表示ロード・シーケンスが処理中であるときのみに映像自動同期が機能することに注意されたい。これは、第１表示制御装置１０６を再初期設定する複数出力が第２表示制御装置１０６の映像リフレッシュと不用意に干渉するときに起こることがある表示問題を防止する。   Note that automatic video synchronization only works when the second display controller 106 follows the video input port, i.e., when the display load sequence is in process. This prevents display problems that may occur when multiple outputs that reinitialize the first display controller 106 interfere inadvertently with the video refresh of the second display controller 106.

ビット９：表示タイムアウト作動
このビットが１に設定されるとき、第２表示制御装置１０６は自動的に表示処理を停止する。 Bit 9: Display timeout operation When this bit is set to 1, the second display controller 106 automatically stops the display process.

表示タイムアウト値の複数映像フレームが表示ロード・シーケンスを起こすことなく出力されたとき、表示ロードの自動実行が、内部タイムアウト・カウンタを表示タイムアウト値レジスタの値にリセットする。このビットが０に設定されるとき、第２表示制御装置１０６は表示ロード・サイクルとは関係ない表示出力リフレッシュを続ける。   When multiple video frames with a display timeout value are output without causing a display load sequence, automatic execution of display load resets the internal timeout counter to the value of the display timeout value register. When this bit is set to 0, the second display controller 106 continues the display output refresh unrelated to the display load cycle.

ビット１０：走査線割込み作動
このビットの１への設定は、第２表示制御装置１０６の走査線割込み出力が映像走査線の間に発生されるのを可能にし、走査線割込み値レジスタにプログラムされる。この割込みは、プログラムされたラインの始めに機能することになり、各フレームの１ライン期間の間、機能したままである。このシーケンスは、走査線割込み作動ビットが１である限り継続する。 Bit 10: Scan Line Interrupt Operation Setting this bit to 1 allows the scan line interrupt output of the second display controller 106 to be generated during the video scan line and is programmed into the scan line interrupt value register. The This interrupt will function at the beginning of the programmed line and will remain functional for one line period of each frame. This sequence continues as long as the scan line interrupt enable bit is one.

ビット１１〜１４：予備
これら読取り専用ビットは、予約され、常に読取り時に０の値を返す。 Bits 11-14: Reserved These read-only bits are reserved and always return a value of 0 when read.

ビット１５：自己試験モード
始動時、第２表示制御装置１０６は、BIST0 ピンの標本を抽出して、通常動作に入るべきか、つまりBIST0 ロー、自己試験動作又はBIST0ハイを決定する。BISTピンの状態はリセット退出時に自己試験モード・ピンに複写される。また、ソフトウエアは、このビットを１で書き込むことによりBISTモードへの入力を開始することができ、このビットを０で書き込むことにより通常動作を復元することができる。 Bit 15: Self Test Mode Upon start-up, the second display controller 106 samples the BIST0 pin and determines whether to enter normal operation, ie, BIST0 low, self test operation or BIST0 high. The state of the BIST pin is copied to the self test mode pin when exiting reset. Also, the software can start input to the BIST mode by writing this bit with 1, and can restore normal operation by writing this bit with 0.

本発明の各種実施形態は、表示副システムが駆動される間、消費電力を低減することを保証する。第２表示制御装置は、プロセッサ及び第１表示制御装置とは別個に、表示装置を自律的にリフレッシュすることができ、それにより連続したプロセッサの介在を排除する。第１及び第２表示制御装置並びに表示装置は、延長された非機能期間の間オフにすることができ、表示システムの消費電力においてかなりの節約をもたらす。   Various embodiments of the present invention ensure that power consumption is reduced while the display subsystem is driven. The second display control device can autonomously refresh the display device separately from the processor and the first display control device, thereby eliminating the continuous processor intervention. The first and second display controllers and the display device can be turned off for extended periods of non-functionality, resulting in significant savings in display system power consumption.

本発明の各種実施形態は、専用の高価なハードウエアを必要とせず、価格及び電力を考慮した用途における電子装置の使用に理想的なシステムを提供する。   Various embodiments of the present invention do not require dedicated and expensive hardware, and provide an ideal system for use of electronic devices in applications that are cost and power-sensitive.

システムは、本発明又はそのコンポーネントの何れかに記述したように、コンピュータ・システムの形式で実施することができる。コンピュータ・システムの典型的な例には、多目的コンピュータ、プログラム・マイクロプロセッサ、マイクロ制御装置、周辺集積回路要素、及びその他装置又は本発明の方法を構成する複数ステップを実施することができる装置の方策が含まれる。   The system may be implemented in the form of a computer system as described in the present invention or any of its components. Typical examples of computer systems include general purpose computers, program microprocessors, microcontrollers, peripheral integrated circuit elements, and other devices or device strategies capable of performing the multiple steps of the method of the present invention. Is included.

コンピュータ・システムは、コンピュータ、入力装置、表示ユニット及びインターネットを含む。コンピュータはマイクロプロセッサより成り、それは通信バスに接続される。また、コンピュータはメモリを含み、それは読取り書込み記憶装置（ＲＡＭ）及び読取り専用記憶装置（ＲＯＭ）を含むことができる。更に、コンピュータ・システムは記憶装置を含み、これは、ハード・ディスク駆動装置、又はフロッピー（登録商標）ディスク駆動装置及び光ディスク駆動装置等の取外し自在記憶駆動装置が可能である。また、記憶装置は、コンピュータ・システムに複数のコンピュータ・プログラム又は他の複数の命令をロードするための他の類似手段を含むことができる。   The computer system includes a computer, an input device, a display unit, and the Internet. The computer consists of a microprocessor, which is connected to a communication bus. The computer also includes memory, which can include read-write storage (RAM) and read-only storage (ROM). Further, the computer system includes a storage device, which can be a hard disk drive or a removable storage drive such as a floppy disk drive and optical disk drive. The storage device may also include other similar means for loading a plurality of computer programs or other plurality of instructions into the computer system.

コンピュータ・システムは、１又はそれ以上の記憶素子に記憶された命令セットを実行して入力データを処理する。また、記憶素子は、所望のデータ又は他の情報を保持してもよく、処理機にある情報源又は物理的記憶素子でもよい。   The computer system executes a set of instructions stored in one or more storage elements to process input data. The storage element may also hold desired data or other information, and may be an information source or physical storage element in the processor.

命令セットは、本発明の方法を構成する複数ステップ等の特定のタスクを実行するように処理機を指図する各種コマンドを含むことができる。命令セットは、ソフトウエア・プログラムの形式でもよい。ソフトウエアはシステム・ソフトウエア又はアプリケーション・ソフトウエア等の各種形式であってもよい。更に、ソフトウエアは、個別プログラムの集合、より大きなプログラムを持つプログラム・モジュール又はプログラム・モジュールの１部の形式でもよい。また、ソフトウエアはオブジェクト指向のプログラミングの形式でモジュラ・プログラミングを含むことができる。処理機による入力データの処理は、ユーザ・コマンド、前の処理結果又は別の処理機によってなされた要求に応じてもよい。   The instruction set can include various commands that direct the processor to perform specific tasks, such as the multiple steps that make up the method of the present invention. The instruction set may be in the form of a software program. The software may be in various forms such as system software or application software. Furthermore, the software may be in the form of a collection of individual programs, a program module with a larger program, or a part of a program module. The software can also include modular programming in the form of object-oriented programming. The processing of input data by the processor may be in response to a user command, a previous processing result, or a request made by another processor.

本発明の実施形態を論じそして述べたが、本発明はこれらの実施形態だけで制限されるものではない。幾つかの変更及び修正について、本発明の範囲から外れることなく、特許請求の範囲に記載されるように、考えることができる。   While embodiments of the invention have been discussed and described, the invention is not limited to only these embodiments. Several changes and modifications can be envisaged as set forth in the claims without departing from the scope of the invention.

本発明の各種実施形態を実施することができる構成の概要図である。It is a schematic diagram of the composition which can carry out various embodiments of the present invention. 本発明の実施形態による、第２表示制御装置にある各種要素の概要図である。It is a schematic diagram of various elements in the 2nd display control device by an embodiment of the present invention. 本発明の実施形態による、表示装置がコンピュータ関連ユニットにおいてリフレッシュされる間に消費電力を節約するための方法の流れ図である。4 is a flowchart of a method for saving power consumption while a display device is refreshed in a computer-related unit, according to an embodiment of the present invention. 本発明の実施形態による、表示装置の制御を第１表示制御装置から第２表示制御装置に切り換えるための方法の流れ図である。4 is a flowchart of a method for switching control of a display device from a first display control device to a second display control device according to an embodiment of the present invention. 本発明の実施形態による、表示装置の制御を第１表示制御装置から第２表示制御装置に切り換えるための方法の流れ図である。4 is a flowchart of a method for switching control of a display device from a first display control device to a second display control device according to an embodiment of the present invention. 本発明の実施形態による、表示装置の制御を第２表示制御装置から第１表示制御装置に切り換えるための方法の流れ図である。3 is a flowchart of a method for switching control of a display device from a second display control device to a first display control device according to an embodiment of the present invention. 本発明の実施形態による、第２表示制御装置を非機能状態から起動するための方法の流れ図である。3 is a flowchart of a method for activating a second display control device from a non-functional state according to an embodiment of the present invention; 本発明の実施形態による、第１表示制御装置のデータ内容を低減ビット形式に変換するための方法ステップの流れ図である。4 is a flowchart of method steps for converting data content of a first display controller to reduced bit format, in accordance with an embodiment of the present invention. 本発明の実施形態による、カラー・スウィズリング用の方法の概要図である。FIG. 2 is a schematic diagram of a method for color swizzling according to an embodiment of the present invention. 本発明の実施形態による、第２表示制御装置を非機能状態から起動するタイミング流れ図である。4 is a timing flowchart for starting a second display control device from a non-functional state according to an embodiment of the present invention;

符号の説明Explanation of symbols

１００ 表示副システム
１０２ プロセッサ
１０４ 第１表示制御装置
１０６ 第２表示制御装置
１０８ 表示装置
２０２ 入力ポート
２０４ 出力ポート
２０６ フレーム・バッファ
２０８ クロック
２２０ 処理モジュール
２２２ 決定モジュール 100 Display Subsystem 102 Processor 104 First Display Controller 106 Second Display Controller 108 Display Device 202 Input Port 204 Output Port 206 Frame Buffer 208 Clock 220 Processing Module 222 Decision Module

Claims (28)

プロセッサと、第１表示制御装置と、第２表示制御装置とを備えるコンピュータ関連ユニットにある表示副システムの消費電力を低減するための方法であって、
ａ．如何なる新しいリフレッシュ・データも該プロセッサによって発生されなければ、該第１表示制御装置を機能状態から非機能状態に切り換えるステップと、
ｂ．該第１表示制御装置及び該プロセッサとは別個に該表示副システムにある表示装置をリフレッシュするように、該第１表示制御装置よりも実質的に低電力を消費する該第２表示制御装置を命令するステップと
を備える表示副システムの消費電力低減方法。 A method for reducing power consumption of a display subsystem in a computer-related unit comprising a processor, a first display controller, and a second display controller,
a. If no new refresh data is generated by the processor, switching the first display controller from a functional state to a non-functional state;
b. A second display control device that consumes substantially less power than the first display control device so as to refresh the display device in the display subsystem separately from the first display control device and the processor; A method for reducing power consumption of a display sub-system, comprising the step of: 該第１表示制御装置にあるリフレッシュ・データを低減ビット形式に変換するステップを更に備え、該低減ビット形式は、該第１表示制御装置にあるリフレッシュ・データと視覚的に識別不能である請求項１記載の表示副システムの消費電力低減方法。   Converting the refresh data in the first display controller to a reduced bit format, the reduced bit format being visually indistinguishable from the refresh data in the first display controller. The method of reducing power consumption of the display sub-system according to 1. 該低減ビット形式は、該第２表示制御装置に接続されるフレーム・バッファに格納される請求項２記載の表示副システムの消費電力低減方法。   3. The display sub-system power consumption reduction method according to claim 2, wherein the reduced bit format is stored in a frame buffer connected to the second display controller. 該第１表示制御装置にあるリフレッシュ・データを低減ビット形式に変換するステップは、
ａ）低減ビット形式を形成するように該第１表示制御装置にあるリフレッシュ・データの複数赤ビットを処理し、該第１表示制御装置のリフレッシュ・データの該複数赤ビット及び該低減ビット形式は該表示装置の第１ラインの第１画素に対応する、ステップと、
ｂ）低減ビット形式を形成するように該第１表示制御装置にあるリフレッシュ・データの複数緑ビットを処理し、該第１表示制御装置のリフレッシュ・データの該複数緑ビット及び該低減ビット形式は該表示装置の第１ラインの第２画素に対応する、ステップと、
ｃ）低減ビット形式を形成するように該第１表示制御装置にあるリフレッシュ・データの複数青ビットを処理し、該第１表示制御装置のリフレッシュ・データの該複数青ビット及び該低減ビット形式は該表示装置の第１ラインの第３画素に対応する、ステップと
を備える請求項２記載の表示副システムの消費電力低減方法。 The step of converting the refresh data in the first display control device into a reduced bit format includes:
a) processing a plurality of red bits of refresh data in the first display controller to form a reduced bit format, wherein the plurality of red bits and the reduced bit format of the refresh data of the first display controller are: Corresponding to the first pixel of the first line of the display device;
b) processing a plurality of green bits of refresh data in the first display controller to form a reduced bit format, wherein the plurality of green bits and the reduced bit format of the refresh data of the first display controller are: Corresponding to the second pixel of the first line of the display device;
c) processing a plurality of blue bits of refresh data in the first display controller to form a reduced bit format, wherein the plurality of blue bits and the reduced bit format of the refresh data of the first display controller are: The method according to claim 2, further comprising: a step corresponding to a third pixel of the first line of the display device. 該表示装置の各ラインの各画素について該第１表示制御装置にあるリフレッシュ・データを処理するステップを更に備え、各水平オフセットについてのカラー割当ては、直近のラインから変わる請求項４記載の表示副システムの消費電力低減方法。   5. The display sub-display of claim 4, further comprising the step of processing refresh data in the first display controller for each pixel of each line of the display device, wherein the color assignment for each horizontal offset varies from the most recent line. System power consumption reduction method. 該低減ビット形式をアンチエイリアス化するステップを更に備え、該低減ビット形式をアンチエイリアス化するステップは、該表示装置の各ラインの各画素値を決定するステップを備え、各々の画素のアンチエイリアス化された値は、現在画素の複数値及び複数近傍画素の複数値を演算することによって決定される請求項２記載の表示副システムの消費電力低減方法。   Further comprising anti-aliasing the reduced bit format, wherein the step of anti-aliasing the reduced bit format comprises determining each pixel value of each line of the display device, wherein the anti-aliased value of each pixel The method according to claim 2, wherein is determined by calculating a plurality of values of a current pixel and a plurality of values of a plurality of neighboring pixels. 低減ビット形式を形成するように該第１表示制御装置にあるリフレッシュ・データを処理するステップは、該第１表示制御装置にあるリフレッシュ・データの入力カラー情報を白黒表現に変換するステップを備え、該白黒表現は、該第１表示制御装置にあるリフレッシュ・データについての人の明るさ感覚と調和する請求項２記載の表示副システムの消費電力低減方法。   Processing the refresh data in the first display controller to form a reduced bit format comprises converting the input color information of the refresh data in the first display controller into a black and white representation; 3. The display sub-system power consumption reduction method according to claim 2, wherein the black-and-white representation is in harmony with a human brightness perception of refresh data in the first display control device. 該第１表示制御装置にあるリフレッシュ・データを処理するステップは、該第１表示制御装置にあるリフレッシュ・データの緑成分を別の形式に変え、該別の形式は、該第１表示制御装置にあるリフレッシュ・データの緑の内容に物質的視覚的に一致する請求項２記載の表示副システムの消費電力低減方法。   The step of processing the refresh data in the first display control device changes the green component of the refresh data in the first display control device to another format, and the other format is the first display control device. 3. The method of reducing power consumption of a display sub-system according to claim 2, wherein the visual contents coincide with the green content of the refresh data in the display. ａ．該プロセッサが新しいリフレッシュ・データを発生するとき、非機能状態から機能状態に入るように該第１表示制御装置を命令するステップと、
ｂ．新しいリフレッシュ・データが該プロセッサによって発生されたことを該第２表示制御装置に伝えるステップと、
ｃ．該表示装置をリフレッシュするように該第１表示制御装置を命令するステップと
を備える請求項１記載の表示副システムの消費電力低減方法。 a. Instructing the first display controller to enter a functional state from a non-functional state when the processor generates new refresh data;
b. Telling the second display controller that new refresh data has been generated by the processor;
c. The method of claim 1, further comprising: instructing the first display control device to refresh the display device. 該第１表示制御装置にある単一のリフレッシュ・データ・フレームを低減ビット形式に変換するステップを更に備え、その変換するステップは、該表示装置をリフレッシュするように該第２表示制御装置を命令する前に実行され、それにより該変換するステップは、該表示処理の効率を高める請求項９記載の表示副システムの消費電力低減方法。   Converting a single refresh data frame in the first display controller to reduced bit format, the converting step instructing the second display controller to refresh the display device; 10. The display subsystem power consumption reduction method according to claim 9, wherein the step of converting and thereby converting increases the efficiency of the display process. 該第２表示制御装置は非機能状態に入ることができ、該非機能状態は、該プロセッサの介在無しに該表示装置のリフレッシュを非作動にすることによって入れられる請求項１記載の表示副システムの消費電力低減方法。   The display subsystem of claim 1, wherein the second display controller is capable of entering a non-functional state, the non-functional state being entered by deactivating refresh of the display device without intervention of the processor. A method for reducing power consumption. 該第２表示制御装置は該表示装置を完全に切ることができる請求項１１記載の表示副システムの消費電力低減方法。   12. The display sub-system power consumption reduction method according to claim 11, wherein the second display control device can completely turn off the display device. 該第２表示制御装置は、１又はそれ以上の入力装置からの入力信号の受信時に、非機能状態から機能状態に自律的に切り換えることができ、該１又はそれ以上の入力装置は、該コンピュータ関連ユニットに接続され、該入力信号は、プロセッサの介在無しに該第２表示制御装置によって受信される請求項１１記載の表示副システムの消費電力低減方法。   The second display control device can autonomously switch from a non-functional state to a functional state upon receipt of an input signal from one or more input devices, the one or more input devices being the computer 12. The display sub-system power consumption reduction method according to claim 11, wherein the display sub-system is connected to an associated unit and the input signal is received by the second display control device without intervention of a processor. 該コンピュータ関連ユニットに接続される該１又はそれ以上の入力装置からの入力信号は、該第２表示制御装置にあるピンによって受信される請求項１３記載の表示副システムの消費電力低減方法。   14. The display sub-system power consumption reduction method according to claim 13, wherein an input signal from the one or more input devices connected to the computer-related unit is received by a pin on the second display control device. 該第２表示制御装置は、１又はそれ以上の入力装置からの入力信号の受信時に、非機能状態から機能状態に自律的に切り換えることができ、該１又はそれ以上の入力装置は、該コンピュータ関連ユニットに接続され、該入力信号は、プロセッサの介在を経由して該第２表示制御装置によって受信される請求項１１記載の表示副システムの消費電力低減方法。   The second display control device can autonomously switch from a non-functional state to a functional state upon receipt of an input signal from one or more input devices, the one or more input devices being the computer 12. The display sub-system power consumption reduction method according to claim 11, wherein the display sub-system is connected to an associated unit, and the input signal is received by the second display control device via a processor. コンピュータ読取り自在媒体に格納された複数のコンピュータ実行命令に従ってデータ・プロセッサによって実行される、コンピュータ関連ユニットにある表示副システムの消費電力を低減するための請求項１記載の表示副システムの消費電力低減方法。   2. A display subsystem power consumption reduction as claimed in claim 1 for reducing power consumption of a display subsystem in a computer-related unit, executed by a data processor in accordance with a plurality of computer execution instructions stored on a computer readable medium. Method. コンピュータ関連ユニットにある表示副システムの消費電力を低減するためのシステムであって、
ａ）該表示副システムにある表示装置によって表示されるリフレッシュ・データを発生するプロセッサと、
ｂ）該表示装置を該リフレッシュ・データでリフレッシュする第１表示制御装置と、
ｃ）該第１表示制御装置及び該プロセッサとは別個に該表示装置を該リフレッシュ・データでリフレッシュする第２表示制御装置と
を備え、
ｉ）該第２表示制御装置は、該第１表示制御装置及び該プロセッサとは別個に該表示装置をリフレッシュするためのリフレッシュ・フレームを格納するフレーム・バッファを備える
表示副システムの消費電力低減システム。 A system for reducing power consumption of a display subsystem in a computer-related unit,
a) a processor for generating refresh data to be displayed by a display device in the display subsystem;
b) a first display control device for refreshing the display device with the refresh data;
c) a second display control device that refreshes the display device with the refresh data separately from the first display control device and the processor;
i) The second display control device includes a frame buffer for storing a refresh frame for refreshing the display device separately from the first display control device and the processor. . 該第２表示制御装置は入力ポートを更に備え、該入力ポートは、該表示装置にある各ラインの各画素について該第１表示制御装置にあるリフレッシュ・データを受け、該リフレッシュ・データは該プロセッサによって発生される請求項１７記載の表示副システムの消費電力低減システム。   The second display controller further comprises an input port, the input port receiving refresh data in the first display controller for each pixel of each line in the display device, the refresh data being in the processor 18. The display sub-system power consumption reduction system according to claim 17, wherein 該第２表示制御装置は出力ポートを更に備え、該出力ポートは、該コンピュータ関連ユニットにある複数の互換ＴＦＴパネル行列駆動装置ＩＣに接続され、ＴＦＴは薄膜トランジスタ、ＩＣは集積回路であり、該複数のＴＦＴパネル行列駆動装置ＩＣは、出力ポートを介して、該プロセッサとは別個に該表示装置をリフレッシュするために使用される低減ビット形式を該表示装置に供給する請求項１７記載の表示副システムの消費電力低減システム。   The second display control device further includes an output port, and the output port is connected to a plurality of compatible TFT panel matrix driver ICs in the computer-related unit, the TFT is a thin film transistor, the IC is an integrated circuit, 18. The display subsystem of claim 17, wherein the TFT panel matrix driver IC provides a reduced bit format to the display device that is used to refresh the display device via an output port separately from the processor. Power consumption reduction system. 該第２表示制御装置は１又はそれ以上のクロックを更に備え、該１又はそれ以上のクロックは、該第１表示制御装置の１又はそれ以上のクロックと同期して動く請求項１７記載の表示副システムの消費電力低減システム。   18. The display of claim 17, wherein the second display controller further comprises one or more clocks, the one or more clocks running in synchronism with the one or more clocks of the first display controller. Secondary system power consumption reduction system. 該第２表示制御装置は、第１ピン、第２ピン、第３ピン及び第４ピンを更に備え、
ａ．該第１ピンは、該２つの表示制御装置のどちらが該表示装置をリフレッシュするかを決定し、該第１表示制御装置は、該第１ピンが機能状態であれば該表示装置をリフレッシュし、該第２表示制御装置は、該第１ピンが非機能状態であれば該表示装置をリフレッシュし、
ｂ．該第２ピンは、該第２表示制御装置が非機能状態であれば機能状態に設定され、
ｃ．該第３ピンは、該プロセッサが１又はそれ以上の入力装置から１又はそれ以上の入力を受けたときに、該第２表示制御装置を非機能状態から機能状態に駆動し、該１又はそれ以上の入力装置は該プロセッサに接続され、
ｄ．該第４ピンは、該プロセッサとの該第２表示制御装置の通信を可能にする
請求項１７記載の表示副システムの消費電力低減システム。 The second display control device further includes a first pin, a second pin, a third pin, and a fourth pin,
a. The first pin determines which of the two display control devices refreshes the display device, and the first display control device refreshes the display device if the first pin is in a functional state; The second display control device refreshes the display device if the first pin is in a non-functional state,
b. The second pin is set to a functional state if the second display control device is in a non-functional state,
c. The third pin drives the second display controller from a non-functional state to a functional state when the processor receives one or more inputs from one or more input devices, and the one or more The above input devices are connected to the processor,
d. The display sub-system power consumption reduction system according to claim 17, wherein the fourth pin enables communication of the second display control device with the processor. 該第２表示制御装置は第５ピンを更に備え、該第５ピンは、該１又はそれ以上の入力装置から入力信号を受信する請求項２１記載の表示副システムの消費電力低減システム。   22. The display sub-system power consumption reduction system of claim 21, wherein the second display control device further comprises a fifth pin, the fifth pin receiving an input signal from the one or more input devices. 該第２表示制御装置は処理モジュールを更に備え、
ａ．該処理モジュールは、決定モジュールを備え、低減ビット形式を形成するように該第１表示制御装置にあるリフレッシュ・データを処理し、
ｉ．該決定モジュールは、該表示装置の各ラインの各画素値を決定する
請求項１７記載の表示副システムの消費電力低減システム。 The second display control device further includes a processing module,
a. The processing module comprises a decision module and processes the refresh data in the first display controller to form a reduced bit format;
i. The display sub-system power consumption reduction system according to claim 17, wherein the determination module determines each pixel value of each line of the display device. コンピュータ関連ユニットにある表示副システムの消費電力を低減するためのシステムであって、プロセッサ、第１表示制御装置、フレーム・バッファ及び第２表示制御装置を備え、
ａ．該プロセッサは、該表示副システムにある表示装置によって表示されるリフレッシュ・データを発生し、
ｂ．該第１表示制御装置は、該表示装置を該リフレッシュ・データでリフレッシュし、
ｃ．該フレーム・バッファは、該表示装置をリフレッシュするためのリフレッシュ・フレームを格納し、
ｄ．該第２表示制御装置は、該第１表示制御装置及び該プロセッサとは別個に該表示装置を該リフレッシュ・データでリフレッシュし、該第１又は第２表示制御装置のどちらかが該表示装置をリフレッシュするように動的に命令される
表示副システムの消費電力低減システム。 A system for reducing power consumption of a display subsystem in a computer-related unit, comprising a processor, a first display controller, a frame buffer, and a second display controller,
a. The processor generates refresh data to be displayed by a display device in the display subsystem;
b. The first display control device refreshes the display device with the refresh data,
c. The frame buffer stores a refresh frame for refreshing the display device;
d. The second display control device refreshes the display device with the refresh data separately from the first display control device and the processor, and either the first or second display control device controls the display device. A display subsystem power consumption reduction system that is dynamically commanded to refresh. 入力ポート、出力ポート、フレーム・バッファ、ＳＤＲＡＭインタフェース・ポート、及び１又はそれ以上のクロックを備える第２表示制御装置であって、
ａ．該入力ポートは、ＴＴＬ互換ＴＦＴ表示制御装置に接続される表示装置にある各々のラインの各画素について第１表示制御装置にあるリフレッシュ・データを受け、ＴＴＬはトランジスタ−トランジスタ・ロジック、ＴＦＴは薄膜トランジスタであり、
ｂ．該出力ポートは、互換ＴＦＴ表示時の表示出力の使用を可能にするために複数の互換ＴＦＴパネル行列駆動装置ＩＣに接続され、ＩＣは集積回路であり、
ｃ．該フレーム・バッファは、該第１表示制御装置及び該プロセッサとは別個に該表示装置をリフレッシュするためのリフレッシュ・フレームを格納し、
ｄ．該ＳＤＲＡＭインタフェース・ポートは、該フレーム・バッファに接続され、ＳＤＲＡＭは同期動的読取り書込み記憶装置であり、
ｅ．該１又はそれ以上のクロックは、該表示装置をリフレッシュする
第２表示制御装置。 A second display controller comprising an input port, an output port, a frame buffer, an SDRAM interface port, and one or more clocks,
a. The input port receives refresh data in the first display controller for each pixel of each line in the display device connected to the TTL compatible TFT display controller, where TTL is a transistor-transistor logic and TFT is a thin film transistor And
b. The output port is connected to a plurality of compatible TFT panel matrix driver ICs to enable the use of display output during compatible TFT display, the IC being an integrated circuit;
c. The frame buffer stores a refresh frame for refreshing the display device separately from the first display controller and the processor;
d. The SDRAM interface port is connected to the frame buffer; the SDRAM is a synchronous dynamic read / write storage;
e. The one or more clocks refresh the display device. Second display control device. 第１ピン、第２ピン、第３ピン及び第４ピンを更に備え、
ａ．該第１ピンは、該２つの表示制御装置のどちらが該表示装置をリフレッシュするかを決定し、該第１表示制御装置は、該第１ピンが機能状態であれば該表示装置をリフレッシュし、該第２表示制御装置は、該第１ピンが非機能状態であれば該表示装置をリフレッシュし、
ｂ．該第２ピンは、該第２表示制御装置が非機能状態であれば機能状態に設定され、
ｃ．該第３ピンは、該プロセッサが１又はそれ以上の入力装置から１又はそれ以上の入力を受けたときに、該第２表示制御装置を非機能状態から機能状態に駆動し、該１又はそれ以上の入力装置は該プロセッサに接続され、
ｄ．該第４ピンは、該プロセッサとの該第２表示制御装置の通信を可能にする
請求項２５記載の第２表示制御装置。 A first pin, a second pin, a third pin, and a fourth pin;
a. The first pin determines which of the two display control devices refreshes the display device, and the first display control device refreshes the display device if the first pin is in a functional state; The second display control device refreshes the display device if the first pin is in a non-functional state,
b. The second pin is set to a functional state if the second display control device is in a non-functional state,
c. The third pin drives the second display controller from a non-functional state to a functional state when the processor receives one or more inputs from one or more input devices, and the one or more The above input devices are connected to the processor,
d. The second display control device according to claim 25, wherein the fourth pin enables communication of the second display control device with the processor. 第５ピンを更に備え、該第５ピンは、該１又はそれ以上の入力装置から入力信号を受信する請求項２６記載の第２表示制御装置。   27. The second display control device according to claim 26, further comprising a fifth pin, wherein the fifth pin receives an input signal from the one or more input devices. 処理モジュールを更に備え、
ａ．該処理モジュールは、決定モジュールを備え、低減ビット形式を形成するように該第１表示制御装置にあるリフレッシュ・データを処理し、
ｉ．該決定モジュールは、該表示装置の各ラインの各画素値を決定する
請求項２６記載の第２表示制御装置。 A processing module;
a. The processing module comprises a decision module and processes the refresh data in the first display controller to form a reduced bit format;
i. The second display control device according to claim 26, wherein the determination module determines each pixel value of each line of the display device.
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