JP2007286237A - Display device - Google Patents
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Abstract
Description
本発明は、表示装置に関し、特に、メモリ機能を有する画素回路を内蔵する表示装置に関する。 The present invention relates to a display device, and more particularly to a display device incorporating a pixel circuit having a memory function.
従来より、液晶表示装置においては、消費電力の低減が求められている。消費電力を低減するために、例えば、携帯電話において時刻表示など画像変化の少ない画面の表示が行われる際に、画素を表示するための画素形成部内の液晶容量に映像信号を書き込む周期を長くすることが行われている。ところが、液晶容量への映像信号の書き込み周期を長くすると、液晶容量において長時間、印加された電圧が保持されなければならない。このため、上述のような液晶表示装置には、液晶容量に印加された電圧が保持されるように、各画素形成部にメモリ機能を有する回路(以下、「画素メモリ回路」という。)が設けられている。
ところで、画素領域に画素メモリ回路等の回路が形成されると、当該回路の面積に応じて開口率が低下する。一般的なカラー液晶表示装置においては、R(Red:赤色)用、G(Green:緑色)用、およびB(Blue:青色)用の3つのサブ画素によって1つの画素が形成されているところ、図11に模式的に示すように、サブ画素5R、5G、および5B毎に画素メモリ回路58R、58G、および58Bが設けられている。このため、画素メモリ回路を備える液晶表示装置においては、著しく開口率が低下している。
By the way, when a circuit such as a pixel memory circuit is formed in the pixel region, the aperture ratio decreases according to the area of the circuit. In a general color liquid crystal display device, one pixel is formed by three sub-pixels for R (Red: red), G (Green: green), and B (Blue: blue). As schematically shown in FIG. 11,
そこで、本発明は、開口率を低下させることなく消費電力を低減することができる表示装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a display device that can reduce power consumption without reducing the aperture ratio.
第1の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され所定の3原色を表示する3種類の画素形成部からなる複数の画素形成部とを備えた表示装置であって、
前記3種類の画素形成部を一組とする画素ユニット毎に設けられ、前記3種類の画素形成部のいずれかに対応する映像信号線によって伝達される映像信号に基づく2値化データを取り込んで記憶する記憶回路を有し、
所定の表示モードの際、各画素ユニットに含まれる前記3種類の画素形成部の画素値は、当該各画素ユニットに設けられている記憶回路に記憶されている2値化データの値に応じて共通の値に設定されることを特徴とする。
The first invention provides a plurality of video signal lines for respectively transmitting a plurality of video signals representing images to be displayed, a plurality of scanning signal lines intersecting with the plurality of video signal lines, and the plurality of video signals. A display device comprising a plurality of pixel forming portions each including three types of pixel forming portions arranged in a matrix corresponding to intersections of lines and the plurality of scanning signal lines and displaying predetermined three primary colors. ,
Provided for each pixel unit that includes the three types of pixel forming portions as a set, and binarized data based on a video signal transmitted by a video signal line corresponding to one of the three types of pixel forming portions is captured. A memory circuit for storing,
In the predetermined display mode, the pixel values of the three types of pixel forming units included in each pixel unit are in accordance with the value of the binarized data stored in the storage circuit provided in each pixel unit. It is characterized by being set to a common value.
第2の発明は、第1の発明において、
第1の表示モードと第2の表示モードとを有し、
各画素ユニットにつき、表示モードに応じた画素値を前記3種類の画素形成部に取り込ませるための切替回路を備え、
前記切替回路は、
前記第1の表示モードの際には、前記3種類の画素形成部のそれぞれに対応する映像信号線によって伝達される映像信号の値を画素値として前記3種類の画素形成部に取り込ませ、
前記第2の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている2値化データの値に応じて設定される値を共通の画素値として前記3種類の画素形成部に取り込ませることを特徴とする。
According to a second invention, in the first invention,
Having a first display mode and a second display mode;
For each pixel unit, it is provided with a switching circuit for causing the three types of pixel forming portions to take in pixel values according to the display mode,
The switching circuit is
In the first display mode, the three types of pixel formation units are caused to capture the values of the video signals transmitted by the video signal lines corresponding to the three types of pixel formation units as pixel values,
In the case of the second display mode, the three types of the pixel values that are set according to the value of the binarized data stored in the storage circuit provided in the corresponding pixel unit are used as the common pixel values. It is characterized by being taken into the pixel formation portion.
第3の発明は、第2の発明において、
前記表示すべき画像に応じて第1のデューティ比と第2のデューティ比とを設定するデューティ比設定回路と、
前記第1のデューティ比に基づくパルス幅を有する第1の供給電圧と前記第2のデューティ比に基づくパルス幅を有する第2の供給電圧とを生成する供給電圧生成回路と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第1の供給電圧を供給する複数の第1の電圧供給線と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第2の供給電圧を供給する複数の第2の電圧供給線と
を更に備え、
前記切替回路は、前記第2の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている2値化データの値に応じて、前記3種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第1の電圧供給線によって供給されている前記第1の供給電圧もしくは前記3種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第2の電圧供給線によって供給されている前記第2の供給電圧のいずれかを、共通の画素値として前記3種類の画素形成部に取り込ませることを特徴とする。
According to a third invention, in the second invention,
A duty ratio setting circuit for setting a first duty ratio and a second duty ratio according to the image to be displayed;
A supply voltage generation circuit for generating a first supply voltage having a pulse width based on the first duty ratio and a second supply voltage having a pulse width based on the second duty ratio;
A plurality of first voltage supply lines provided corresponding to the plurality of scanning signal lines, respectively, for supplying the first supply voltage;
A plurality of second voltage supply lines provided corresponding to the plurality of scanning signal lines, respectively, for supplying the second supply voltage;
In the second display mode, the switching circuit has the three types of pixel forming units according to the value of the binarized data stored in the storage circuit provided in the corresponding pixel unit. Corresponding to each of the first supply voltage or the three types of pixel forming portions supplied by the first voltage supply line provided corresponding to the scanning signal line passing through the corresponding intersection. Any of the second supply voltages supplied from the second voltage supply line provided corresponding to the scanning signal line passing through the intersection may be used as a common pixel value for the three types of pixel forming units. It is made to take in.
第4の発明は、第3の発明において、
前記デューティ比設定回路は、前記表示すべき画像に応じて前記第1のデューティ比および前記第2のデューティ比を時間的に変更することを特徴とする。
According to a fourth invention, in the third invention,
The duty ratio setting circuit temporally changes the first duty ratio and the second duty ratio according to the image to be displayed.
上記第1の発明によれば、2値化データを取り込んで記憶する記憶回路が画素ユニット毎に設けられている。そして、所定の表示モードの際、各画素ユニットに含まれる3種類の画素形成部の画素値は、記憶回路に記憶されている2値化データの値に応じて共通に設定される。このため、所定の表示モードの際には、映像信号を画素形成部に供給する必要がなくなる。これにより、周波数の高い映像信号が不要となり、表示装置において消費される電力が低減される。また、従来サブ画素毎に設けられていた記憶回路は、画素ユニット毎に設けられている。このため、画素領域において回路の占める面積が従来よりも低減される。これにより、画素領域にメモリ機能を有する回路を備えることによる開口率の低下を抑制しつつ、消費電力を低減することができる。 According to the first aspect of the invention, the storage circuit that takes in and stores the binarized data is provided for each pixel unit. In the predetermined display mode, the pixel values of the three types of pixel forming units included in each pixel unit are set in common according to the value of the binarized data stored in the storage circuit. For this reason, it is not necessary to supply a video signal to the pixel formation portion in the predetermined display mode. This eliminates the need for a high-frequency video signal and reduces the power consumed in the display device. In addition, the memory circuit that is conventionally provided for each sub-pixel is provided for each pixel unit. For this reason, the area occupied by the circuit in the pixel region is reduced as compared with the prior art. Thus, power consumption can be reduced while suppressing a decrease in aperture ratio due to provision of a circuit having a memory function in the pixel region.
上記第2の発明によれば、第1の表示モードと第2の表示モードとの切り替えが行われる。第1の表示モードの際には、3種類の画素形成部の画素値としてそれぞれ対応する映像信号線によって伝達される映像信号の値が取り込まれる。一方、第2の表示モードの際には、3種類の画素形成部の共通の画素値として2値化データに応じて設定される値が取り込まれる。これにより、通常のカラー表示と低消費電力での白黒表示との切り替えを行うことができる。 According to the second aspect of the invention, switching between the first display mode and the second display mode is performed. In the first display mode, the values of the video signals transmitted through the corresponding video signal lines are taken in as the pixel values of the three types of pixel forming portions. On the other hand, in the second display mode, a value set in accordance with the binarized data is captured as a common pixel value of the three types of pixel forming units. This makes it possible to switch between normal color display and monochrome display with low power consumption.
上記第3の発明によれば、第1のデューティ比に基づくパルス幅の第1の供給電圧を供給する第1の電圧供給線と第2のデューティ比に基づくパルス幅の第2の供給電圧を供給する第2の電圧供給線とが設けられている。そして、第2の表示モードの際には、第1の電圧供給線または第2の電圧供給線のいずれかによって供給される電圧が、2値化データの値に応じて、3種類の画素形成部の共通の画素値として取り込まれる。ここで、第1のデューティ比および第2のデューティ比を様々な値に設定することによって、第1の供給電圧の電圧値および第2の供給電圧の電圧値は様々な値となる。このため、電圧供給線の数を増加させることなく多階調の画像表示が可能となる。これにより、回路構成を複雑化することなく多階調の画像表示が実現される。 According to the third aspect, the first voltage supply line for supplying the first supply voltage having the pulse width based on the first duty ratio and the second supply voltage having the pulse width based on the second duty ratio are provided. A second voltage supply line for supplying is provided. In the second display mode, the voltage supplied by either the first voltage supply line or the second voltage supply line is changed to three types of pixel formation according to the value of the binarized data. Are taken in as common pixel values. Here, by setting the first duty ratio and the second duty ratio to various values, the voltage value of the first supply voltage and the voltage value of the second supply voltage become various values. Therefore, it is possible to display a multi-tone image without increasing the number of voltage supply lines. As a result, multi-tone image display is realized without complicating the circuit configuration.
上記第4の発明によれば、表示すべき画像に応じて、第1のデューティ比および第2のデューティ比が時間的に変更される。このため、第1の供給電圧の電圧値および第2の供給電圧の電圧値は時間的に変化し、時間的に多階調の画像表示が可能となる。 According to the fourth aspect, the first duty ratio and the second duty ratio are temporally changed according to the image to be displayed. For this reason, the voltage value of the first supply voltage and the voltage value of the second supply voltage change with time, and multi-tone image display is possible with time.
以下、添付図面を参照しつつ本発明の一実施形態について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
<1.液晶表示装置の全体構成および動作>
図2は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶表示パネル100と表示制御回路200とを備えている。液晶表示パネル100には、ソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と表示部500と供給電圧生成回路としてのメモリ駆動用ドライバ600とが含まれている。表示制御回路200には、デューティ比設定回路としてのメモリ駆動制御部20が含まれている。表示部500には、ソースバスライン(映像信号線)、ゲートバスライン(走査信号線)、後述するメモリ駆動選択ライン、第1の電圧供給ライン、第2の電圧供給ライン、第1の電源ライン、および第2の電源ラインが含まれている。なお、ソースバスラインはソースドライバ300に接続され、ゲートバスラインおよびメモリ駆動選択ラインはゲートドライバ400に接続され、第1の電圧供給ラインおよび第2の電圧供給ラインはメモリ駆動用ドライバ600に接続されている。表示部500は、また、ゲートバスラインとソースバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部を含んでいる。各画素形成部は、表示すべき画像に応じた電圧を後述の液晶容量に印加するための画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極と、上記複数の画素形成部に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じて、画素電極と共通電極とによって形成される液晶容量に並列に補助容量が付加される。また、R(Red:赤色)用、G(Green:緑色)用、およびB(Blue:青色)用の3つのサブ画素からなる画素(以下、「画素ユニット」という。)毎に1ビットのデータの保持が可能な記憶回路としての画素メモリ回路が設けられている。なお、本実施形態に係る液晶表示装置はノーマリーホワイト型であるものとして説明する。
<1. Overall Configuration and Operation of Liquid Crystal Display Device>
FIG. 2 is a block diagram showing the overall configuration of the liquid crystal display device according to one embodiment of the present invention. This liquid crystal display device includes a liquid
本実施形態に係る液晶表示装置においては、駆動方法が「通常駆動」と「メモリ駆動」とで切り替えられる。ここで、「通常駆動」とは、液晶表示装置において一般的に行われている駆動方法であって、各ソースバスラインに印加される映像信号に基づいて液晶容量への書き込み(電圧の印加)を行う方法である。一方、「メモリ駆動」とは、画素メモリ回路に保持されたデータに基づいて液晶容量への書き込みを行う方法である。なお、以下において、通常駆動時の表示状態を「第1の表示モード」といい、メモリ駆動時の表示状態を「第2の表示モード」という。 In the liquid crystal display device according to the present embodiment, the driving method can be switched between “normal driving” and “memory driving”. Here, “normal driving” is a driving method generally performed in a liquid crystal display device, and writing to a liquid crystal capacitor (application of voltage) based on a video signal applied to each source bus line. It is a method to do. On the other hand, “memory driving” is a method of performing writing to the liquid crystal capacitor based on data held in the pixel memory circuit. In the following, the display state during normal driving is referred to as “first display mode”, and the display state during memory driving is referred to as “second display mode”.
表示制御回路200は、外部から送られる画像データDATと表示モード指示信号Mとを受け取り、デジタル映像信号DVと、表示部500における画像表示を制御するためのソーススタートパルス信号SSP、ソースクロック信号SCK、ラッチストローブ信号LS、ゲートスタートパルス信号GSP、ゲートクロック信号GCK、第1の供給電圧制御信号SAL、第2の供給電圧制御信号SBL、およびメモリ駆動制御信号SSELとを出力する。
The
ソースドライバ300は、表示制御回路200から出力されたデジタル映像信号DV、ソーススタートパルス信号SSP、ソースクロック信号SCK、およびラッチストローブ信号LSを受け取り、各ソースバスラインに駆動用の映像信号を印加する。
The
ゲートドライバ400は、通常駆動時には、各ゲートバスラインを1水平走査期間ずつ順次に選択するために、表示制御回路200から出力されたゲートスタートパルス信号GSPとゲートクロック信号GCKとに基づいて、アクティブな走査信号の各ゲートバスラインへの印加を1垂直走査期間を周期として繰り返す。通常駆動からメモリ駆動に切り替わる際には、ゲートドライバ400は、各ゲートバスラインを1水平走査期間ずつ順次に選択するために、表示制御回路200から出力されたゲートスタートパルス信号GSPとゲートクロック信号GCKとに基づいて、アクティブな走査信号を各ゲートバスラインに順次に印加するとともに、各メモリ駆動選択ラインを1水平走査期間ずつ順次に選択するために、表示制御回路200から出力されたメモリ駆動制御信号SSELとゲートクロック信号GCKとに基づいて、アクティブな信号を各メモリ駆動選択ラインに順次に印加する。メモリ駆動時には、ゲートドライバ400は、各ゲートバスラインへのアクティブな走査信号の印加を停止し、全てのメモリ駆動選択ラインSEL1〜SELmにアクティブな信号を印加する。
During normal driving, the
メモリ駆動用ドライバ600は、表示制御回路200から出力された第1の供給電圧制御信号SALおよび第2の供給電圧制御信号SBLに基づいて、第1の電圧供給ラインおよび第2の電圧供給ラインに電圧信号を印加する。
Based on the first supply voltage control signal SAL and the second supply voltage control signal SBL output from the
<2.画素ユニット回路の構成>
図1は、R用、G用、およびB用の3つのサブ画素からなる画素ユニットの画素領域に形成される回路(以下、「画素ユニット回路」という。)の構成を示す等価回路図である。この画素ユニット回路は、3つのサブ画素に共通的な構成の共通部50R、50G、および50Bと、記憶回路としての画素メモリ回路58と、N型TFTで実現されるスイッチSWR4とを備えている。スイッチSWR4については、ゲート端子はメモリ駆動選択ラインSELと接続され、ソース端子は共通部50Rと接続され、ドレイン端子は画素メモリ回路58と接続されている。また、共通部50R、50G、および50B内のスイッチSWR3、SWG3、およびSWB3のソース端子は、画素メモリ回路58と接続されている。
<2. Configuration of pixel unit circuit>
FIG. 1 is an equivalent circuit diagram showing a configuration of a circuit (hereinafter referred to as “pixel unit circuit”) formed in a pixel region of a pixel unit including three sub-pixels for R, G, and B. . This pixel unit circuit includes
共通部50R、50G、および50Bの構成については、R用のサブ画素の共通部50Rの構成を例に挙げて説明する。共通部50Rは、N型TFTで実現されるスイッチSWR1およびSWR3と、P型TFTで実現されるスイッチSWR2と、液晶容量51Rと、補助容量53Rとを備えている。液晶容量51Rおよび補助容量53Rの一端は画素電極55Rと接続されている。また、液晶容量51Rの他端は共通電極52と接続され、補助容量53Rの他端は補助容量電極54と接続されている。
The configuration of the
共通部50R内のスイッチSWR1については、ゲート端子はゲートバスラインGLと接続され、ソース端子はソースバスラインSLRと接続され、ドレイン端子はスイッチSWR2のソース端子とスイッチSWR4のソース端子とに接続されている。スイッチSWR2およびスイッチSWR3については、ともにゲート端子がメモリ駆動選択ラインSELと接続され、ドレイン端子が画素電極55Rと接続されている。また、スイッチSWR3のソース端子は画素メモリ回路58と接続されている。このように構成されていることにより、スイッチSWR2とスイッチSWR3とによって切替回路が実現されている。すなわち、スイッチSWR2とスイッチSWR3とは、画素電極55Rに与えられる電圧信号を、スイッチSWR1を介してソースバスラインSLRから与えられる電圧信号(映像信号)と画素メモリ回路58から与えられる電圧信号との間で切り替える。
Regarding the switch SWR1 in the
<3.画素メモリ回路の構成>
次に、画素メモリ回路58の詳細な構成について説明する。図3は、画素メモリ回路58の詳細な構成を示す等価回路図である。この画素メモリ回路58は、P型TFTとN型TFTとからなるCMOSスイッチSWM1およびSWM2と、N型TFTで実現されるスイッチSWM4およびSWM6と、P型TFTで実現されるスイッチSWM3、SWM5、およびSWM7とを備えている。
<3. Configuration of Pixel Memory Circuit>
Next, a detailed configuration of the
スイッチSWM3およびSWM5のソース端子は、第1の電源ラインVLCHと接続されている。一方、スイッチSWM4およびSWM6のソース端子は、第2の電源ラインVLCLと接続されている。スイッチSWM7のゲート端子は、ゲートバスラインGLと接続されている。スイッチSWM3とSWM4とからなる回路およびスイッチSWM5とSWM6とからなる回路はインバータ回路として機能し、スイッチSWM7はトランスファゲートとして機能している。以上のような構成により、スイッチSWM3、SWM4、SWM5、SWM6、およびSWM7からなる回路は、1ビットのデータを保持するデータ保持回路59として機能している。
The source terminals of the switches SWM3 and SWM5 are connected to the first power supply line VLCH. On the other hand, the source terminals of the switches SWM4 and SWM6 are connected to the second power supply line VLCL. The gate terminal of the switch SWM7 is connected to the gate bus line GL. A circuit composed of the switches SWM3 and SWM4 and a circuit composed of the switches SWM5 and SWM6 function as an inverter circuit, and the switch SWM7 functions as a transfer gate. With the configuration as described above, the circuit including the switches SWM3, SWM4, SWM5, SWM6, and SWM7 functions as a
スイッチSWM1については、入力端子は第1の電圧供給ラインALと接続され、出力端子はスイッチSWR3、SWG3、およびSWB3(図1)のソース端子とスイッチSWM2の出力端子とに接続されている。スイッチSWM2については、入力端子は第2の電圧供給ラインBLと接続され、出力端子はスイッチSWR3、SWG3、およびSWB3(図1)のソース端子とスイッチSWM1の出力端子とに接続されている。 The switch SWM1 has an input terminal connected to the first voltage supply line AL, and an output terminal connected to the source terminals of the switches SWR3, SWG3, and SWB3 (FIG. 1) and the output terminal of the switch SWM2. The switch SWM2 has an input terminal connected to the second voltage supply line BL, and an output terminal connected to the source terminals of the switches SWR3, SWG3, and SWB3 (FIG. 1) and the output terminal of the switch SWM1.
スイッチSWM1のN型TFTのゲート端子は、スイッチSWR4のドレイン端子とデータ保持回路59とに接続されている。スイッチSWM1のP型TFTのゲート端子は、スイッチSWM2のN型TFTのゲート端子とデータ保持回路59とに接続されている。スイッチSWM2のN型TFTのゲート端子は、スイッチSWM1のP型TFTのゲート端子とデータ保持回路59とに接続されている。スイッチSWM2のP型TFTのゲート端子は、データ保持回路59に接続されている。
The gate terminal of the N-type TFT of the switch SWM1 is connected to the drain terminal of the switch SWR4 and the
<4.駆動方法>
次に、図1、図3および図4を参照しつつ、本実施形態における駆動方法について説明する。なお、本実施形態に係る液晶表示装置にはm本のゲートバスラインが設けられているものとして説明する。図4は、1行目、2行目、3行目、m行目のゲートバスラインGL1、GL2、GL3、GLm、および1行目、2行目、3行目、m行目のメモリ駆動選択ラインSEL1、SEL2、SEL3、SELmの信号波形図である。本実施形態においては、上述のとおり、第1の表示モードのための通常駆動と第2の表示モードのためのメモリ駆動との切り替えが行われる。この切り替えは、外部から表示制御回路200に送られる表示モード指示信号Mに基づいて行われる。以下、通常駆動時の駆動方法、通常駆動からメモリ駆動に切り替える際の駆動方法、およびメモリ駆動時の駆動方法について順に説明する。
<4. Driving method>
Next, the driving method in the present embodiment will be described with reference to FIGS. 1, 3, and 4. Note that the liquid crystal display device according to the present embodiment will be described as being provided with m gate bus lines. FIG. 4 shows the first, second, third, and m-th gate bus lines GL1, GL2, GL3, and GLm, and the first, second, third, and m-th memory drives. It is a signal waveform diagram of selection lines SEL1, SEL2, SEL3, SELm. In the present embodiment, as described above, switching between normal driving for the first display mode and memory driving for the second display mode is performed. This switching is performed based on a display mode instruction signal M sent to the
<4.1 通常駆動時の駆動方法>
図4において、時点t0から時点t1までは通常駆動が行われている。通常駆動時には、図4(a)〜(d)に示すように、各ゲートバスラインGL1〜GLmに順次に所定の期間ずつアクティブな信号が与えられる。一方、通常駆動時には、メモリ駆動選択ラインSEL1〜SELmにアクティブな信号が与えられることはない。
<4.1 Driving method during normal driving>
In FIG. 4, normal driving is performed from time t0 to time t1. During normal driving, as shown in FIGS. 4A to 4D, active signals are sequentially given to the respective gate bus lines GL1 to GLm for a predetermined period. On the other hand, during normal driving, no active signal is applied to the memory drive selection lines SEL1 to SELm.
ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインGLにアクティブな信号が印加されると、スイッチSWR1、SWG1、およびSWB1がオン状態になる。通常駆動時にはメモリ駆動選択ラインSELにアクティブな信号が与えられることはないので、スイッチSWR2、SWG2、およびSWB2はオン状態、スイッチSWR3、SWG3、SWB3、およびSWR4はオフ状態になる。これにより、ソースバスラインSLR、SLG、およびSLBにそれぞれ印加されている映像信号に基づいて、液晶容量51R、51G、および51Bへの書き込みが行われる。このようにして、1フレーム期間内に全ての画素ユニットについて液晶容量51R、51G、および51Bへの映像信号の書き込みが行われ、表示部500に所望の画像が表示される。
Here, paying attention to a certain pixel unit, when an active signal is applied to the gate bus line GL provided corresponding to the pixel unit, the switches SWR1, SWG1, and SWB1 are turned on. Since no active signal is applied to the memory drive selection line SEL during normal driving, the switches SWR2, SWG2, and SWB2 are turned on, and the switches SWR3, SWG3, SWB3, and SWR4 are turned off. Thus, writing to the
<4.2 通常駆動からメモリ駆動に切り替わる際の駆動方法>
図4において、時点t1から時点t2までの期間には、通常駆動からメモリ駆動に切り替えるための駆動が行われている。この期間には、図4(a)〜(d)に示すように、各ゲートバスラインGL1〜GLmに順次に所定の期間ずつアクティブな信号が与えられるとともに、図4(e)〜(h)に示すように、各メモリ駆動選択ラインSEL1〜SELmに順次に所定の期間ずつアクティブな信号が与えられる。
<4.2 Driving method when switching from normal driving to memory driving>
In FIG. 4, during the period from time t1 to time t2, driving for switching from normal driving to memory driving is performed. During this period, as shown in FIGS. 4A to 4D, active signals are sequentially given to the gate bus lines GL1 to GLm for a predetermined period, and FIGS. 4E to 4H. As shown in FIG. 4, active signals are sequentially given to the respective memory drive selection lines SEL1 to SELm for a predetermined period.
ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインGLにアクティブな信号が印加され、かつ、当該画素ユニットに対応して設けられているメモリ駆動選択ラインSELにアクティブな信号が印加されると、スイッチSWR1、SWG1、およびSWB1はオン状態、スイッチSWR2、SWG2、およびSWB2はオフ状態、スイッチSWR3、SWG3、およびSWB3はオン状態になる。また、スイッチSWR4はオン状態になる。これにより、ソースバスラインSLRに印加されている映像信号が画素メモリ回路58に与えられ、当該映像信号はメモリ内データMDとして画素メモリ回路58内のデータ保持回路59に格納される。
Here, paying attention to a certain pixel unit, an active signal is applied to the gate bus line GL provided corresponding to the pixel unit, and the memory drive selection provided corresponding to the pixel unit. When an active signal is applied to the line SEL, the switches SWR1, SWG1, and SWB1 are turned on, the switches SWR2, SWG2, and SWB2 are turned off, and the switches SWR3, SWG3, and SWB3 are turned on. Further, the switch SWR4 is turned on. Thereby, the video signal applied to the source bus line SLR is given to the
このようにして、時点t1から時点t2までの期間に、全ての画素ユニットについて画素メモリ回路58にメモリ内データMDが格納される。なお、以下においては、映像信号を2値化した場合(論理レベルがハイレベルのデータと論理レベルがローレベルのデータとに分けた場合)に、その論理レベルがハイレベルであればメモリ内データMDとして「1」が画素メモリ回路58に格納され、当該論理レベルがローレベルであればメモリ内データMDとして「0」が画素メモリ回路58に格納されるものとして説明する。
In this way, the in-memory data MD is stored in the
<4.3 メモリ駆動時の駆動方法>
図4において、時点t2から時点t3まではメモリ駆動が行われている。メモリ駆動時には、図4(a)〜(d)に示すように、ゲートバスラインGL1〜GLmにアクティブな信号が与えられることはない。このため、この期間中には、スイッチSWR1は常にオフ状態となる。このように、スイッチSWR1はオフ状態になるので、メモリ駆動が行われている期間中にメモリ内データMDの値がソースバスラインSLRによって供給される映像信号の影響を受けることはない。
<4.3 Driving method for memory driving>
In FIG. 4, memory driving is performed from time t2 to time t3. When the memory is driven, as shown in FIGS. 4A to 4D, no active signal is applied to the gate bus lines GL1 to GLm. Therefore, during this period, the switch SWR1 is always off. Thus, since the switch SWR1 is turned off, the value of the in-memory data MD is not affected by the video signal supplied by the source bus line SLR during the period in which the memory is driven.
一方、この期間中、図4(e)〜(h)に示すように、全てのメモリ駆動選択ラインSEL1〜SELmにアクティブな信号が与えられる。このため、メモリ駆動が行われている期間中には、スイッチSWR2、SWG2、およびSWB2は常にオフ状態となり、スイッチSWR3、SWG3、およびSWB3は常にオン状態となる。これにより、画素メモリ回路58内のスイッチSWM1の出力端子またはスイッチSWM2の出力端子から出力される電圧信号に基づいて、液晶容量51R、51G、および51Bへの書き込みが行われる。このように、メモリ駆動時には、液晶容量51R、51G、および51Bには共通の電圧信号に基づいて書き込みが行われる。このため、メモリ駆動時には、白黒表示が行われる。以下、メモリ駆動について、例を挙げて詳しく説明する。
On the other hand, during this period, as shown in FIGS. 4E to 4H, active signals are given to all the memory drive selection lines SEL1 to SELm. For this reason, the switches SWR2, SWG2, and SWB2 are always in the off state and the switches SWR3, SWG3, and SWB3 are always in the on state during the memory driving period. Thus, writing to the
図5は、メモリ内データMDの値が「1」である画素ユニットについて黒表示を行う場合の信号波形図である。ところで、直流電圧の印加による液晶の劣化を防ぐため、共通電極52については、通常駆動時においてもメモリ駆動時においても、反転駆動が行われる。すなわち、共通電極52の電位Vcontは、所定の間隔で高電位と低電位とに切り替えられている。
FIG. 5 is a signal waveform diagram in the case where black display is performed for the pixel unit whose value of the in-memory data MD is “1”. By the way, in order to prevent the deterioration of the liquid crystal due to the application of the DC voltage, the
データ保持回路59内のスイッチSWM3〜SWM7のオン/オフ状態に着目すると、メモリ内データMDが「1」の時、スイッチSWM3はオフ状態となり、スイッチSWM4はオン状態となる。このため、スイッチSWM4を介して、第2の電源ラインVLCLからデータ保持回路59内に低電位の電源電圧が与えられる。これにより、スイッチSWM5はオン状態となり、スイッチSWM6はオフ状態となる。その結果、スイッチSWM5を介して、第1の電源ラインVLCHからデータ保持回路59内に高電位の電源電圧が与えられる。また、上述のようにメモリ駆動時にはゲートバスラインGLにアクティブな信号が与えられることはないので、スイッチSWM7については、メモリ内データMDの値にかかわらずオン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データMDの値は保持される。
Focusing on the on / off states of the switches SWM3 to SWM7 in the
以上のように、スイッチSWM4を介してデータ保持回路59内に低電位の電源電圧が与えられるので、スイッチSWM1のP型TFTはオン状態となり、スイッチSWM2のN型TFTはオフ状態となる。一方、スイッチSWM5を介してデータ保持回路59内に高電位の電源電圧が与えられ、かつ、スイッチSWM7がオン状態となっているので、スイッチSWM1のN型TFTはオン状態となり、スイッチSWM2のP型TFTはオフ状態となる。これにより、スイッチSWM1はオン状態となり、スイッチSWM2はオフ状態となる。その結果、第1の電圧供給ラインALから与えられる電圧(以下、「第1の供給電圧」という。)VALが各サブ画素の画素電極55R、55G、および55Bに印加される。
As described above, since a low-potential power supply voltage is applied to the
本実施形態においては、図5(b)および(c)に示すように、共通電極52の電位Vcontが高電位側に設定されている時(期間T11)には第1の供給電圧VALの電位は低電位側に設定され、共通電極52の電位Vcontが低電位側に設定されている時(期間T12)には第1の供給電圧VALの電位は高電位側に設定されている。このため、液晶容量51R、51G、および51Bには常に高い電圧が印加され、当該液晶容量51R、51G、および51Bを含む画素ユニットについては黒表示が行われる。
In the present embodiment, as shown in FIGS. 5B and 5C, when the potential Vcont of the
図6は、メモリ内データMDの値が「0」である画素について白表示を行う場合の信号波形図である。データ保持回路59内のスイッチSWM3〜SWM7のオン/オフ状態に着目すると、メモリ内データMDが「0」の時、スイッチSWM3はオン状態となり、スイッチSWM4はオフ状態となる。このため、スイッチSWM3を介して、第1の電源ラインVLCHからデータ保持回路59内に高電位の電源電圧が与えられる。これにより、スイッチSWM5はオフ状態となり、スイッチSWM6はオン状態となる。その結果、スイッチSWM6を介して、第2の電源ラインVLCLからデータ保持回路59内に低電位の電源電圧が与えられる。なお、スイッチSWM7については、メモリ内データMDの値が「1」の時と同様、オン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データMDの値は保持される。
FIG. 6 is a signal waveform diagram in the case where white display is performed for a pixel whose value of the in-memory data MD is “0”. Focusing on the on / off states of the switches SWM3 to SWM7 in the
以上のように、スイッチSWM3を介してデータ保持回路59内に高電位の電源電圧が与えられるので、スイッチSWM1のP型TFTはオフ状態となり、スイッチSWM2のN型TFTはオン状態となる。一方、スイッチSWM6を介してデータ保持回路59内に低電位の電源電圧が与えら、かつ、スイッチSWM7がオン状態となっているので、スイッチSWM1のN型TFTはオフ状態となり、スイッチSWM2のP型TFTはオン状態となる。これにより、スイッチSWM1はオフ状態となり、スイッチSWM2はオン状態となる。その結果、第2の電圧供給ラインBLから与えられる電圧信号(以下、「第2の供給電圧」という。)が各サブ画素の画素電極55R、55G、および55Bに印加される。
As described above, since a high-potential power supply voltage is applied to the
本実施形態においては、図6(b)および(d)に示すように、共通電極52の電位Vcontが高電位側に設定されている時(期間T21)には第2の供給電圧VBLの電位は高電位側に設定され、共通電極52の電位Vcontが低電位側に設定されている時(期間T22)には第2の供給電圧VBLの電位は低電位側に設定されている。このため、液晶容量51R、51G、および51Bには常に低い電圧が印加され、当該液晶容量51R、51G、および51Bを含む画素ユニットについては白表示が行われる。
In this embodiment, as shown in FIGS. 6B and 6D, when the potential Vcont of the
図7は、本実施形態における中間階調表示について説明するための信号波形図である。上述のように、共通電極52の電位Vcontが反転するタイミングと同期して第1の供給電圧VALの電位および第2の供給電圧VBLの電位が切り替えられると、白表示あるいは黒表示が行われる。本実施形態においては、第1の供給電圧VALについてのデューティ比(第1のデューティ比)および第2の供給電圧VBLについてのデューティ比(第2のデューティ比)を変化させることによって中間階調表示が行われる。なお、本説明におけるデューティ比とは、高電位と低電位の2つの電位が与えられるときに、或る所定期間のうち高電位の電位が与えられる期間の割合のことをいう。
FIG. 7 is a signal waveform diagram for explaining the halftone display in the present embodiment. As described above, when the potential of the first supply voltage VAL and the potential of the second supply voltage VBL are switched in synchronization with the timing at which the potential Vcont of the
例えば、第1の供給電圧VALの高電位側の電位が5Vであって低電位側の電位が1Vである場合に第1の供給電圧VALについてのデューティ比が75パーセントに設定されると、第1の供給電圧VALの電位は図7に示すように変化し、その平均電位Vaveは4Vになる。 For example, when the high potential side potential of the first supply voltage VAL is 5 V and the low potential side potential is 1 V, the duty ratio for the first supply voltage VAL is set to 75%. The potential of the supply voltage VAL of 1 changes as shown in FIG. 7, and the average potential Vave becomes 4V.
本実施形態においては、第1の供給電圧VALについてのデューティ比は、表示制御回路200内のメモリ駆動制御部20で設定される。同様に、第2の供給電圧VBLについてのデューティ比も、表示制御回路200内のメモリ駆動制御部20で設定される。それらデューティ比に基づいて、メモリ駆動制御部20からメモリ駆動用ドライバ600に第1の供給電圧制御信号SALと第2の供給電圧制御信号SBLとが与えられる。そして、第1の供給電圧制御信号SALおよび第2の供給電圧制御信号SBLに基づいて、メモリ駆動用ドライバ600から表示部500に第1の供給電圧VALと第2の供給電圧VBLとが供給される。
In the present embodiment, the duty ratio for the first supply voltage VAL is set by the memory
図8は、中間階調表示が行われるときの一例を示す信号波形図である。この例においては、共通電極52の電位Vcontは、所定の期間毎に0Vと6Vとに切り替えられている。第1の供給電圧VALの電位および第2の供給電圧VBLの電位は、1Vと5Vとで切り替えられている。また、共通電極52の電位Vcontが6Vに設定されている期間(期間T31)における第1の供給電圧VALについてのデューティ比は75パーセント、当該期間における第2の供給電圧VBLについてのデューティ比は25パーセントに設定されている。なお、共通電極52の電位Vcontが6Vに設定されている期間(期間T31)における第1の供給電圧VALについてのデューティ比と共通電極52の電位Vcontが0Vに設定されている期間(期間T32)における第1の供給電圧VALについてのデューティ比との和は100パーセントとなるように設定されている。第2の供給電圧VBLについても同様である。
FIG. 8 is a signal waveform diagram showing an example when intermediate gradation display is performed. In this example, the potential Vcont of the
上述したように、メモリ内データMDの値が「1」である画素ユニットについては、第1の供給電圧VALが各サブ画素の画素電極55R、55G、および55Bに印加される。期間T31には、第1の供給電圧VALの電位の平均電位は4Vになり、共通電極52の電位Vcontは6Vに設定されている。従って、期間T31には、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには2Vの電圧が印加される。また、期間T32には、第1の供給電圧VALの電位の平均電位は2Vになり、共通電極52の電位Vcontは0Vに設定されている。従って、期間T32にも、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには2Vの電圧が印加される。
As described above, the first supply voltage VAL is applied to the
一方、メモリ内データMDの値が「0」である画素ユニットについては、第2の供給電圧VBLが各サブ画素の画素電極55R、55G、および55Bに印加される。期間T31には、第2の供給電圧VBLの電位の平均電位は2Vになり、共通電極52の電位Vcontは6Vに設定されている。従って、期間T31には、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには4Vの電圧が印加される。また、期間T32には、第2の供給電圧VBLの電位の平均電位は4Vになり、共通電極52の電位Vcontは0Vに設定されている。従って、期間T32にも、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには4Vの電圧が印加される。
On the other hand, for the pixel unit whose value of the in-memory data MD is “0”, the second supply voltage VBL is applied to the
図9は、中間階調表示が行われるときの別の例を示す信号波形図である。この例においては、共通電極52の電位Vcontは、所定の期間毎に0Vと6Vとに切り替えられている。第1の供給電圧VALの電位および第2の供給電圧VBLの電位は、1Vと5Vとで切り替えられている。また、共通電極52の電位Vcontが0Vに設定されている期間(期間T41)における第1の供給電圧VALについてのデューティ比は50パーセント、当該期間における第2の供給電圧VBLについてのデューティ比は0パーセントに設定されている。
FIG. 9 is a signal waveform diagram showing another example when halftone display is performed. In this example, the potential Vcont of the
上述したように、メモリ内データMDの値が「1」である画素ユニットについては、第1の供給電圧VALが各サブ画素の画素電極55R、55G、および55Bに印加される。期間T41には、第1の供給電圧VALの電位の平均電位は3Vになり、共通電極52の電位Vcontは6Vに設定されている。従って、期間T41には、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには3Vの電圧が印加される。また、期間T42には、第1の供給電圧VALの電位の平均電位は3Vになり、共通電極52の電位Vcontは0Vに設定されている。従って、期間T42にも、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには3Vの電圧が印加される。
As described above, the first supply voltage VAL is applied to the
一方、メモリ内データMDの値が「0」である画素ユニットについては、第2の供給電圧VBLが各サブ画素の画素電極55R、55G、および55Bに印加される。期間T41には、第2の供給電圧VBLの電位の平均電位は1Vになり、共通電極52の電位Vcontは6Vに設定されている。従って、期間T41には、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには5Vの電圧が印加される。また、期間T42には、第2の供給電圧VBLの電位の平均電位は5Vになり、共通電極52の電位Vcontは0Vに設定されている。従って、期間T42にも、当該画素ユニットに含まれる液晶容量51R、51G、および51Bには5Vの電圧が印加される。
On the other hand, for the pixel unit whose value of the in-memory data MD is “0”, the second supply voltage VBL is applied to the
以上のように、第1の供給電圧VALおよび第2の供給電圧VBLについてのデューティ比は様々な値に設定される。ところで、メモリ駆動制御部20は、メモリ駆動が行われている期間中に上記デューティ比を変更することもできる。このため、各画素ユニットについて、時間的に多階調の表示を行うことができる。
As described above, the duty ratio for the first supply voltage VAL and the second supply voltage VBL is set to various values. Meanwhile, the memory
<5.効果>
従来、画素メモリ回路58は、図11に示すようにサブ画素5R、5G、および5B毎に設けられていた。一方、本実施形態によれば、画素メモリ回路58は、R用、G用、およびB用の3つのサブ画素からなる画素ユニット毎に設けられている。このため、図10に示すように、画素領域において回路の占める面積が従来よりも低減される。また、このような画素メモリ回路58を備える構成において、通常駆動からメモリ駆動に切り替えられる前に、メモリ駆動時における画像表示のためのデータが当該画素メモリ回路58に格納される。画素メモリ回路58には第1の供給電圧VALと第2の供給電圧VBLとが与えられるところ、メモリ駆動時には、メモリ内データMDの値に応じて、第1の供給電圧VALもしくは第2の供給電圧VBLの一方が各サブ画素の画素電極55R、55G、および55Bに印加される。このため、メモリ駆動時には、画素形成部に映像信号SLを与える必要がなくなる。これにより、例えば携帯電話の待ち受け画面、時刻表示、バッテリー残量表示など変化の少ない画像をメモリ駆動によって表示することで、周波数の高い映像信号SLの供給が不要となり、消費電力が低減される。また、上述のように画素領域において回路の占める面積が従来よりも低減されていることから、画素領域にメモリ機能を有する回路を備えることによる開口率の低下を抑制しつつ、低消費電力化を実現することができる。
<5. Effect>
Conventionally, the
また、本実施形態によれば、デューティ比を様々な値に設定することによって、第1の供給電圧VALの電圧値および第2の供給電圧VBLの電圧値を様々な値にすることができる。このため、電圧供給ラインの数を増加させることなく、表示画像の階調数を増やすことができる。したがって、多階調表示を実現するために回路構成が複雑になるということがない。さらに、上記デューティ比をメモリ駆動期間中に変更することができる。このため、時間的に多階調の画像表示を行うことができる。 Further, according to the present embodiment, the voltage value of the first supply voltage VAL and the voltage value of the second supply voltage VBL can be set to various values by setting the duty ratio to various values. For this reason, the number of gradations of the display image can be increased without increasing the number of voltage supply lines. Therefore, the circuit configuration is not complicated in order to realize multi-gradation display. Further, the duty ratio can be changed during the memory driving period. For this reason, it is possible to perform multi-tone image display in terms of time.
<6.その他>
上記実施形態においては、ノーマリーホワイト型の液晶表示装置を前提にして説明しているが、本発明はこれに限定されず、ノーマリーブラック型の液晶表示装置にも適用することができる。また、表示装置として液晶表示装置を例に挙げて説明しているが、本発明はこれに限定されず、他の表示装置にも本発明を適用することができる。
<6. Other>
In the above embodiment, the description has been made on the assumption that a normally white liquid crystal display device is used. However, the present invention is not limited to this, and can be applied to a normally black liquid crystal display device. In addition, although a liquid crystal display device is described as an example of the display device, the present invention is not limited to this, and the present invention can be applied to other display devices.
さらに、上記実施形態においては、R用のソースバスラインSLRに印加されている映像信号が画素メモリ回路58に与えられてメモリ内データMDとして保持される構成となっているが、本発明はこれに限定されない。画素メモリ回路58に与えられる映像信号は、G用のソースバスラインSLGに印加されている映像信号であっても良いし、B用のソースバスラインSLBに印加されている映像信号であっても良い。
Furthermore, in the above embodiment, the video signal applied to the R source bus line SLR is supplied to the
さらにまた、上記実施形態においては、表示部500内の第1の電圧供給ラインALおよび第2の電圧供給ラインBLはメモリ駆動用ドライバ600と接続されているが、本発明はこれに限定されない。例えば、ソースドライバ300と接続されていても良いし、表示部500内の一部の領域についてのみ本発明を適用するのであれば表示制御回路200と接続されていても良い。
Furthermore, in the above embodiment, the first voltage supply line AL and the second voltage supply line BL in the
5R、5G、5B…サブ画素
20…メモリ駆動制御部
51R、51G、51B…液晶容量
52…共通電極
55R、55G、55B…画素電極
58…画素メモリ回路
59…データ保持回路
100…液晶表示パネル
200…表示制御回路
300…ソースドライバ
400…ゲートドライバ
500…表示部
600…メモリ駆動用ドライバ
AL…第1の電圧供給ライン
BL…第2の電圧供給ライン
GL…ゲートバスライン
MD…メモリ内データ
SAL…第1の供給電圧制御信号
SBL…第2の供給電圧制御信号
SEL…メモリ駆動選択ライン
SLR、SLG、SLB…ソースバスライン
SWR1〜SWR4、SWG1〜SWG3、SWB1〜SWB3…スイッチ
SWM1〜SWM7…スイッチ
VLCH…第1の電源ライン
VLCL…第2の電源ライン
5R, 5G, 5B: Sub-pixel 20: Memory
Claims (4)
前記3種類の画素形成部を一組とする画素ユニット毎に設けられ、前記3種類の画素形成部のいずれかに対応する映像信号線によって伝達される映像信号に基づく2値化データを取り込んで記憶する記憶回路を有し、
所定の表示モードの際、各画素ユニットに含まれる前記3種類の画素形成部の画素値は、当該各画素ユニットに設けられている記憶回路に記憶されている2値化データの値に応じて共通の値に設定されることを特徴とする、表示装置。 A plurality of video signal lines for respectively transmitting a plurality of video signals representing an image to be displayed, a plurality of scanning signal lines intersecting with the plurality of video signal lines, the plurality of video signal lines and the plurality of scannings A display device including a plurality of pixel formation units each including three types of pixel formation units arranged in a matrix corresponding to intersections with signal lines and displaying predetermined three primary colors;
Provided for each pixel unit that includes the three types of pixel forming portions as a set, and binarized data based on a video signal transmitted by a video signal line corresponding to one of the three types of pixel forming portions is captured. A memory circuit for storing,
In the predetermined display mode, the pixel values of the three types of pixel forming units included in each pixel unit are in accordance with the value of the binarized data stored in the storage circuit provided in each pixel unit. A display device characterized by being set to a common value.
各画素ユニットにつき、表示モードに応じた画素値を前記3種類の画素形成部に取り込ませるための切替回路を備え、
前記切替回路は、
前記第1の表示モードの際には、前記3種類の画素形成部のそれぞれに対応する映像信号線によって伝達される映像信号の値を画素値として前記3種類の画素形成部に取り込ませ、
前記第2の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている2値化データの値に応じて設定される値を共通の画素値として前記3種類の画素形成部に取り込ませることを特徴とする、請求項1に記載の表示装置。 Having a first display mode and a second display mode;
For each pixel unit, it is provided with a switching circuit for causing the three types of pixel forming portions to take in pixel values according to the display mode,
The switching circuit is
In the first display mode, the three types of pixel formation units are caused to capture the values of the video signals transmitted by the video signal lines corresponding to the three types of pixel formation units as pixel values,
In the case of the second display mode, the three types of the pixel values that are set according to the value of the binarized data stored in the storage circuit provided in the corresponding pixel unit are used as the common pixel values. The display device according to claim 1, wherein the display device is incorporated into a pixel formation portion.
前記第1のデューティ比に基づくパルス幅を有する第1の供給電圧と前記第2のデューティ比に基づくパルス幅を有する第2の供給電圧とを生成する供給電圧生成回路と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第1の供給電圧を供給する複数の第1の電圧供給線と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第2の供給電圧を供給する複数の第2の電圧供給線と
を更に備え、
前記切替回路は、前記第2の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている2値化データの値に応じて、前記3種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第1の電圧供給線によって供給されている前記第1の供給電圧もしくは前記3種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第2の電圧供給線によって供給されている前記第2の供給電圧のいずれかを、共通の画素値として前記3種類の画素形成部に取り込ませることを特徴とする、請求項2に記載の表示装置。 A duty ratio setting circuit for setting a first duty ratio and a second duty ratio according to the image to be displayed;
A supply voltage generation circuit for generating a first supply voltage having a pulse width based on the first duty ratio and a second supply voltage having a pulse width based on the second duty ratio;
A plurality of first voltage supply lines provided corresponding to the plurality of scanning signal lines, respectively, for supplying the first supply voltage;
A plurality of second voltage supply lines provided corresponding to the plurality of scanning signal lines, respectively, for supplying the second supply voltage;
In the second display mode, the switching circuit has the three types of pixel forming units according to the value of the binarized data stored in the storage circuit provided in the corresponding pixel unit. Corresponding to each of the first supply voltage or the three types of pixel forming portions supplied by the first voltage supply line provided corresponding to the scanning signal line passing through the corresponding intersection. Any of the second supply voltages supplied from the second voltage supply line provided corresponding to the scanning signal line passing through the intersection may be used as a common pixel value for the three types of pixel forming units. The display device according to claim 2, wherein the display device is incorporated into the display device.
The display device according to claim 3, wherein the duty ratio setting circuit temporally changes the first duty ratio and the second duty ratio according to the image to be displayed.
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