JP2007272261A - Information processing device - Google Patents

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Koji Kobayashi
浩二 小林
Masayuki Toyama
昌之 外山
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Matsushita Electric Industrial Co Ltd
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that in the conventional memory access monitoring device which is based on the premise that it detects access violation to signals from a CPU, it is not possible to detect an unauthorized access to the memory access from a DMA controller that operates independently of a CPU. <P>SOLUTION: A system level control circuit for controlling a system level of a CPU and the whole system is provided for controlling the memory access by hardware. A setting detection circuit for detecting an address space which is not allowed to be accessed is provided to a DMA controller, preventing an unauthorized memory access from the DMA controller. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、システム全体のシステムレベルにより、アクセスしてはならないアドレス空間であることを検出する設定検出回路を備えたＤＭＡコントローラを伴う情報処理半導体装置に関する。   The present invention relates to an information processing semiconductor device including a DMA controller that includes a setting detection circuit that detects an address space that must not be accessed according to the system level of the entire system.

従来は、システムにおけるメモリに対するアクセスの監視をプログラム単位で行う方法があった。これはプログラムのアクセス違反を、ハードウェアであるアクセス監視装置が監視する。アクセス監視装置は、ＣＰＵからメモリに出力される信号を取得する。そして、アクセス監視装置は、各プログラムに許可されるメモリ領域の情報であるアクセス許可テーブルを内蔵し、それを参照することによって、ＣＰＵからの信号のアクセス違反を検出する。このように、ハードウェアで不正アクセスを監視することで、ソフトウェアの書き換えなどによる不正アクセスを防止することが可能であった。
特開２００１−３２５１５０号公報 Conventionally, there has been a method of monitoring access to a memory in a system in units of programs. In this case, an access monitoring device, which is hardware, monitors an access violation of the program. The access monitoring device acquires a signal output from the CPU to the memory. The access monitoring apparatus incorporates an access permission table that is information on a memory area permitted for each program, and detects an access violation of a signal from the CPU by referring to the access permission table. As described above, by monitoring unauthorized access by hardware, it was possible to prevent unauthorized access due to software rewriting or the like.
JP 2001-325150 A

しかしながら、前記従来のアクセス監視装置では、ＣＰＵからの信号に対してアクセス違反を前提として検出しているため、ＣＰＵとは無関係に動作するＤＭＡコントローラからのメモリアクセスに対しての不正を検出することができなかった。   However, since the conventional access monitoring device detects the signal from the CPU on the assumption of an access violation, it detects the fraud to the memory access from the DMA controller that operates independently of the CPU. I could not.

本発明は、上記課題を解決するために、ＣＰＵとシステム全体のシステムレベルを制御するシステムレベル制御回路を設けメモリアクセスをハードウェアで制御し、ＤＭＡコントローラにアクセスしてはならないアドレス空間であることを検出する設定検出回路を備えることで、ＤＭＡコントローラからの不正なメモリアクセスを防止することを目的とする。   In order to solve the above problems, the present invention provides an address space in which a CPU and a system level control circuit for controlling the system level of the entire system are provided, memory access is controlled by hardware, and the DMA controller must not be accessed. It is an object of the present invention to prevent unauthorized memory access from the DMA controller by providing a setting detection circuit for detecting the above.

上記課題を解決するための、本特許に係る請求項１に記載の発明は、ＣＰＵとシステム全体のシステムレベルを制御するシステムレベル制御回路があり、そのシステムレベルに対応してアクセス制御のできるメモリを備えた情報処理装置があって、さらに、ソースアドレス、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間であることを検出する設定検出回路を有し、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置である。   In order to solve the above problems, the invention according to claim 1 of the present invention has a CPU and a system level control circuit for controlling the system level of the entire system, and a memory capable of controlling access corresponding to the system level. In addition, it has a setting detection circuit that detects that it is an address space that must not be accessed from the source address and destination address according to the system level, and notifies and transfers an error. An information processing apparatus having a DMA controller characterized by being absent.

本特許に係る請求項２に記載の発明は、請求項１記載の情報処理装置であって、さらに、ソースアドレス、デスティネーションアドレスと、転送サイズからシステムレベルにより、アクセスしてはならないアドレス空間を含む転送であることを検出する設定検出回路を有し、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置である。   The invention according to claim 2 of this patent is the information processing apparatus according to claim 1, further comprising an address space that should not be accessed according to a system level from a source address, a destination address, and a transfer size. An information processing apparatus having a DMA controller that includes a setting detection circuit that detects that the transfer is included, notifies an error, and does not perform transfer.

本特許に係る請求項３に記載の発明は、請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置である。   The invention according to claim 3 of the present invention is the information processing apparatus according to claim 1, and further transfers from the source address, transfer size, and destination address to an address space that must not be accessed at the system level. An information processing apparatus having a DMA controller characterized by having a setting detection circuit for detecting the occurrence of an error and notifying transfer when an address space that must not be accessed is reached during transfer is there.

本特許に係る請求項４に記載の発明は、請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、データ転送をせずにダミーの転送をして操作完了することを特徴とするＤＭＡコントローラとを有する情報処理装置である。   The invention according to claim 4 of the present invention is the information processing apparatus according to claim 1, and further transfers from the source address, transfer size, and destination address to an address space that must not be accessed at the system level. A DMA controller having a setting detection circuit for detecting whether or not, and when reaching an address space that should not be accessed during transfer, dummy transfer is performed without data transfer and operation is completed Is an information processing apparatus.

本特許に係る請求項５に記載の発明は、請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、データ転送をせずにダミーの転送を行うが、この時に、システムレベルの変更が発生しアクセスが可能となった場合において、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置である。   The invention according to claim 5 of the present invention is the information processing apparatus according to claim 1, and further transfers from the source address, transfer size, and destination address to an address space that must not be accessed at the system level. It has a setting detection circuit to detect that when it reaches the address space that must not be accessed during transfer, dummy transfer is performed without data transfer, but at this time, a system level change occurs When the access becomes possible, the information processing apparatus includes a DMA controller that notifies an error and does not perform transfer.

本特許に係る請求項６に記載の発明は、請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、データ転送をせずにダミーの転送を行うが、この時に、システムレベルの変更が発生しアクセスが可能となった場合において、メモリにアクセスせずにダミーの値を転送し操作完了することを特徴とするＤＭＡコントローラとを有する情報処理装置である。   The invention according to claim 6 of the present invention is the information processing apparatus according to claim 1, and further transfers from the source address, transfer size, and destination address to an address space that must not be accessed at the system level. It has a setting detection circuit to detect that when it reaches the address space that must not be accessed during transfer, dummy transfer is performed without data transfer, but at this time, a system level change occurs When the access becomes possible, the information processing apparatus has a DMA controller that transfers a dummy value and completes the operation without accessing the memory.

本発明のＤＭＡコントローラによれば、ＤＭＡコントローラからの不正なメモリアクセスを防止することが可能となる。   According to the DMA controller of the present invention, unauthorized memory access from the DMA controller can be prevented.

ＣＰＵからの不正な操作によってシステムレベルが変更された場合においても設定時のシステムレベルの制限に応じたＤＭＡ転送が可能となる。   Even when the system level is changed by an unauthorized operation from the CPU, DMA transfer according to the system level restriction at the time of setting is possible.

さらに、ＤＭＡコントローラにより、ＣＰＵ処理の低減がはかられ、省電力などの効果が得ることができる。   In addition, the DMA controller can reduce the CPU processing and can achieve effects such as power saving.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
図１は本発明の半導体処理装置１の構成図である。図２は本発明の実施の形態１におけるＤＭＡコントローラ２０内の設定検出回路２５の処理の内容である。 (Embodiment 1)
FIG. 1 is a block diagram of a semiconductor processing apparatus 1 according to the present invention. FIG. 2 shows the processing contents of the setting detection circuit 25 in the DMA controller 20 according to the first embodiment of the present invention.

本発明の半導体処理装置１はＣＰＵ１０、ＤＭＡコントローラ２０、システムレベル制御回路３０、レベル０メモリ５０、レベル１メモリ５１がシステムバス４０を介して接続している。   In the semiconductor processing apparatus 1 of the present invention, a CPU 10, a DMA controller 20, a system level control circuit 30, a level 0 memory 50, and a level 1 memory 51 are connected via a system bus 40.

半導体処理装置１はシステムレベル制御回路３０によってシステム全体のシステムレベルを制御する。このシステムレベル制御回路３０はＣＰＵ１０からアクセスできるレベルレジスタ３１を持ち、このレジスタによってシステムレベルの変更を行うことができる。   The semiconductor processing apparatus 1 controls the system level of the entire system by the system level control circuit 30. This system level control circuit 30 has a level register 31 that can be accessed from the CPU 10, and the system level can be changed by this register.

システムレベルはＤＭＡなどの周辺装置にはレベル通知信号３２として通知される。また、レベルメモリ制御信号３３としてメモリに通知され、システムレベルに対応してレベルメモリ５０、５１の制御を行う。例えば、これらのシステムレベル制御によって、システムレベル０下ではレベル１メモリ５１はアクセス不可、システムレベル１下ではレベル１メモリ５１はアクセス可とするような実装が可能である。   The system level is notified as a level notification signal 32 to peripheral devices such as DMA. Further, the level memory control signal 33 is notified to the memory, and the level memories 50 and 51 are controlled in accordance with the system level. For example, the system level control can be implemented such that the level 1 memory 51 cannot be accessed under the system level 0 and the level 1 memory 51 can be accessed under the system level 1.

ＤＭＡコントローラ２０は、起動レジスタ２１、ＳＲＣアドレスレジスタ２２、転送サイズ２３、ＤＳＴアドレスレジスタ２４を持ち、ＳＲＣアドレスレジスタ２２から転送サイズ２３分をＤＳＴアドレスレジスタ２４にコピーする。   The DMA controller 20 has an activation register 21, an SRC address register 22, a transfer size 23, and a DST address register 24, and copies the transfer size 23 minutes from the SRC address register 22 to the DST address register 24.

ＤＭＡコントローラ２０内の設定検出回路２５は、図２のフローにしたがってシステムレベルによってアクセスしてはならないメモリアドレス空間が含まれるかを検出し、エラーである場合は、エラー通知信号２９によってＣＰＵ１０にエラーであることを通知する。図２は本発明の実施の形態１におけるＤＭＡコントローラ内の設定検出回路２５の処理である。   The setting detection circuit 25 in the DMA controller 20 detects whether a memory address space that should not be accessed according to the system level is included according to the flow of FIG. 2, and if an error is detected, an error notification signal 29 indicates an error to the CPU 10. Notify that. FIG. 2 shows processing of the setting detection circuit 25 in the DMA controller according to Embodiment 1 of the present invention.

設定検出回路２５は、レベル通知信号３２によって通知されるシステムレベルを確認するＳ１００。次に、ＳＲＣアドレスレジスタ２２がレベルによってアクセス可能かを確認するＳ１０１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。次に、ＤＳＴアドレスレジスタ２４がレベルによってアクセス可能かを確認するＳ１０２。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。ＳＲＣ、ＤＳＴアドレスレジスタともアクセス可能ならば、ＤＭＡを起動し、ＤＭＡ転送を行うＳ１１０。   The setting detection circuit 25 confirms the system level notified by the level notification signal 32 (S100). Next, S101 confirms whether the SRC address register 22 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. Next, S102 confirms whether the DST address register 24 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. If both the SRC and DST address registers are accessible, the DMA is started and the DMA transfer is performed S110.

（実施の形態２）
図１の構成をもとに、設定検出回路２５の処理が図３の処理を行う。図３は本発明の実施の形態２におけるＤＭＡコントローラ内の設定検出回路２５の処理である。 (Embodiment 2)
Based on the configuration of FIG. 1, the processing of the setting detection circuit 25 performs the processing of FIG. FIG. 3 shows processing of the setting detection circuit 25 in the DMA controller according to Embodiment 2 of the present invention.

設定検出回路２５は、レベル通知信号３２によって通知されるシステムレベルを確認するＳ１００。次に、ＳＲＣアドレスレジスタ２２がレベルによってアクセス可能かを確認するＳ１０１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。次に、ＤＳＴアドレスレジスタ２４がレベルによってアクセス可能かを確認するＳ１０２。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。   The setting detection circuit 25 confirms the system level notified by the level notification signal 32 (S100). Next, S101 confirms whether the SRC address register 22 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. Next, S102 confirms whether the DST address register 24 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200.

ソース、デスティネーションアドレスともアクセス可能ならば、ＳＲＣアドレスレジスタ２２からＳＲＣアドレスレジスタ２２から転送サイズアドレス２３の転送範囲とＤＳＴアドレスレジスタ２４から転送サイズアドレス２３の範囲に、システムレベルによりアクセス不可となる領域が含まれないことを確認するＳ１０３。もし、アクセス不可能な領域が含まれる場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。アクセス不可となる領域が含まれない場合、ＤＭＡを起動し、ＤＭＡ転送を行うＳ１１０。   If both the source and destination addresses are accessible, the SRC address register 22 to the SRC address register 22 to the transfer size address 23 and the DST address register 24 to the transfer size address 23 cannot be accessed at the system level. S103 to confirm that no is included. If an inaccessible area is included, an error notification signal 29 notifies the CPU 10 of an error S200. If the area that cannot be accessed is not included, DMA is started and DMA transfer is performed (S110).

（実施の形態３）
図１の構成をもとに、設定検出回路２５の処理が図４の処理を行う。図４は本発明の実施の形態３におけるＤＭＡコントローラ内の設定検出回路２５の処理である。 (Embodiment 3)
Based on the configuration of FIG. 1, the processing of the setting detection circuit 25 performs the processing of FIG. FIG. 4 shows the processing of the setting detection circuit 25 in the DMA controller according to the third embodiment of the present invention.

設定検出回路２５は、レベル通知信号３２によって通知されるシステムレベルを確認するＳ１００。次に、ＳＲＣアドレスレジスタ２２がレベルによってアクセス可能かを確認するＳ１０１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。次に、ＤＳＴアドレスレジスタ２４がレベルによってアクセス可能かを確認するＳ１０２。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。ＳＲＣ、ＤＳＴアドレスレジスタともアクセス可能ならば、リードアドレスにＳＲＣアドレスレジスタ２２、ライトアドレスにＤＳＴアドレスレジスタ２４を設定し、ＤＭＡを起動するＳ１５０。   The setting detection circuit 25 confirms the system level notified by the level notification signal 32 (S100). Next, S101 confirms whether the SRC address register 22 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. Next, S102 confirms whether the DST address register 24 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. If both the SRC and DST address registers are accessible, the SRC address register 22 is set as the read address and the DST address register 24 is set as the write address, and the DMA is started S150.

リードアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。ライトアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。リードアドレス、ライトアドレスアクセス可能ならば、データを転送するＳ１７０。   It is confirmed whether the read address is accessible depending on the level S151. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. It is confirmed whether the write address is accessible according to the level S151. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. If the read address and write address are accessible, data is transferred S170.

次に、リードアドレス、ライトアドレスを加算する。そして、データ転送の総量と転送サイズ２３とを比較する。もし、データ転送の総量が転送サイズに達していない場合はＳ１５１以降の処理を繰り返すＳ１８０。   Next, the read address and the write address are added. Then, the total amount of data transfer is compared with the transfer size 23. If the total amount of data transfer has not reached the transfer size, the processing from S151 is repeated S180.

（実施の形態４）
図１の構成をもとに、設定検出回路２５の処理が図５の処理を行う。図６は本発明の実施の形態３におけるＤＭＡコントローラ内の設定検出回路２５の処理である。 (Embodiment 4)
Based on the configuration of FIG. 1, the processing of the setting detection circuit 25 performs the processing of FIG. FIG. 6 shows the processing of the setting detection circuit 25 in the DMA controller according to the third embodiment of the present invention.

設定検出回路２５は、レベル通知信号３２によって通知されるシステムレベルを確認するＳ１００。次に、ＳＲＣアドレスレジスタ２２がレベルによってアクセス可能かを確認するＳ１０１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。次に、ＤＳＴアドレスレジスタ２４がレベルによってアクセス可能かを確認するＳ１０２。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。   The setting detection circuit 25 confirms the system level notified by the level notification signal 32 (S100). Next, S101 confirms whether the SRC address register 22 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. Next, S102 confirms whether the DST address register 24 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200.

ＳＲＣ、ＤＳＴアドレスレジスタともアクセス可能ならば、リードアドレスにＳＲＣアドレスレジスタ２２、ライトアドレスにＤＳＴアドレスレジスタ２４を設定し、ＤＭＡを起動するＳ１５０。   If both the SRC and DST address registers are accessible, the SRC address register 22 is set as the read address and the DST address register 24 is set as the write address, and the DMA is started S150.

リードアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、ダミーのデータを転送するＳ１７５。ライトアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、ダミーのデータを転送するＳ１７５。リードアドレス、ライトアドレスアクセス可能ならば、データを転送するＳ１７０。次に、リードアドレス、ライトアドレスを加算する。そして、データ転送の総量と転送サイズ２３とを比較する。もし、データ転送の総量が転送サイズに達していない場合はＳ１５１以降の処理を繰り返すＳ１８０。   It is confirmed whether the read address is accessible depending on the level S151. If it cannot be accessed, dummy data is transferred S175. It is confirmed whether the write address is accessible depending on the level S151. If it cannot be accessed, dummy data is transferred S175. If the read address and write address are accessible, data is transferred S170. Next, the read address and the write address are added. Then, the total amount of data transfer and the transfer size 23 are compared. If the total amount of data transfer has not reached the transfer size, the processing from S151 is repeated S180.

（実施の形態５）
図１の構成をもとに、設定検出回路２５の処理が図６の処理を行う。図６は本発明の実施の形態３におけるＤＭＡコントローラ内の設定検出回路２５の処理である。 (Embodiment 5)
Based on the configuration of FIG. 1, the processing of the setting detection circuit 25 performs the processing of FIG. FIG. 6 shows the processing of the setting detection circuit 25 in the DMA controller according to the third embodiment of the present invention.

設定検出回路２５は、レベル通知信号３２によって通知されるシステムレベルを確認するＳ１００。次に、ＳＲＣアドレスレジスタ２２がレベルによってアクセス可能かを確認するＳ１０１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。次に、ＤＳＴアドレスレジスタ２４がレベルによってアクセス可能かを確認するＳ１０２。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。   The setting detection circuit 25 confirms the system level notified by the level notification signal 32 (S100). Next, S101 confirms whether the SRC address register 22 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. Next, S102 confirms whether the DST address register 24 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200.

ＳＲＣ、ＤＳＴアドレスレジスタともアクセス可能ならば、リードアドレスにＳＲＣアドレスレジスタ２２、ライトアドレスにＤＳＴアドレスレジスタ２４を設定し、ＤＭＡを起動するＳ１５０。   If both the SRC and DST address registers are accessible, the SRC address register 22 is set as the read address and the DST address register 24 is set as the write address, and the DMA is started S150.

リードアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、ダミーのデータを転送するＳ１７５。ライトアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、ダミーのデータを転送するＳ１７５。   It is confirmed whether the read address is accessible depending on the level S151. If it cannot be accessed, dummy data is transferred S175. It is confirmed whether the write address is accessible according to the level S151. If it cannot be accessed, dummy data is transferred S175.

次に、ＣＰＵ１０からシステムレベル制御回路３０に対してレベルの変更が行われていないか、レベル通知信号３２を確認するＳ１６０。もし、レベル変更があった場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。レベル変更がないならば、データを転送するＳ１７０。   Next, the CPU 10 checks the level notification signal 32 to see if the level has been changed from the CPU 10 to the system level control circuit 30 (S160). If there is a level change, an error notification signal 29 notifies the CPU 10 of an error S200. If there is no level change, data is transferred S170.

次に、リードアドレス、ライトアドレスを加算する。そして、データ転送の総量と転送サイズ２３とを比較する。もし、データ転送の総量が転送サイズに達していない場合はＳ１５１以降の処理を繰り返すＳ１８０。   Next, the read address and the write address are added. Then, the total amount of data transfer is compared with the transfer size 23. If the total amount of data transfer has not reached the transfer size, the processing from S151 is repeated S180.

（実施の形態６）
図１の構成をもとに、設定検出回路２５の処理が図７の処理を行う。図７は本発明の実施の形態３におけるＤＭＡコントローラ内の設定検出回路２５の処理である。 (Embodiment 6)
Based on the configuration of FIG. 1, the processing of the setting detection circuit 25 performs the processing of FIG. FIG. 7 shows processing of the setting detection circuit 25 in the DMA controller according to the third embodiment of the present invention.

設定検出回路２５は、レベル通知信号３２によって通知されるシステムレベルを確認するＳ１００。次に、ＳＲＣアドレスレジスタ２２がレベルによってアクセス可能かを確認するＳ１０１。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。   The setting detection circuit 25 confirms the system level notified by the level notification signal 32 (S100). Next, S101 confirms whether the SRC address register 22 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200.

次に、ＤＳＴアドレスレジスタ２４がレベルによってアクセス可能かを確認するＳ１０２。もし、アクセス不可能な場合は、エラー通知信号２９によってエラーをＣＰＵ１０に通知するＳ２００。ＳＲＣ、ＤＳＴアドレスレジスタともアクセス可能ならば、リードアドレスにＳＲＣアドレスレジスタ２２、ライトアドレスにＤＳＴアドレスレジスタ２４を設定し、ＤＭＡを起動するＳ１５０。   Next, S102 confirms whether the DST address register 24 is accessible depending on the level. If the access is impossible, an error notification signal 29 notifies the CPU 10 of an error S200. If both the SRC and DST address registers are accessible, the SRC address register 22 is set as the read address and the DST address register 24 is set as the write address, and the DMA is started S150.

リードアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、ダミーのデータを転送するＳ１７５。ライトアドレスがレベルによってアクセス可能かを確認するＳ１５１。もし、アクセス不可能な場合は、ダミーのデータを転送するＳ１７５。   It is confirmed whether the read address is accessible depending on the level S151. If it cannot be accessed, dummy data is transferred S175. It is confirmed whether the write address is accessible according to the level S151. If it cannot be accessed, dummy data is transferred S175.

次に、ＣＰＵ１０からシステムレベル制御回路３０に対してレベルの変更が行われていないか、レベル通知信号３２を確認するＳ１６０。もし、レベル変更があった場合は、ダミーのデータを転送するＳ１７５。   Next, the CPU 10 checks the level notification signal 32 to see if the level has been changed from the CPU 10 to the system level control circuit 30 (S160). If there is a level change, dummy data is transferred S175.

レベル変更がないならば、データを転送するＳ１７０。次に、リードアドレス、ライトアドレスを加算する。そして、データ転送の総量と転送サイズ２３とを比較する。もし、データ転送の総量が転送サイズに達していない場合はＳ１５１以降の処理を繰り返すＳ１８０。   If there is no level change, data is transferred S170. Next, the read address and the write address are added. Then, the total amount of data transfer and the transfer size 23 are compared. If the total amount of data transfer has not reached the transfer size, the processing from S151 is repeated S180.

本発明は、システムにレベルを設けてメモリアクセス制限を行う情報処理装置において、システムレベルとの一貫性を保証したＤＭＡコントローラを設けることができ、ＣＰＵ処理の低減がはかられ、省電力などの効果が得ることができ、その利用可能性は非常に広く且つ大きい。   The present invention can provide a DMA controller that guarantees consistency with the system level in an information processing apparatus that restricts memory access by providing a level in the system, which can reduce CPU processing, save power, etc. The effect can be obtained and its availability is very wide and large.

本発明の情報処理装置の構成図Configuration diagram of information processing apparatus of the present invention 本発明の実施の形態１におけるＤＭＡコントローラ内の設定検出回路の処理を示す図The figure which shows the process of the setting detection circuit in the DMA controller in Embodiment 1 of this invention 本発明の実施の形態２におけるＤＭＡコントローラ内の設定検出回路の処理を示す図The figure which shows the process of the setting detection circuit in the DMA controller in Embodiment 2 of this invention 本発明の実施の形態３におけるＤＭＡコントローラ内の設定検出回路の処理を示す図The figure which shows the process of the setting detection circuit in the DMA controller in Embodiment 3 of this invention 本発明の実施の形態４におけるＤＭＡコントローラ内の設定検出回路の処理を示す図The figure which shows the process of the setting detection circuit in the DMA controller in Embodiment 4 of this invention 本発明の実施の形態５におけるＤＭＡコントローラ内の設定検出回路の処理を示す図The figure which shows the process of the setting detection circuit in the DMA controller in Embodiment 5 of this invention 本発明の実施の形態６におけるＤＭＡコントローラ内の設定検出回路の処理を示す図The figure which shows the process of the setting detection circuit in the DMA controller in Embodiment 6 of this invention 従来の構成図Conventional configuration diagram

符号の説明Explanation of symbols

１ 半導体処理装置
１０ ＣＰＵ
２０ ＤＭＡコントローラ
２１ 起動レジスタ
２２ ＳＲＣアドレスレジスタ
２３ 転送サイズレジスタ
２４ ＤＳＴアドレスレジスタ
２５ 設定検出回路
２９ エラー通知信号
３０ システムレベル制御回路
３１ レベルレジスタ
３２ レベル通知信号
３３ レベルメモリ制御信号
４０ システムバス
５０ レベル０メモリ
５１ レベル１メモリ 1 Semiconductor processing equipment 10 CPU
20 DMA controller 21 Start register 22 SRC address register 23 Transfer size register 24 DST address register 25 Setting detection circuit 29 Error notification signal 30 System level control circuit 31 Level register 32 Level notification signal 33 Level memory control signal 40 System bus 50 Level 0 memory 51 Level 1 memory

Claims (6)

ＣＰＵとシステム全体のシステムレベルを制御するシステムレベル制御回路があり、そのシステムレベルに対応してアクセス制御のできるメモリを備えた情報処理装置があって、さらに、ソースアドレス、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間であることを検出する設定検出回路を有し、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置。 There is a system level control circuit that controls the system level of the CPU and the entire system, and there is an information processing device equipped with a memory that can control access corresponding to the system level. Furthermore, the system level is determined from the source address and destination address. Thus, there is provided an information processing apparatus having a DMA controller, characterized in that it has a setting detection circuit for detecting that it is an address space that should not be accessed, and notifies an error and does not perform transfer. 請求項１記載の情報処理装置であって、さらに、ソースアドレス、デスティネーションアドレスと、転送サイズからシステムレベルにより、アクセスしてはならないアドレス空間を含む転送であることを検出する設定検出回路を有し、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置。 2. The information processing apparatus according to claim 1, further comprising a setting detection circuit that detects a transfer including an address space that should not be accessed according to a system level from a source address, a destination address, and a transfer size. And an DMA controller characterized by notifying and transferring the error. 請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置。 The information processing apparatus according to claim 1, further comprising a setting detection circuit that detects a transfer to an address space that should not be accessed according to a system level from a source address, a transfer size, and a destination address, An information processing apparatus having a DMA controller, wherein an error is notified and transfer is not performed when an address space that must not be accessed is reached during transfer. 請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、データ転送をせずにダミーの転送をして操作完了することを特徴とするＤＭＡコントローラとを有する情報処理装置。 The information processing apparatus according to claim 1, further comprising a setting detection circuit that detects a transfer to an address space that should not be accessed according to a system level from a source address, a transfer size, and a destination address, An information processing apparatus comprising: a DMA controller, which completes an operation by performing a dummy transfer without transferring data when reaching an address space that must not be accessed during transfer. 請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、データ転送をせずにダミーの転送を行うが、この時に、システムレベルの変更が発生しアクセスが可能となった場合において、エラーを通知し転送を行わないことを特徴とするＤＭＡコントローラとを有する情報処理装置。 The information processing apparatus according to claim 1, further comprising a setting detection circuit that detects a transfer to an address space that should not be accessed according to a system level from a source address, a transfer size, and a destination address, When the address space that should not be accessed during transfer is reached, dummy transfer is performed without data transfer. At this time, if a system level change occurs and access becomes possible, an error is notified. And a DMA controller characterized by not performing transfer. 請求項１記載の情報処理装置であって、さらに、ソースアドレス、転送サイズ、デスティネーションアドレスからシステムレベルにより、アクセスしてはならないアドレス空間に対する転送であることを検出する設定検出回路を有し、転送中にアクセスしてはならないアドレス空間に達した時に、データ転送をせずにダミーの転送を行うが、この時に、システムレベルの変更が発生しアクセスが可能となった場合において、メモリにアクセスせずにダミーの値を転送し操作完了することを特徴とするＤＭＡコントローラとを有する情報処理装置。 The information processing apparatus according to claim 1, further comprising a setting detection circuit that detects a transfer to an address space that should not be accessed according to a system level from a source address, a transfer size, and a destination address, When the address space that should not be accessed during transfer is reached, dummy transfer is performed without data transfer. At this time, if a system level change occurs and access becomes possible, the memory is accessed. An information processing apparatus comprising: a DMA controller, wherein a dummy value is transferred without being transferred, and the operation is completed.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01106254A (en) * 1987-10-20 1989-04-24 Yokogawa Electric Corp Scsi host adaptor circuit
JPH03129445A (en) * 1989-07-25 1991-06-03 Nec Corp Microcomputer incorporating eeprom
JPH06282493A (en) * 1993-03-25 1994-10-07 Brother Ind Ltd Memory device
JP3790323B2 (en) * 1997-04-16 2006-06-28 株式会社ルネサステクノロジ Data transfer control device, microcomputer and data processing system

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