JP2007264872A

JP2007264872A - Computer using synchronized stack memory and computer system

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Publication number: JP2007264872A
Application number: JP2006086989A
Authority: JP
Inventors: Takaaki Kikukawa; 孝明菊川; Norio Sato; 宣男佐藤; Masato Ogata; 正人緒方
Original assignee: Mitsubishi Precision Co Ltd
Current assignee: Mitsubishi Precision Co Ltd
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2007-10-11
Anticipated expiration: 2026-03-28
Also published as: JP4724031B2

Abstract

<P>PROBLEM TO BE SOLVED: To accelerate stream data processing in a stream processor architecture. <P>SOLUTION: In the constitution of the processor of (n-1) input and 1 output, (n-1) memories out of n memories connected to the processor are connected to the (n-1) input of the processor and one memory is connected to one output. For each process of the processor, the connection of the processor and the memory is successively circularly switched and connected for each memory. At the time, the memory connected to the output in the previous process is connected to the first input of the processor, the memories are successively switched and connected to the second to (n-2)th input, and the memory connected to the (n-1)th input is switched and connected to the output of the processor. The output of the processor is successively held for a plurality of steps, fed back for the plurality of steps for each process and inputted to the next process, and the computer constitution of high-speed processing is easily obtained. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ストリームプロセッサアーキテクチャにおいて、処理を高速化する計算機に関し、シンクロナイズドスタックメモリを用いた計算機に関するものである。 The present invention relates to a computer that speeds up processing in a stream processor architecture, and to a computer that uses a synchronized stack memory.

現在汎用ＣＰＵは、次のような制限を受け、性能向上を阻んでいる。
（１）ＡＬＵは非常に高速に処理できるが、メモリとのやりとりにおいて、データ読み出し、書き込みに時間がかかるため、全体として演算能力が制限される。
（２）遅いデータ転送をカバーするためのキャッシュの増加がコントロール回路を複雑にしてオーバーヘッドを増加させている。 At present, general-purpose CPUs are restricted from the following limitations due to the following limitations.
(1) Although an ALU can be processed at a very high speed, since it takes time to read and write data in the exchange with the memory, the calculation capacity as a whole is limited.
(2) The increase in cache to cover slow data transfer complicates the control circuit and increases overhead.

これらＣＰＵの欠点を防ぐ新しいアーキテクチャとして、ＳＴＲＥＡＭＰＲＯＣＥＳＳＯＲが提案されており、これは処理のパイプライン化、並列化、メモリアクセスの制御、ストリームデータ等を特徴とするものである。
これは、特定の単純計算を高速に処理することは有利であるが、しかし、プロセッサがメモリに対しランダムにデータを書き込み読み出しすることができなく、やや複雑な処理では、計算の中間データを保持することができず、処理能力を低下させてしまう場合がある。
メモリアクセスを高速に行うためには、メモリに制限（ランダムにリード、ライトできないようにする）を持たせることが考えられるが、あるプロセスの計算結果を、現在のプロセスの入力として使う場合、出力結果を入力メモリにコピーする処理が必要となっている。 STREAM PROCESSOR has been proposed as a new architecture that prevents these CPU defects, and is characterized by processing pipelines, parallelization, memory access control, stream data, and the like.
This is advantageous for processing a specific simple calculation at high speed, but the processor cannot write / read data randomly to / from the memory, and the intermediate data of the calculation is retained in somewhat complicated processing. In some cases, the processing ability cannot be reduced.
In order to perform memory access at high speed, it may be possible to limit the memory (so that it cannot be read or written randomly), but if the calculation result of a process is used as the input of the current process, output It is necessary to copy the result to the input memory.

本発明は、汎用のプロセッサ（フォンノイマンアーキテクチャ）に比較して、高い計算能力を持つストリームプロセッサアーキテクチャにおいて、計算結果であるストリームデータを複数ステップ（プロセッサ動作の時刻方向の１区切り単位）分保持することにより、処理を高速化することを目的とする。 The present invention holds stream data, which is a calculation result, for a plurality of steps (one delimiter unit in the time direction of processor operation) in a stream processor architecture having a higher calculation capacity than a general-purpose processor (von Neumann architecture). The purpose is to speed up the processing.

上記課題を解決するため請求項１に係るシンクロナイズドスタックメモリを用いた計算機は、（ｎ−１）入力１出力のプロセッサの構成において、前記プロセッサに接続するｎ個の入出力データ格納用メモリのうち（ｎ−１）個を前記プロセッサの（ｎ−１）入力に接続し、１個の入出力データ格納用メモリを１出力に接続し、プロセッサの１プロセス毎にプロセッサと入出力データ格納用メモリとの接続を順次１入出力データ格納用メモリ毎に循環させて切替接続するに際し、１プロセス前に出力と接続していた入出力データ格納用メモリをプロセッサの第１番目の入力に接続し、順次入出力データ格納用メモリを第２〜（ｎ−１）番目の入力に順次切替接続すると同時に、第（ｎ−１）番目の入力に接続していた入出力データ格納用メモリをプロセッサの出力に切替接続するようにしたことを特徴とするものである。 In order to solve the above problem, a computer using a synchronized stack memory according to claim 1 is an (n-1) input / output processor configuration, wherein n of input / output data storage memories connected to the processor are (N-1) is connected to the (n-1) input of the processor, one input / output data storage memory is connected to one output, and the processor and input / output data storage memory for each process of the processor Is connected to the first input of the processor, and the input / output data storage memory connected to the output before one process is connected to the first input of the processor. The input / output data storage memory connected to the (n-1) th input at the same time as the sequential input / output data storage memory is sequentially connected to the 2nd to (n-1) th input. The is characterized in that so as to switch connection to the output of the processor.

請求項２に係るシンクロナイズドスタックメモリを用いた計算機は、請求項１に記載のものにおいて、プロセッサがプログラム可能であり、各ステップでの演算内容を示し、ステップ毎に切り替え可能とするセグメントを有するセグメント構造としたことを特徴とするものである。 A computer using a synchronized stack memory according to claim 2 is the computer according to claim 1, wherein the processor is programmable, has a segment indicating a calculation content in each step, and a switchable segment for each step It is characterized by having a structure.

請求項３に係るシンクロナイズドスタックメモリを用いた計算機は、請求項１又は２のいずれかに記載のものにおいて、プロセッサに接続し、静的なデータを格納するためのパラメータ設定メモリを有することを特徴とするものである。 The computer using the synchronized stack memory according to claim 3 is the computer according to claim 1 or 2, further comprising a parameter setting memory connected to the processor for storing static data. It is what.

請求項４に係るシンクロナイズドスタックメモリを用いた計算機は、請求項３に記載のものにおいて、選択されたパラメータ設定メモリから複数の静的データをプロセッサのセグメントに入力する選択手段を備えたことを特徴とするものである。 A computer using a synchronized stack memory according to claim 4 is the computer according to claim 3, further comprising selection means for inputting a plurality of static data from the selected parameter setting memory to a segment of the processor. It is what.

請求項５に係るシンクロナイズドスタックメモリを用いた計算機は、請求項１〜４のいずれか１に記載のものにおいて、入出力データ格納用メモリへのプロセッサ出力の書き込みは、連続アドレスにより行うことを特徴とするものである。 The computer using the synchronized stack memory according to claim 5 is the computer according to any one of claims 1 to 4, wherein the processor output is written to the input / output data storage memory by a continuous address. It is what.

請求項６に係るシンクロナイズドスタックメモリを用いた計算機は、請求項１〜５のいずれか１に記載のものにおいて、プロセッサに接続する入出力データ格納用メモリは、アドレス毎に複数の段数を持ち、それぞれについて独立した計算をセグメントにおいて実施することを特徴とするものである。 The computer using the synchronized stack memory according to claim 6 is the computer according to any one of claims 1 to 5, wherein the input / output data storage memory connected to the processor has a plurality of stages for each address, It is characterized in that an independent calculation is performed on each segment.

請求項７に係るシンクロナイズドスタックメモリを用いた計算機は、請求項１〜６のいずれか１に記載のものにおいて、入出力データ格納用メモリの段数を可変としたことを特徴とするものである。 A computer using a synchronized stack memory according to a seventh aspect of the present invention is the computer according to any one of the first to sixth aspects, wherein the number of stages of the input / output data storage memory is variable.

請求項８に係るシンクロナイズドスタックメモリを用いた計算機は、請求項１〜７のいずれか１に記載のものにおいて、入出力データ格納用メモリの要素数（Ｍ×Ｎ）を任意に設定することを特徴とするものである。 The computer using the synchronized stack memory according to claim 8 is the computer according to any one of claims 1 to 7, wherein the number of elements (M × N) of the input / output data storage memory is arbitrarily set. It is a feature.

請求項９に係るシンクロナイズドスタックメモリを用いた計算機は、請求項３〜８のいずれか１に記載のものにおいて、パラメータ設定メモリは、アドレス毎に複数の段数を持つことを特徴とするものである。 The computer using the synchronized stack memory according to claim 9 is the computer according to any one of claims 3 to 8, wherein the parameter setting memory has a plurality of stages for each address. .

請求項１０に係るシンクロナイズドスタックメモリを用いた計算機は、請求項３〜９のいずれか１に記載のものにおいて、パラメータ設定メモリの段数を可変としたことを特徴とするものである。 A computer using a synchronized stack memory according to a tenth aspect of the present invention is the computer according to any one of the third to ninth aspects, wherein the number of stages of the parameter setting memory is variable.

請求項１１に係るシンクロナイズドスタックメモリを用いた計算機は、請求項３〜１０のいずれか１に記載のものにおいて、パラメータ設定メモリの要素数（Ｍ×Ｎ）を任意に設定することを特徴とするものである。 A computer using a synchronized stack memory according to an eleventh aspect is characterized in that in the one according to any one of the third to tenth aspects, the number of elements (M × N) of the parameter setting memory is arbitrarily set. Is.

請求項１２に係るシンクロナイズドスタックメモリを用いた計算機システムは、請求項１〜１１のいずれか１に記載の計算機を構成する複数プロセッサを備え、分割した処理領域を前記各プロセッサのそれぞれに分担させ、当該複数プロセッサが並行処理することを特徴とするものである。 A computer system using a synchronized stack memory according to claim 12 includes a plurality of processors constituting the computer according to any one of claims 1 to 11, and divides a divided processing area into each of the processors, The plurality of processors perform parallel processing.

請求項１３に係るシンクロナイズドスタックメモリを用いた計算機システムは、請求項１〜１１のいずれか１に記載の計算機を構成する複数プロセッサを備え、独立に処理可能な処理を前記各プロセッサのそれぞれに分担させ、当該複数プロセッサが並行処理することを特徴とするものである。 A computer system using a synchronized stack memory according to a thirteenth aspect includes a plurality of processors constituting the computer according to any one of the first to eleventh aspects, and divides processing that can be independently processed into each of the processors. The plurality of processors perform parallel processing.

請求項１に係るシンクロナイズドスタックメモリを用いた計算機によると、入力側に接続する入出力データ格納用メモリへプロセッサの処理結果をコピーすることなく、出力側に接続する入出力データ格納用メモリへの接続を仮想的に回転させてプロセス毎に順次循環的に切り替え、入出力データ格納用メモリの書き込みを順次変更し、これに伴い残りの入出力データ格納用メモリを読み込み用にしてその内容をプロセッサの入力とする。このようにして、出力を順次複数ステップ分保持して１プロセス毎に、複数分フィードバックして次のプロセスの入力にするようにして簡単に高速処理の計算機構成を実現することができる。
過去のストリームデータを複数保持することができ、これを現プロセスの入力して得ることができる。 According to the computer using the synchronized stack memory according to claim 1, without copying the processing result of the processor to the input / output data storage memory connected to the input side, to the input / output data storage memory connected to the output side The connection is virtually rotated and switched cyclically for each process, and the writing of the input / output data storage memory is sequentially changed. Accordingly, the remaining input / output data storage memory is read and the contents are processed by the processor. Input. In this way, it is possible to easily realize a computer configuration for high-speed processing by sequentially holding outputs for a plurality of steps and feeding back a plurality of steps to input the next process.
A plurality of past stream data can be held and can be obtained by inputting the current process.

請求項２に係るシンクロナイズドスタックメモリを用いた計算機によると、プロセッサをプログラム可能とし、ステップ毎にセグメントすなわち演算内容を変えることができる。 According to the computer using the synchronized stack memory according to the second aspect, the processor can be programmed, and the segment, that is, the calculation content can be changed for each step.

請求項３に係るシンクロナイズドスタックメモリを用いた計算機によると、プロセッサ内の演算においてパラメータ設定メモリに格納する静的なデータを変更して、演算内容の変更に対応することができる。 According to the computer using the synchronized stack memory according to the third aspect, the static data stored in the parameter setting memory can be changed in the calculation in the processor to cope with the change in the calculation contents.

請求項４に係るシンクロナイズドスタックメモリを用いた計算機によると、プロセッサ内の演算においてパラメータ設定メモリに格納する静的なデータを設定又は変更するに際し、選択手段により選択することができる。 According to the computer using the synchronized stack memory of the fourth aspect, when setting or changing the static data stored in the parameter setting memory in the calculation in the processor, it can be selected by the selection means.

請求項５に係るシンクロナイズドスタックメモリを用いた計算機によると、入出力データ格納用メモリへのプロセッサ出力の書き込みは、連続アドレスにより行うことにより、書き込み、読み出し処理を高速にすることができる。 According to the computer using the synchronized stack memory according to the fifth aspect, the writing of the processor output to the input / output data storage memory is performed by the continuous address, thereby speeding up the writing and reading processing.

請求項６に係るシンクロナイズドスタックメモリを用いた計算機によると、プロセッサに接続する入出力データ格納用メモリは、アドレス毎に複数の段数を持ち、それぞれについて独立した計算をセグメントにおいて実施することができる。 According to the computer using the synchronized stack memory according to the sixth aspect, the input / output data storage memory connected to the processor has a plurality of stages for each address, and can perform independent calculation for each of the segments.

請求項７に係るシンクロナイズドスタックメモリを用いた計算機によると、入出力データ格納用メモリの段数を可変とし、入出力データの性質に応じて格納することができる。 According to the computer using the synchronized stack memory of the seventh aspect, the number of stages of the input / output data storage memory can be made variable and stored according to the nature of the input / output data.

請求項８に係るシンクロナイズドスタックメモリを用いた計算機によると、入出力データ格納用メモリの要素数（Ｍ×Ｎ）を任意に設定して、入出力データの大きさに応じて格納することができる。 According to the computer using the synchronized stack memory according to claim 8, the number of elements (M × N) of the input / output data storage memory can be arbitrarily set and stored according to the size of the input / output data. .

請求項９に係るシンクロナイズドスタックメモリを用いた計算機によると、パラメータ設定メモリは、アドレス毎に複数の段数を持ち、複数段数が必要なパラメータ設定用の静的データを格納することができる。 According to the computer using the synchronized stack memory according to the ninth aspect, the parameter setting memory has a plurality of stages for each address, and can store static data for parameter setting that requires a plurality of stages.

請求項１０に係るシンクロナイズドスタックメモリを用いた計算機によると、パラメータ設定メモリの段数を可変とし、パラメータ設定用の静的データに応じて格納することができる。 According to the computer using the synchronized stack memory of the tenth aspect, the number of stages of the parameter setting memory can be made variable and stored according to the static data for parameter setting.

請求項１１に係るシンクロナイズドスタックメモリを用いた計算機によると、パラメータ設定メモリの要素数（Ｍ×Ｎ）を任意に設定して、パラメータ設定用の静的データの大きさに応じて格納することができる。 According to the computer using the synchronized stack memory according to claim 11, the number of elements (M × N) of the parameter setting memory can be arbitrarily set and stored according to the size of the static data for parameter setting. it can.

請求項１２に係るシンクロナイズドスタックメモリを用いた計算機システムによると、複数プロセッサを備え、分割した処理領域を前記各プロセッサのそれぞれに分担させ、当該複数プロセッサが並行処理して、大きな処理領域を同時に処理することができる。 According to the computer system using the synchronized stack memory according to claim 12, the processor system includes a plurality of processors, and the divided processing areas are assigned to the respective processors, and the plurality of processors perform parallel processing to simultaneously process a large processing area. can do.

請求項１３に係るシンクロナイズドスタックメモリを用いた計算機システムによると、複数プロセッサを備え、独立に処理可能な処理を前記各プロセッサのそれぞれに分担させ、当該複数プロセッサが並行処理して、各プロセッサが独立かつ同時に処理させることができる。 According to the computer system using the synchronized stack memory according to claim 13, a plurality of processors are provided, and independently processable processes are assigned to each of the processors, the processors are processed in parallel, and the processors are independent. And can be processed simultaneously.

図１は、本発明の実施例１としてシンクロナイズドスタックメモリを用いた計算機の一実施例の機能ブロック図である。図１において、１０１は（ｎ−１）入力１出力のプロセッサ、１０２は入出力データ格納用メモリ、１０３１，１０３２，１０３３…１０３ｎはパラメータ設定メモリ、１０４は前記パラメータ設定メモリ１０３１，１０３２，１０３３，１０３４を読み出すためのアドレス生成部、１０５は例えば本発明を連立一次方程式解法に適応した場合に用いるベクトル要素のアドレス部である。 FIG. 1 is a functional block diagram of an embodiment of a computer using a synchronized stack memory as Embodiment 1 of the present invention. In FIG. 1, 101 is an (n-1) input / output processor, 102 is an input / output data storage memory, 1031, 1032, 1033... 103n is a parameter setting memory, and 104 is the parameter setting memory 1031, 1032, 1033. An address generation unit 105 for reading out 1034 is an address unit of a vector element used when the present invention is applied to simultaneous linear equation solving, for example.

プロセッサ１０１は、以下のような特徴を持つ。
（１）高速処理のため、パイプライン処理となっている。（ｎ−１）の入力データを所定の手順により演算処理して１個の出力とする。
（２）処理のプログラムは可能であり、複数種類の計算処理を実装することができる。
（３）これら複数種類の処理は、切り替え可能である。
（４）プロセッサから見ると入出力データ格納用メモリは、読み込み専用、書き込み専用となる。 The processor 101 has the following features.
(1) Pipeline processing is used for high-speed processing. The input data of (n-1) is arithmetically processed by a predetermined procedure to produce one output.
(2) Processing programs are possible, and multiple types of calculation processing can be implemented.
(3) These plural types of processing can be switched.
(4) From the viewpoint of the processor, the input / output data storage memory is read-only and write-only.

入出力データ格納用メモリ１０２は、以下のような特徴を持つ。
（１）入出力データ格納用メモリ１０２は複数すなわちｎ個のメモリを仮想的なリング状に配置する。
（２）そのうちの１個をプロセッサ１０１の出力１０１ＯＵＴに接続して、その出力を受けて接続されているメモリ部分の内容を書き替える。言い換えれば、プロセッサ１０１の出力１０１ＯＵＴに接続する入出力データ格納用メモリは書き込み専用として設定される。
（３）残りの（ｎ−１）個をプロセッサ１０１の入力１０１ＩＮ１〜１０１ＩＮ（ｎ−１）に、前記出力１０１ＯＵＴに接続した入出力データ格納用メモリの隣から順次接続して、当該入出力データ格納用メモリ内容を読み出しプロセッサ１０１に入力する。言い換えれば、プロセッサ１０１の入力１０１ＩＮ１〜１０１ＩＮ（ｎ−１）に接続する入出力データ格納用メモリは読み出し専用として設定される。
（４）プロセッサ１０１に接続される各入出力データ格納用メモリ１０２はプロセッサ１０１の１プロセス（各ステップの中での計算処理）毎に仮想的に回転させるように接続を同時に切り替え、循環させる。すなわち、プロセッサ１０１の出力１０１ＯＵＴに接続しているメモリ部分をプロセッサ１０１の入力１０１ＩＮ１に接続を切り替え、プロセッサ１０１の入力１０１ＩＮ１に接続しているメモリ部分をプロセッサ１０１の入力１０１ＩＮ２に接続を切り替え、以下同様にして、プロセッサ１０１の入力１０１ＩＮ（ｎ−１）に接続しているメモリ部分をプロセッサ１０１の出力１０１ＯＵＴに接続を切り替える。言い換えれば、各入出力データ格納用メモリは書き込み専用、読み込み専用が１プロセス毎に同時に切り替える。このプロセッサ１０１への接続切替は、入出力データ格納用メモリ１０２の各メモリにおいて「同時」にすなわち「同期（シンクロナイズド）」して行う。
図１において、各入出力データ格納用メモリ１０２は、０から（ｎ−１）のｎ個で構成していて、このｎは任意に設定可能である。また、入出力データ格納用メモリ１０２の各々がアドレス毎に４段に構成されている場合は、これは例えば、各段に画像データのＲＧＢ及び透明度データを入力するものである。但し、この段数（データの深さ）は任意に設定可能であり、そのアドレス毎に複数の段数（データの深さ）を持つように設定可能であり、変更可能である。また、各入出力データ格納用メモリの要素数（Ｍ×Ｎ）は扱うデータの大きさ等により任意に変更することができる。これら各入出力データ格納用メモリ１０２の数（０から（ｎ−１）のｎ）ｎ、段数、要素数（Ｍ×Ｎ）の変更は、プログラムにより変え、大容量が必要な場合は仮想記憶方式により実現することができる。 The input / output data storage memory 102 has the following characteristics.
(1) The input / output data storage memory 102 has a plurality, that is, n memories arranged in a virtual ring shape.
(2) One of them is connected to the output 101OUT of the processor 101, and the contents of the connected memory portion are rewritten in response to the output. In other words, the input / output data storage memory connected to the output 101OUT of the processor 101 is set as a write-only memory.
(3) The remaining (n-1) pieces are connected to the inputs 101IN1 to 101IN (n-1) of the processor 101 sequentially from the input / output data storage memory connected to the output 101OUT, and the input / output data is connected. The memory contents for storage are read out and input to the processor 101. In other words, the input / output data storage memory connected to the inputs 101IN1 to 101IN (n-1) of the processor 101 is set as read-only.
(4) Each input / output data storage memory 102 connected to the processor 101 simultaneously switches and circulates the connection so as to virtually rotate for each process of the processor 101 (calculation processing in each step). That is, the memory part connected to the output 101OUT of the processor 101 is switched to the input 101IN1 of the processor 101, the memory part connected to the input 101IN1 of the processor 101 is switched to the input 101IN2 of the processor 101, and so on. Then, the memory portion connected to the input 101IN (n−1) of the processor 101 is switched to the output 101OUT of the processor 101. In other words, each input / output data storage memory is switched between write-only and read-only simultaneously for each process. The connection to the processor 101 is switched “simultaneously”, that is, “synchronized” in each memory of the input / output data storage memory 102.
In FIG. 1, each input / output data storage memory 102 is composed of n from 0 to (n−1), and n can be arbitrarily set. When each of the input / output data storage memories 102 is configured in four stages for each address, for example, RGB and transparency data of image data are input to each stage. However, the number of stages (data depth) can be arbitrarily set, and can be set to have a plurality of stages (data depth) for each address, and can be changed. The number of elements (M × N) in each input / output data storage memory can be arbitrarily changed according to the size of data to be handled. The number of these input / output data storage memories 102 (n from 0 to (n−1)) n, the number of stages, the number of elements (M × N) is changed by a program, and virtual storage is required when a large capacity is required. It can be realized by the method.

パラメータ設定メモリ１０３１，１０３２，１０３３，…１０３ｎには、静的なデータすなわち演算処理する際の書き替えが必要のない数あるいはパラメータ例えば定数を予め入力しておき、そのデータは演算処理の途中で必要に応じて読み出される。その数ｎは、処理計算に必要な数に応じて任意の数を設定することができ、そのアドレス毎に複数の段数（データの深さ）を持つように設定可能であり、変更可能である。また、パラメータ設定メモリ１０３１，１０３２，１０３３，…１０３ｎの要素数（Ｍ×Ｎ）は任意に設定可能である。これらパラメータ設定メモリ１０３１，１０３２，１０３３，…１０３ｎの数ｎ、段数、要素数（Ｍ×Ｎ）の変更は、プログラムにより変え、大容量が必要な場合は仮想記憶方式により実現することができる。 In the parameter setting memories 1031, 1032, 1033,... 103n, static data, that is, numbers or parameters such as constants that do not need to be rewritten at the time of arithmetic processing are input in advance. Read as needed. The number n can be set to an arbitrary number according to the number necessary for processing calculation, and can be set to have a plurality of stages (data depth) for each address, and can be changed. . Further, the number of elements (M × N) of the parameter setting memories 1031, 1032, 1033,... 103n can be arbitrarily set. Changes in the number n, the number of stages, and the number of elements (M × N) of the parameter setting memories 1031, 1032, 1033,... 103n can be changed by a program, and can be realized by a virtual storage method when a large capacity is required.

図２は、入出力データ格納用メモリ１０２が３個のリング状に構成した場合に、３ステップについて、その接続の切り替えを説明する図である。
時刻Ｔ＝０において、
入出力データ格納用メモリ１０２Ｍ０はプロセッサ１０１の出力１０１ＯＵＴに接続し、
入出力データ格納用メモリ１０２Ｍ１はプロセッサ１０１の入力１０１ＩＮ２に接続し、
入出力データ格納用メモリ１０２Ｍ２はプロセッサ１０１の入力１０１ＩＮ１に接続し、
プロセッサ１０１は、入出力データ格納用メモリ１０２Ｍ２，Ｍ１が読み出したデータを各入力１０１ＩＮ１，１０１ＩＮ２より得て、Ｔ＝０における計算処理をし、その結果を出力１０１ＯＵＴに出力する。
入出力データ格納用メモリ１０２Ｍ０はこのデータを書き込む。
この処理が終了すると、時刻Ｔ＝１において、入出力データ格納用メモリ１０２が仮想的に回転して、
入出力データ格納用メモリ１０２Ｍ０はプロセッサ１０１の入力１０１ＩＮ１に接続し、
入出力データ格納用メモリ１０２Ｍ１はプロセッサ１０１の出力１０１ＯＵＴに接続し、
入出力データ格納用メモリ１０２Ｍ２はプロセッサ１０１の入力１０１ＩＮ２に接続し、
プロセッサ１０１は、入出力データ格納用メモリ１０２Ｍ０が読み出したデータ（１ステップ前の計算処理結果）と、入出力データ格納用メモリ１０２Ｍ２が読み出したデータを各入力１０１ＩＮ１，１０１ＩＮ２より得て、Ｔ＝１における計算処理をし、その結果を出力１０１ＯＵＴに出力する。
入出力データ格納用メモリ１０２Ｍ１はこのデータを書き込む。
この処理が終了すると、時刻Ｔ＝２において、入出力データ格納用メモリ１０２が仮想的に回転して、
入出力データ格納用メモリ１０２Ｍ０はプロセッサ１０１の入力１０１ＩＮ２に接続し、
入出力データ格納用メモリ１０２Ｍ１はプロセッサ１０１の入力１０１ＩＮ１に接続し、
入出力データ格納用メモリ１０２Ｍ２はプロセッサ１０１の出力１０１ＯＵＴに接続し、
プロセッサ１０１は、入出力データ格納用メモリ１０２Ｍ１が読み出したデータ（１ステップ前（Ｔ＝１のとき）の計算処理結果）と、入出力データ格納用メモリ１０２Ｍ０が読み出したデータ（２ステップ前（Ｔ＝０のとき）の計算処理結果）を各入力１０１ＩＮ１，１０１ＩＮ２より得て、Ｔ＝２における計算処理をし、その結果を出力１０１ＯＵＴに出力する。
入出力データ格納用メモリ１０２Ｍ２はこのデータを書き込む。
プロセッサ１０１出力の入出力データ格納用メモリ１０２における所定メモリ部分への書き込みは、連続アドレスによるものとして、高速アクセスを可能としている。 FIG. 2 is a diagram for explaining switching of connections for three steps when the input / output data storage memory 102 is configured in three rings.
At time T = 0,
The input / output data storage memory 102M0 is connected to the output 101OUT of the processor 101,
The input / output data storage memory 102M1 is connected to the input 101IN2 of the processor 101,
The input / output data storage memory 102M2 is connected to the input 101IN1 of the processor 101,
The processor 101 obtains the data read by the input / output data storage memories 102M2 and M1 from the respective inputs 101IN1 and 101IN2, performs calculation processing at T = 0, and outputs the result to the output 101OUT.
The input / output data storage memory 102M0 writes this data.
When this process ends, at time T = 1, the input / output data storage memory 102 virtually rotates,
The input / output data storage memory 102M0 is connected to the input 101IN1 of the processor 101,
The input / output data storage memory 102M1 is connected to the output 101OUT of the processor 101,
The input / output data storage memory 102M2 is connected to the input 101IN2 of the processor 101,
The processor 101 obtains the data read by the input / output data storage memory 102M0 (calculation result one step before) and the data read by the input / output data storage memory 102M2 from each input 101IN1, 101IN2, and T = 1 And the result is output to the output 101OUT.
The input / output data storage memory 102M1 writes this data.
When this process ends, at time T = 2, the input / output data storage memory 102 virtually rotates,
The input / output data storage memory 102M0 is connected to the input 101IN2 of the processor 101,
The input / output data storage memory 102M1 is connected to the input 101IN1 of the processor 101,
The input / output data storage memory 102M2 is connected to the output 101OUT of the processor 101,
The processor 101 reads the data read from the input / output data storage memory 102M1 (calculation processing result one step before (when T = 1)) and the data read from the input / output data storage memory 102M0 (two steps before (T Calculation result) is obtained from each of the inputs 101IN1 and 101IN2, the calculation process at T = 2 is performed, and the result is output to the output 101OUT.
The input / output data storage memory 102M2 writes this data.
Writing to a predetermined memory portion in the input / output data storage memory 102 output from the processor 101 is based on continuous addresses, enabling high-speed access.

図３にある処理の計算過程を示す。図３にある「セグメント（エントリ名）」は、図２において説明した時刻あるいはステップに相当し、特定のプロセス（各ステップの中での計算処理）を与えられた１ステップについていい、それぞれ独立した計算を各セグメントにおいて実施する。プログラム可能なプロセッサにより、セグメント構造を可能としている。各セグメントはステップ毎に切り替えている。
セグメント１において入出力データ格納用メモリ１０２Ｍ０に処理結果を書き込み、次のセグメント２において入出力データ格納用メモリ１０２Ｍ１にその処理結果を書き込む。セグメント３においては、入力１０１ＩＮ２から入力したセグメント１の結果と入力１０１ＩＮ１から入力したセグメント２の結果とにより計算された処理結果を入出力データ格納用メモリ１０２Ｍ２に書き込む。さらにセグメント４において入出力データ格納用メモリ１０２Ｍ０に処理結果を書き込み、セグメント５においては、入力１０１ＩＮ２から入力したセグメント３の結果と入力１０１ＩＮ１から入力したセグメント４の結果とにより計算された処理結果を入出力データ格納用メモリ１０２Ｍ１に書き込む。以下所定の手順に従って処理が進行する。 The calculation process of the process in FIG. 3 is shown. “Segment (entry name)” in FIG. 3 corresponds to the time or step described in FIG. 2, and refers to one step given a specific process (calculation processing in each step), and is independent of each other. Calculations are performed on each segment. A programmable processor enables a segment structure. Each segment is switched at every step.
In segment 1, the processing result is written in the input / output data storage memory 102M0, and in the next segment 2, the processing result is written in the input / output data storage memory 102M1. In segment 3, the processing result calculated based on the result of segment 1 input from input 101IN2 and the result of segment 2 input from input 101IN1 is written in input / output data storage memory 102M2. In segment 4, the processing result is written in the input / output data storage memory 102M0. In segment 5, the processing result calculated from the result of segment 3 input from input 101IN2 and the result of segment 4 input from input 101IN1 is input. Write to the output data storage memory 102M1. Thereafter, processing proceeds according to a predetermined procedure.

図４は、本発明の実施例２としてシンクロナイズドスタックメモリを用いた計算機の一実施例の機能ブロック図である。図４は、パラメータ設定メモリ１０３１，１０３２，１０３３，１０３４…１０３ｎとプロセッサ１０１との間に選択手段として読込元メモリ選択スイッチ４０１を設けたものであり、その他は、図１に示したものと同様である。
読込元メモリ選択スイッチ４０１はパラメータ設定メモリ１０３１，１０３２，１０３３，１０３４…１０３ｎを選択し、それらに格納されている複数の静的データを同時にプロセッサ１０１のセグメントに入力する。 FIG. 4 is a functional block diagram of an embodiment of a computer using a synchronized stack memory as Embodiment 2 of the present invention. 4 is provided with a reading source memory selection switch 401 as a selection means between the parameter setting memories 1031, 1032, 1033, 1034... 103n and the processor 101, and the others are the same as those shown in FIG. It is.
The reading source memory selection switch 401 selects the parameter setting memories 1031, 1032, 1033, 1034... 103n, and inputs a plurality of static data stored in them to the segment of the processor 101 at the same time.

図５は、本発明の実施例３としてシンクロナイズドスタックメモリを用いた計算機システムの一実施例の説明図である。図５において、５０１１，５０１２，５０１３，５０１４は実施例１又は実施例２として説明した計算機を４台用いた場合における各計算機１、計算機２、計算機３及び計算機４の処理経過を示す。５０２は処理領域全体を示し、例えば、移動体シミュレータの当該移動体から見た１画面の情景データを示す。処理領域全体を計算機１〜４の台数分だけ４分割し、計算機１に分割領域５０２１、計算機２に分割領域５０２２、計算機３に分割領域５０２３及び計算機４に分割領域５０２４を分担させ、それぞれを並列処理させる。各計算機１〜４はそれぞれの処理経過においてそれぞれのセグメント１〜ｌ、セグメント１〜ｍ、セグメント１〜ｎ、セグメント１〜ｏを処理する。これらの処理過程において、各計算機１〜４はそれぞれが担当する領域の境界データについての処理を、隣接する領域を担当する計算機間で調整する。統合処理５０３においては、計算機で処理した画像データの境界部分の表示が自然になるようにする。このとき、例えば、計算機１においてこの統合処理を行う。 FIG. 5 is an explanatory diagram of an embodiment of a computer system using a synchronized stack memory as Embodiment 3 of the present invention. In FIG. 5, 5011, 5012, 5013, and 5014 indicate the processing progress of each computer 1, computer 2, computer 3, and computer 4 when four computers described as the first embodiment or the second embodiment are used. Reference numeral 502 denotes the entire processing area, for example, scene data of one screen viewed from the moving body of the moving body simulator. The entire processing area is divided into four by the number of computers 1 to 4, and the computer 1 is divided into the divided area 5021, the computer 2 is divided into the divided area 5022, the computer 3 is divided into the divided area 5023, and the computer 4 is divided into the divided areas 5024, and each is divided in parallel. Let it be processed. Each computer 1-4 processes each segment 1-1, segment 1-m, segment 1-n, and segment 1-o in each process progress. In these processing steps, each of the computers 1 to 4 adjusts the processing for the boundary data of the area each of which is in charge of between the computers in charge of the adjacent areas. In the integration process 503, the display of the boundary portion of the image data processed by the computer is made natural. At this time, for example, the computer 1 performs this integration process.

図６は、本発明の実施例４としてシンクロナイズドスタックメモリを用いた計算機システムを説明する一実施例の説明図であり、順次実施する必要のない処理を複数計算機に並列処理するものである。１個のプロセッサを備える計算機を用いた場合、図６（ａ）に示すように各処理を行う。すなわち、まず、例えば、セグメント１、セグメント２の一連の処理により結果を得てこの結果データをメモリ６０１に格納しておく。ついで、セグメントＡ、セグメントＢの一連の処理により結果を得てこの結果データをメモリ６０２に格納しておく。さらに、セグメントａ、セグメントｂの一連の処理により結果を得てこの結果データをメモリ６０３に格納しておく。また、セグメントα、セグメントβの一連の処理により結果を得てこの結果データをメモリ６０４に格納しておく。統合処理６０５ａにおいて各メモリ６０１，６０２，６０３，６０４の結果データを統合して、次の処理に用いる。
この場合において、各一連の処理は他の一連の処理の結果に依存せず独立して処理するが、他の一連の処理が済んでから順次処理するものがあり、高速処理を実現することができない。
図６（ｂ）においては、実施例１，実施例２として説明した計算機を複数（図６において４台であるが任意の複数台数で構成することができる。）用いる。
例えば、計算機１において、セグメント１、セグメント２の一連の処理により結果を得る。一方、計算機２において、セグメントＡ、セグメントＢの一連の処理により結果を得る。また、計算機３において、セグメントａ、セグメントｂの一連の処理により結果を得る。同様に、計算機４において、セグメントα、セグメントβの一連の処理により結果を得る。統合処理６０５ｂにおいて各計算機１〜４の処理結果データを統合して、次の処理を行う。
このように各計算機１，２，３，４において各独立に処理を行い、他の計算機処理の遂行状況によらず処理することができ、高速処理を実現することができる。 FIG. 6 is an explanatory diagram of an embodiment for explaining a computer system using a synchronized stack memory as an embodiment 4 of the present invention, in which processing which does not need to be sequentially performed is processed in parallel by a plurality of computers. When a computer including one processor is used, each process is performed as shown in FIG. That is, first, for example, a result is obtained by a series of processing of segment 1 and segment 2, and the result data is stored in the memory 601. Next, a result is obtained by a series of processes of segment A and segment B, and the result data is stored in the memory 602. Further, a result is obtained by a series of processes of segment a and segment b, and the result data is stored in the memory 603. Further, a result is obtained by a series of processes of the segment α and the segment β, and the result data is stored in the memory 604. In the integration process 605a, the result data of the memories 601, 602, 603, and 604 are integrated and used for the next process.
In this case, each series of processes is processed independently without depending on the result of the other series of processes, but some processes are sequentially performed after the other series of processes is completed, and high-speed processing can be realized. Can not.
In FIG. 6B, a plurality of computers described as the first embodiment and the second embodiment (four in FIG. 6 but can be configured by any plural number) are used.
For example, in the computer 1, a result is obtained by a series of processes of the segment 1 and the segment 2. On the other hand, in the computer 2, a result is obtained by a series of processes of the segment A and the segment B. Further, the computer 3 obtains a result by a series of processing of the segment a and the segment b. Similarly, the computer 4 obtains a result by a series of processing of the segment α and the segment β. In the integration process 605b, the processing result data of each of the computers 1 to 4 is integrated and the following process is performed.
In this way, each computer 1, 2, 3, 4 can perform processing independently and can perform processing regardless of the execution status of other computer processing, thereby realizing high-speed processing.

図７は、実施例１を実現する前に検討したシンクロナイズドスタックメモリを用いた計算機の一実施例の機能ブロック図である。図７において、７０１は（ｎ−１）入力１出力のプロセッサ、７０２１，７０２２は入出力データ格納用メモリ、７０３１，７０３２，７０３３，７０３４はパラメータ設定メモリ、７０４は前記パラメータ設定メモリ７０３を読み出すためのアドレス生成部、７０５は例えば本発明を連立一次方程式解法に適応した場合に用いるベクトル要素のアドレス部である。
入出力データ格納用メモリ７０２１，７０２２は、以下のような特徴を持つ。
（１）入出力データ格納用メモリ７０２１，７０２２のそれぞれは複数すなわちｎ個のメモリを仮想的なリング状に配置する。
（２）入出力データ格納用メモリ７０２２のｎ個のなかから１個をプロセッサ７０１の出力７０１ＯＵＴに接続して、その出力を受けて接続されているメモリ部分の内容を書き替える。言い換えれば、プロセッサ７０１の出力側に位置する入出力データ格納用メモリ７０２２は書き込み専用として設定される。
（３）入出力データ格納用メモリ７０２１のｎ個のなかから（ｎ−１）個をプロセッサ７０１の入力７０１ＩＮ１〜７０１ＩＮ（ｎ−１）に順次接続して、当該メモリ内容を読み出しプロセッサ７０１に入力する。言い換えれば、プロセッサ７０１の入力側に位置する入出力データ格納用メモリ７０２１は読み出し専用として設定される。
（４）プロセッサ７０１に接続される各入出力データ格納用メモリ７０２１，７０２２はプロセッサ７０１の１プロセス毎に同期して仮想的に回転させるように接続を切り替え、循環させる。
すなわち、プロセッサ７０１の出力７０１ＯＵＴに接続している入出力データ格納用メモリ７０２２を回転させるとともに、入力側の入出力データ格納用メモリ７０２１を同期して回転させて、その部分をプロセッサ７０１の入力７０１ＩＮ１に接続を切り替え、
プロセッサ７０１の入力７０１ＩＮ１に接続している入出力データ格納用メモリ７０２１の部分をプロセッサ７０１の入力７０１ＩＮ２に接続を切り替え、
以下同様にして、プロセッサ７０１のプロセッサ７０１の入力７０１ＩＮ（ｎ−１）に接続しているメモリ部分をプロセッサ７０１への接続を離す。このようにして、入出力データ格納用メモリ７０２１，７０２２の各メモリは１プロセス毎にその接続を切り替える。 FIG. 7 is a functional block diagram of an embodiment of a computer using a synchronized stack memory studied before realizing the embodiment 1. In FIG. 7, reference numeral 701 denotes an (n-1) input one-output processor, 7021 and 7022 are input / output data storage memories, 7031, 7032, 7033 and 7034 are parameter setting memories, and 704 is for reading the parameter setting memory 703. An address generation unit 705 is a vector element address unit used when, for example, the present invention is applied to simultaneous linear equation solving.
The input / output data storage memories 7021 and 7022 have the following characteristics.
(1) Each of the input / output data storage memories 7021 and 7022 has a plurality of, that is, n memories arranged in a virtual ring shape.
(2) One of the n input / output data storage memories 7022 is connected to the output 701OUT of the processor 701, and the contents of the connected memory portion are rewritten in response to the output. In other words, the input / output data storage memory 7022 located on the output side of the processor 701 is set for writing only.
(3) (n-1) of the n input / output data storage memories 7021 are sequentially connected to the inputs 701IN1 to 701IN (n-1) of the processor 701, and the contents of the memory are read and input to the processor 701. To do. In other words, the input / output data storage memory 7021 located on the input side of the processor 701 is set as read-only.
(4) The input / output data storage memories 7021 and 7022 connected to the processor 701 are switched and circulated so as to virtually rotate in synchronization with each process of the processor 701.
That is, the input / output data storage memory 7022 connected to the output 701OUT of the processor 701 is rotated, and the input-side input / output data storage memory 7021 is rotated in synchronization with the input / output data storage memory 7021 in synchronization with the input 701IN1 of the processor 701. Switch the connection to
Switch the connection of the input / output data storage memory 7021 connected to the input 701IN1 of the processor 701 to the input 701IN2 of the processor 701,
Similarly, the memory portion connected to the input 701IN (n−1) of the processor 701 of the processor 701 is disconnected from the processor 701. In this way, the connections of the input / output data storage memories 7021 and 7022 are switched for each process.

図８は、入出力データ格納用メモリ７０２１，７０２２のそれぞれが３個のリング状に構成した場合に、３ステップについて、その接続の切り替えを説明する図である。
時刻Ｔ＝０において、
入出力データ格納用メモリ７０２２Ｍ０はプロセッサ７０１の出力７０１ＯＵＴに接続し、入出力データ格納用メモリ７０２１Ｍ０はプロセッサ７０１の入力に接続せず、
入出力データ格納用メモリ７０２２Ｍ１，７０２２Ｍ２はプロセッサ７０１の出力７０１ＯＵＴに接続せず、
入出力データ格納用メモリ７０２１Ｍ１はプロセッサ７０１の入力７０１ＩＮ２に接続し、
入出力データ格納用メモリ７０２１Ｍ２はプロセッサ７０１の入力７０１ＩＮ１に接続し、
プロセッサ７０１は、入出力データ格納用メモリ７０２２Ｍ２より転送され入出力データ格納用メモリ７０２１Ｍ２が読み出したデータ、入出力データ格納用メモリ７０２２Ｍ１より転送され７０２１Ｍ１が読み出したデータを各入力７０１ＩＮ１，７０１ＩＮ２より得て、Ｔ＝０における計算処理をし、その結果を出力７０１ＯＵＴに出力する。
入出力データ格納用メモリ７０２２Ｍ０はこのデータを書き込む。
この処理が終了すると、時刻Ｔ＝１において、入出力データ格納用メモリ７０２１，７０２２が同期して仮想的に回転して、
入出力データ格納用メモリ７０２１Ｍ０はプロセッサ７０１の入力７０１ＩＮ１に接続し、
入出力データ格納用メモリ７０２１Ｍ１はプロセッサ７０１の入力に接続せず、
入出力データ格納用メモリ７０２１Ｍ２はプロセッサ７０１の入力７０１ＩＮ２に接続し、
入出力データ格納用メモリ７０２２Ｍ０はプロセッサ７０１の出力に接続せず、
入出力データ格納用メモリ７０２２Ｍ１はプロセッサ７０１の出力７０１ＯＵＴに接続し、
入出力データ格納用メモリ７０２２Ｍ２はプロセッサ７０１の出力に接続せず、
プロセッサ７０１は、入出力データ格納用メモリ７０２２Ｍ０より転送され入出力データ格納用メモリ７０２１Ｍ０が読み出したデータ（１ステップ前の計算処理結果）と、入出力データ格納用メモリ７０２２Ｍ２より転送され入出力データ格納用メモリ７０２１Ｍ２が読み出したデータを各入力７０１ＩＮ１，７０１ＩＮ２より得て、Ｔ＝１における計算処理をし、その結果を出力７０１ＯＵＴに出力する。
入出力データ格納用メモリ７０２２Ｍ１はこのデータを書き込む。
この処理が終了すると、時刻Ｔ＝２において、入出力データ格納用メモリ７０２１，７０２２が同期して仮想的に回転して、
入出力データ格納用メモリ７０２１Ｍ０はプロセッサ７０１の入力７０１ＩＮ２に接続し、
入出力データ格納用メモリ７０２１Ｍ１はプロセッサ７０１の入力７０１ＩＮ１に接続し、
入出力データ格納用メモリ７０２１Ｍ２はプロセッサ７０１の入力に接続せず、
入出力データ格納用メモリ７０２２Ｍ０，入出力データ格納用メモリ７０２２Ｍ１はプロセッサ７０１の出力に接続せず、
入出力データ格納用メモリ７０２２Ｍ２はプロセッサ７０１の出力７０１ＯＵＴに接続し、
プロセッサ７０１は、入出力データ格納用メモリ７０２２Ｍ１より転送され入出力データ格納用メモリ７０２１Ｍ１が読み出したデータ（１ステップ前（Ｔ＝１のとき）の計算処理結果）と、入出力データ格納用メモリ７０２２Ｍ０より転送され入出力データ格納用メモリ７０２１Ｍ０が読み出したデータ（２ステップ前（Ｔ＝０のとき）の計算処理結果）を各入力７０１ＩＮ１，７０１ＩＮ２より得て、Ｔ＝２における計算処理をし、その結果を出力７０１ＯＵＴに出力する。
入出力データ格納用メモリ７０２２Ｍ２はこのデータを書き込む。
実施例１において、図３により説明した計算について同様に動作する。 FIG. 8 is a diagram for explaining switching of connections for three steps when each of the input / output data storage memories 7021 and 7022 is configured in three rings.
At time T = 0,
The input / output data storage memory 7022M0 is connected to the output 701OUT of the processor 701, and the input / output data storage memory 7021M0 is not connected to the input of the processor 701.
The input / output data storage memories 7022M1 and 7022M2 are not connected to the output 701OUT of the processor 701,
The input / output data storage memory 7021M1 is connected to the input 701IN2 of the processor 701,
The input / output data storage memory 7021M2 is connected to the input 701IN1 of the processor 701,
The processor 701 obtains the data transferred from the input / output data storage memory 7022M2 and read out by the input / output data storage memory 7021M2, and the data transferred from the input / output data storage memory 7022M1 and read out by the 7021M1 from the respective inputs 701IN1 and 701IN2. , T = 0, and the result is output to the output 701OUT.
The input / output data storage memory 7022M0 writes this data.
When this processing ends, at time T = 1, the input / output data storage memories 7021 and 7022 are virtually rotated in synchronization with each other,
The input / output data storage memory 7021M0 is connected to the input 701IN1 of the processor 701,
The input / output data storage memory 7021M1 is not connected to the input of the processor 701,
The input / output data storage memory 7021M2 is connected to the input 701IN2 of the processor 701,
The input / output data storage memory 7022M0 is not connected to the output of the processor 701,
The input / output data storage memory 7022M1 is connected to the output 701OUT of the processor 701,
The input / output data storage memory 7022M2 is not connected to the output of the processor 701,
The processor 701 transfers data from the input / output data storage memory 7022M0 and reads out the input / output data storage memory 7021M0 (calculation result one step before), and stores the input / output data transferred from the input / output data storage memory 7022M2. The data read by the memory 7021M2 is obtained from each of the inputs 701IN1 and 701IN2, is subjected to calculation processing at T = 1, and the result is output to the output 701OUT.
The input / output data storage memory 7022M1 writes this data.
When this processing ends, at time T = 2, the input / output data storage memories 7021 and 7022 are virtually rotated in synchronization with each other,
The input / output data storage memory 7021M0 is connected to the input 701IN2 of the processor 701,
The input / output data storage memory 7021M1 is connected to the input 701IN1 of the processor 701,
The input / output data storage memory 7021M2 is not connected to the input of the processor 701,
The input / output data storage memory 7022M0 and the input / output data storage memory 7022M1 are not connected to the output of the processor 701.
The input / output data storage memory 7022M2 is connected to the output 701OUT of the processor 701,
The processor 701 transfers data from the input / output data storage memory 7022M1 and reads the input / output data storage memory 7021M1 (calculation processing result one step before (when T = 1)) and the input / output data storage memory 7022M0. The data (calculation processing result two steps before (when T = 0)) read out from the input / output data storage memory 7021M0 is obtained from each of the inputs 701IN1 and 701IN2, and the calculation processing at T = 2 is performed. The result is output to output 701OUT.
The input / output data storage memory 7022M2 writes this data.
In the first embodiment, the calculation described with reference to FIG.

シンクロナイズドスタックメモリを用いた計算機の構成を示した機能ブロック図である。（実施例１）It is the functional block diagram which showed the structure of the computer using the synchronized stack memory. Example 1 入出力データ格納用メモリの接続切替を説明する図である。（実施例１）It is a figure explaining connection switching of the memory for input / output data storage. Example 1 処理の計算過程を説明する図である。（実施例１）It is a figure explaining the calculation process of a process. Example 1 シンクロナイズドスタックメモリを用いた計算機の構成を示した機能ブロック図である。（実施例２）It is the functional block diagram which showed the structure of the computer using the synchronized stack memory. (Example 2) シンクロナイズドスタックメモリを用いた計算機システムを説明する説明図である。（実施例３）It is explanatory drawing explaining the computer system using the synchronized stack memory. (Example 3) シンクロナイズドスタックメモリを用いた計算機システムを説明する説明図である。（実施例４）It is explanatory drawing explaining the computer system using the synchronized stack memory. (Example 4) シンクロナイズドスタックメモリを用いた計算機の構成を示した機能ブロック図である。（実施例５）It is the functional block diagram which showed the structure of the computer using the synchronized stack memory. (Example 5) 入出力データ格納用メモリの接続切替を説明する図である。（実施例５）It is a figure explaining connection switching of the memory for input / output data storage. (Example 5)

Explanation of symbols

１０１…（ｎ−１）入力１出力のプロセッサ、１０２…入出力データ格納用メモリ、１０３…パラメータ設定メモリ、１０４…アドレス生成部、１０５…画素のアドレス部。
DESCRIPTION OF SYMBOLS 101 ... (n-1) Input 1 output processor, 102 ... Input / output data storage memory, 103 ... Parameter setting memory, 104 ... Address generation part, 105 ... Pixel address part.

Claims

(N-1) In the configuration of an input / output processor, (n-1) of n input / output data storage memories connected to the processor are connected to the (n-1) input of the processor, Connect one input / output data storage memory to one output,
When switching the connection between the processor and the input / output data storage memory for each process of the processor by sequentially circulating the connection to the input / output data storage memory,
Connect the input / output data storage memory that was connected to the output one process before to the first input of the processor,
At the same time, the sequential input / output data storage memory is sequentially connected to the 2nd to (n-1) th inputs,
A computer using a synchronized stack memory, wherein the input / output data storage memory connected to the (n-1) th input is switched and connected to the output of the processor.

2. The computer using a synchronized stack memory according to claim 1, wherein the processor is programmable, has a segment structure having a segment indicating a calculation content in each step and capable of switching at each step.

3. A computer using a synchronized stack memory according to claim 1, further comprising a parameter setting memory connected to the processor for storing static data.

4. The computer using the synchronized stack memory according to claim 3, further comprising selection means for inputting a plurality of static data from the selected parameter setting memory to a segment of the processor.

5. The computer using the synchronized stack memory according to claim 1, wherein the processor output is written to the input / output data storage memory by a continuous address.

6. The synchronized stack according to claim 1, wherein the input / output data storage memory connected to the processor has a plurality of stages for each address, and performs independent calculation for each of the segments. A computer using memory.

7. The computer using the synchronized stack memory according to claim 1, wherein the number of stages of the input / output data storage memory is variable.

8. The computer using the synchronized stack memory according to claim 1, wherein the number of elements (M.times.N) of the input / output data storage memory is arbitrarily set.

9. The computer using a synchronized stack memory according to claim 3, wherein the parameter setting memory has a plurality of stages for each address.

10. The computer using the synchronized stack memory according to claim 3, wherein the number of parameter setting memory stages is variable.

The computer using a synchronized stack memory according to any one of claims 3 to 10, wherein the number of elements (M x N) of the parameter setting memory is arbitrarily set.

A synchronized stack memory comprising a plurality of processors constituting the computer according to any one of claims 1 to 11, wherein a divided processing area is shared by each of the processors, and the plurality of processors perform parallel processing. A computer system using a computer.

A synchronized system comprising a plurality of processors constituting the computer according to claim 1, wherein each of the processors is assigned a process that can be independently processed, and the plurality of processors perform parallel processing. Computer system using stack memory.