JP2007263732A - Dut board and tester for semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor testing device reducing a management load of a DUT board. <P>SOLUTION: In the DUT board capable of being connected with a semiconductor device and including a terminal capable of transmitting data for determining quality of the semiconductor device to a tester, the DUT board for semiconductor device includes a board storage device storing first information to be a base of determining compatibility between the tester and the DUT board. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の電気的特性試験に関わる試験装置に関し、特に、被検査半導体装置（Device Under Test。以下、DUTと称する。）が装着されるDUTボード（テストボードまたはパフォーマンスボードとも呼ばれる。）の管理負担を低減することができる半導体装置用DUTボードおよびテスタに関する。   The present invention relates to a test apparatus related to an electrical characteristic test of a semiconductor device, and in particular, a DUT board (also called a test board or a performance board) on which a semiconductor device to be inspected (Device Under Test; hereinafter referred to as a DUT) is mounted. This relates to a DUT board and tester for semiconductor devices that can reduce the management burden of

DUTの特性試験は、通常DUTに付随するランカードに記載されているテスト情報（使用するプログラム名、使用するテスタ、もしくは使用するDUTボード名等）をもとにテストの準備を行ってから、実際の製品のテストを始める。しかし、使用するプログラムやDUTボード、テスタ機種を作業者が判断して準備するため、特に、頻繁に品種が切り替わるASICの製造においては、作業ミスが非常に発生しやすい。   The DUT characteristics test is usually based on the test information (program name to be used, tester to be used, DUT board name to be used, etc.) written on the run card attached to the DUT. Start actual product testing. However, since the operator determines and prepares the program, DUT board, and tester model to be used, work errors are very likely to occur, especially in the manufacture of ASICs that frequently switch types.

そこで、この作業ミスを回避すべく、特許文献１のようにDUTボードとテストプログラムを対応付ける技術が開示されている。
特開２０００−２２７４６１号公報 Therefore, a technique for associating a DUT board with a test program as disclosed in Patent Document 1 is disclosed in order to avoid this work mistake.
JP 2000-227461 A

しかし、特許文献１の技術では、DUTボードとテスタ機種の対応付けまでは考慮されていない。DUTボードに対しテスト可能なテスタは、テスト内容に対する要求から、通常、数台に限定されている。しかしその一方で、テスタとDUTボードとの接続端子は規格化されていることが殆どであり、1台のDUTボードが、異なる複数種類のテスタに装着可能となっている。しかも、設置されているテスタの総台数も少なくない場合が多く、DUTボードとテスタとが不適合である確率は、相対的に高くなる。そのため、DUTボードを管理する負担が生じるという問題がある。また、DUTボードとテスタとが不適合であるままの状態でテストを実行すると、測定しようとする半導体装置にダメージを与えるおそれがある。   However, the technique of Patent Document 1 does not consider the correspondence between the DUT board and the tester model. The number of testers that can be tested on the DUT board is usually limited to a few because of the requirement for the test contents. However, on the other hand, the connection terminals between the tester and the DUT board are mostly standardized, and one DUT board can be mounted on different types of testers. Moreover, the total number of installed testers is often small, and the probability that the DUT board and the tester are incompatible is relatively high. Therefore, there is a problem that the burden of managing the DUT board arises. Further, if the test is executed in a state where the DUT board and the tester are incompatible, there is a risk of damaging the semiconductor device to be measured.

本発明は、上記の問題を解決し、DUTボードの管理負担を軽減する半導体装置用DUTボードおよびテスタを提供することを目的とする。   An object of the present invention is to provide a DUT board for a semiconductor device and a tester that solve the above problems and reduce the management burden of the DUT board.

（１）本発明は、半導体装置と接続することが可能であって、前記半導体装置の良否判定を行うためのデータをテスタに送信可能な端子を備えたDUTボードにおいて、前記DUTボードは、テスタとDUTボードとの適合性判断の基礎となる第１の情報を格納するボード記憶装置を備えていることを特徴とする。
（２）また、本発明は、半導体装置と接続可能なDUTボードを装着することができると共に、前記半導体装置の良否判定を行うテスタにおいて、前記テスタは、テスタとDUTボードとの適合性判断の基礎となる第２の情報を格納するテスタ記憶領域と、前記DUTボードが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報を、前記DUTボードから受信する受信手段と、前記DUTボードから受信した、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報、及び、前記テスタ記憶領域に格納されている前記テスタとDUTボードとの適合性判断の基礎となる第２の情報に基づいて、前記DUTボードと前記テスタとの適合性を判定する判定手段とを備えていることを特徴とする。
（３）さらに、本発明は、上記（２）において、DUTボードを装着した場合に、受信手段を介して、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報を自動的に読み込むことを特徴とする。
（４）またさらに、本発明は、上記（２）又は（３）において、前記DUTボードが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報は、テスタ名であり、テスタ記憶領域に格納されている、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報は、テスタ自身の名であると共に、前記DUTボードから受信した前記テスタ名と前記テスタ自身の名とを比較して、これらが合致したときに、前記DUTボードと前記テスタとが使用可能であると判定することを特徴とする。
（５）また、本発明は、半導体装置と接続可能であるDUTボードを装着することができると共に、前記半導体装置の良否判定を行うテスタにおいて、前記テスタは、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を格納するテスタ記憶領域と、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を、前記DUTボードに送信する送信手段とを備えていることを特徴とする。
（６）また、本発明は、半導体装置と接続可能であって、前記半導体装置の良否判定を行うためのデータをテスタに送信可能な端子を備えたDUTボードにおいて、前記DUTボードは、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報を格納するボード記憶装置と、前記テスタが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を、前記テスタから受信する受信手段と、前記ボード記憶装置に格納されている前記テスタとDUTボードとの適合性判断の基礎となる第１の情報と、前記テスタから受信した前記テスタとDUTボードとの適合性判断の基礎となる第２の情報とに基づいて、前記DUTボードと前記テスタとの適合性を判定する判定手段とを備えていることを特徴とする。
（７）また、本発明は、上記（６）において、テスタに装着した時に、受信手段を介して、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を自動的に読み込むことを特徴とする。
（８）また、本発明は、上記（６）又は（７）において、前記テスタが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報は、前記テスタ自身の名であり、前記ボード記憶装置に格納されている、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報は、テスタ名であると共に、前記テスタから受信した前記テスタ自身の名と、前記テスタ名とを比較して、これらが合致したときに、前記DUTボードと前記テスタとの組合せが使用可能と判定することを特徴とする。 (1) The present invention provides a DUT board that can be connected to a semiconductor device and has a terminal capable of transmitting data for determining the quality of the semiconductor device to a tester. And a board storage device for storing first information which is a basis for determining compatibility with the DUT board.
(2) Further, according to the present invention, a DUT board that can be connected to a semiconductor device can be mounted, and in the tester that performs pass / fail judgment of the semiconductor device, the tester determines compatibility between the tester and the DUT board. Reception of receiving from the DUT board the first information that is a basis for determining the compatibility between the tester and the DUT board provided in the DUT board, and a tester storage area for storing second information as a basis Means, first information received from the DUT board and serving as a basis for determining compatibility between the tester and the DUT board, and compatibility determination between the tester and the DUT board stored in the tester storage area And determining means for determining compatibility between the DUT board and the tester based on the second information which is the basis of the above.
(3) Further, according to the present invention, in the above (2), when the DUT board is mounted, the first information as the basis for determining the compatibility between the tester and the DUT board is automatically obtained via the receiving means. It is characterized by reading in.
(4) Still further, according to the present invention, in the above (2) or (3), the first information provided on the DUT board and used as a basis for determining compatibility between the tester and the DUT board is the tester name. The second information that is stored in the tester storage area and serves as a basis for determining the compatibility between the tester and the DUT board is the name of the tester itself and the tester name received from the DUT board. The names of the testers themselves are compared, and when they match, it is determined that the DUT board and the tester are usable.
(5) Further, according to the present invention, a DUT board that can be connected to a semiconductor device can be mounted, and in the tester for determining the quality of the semiconductor device, the tester is compatible with the tester and the DUT board. A tester storage area for storing second information serving as a basis for determination; and a transmitting means for transmitting second information serving as a basis for determining compatibility between the tester and the DUT board to the DUT board. It is characterized by that.
(6) Further, the present invention provides a DUT board that can be connected to a semiconductor device and has a terminal capable of transmitting data for determining the quality of the semiconductor device to a tester. The DUT board includes the tester. A board storage device for storing first information that is a basis for determining compatibility between the DUT board and the DUT board, and second information that is provided in the tester and that is the basis for determining compatibility between the tester and the DUT board. Receiving means for receiving from the tester; first information stored in the board storage device as a basis for determining compatibility between the tester and the DUT board; and the tester and the DUT board received from the tester. And determining means for determining compatibility between the DUT board and the tester based on the second information which is a basis for determining compatibility.
(7) Further, in the above (6), the present invention automatically reads the second information as the basis for determining the compatibility between the tester and the DUT board via the receiving means when the tester is attached to the tester. It is characterized by that.
(8) Further, according to the present invention, in the above (6) or (7), the second information included in the tester, which is a basis for determining the compatibility between the tester and the DUT board, is the tester itself. The first information stored in the board storage device and serving as a basis for determining the compatibility between the tester and the DUT board is the tester name and the name of the tester itself received from the tester. The tester names are compared, and when they match, it is determined that the combination of the DUT board and the tester is usable.

本発明によれば、DUTボード上にあらかじめ格納してある、テスタとDUTボードとの適合性判断の基礎となる第１の情報、及び、テスタ上に格納してある、テスタとDUTボードとの適合性判断の基礎となる第２の情報を比較して、そのテスタとDUTボードとの適合性を判定する機能を備えることにより、作業者が上記適合性を判断する必要が無くなり、DUTボードの管理負担を軽減し、かつ作業者による作業ミスを回避することが可能となる。   According to the present invention, the first information that is stored in advance on the DUT board and serves as a basis for determining the compatibility between the tester and the DUT board, and the tester and the DUT board that are stored on the tester. Comparing the second information that is the basis of the suitability judgment and providing the function to judge the suitability between the tester and the DUT board eliminates the need for the operator to judge the suitability of the DUT board. It is possible to reduce the management burden and avoid work mistakes by the operator.

以下、本発明の半導体装置用DUTボードおよびテスタの実施形態について、図面を参照しつつ説明する。図１は、本発明に係る半導体装置用DUTボードおよびテスタの第１の実施の形態を、模式的に示した構成図である。この半導体装置用DUTボードおよびテスタ１００は、DUTボード１１０とテスタ１４０とを備える。   Hereinafter, embodiments of a DUT board for a semiconductor device and a tester according to the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram schematically showing a first embodiment of a DUT board for a semiconductor device and a tester according to the present invention. The semiconductor device DUT board and tester 100 includes a DUT board 110 and a tester 140.

DUTボード１１０は、テストヘッド１２０に着脱自在に装着できる構造になっており、DUTとなる半導体装置１０と着脱自在に接続できるソケット１１１とボード記憶装置１１２とを備える。ソケット１１１は、半導体装置１０と電気的に接続可能となっており、その為、接続された半導体装置１０の良否判定を行うための電気的特性の結果をテストヘッド１２０へ送ることができる。DUTボード１１０は、接続される半導体装置１０の種類ごとに用意される。   The DUT board 110 has a structure that can be detachably attached to the test head 120, and includes a semiconductor device 10 serving as a DUT, a socket 111 that can be detachably connected, and a board storage device 112. The socket 111 can be electrically connected to the semiconductor device 10, so that the result of the electrical characteristics for determining the quality of the connected semiconductor device 10 can be sent to the test head 120. A DUT board 110 is prepared for each type of semiconductor device 10 to be connected.

DUTボード１１０に搭載されているボード記憶装置１１２は、例えばフラッシュEEPROM等の書き換え可能な不揮発性メモリ、ROMもしくはハードディスクで構成される。このボード記憶装置１１２には、テスタとDUTボードとの適合性判断の基礎となる第１の情報として、半導体装置に適合する全てのテスタ名の一覧（1台のみであっても、複数台であっても良い。）が、格納されている。本発明でいう、テスタ名あるいはテスタの名とは、製造番号や型番や機種名等、テスト可能なテスタを特定できるテスタに関わる名称を指す。   The board storage device 112 mounted on the DUT board 110 is configured by a rewritable nonvolatile memory such as a flash EEPROM, a ROM, or a hard disk. The board storage device 112 includes a list of all tester names that are compatible with the semiconductor device as a first information that is a basis for determining the compatibility between the tester and the DUT board. May be present). The tester name or the name of the tester in the present invention refers to a name related to a tester that can specify a tester that can be tested, such as a manufacturing number, a model number, or a model name.

テスタ１４０は、１２０のテストヘッドと１３０のテスタ本体からなり、半導体装置の性能をテストし、さらにその良否判定を行う装置である。通常、半導体装置の性能試験はテスト項目となっている電気的特性の測定と、良否判定と、結果記録を含む。   The tester 140 is composed of 120 test heads and 130 tester bodies, and is a device that tests the performance of the semiconductor device and further determines whether it is good or bad. Usually, a performance test of a semiconductor device includes measurement of electrical characteristics, pass / fail judgment, and result recording as test items.

テストヘッド１２０は、DUTボード１１０を接続する為のピンカード１２１を備えており、このピンカード１２１とケーブル１２２を介することで、DUTボード１１０は、テスタ本体１３０と電気的に接続される。結果として、ソケット１１０とテスタ本体１３０間はバス１１５で接続され、ボード記憶装置１１２とテスタ本体１３０間は専用のバス１１６で接続される。従って、ソケット１１１に半導体装置１０を接続したDUTボード１１０をテストヘッド１２０に装着すると、半導体装置１０とボード記憶装置１１２とがテスタ本体１３０と電気的に接続できるようになっている。そして、テストヘッド１２０は、テスタ本体１３０が生成した各種の信号を半導体装置１０に供給するとともに、半導体装置１０が出力した信号をテスタ本体１３０に送る。   The test head 120 includes a pin card 121 for connecting the DUT board 110, and the DUT board 110 is electrically connected to the tester main body 130 through the pin card 121 and the cable 122. As a result, the socket 110 and the tester main body 130 are connected by a bus 115, and the board storage device 112 and the tester main body 130 are connected by a dedicated bus 116. Therefore, when the DUT board 110 having the semiconductor device 10 connected to the socket 111 is mounted on the test head 120, the semiconductor device 10 and the board storage device 112 can be electrically connected to the tester main body 130. The test head 120 supplies various signals generated by the tester body 130 to the semiconductor device 10 and sends signals output from the semiconductor device 10 to the tester body 130.

ピンカード１２１は、ピンエレクトロニクスカードと呼ばれるプリント実装ボードであり、例えば、テストパターンの信号を半導体装置１０の動作に必要な電圧レベルに増幅するドライバ、テストパターンを与えられた半導体装置１０が出力したパターンと期待値パターンとを比較するコンパレータ、及びスイッチとして機能するリレー等を内蔵している。ピンカード１２１の内、バス１１６と接続される部分が、DUTボードから供給される、半導体装置に適合するテスタのテスタ名の一覧を受信する受信手段となることができ、一方、DUTボードのピンカードに対する装着端子の内、バス１１６と接続される部分が、テスタ名の一覧の送信手段となることができる。   The pin card 121 is a printed mounting board called a pin electronics card. For example, a driver that amplifies a test pattern signal to a voltage level necessary for the operation of the semiconductor device 10 and a semiconductor device 10 to which the test pattern is given are output. A comparator that compares the pattern with the expected value pattern and a relay that functions as a switch are incorporated. A portion connected to the bus 116 in the pin card 121 can serve as a receiving means for receiving a list of tester names of testers suitable for the semiconductor device supplied from the DUT board. A portion connected to the bus 116 among the mounting terminals for the card can be a means for transmitting a list of tester names.

テスタ本体１３０は、テスタ記憶領域１３２、中央処理装置１３３および表示装置１３４とを備えている。   The tester main body 130 includes a tester storage area 132, a central processing unit 133, and a display device 134.

テスタ記憶領域１３２は、フラッシュEEPROM等の書き換え可能な不揮発性メモリ、ROMもしくはハードディスクで構成される。このテスタ記憶領域には、テスタとDUTボードとの適合性判断の基礎となる第２の情報として、例えば、そのテスタ自身の名が格納されている。また、テスタ記憶領域１３２には、半導体装置用DUTボードおよびテスタ１００全体を制御したりテストに必要な他の各種プログラムやデータも格納されている。   The tester storage area 132 includes a rewritable nonvolatile memory such as a flash EEPROM, a ROM, or a hard disk. In the tester storage area, for example, the name of the tester itself is stored as second information that is the basis for determining compatibility between the tester and the DUT board. The tester storage area 132 also stores various other programs and data necessary for controlling the entire semiconductor device DUT board and the tester 100 and for testing.

中央処理装置１３３は、上述のテスタ記憶領域１３２からテスタ自身の名を読み込むと共に、テストヘッド１２０に装着されたDUTボード１１０のボード記憶装置１１２から、そこに格納されているテスタ名の一覧を、バス１１６とケーブル１２２を介して読み込む。すなわち、テスタ名の一覧は、ボード記憶装置１１２から、送信手段として機能し得るDUTボードのピンカードを経由し、さらにバス１１６及びケーブル１２２を経由して、受信手段として機能し得るピンカード１２１によって受信される。   The central processing unit 133 reads the name of the tester itself from the tester storage area 132 described above, and from the board storage device 112 of the DUT board 110 mounted on the test head 120, lists the tester names stored therein. Reading is performed via the bus 116 and the cable 122. That is, the list of tester names is sent from the board storage device 112 via the pin card of the DUT board that can function as a transmission means, and further via the bus 116 and the cable 122, by the pin card 121 that can function as a reception means. Received.

そして、中央処理装置１３３は、当該ボード記憶装置１１２に格納されているテスタ名の一覧と、テスタ記憶領域１３２に格納されている前記テスタ自身の名とに基づいて、すなわち両者を比較して、装着されたDUTボード１１０の使用可否を判定する。これらの読み出しとテスタ名の比較と使用可否の判定は、テスタ記憶領域１３２に収められている判定プログラムによりソフトウェア的に行われる。   Then, the central processing unit 133 compares the tester name stored in the board storage device 112 with the name of the tester itself stored in the tester storage area 132, that is, compares both. It is determined whether or not the mounted DUT board 110 can be used. The reading, the comparison of the tester name, and the determination of availability are performed by software by a determination program stored in the tester storage area 132.

同時に中央処理装置１３３は、テスタ記憶領域１３２からテストプログラムを読み出し、テストプログラムを実行する。テストプログラムの実行により、半導体装置１０に所定のテストパターンデータが与えられ、その測定結果をピンカード１２１のコンパレータで比較し、接続された半導体装置１０の良否を判定する。また、この中央処理装置１３３は、半導体測定装置１００全体も制御するようになっている。   At the same time, the central processing unit 133 reads the test program from the tester storage area 132 and executes the test program. By executing the test program, predetermined test pattern data is given to the semiconductor device 10, and the measurement result is compared by the comparator of the pin card 121 to determine whether the connected semiconductor device 10 is good or bad. The central processing unit 133 also controls the semiconductor measuring apparatus 100 as a whole.

表示装置１３４は、中央処理装置１３３が判定した結果を表示する。もし、装着したDUTボードとテスタとが不適合な場合、ワーニングを表示する。これにより、作業者にその旨を警告し、さらに予め定められた作業を行うように作業者に促す。   The display device 134 displays the result determined by the central processing unit 133. If the installed DUT board and tester are incompatible, a warning is displayed. As a result, the operator is warned to that effect, and the worker is prompted to perform a predetermined operation.

上述した構成の半導体装置用DUTボードおよびテスタ１００の動作について図２のフローチャートを参照して説明する。動作の順番は（１）から（８）までの番号順となる。   The operation of the semiconductor device DUT board and tester 100 configured as described above will be described with reference to the flowchart of FIG. The order of operations is the order of numbers (1) to (8).

（１）先ず、被測定半導体装置１０を接続しているDUTボード１１０をテストヘッド１２０に装着する。（ステップＳ２０１）
（２）すると、中央処理装置１３３は、自動的にバス１１６をチェックし、ボード記憶装置１１２の接続を検出する。ボード記憶装置１１２を検出しないときは、DUTボード１１０を装着し直し、または交換することにより、再度ステップＳ２０１から始める。（ステップＳ２０２）
（３）ボード記憶装置１１２を検出した場合は、DUTボード１１０上のボード記憶装置１１２に記録されているテスタ名の一覧を、DUTボードのピンカードに対する装着端子、バス１１６およびケーブル１２２を介して、テスタ本体１３０の中央処理装置１３３が読み込む。（ステップＳ２０３）
（４）同時に、中央処理装置１３３は、テスタ本体１３０にあるテスタ記憶領域１３２からテスタ１４０自身のテスタ名も読み込む。（ステップＳ２０４）
（５）次に、中央処理装置１３３は、上記（３）で読み込んだテスタ名一覧と上記（４）で読み込んだテスタ１４０自身のテスタ名とを比較する。（ステップＳ２０５）
（６）そして、上記（３）のテスタ名一覧の中に、上記（４）のテスタ名と合致するものがあった場合は、装着されたDUTボード１１０とテスタ１４０とが適合しておりテスト実行の準備ができたものと判定し、表示装置１３４に、その旨表示する。（ステップＳ２０６）
以上でテストを実行する準備が完了し、以後は、テスタ記憶領域１３２に保存されているテストプログラムを読み出して実行し、試験を行う。 (1) First, the DUT board 110 connected to the semiconductor device 10 to be measured is mounted on the test head 120. (Step S201)
(2) Then, the central processing unit 133 automatically checks the bus 116 and detects the connection of the board storage device 112. When the board storage device 112 is not detected, the DUT board 110 is remounted or replaced to start again from step S201. (Step S202)
(3) When the board storage device 112 is detected, a list of tester names recorded in the board storage device 112 on the DUT board 110 is displayed via the mounting terminal for the pin card of the DUT board, the bus 116, and the cable 122. The central processing unit 133 of the tester main body 130 reads. (Step S203)
(4) At the same time, the central processing unit 133 reads the tester name of the tester 140 itself from the tester storage area 132 in the tester main body 130. (Step S204)
(5) Next, the central processing unit 133 compares the tester name list read in (3) with the tester name of the tester 140 read in (4). (Step S205)
(6) If the tester name list in (3) above matches the tester name in (4) above, the installed DUT board 110 and tester 140 are compatible and tested. It is determined that execution is ready, and a message to that effect is displayed on the display device 134. (Step S206)
Thus, the preparation for executing the test is completed. Thereafter, the test program stored in the tester storage area 132 is read and executed to perform the test.

（７）一方、ステップＳ２０６で、上記（３）のテスタ名一覧の中に上記（４）のテスタ名と合致するものが無かった場合は、装着されたDUTボード１１０をテスタ１４０について使用することが不適合であるため、テスト不可と判定し、表示装置１３４にワーニングを表示し、かつテストステップへの処理も中断する。（ステップＳ２０７）
（８）作業者は、上記（７）のワーニングを得たら、装着されているDUTボードが間違いであることを確認の上、適切なDUTボードに交換する。そして、ステップＳ２０１から再度行う。（ステップＳ２０８）
以上説明したように、本実施の形態によれば、DUTボード１１０上に接続される半導体装置１０をテストすることが可能な、テスタの名の一覧を格納したボード記憶装置１１２を搭載し、かつテスタ本体１３０には、そのテスタ１３０自身の名を保持するテスタ記憶領域１３２を搭載し、さらにテスタ本体１３０の中央処理装置１３３でDUTボード１１０とテスタ１４０の適合性を判定するようにした。 (7) On the other hand, in step S206, if there is no match in the tester name list in (3) with the tester name in (4), the mounted DUT board 110 is used for the tester 140. Therefore, it is determined that the test is impossible, a warning is displayed on the display device 134, and the process to the test step is also interrupted. (Step S207)
(8) After obtaining the warning (7), the operator confirms that the installed DUT board is incorrect and replaces it with an appropriate DUT board. And it repeats from step S201. (Step S208)
As described above, according to the present embodiment, the board storage device 112 storing a list of tester names capable of testing the semiconductor device 10 connected on the DUT board 110 is mounted, and The tester main body 130 is equipped with a tester storage area 132 that holds the name of the tester 130 itself, and the central processing unit 133 of the tester main body 130 determines the compatibility between the DUT board 110 and the tester 140.

これにより、DUTボード１１０とテスタ１４０が必ず適合することになり、多数のDUTボード１１０の管理が不要になり、テスト管理工数を削減することができる。また、間違ったDUTボードをテスタに装着したままテストを実行することも防止できる。さらに、テスタ本体１３０の中央処理装置１３３と表示装置１３４は、従来よりある物を利用できるため、判定手段としての判定プログラムを追加することによって対応することができ、本発明を実現する為に大きな追加投資を必要としない。   As a result, the DUT board 110 and the tester 140 are always matched, and management of a large number of DUT boards 110 becomes unnecessary, and the number of test management steps can be reduced. It is also possible to prevent the test from being performed with the wrong DUT board attached to the tester. Further, since the central processing unit 133 and the display unit 134 of the tester main body 130 can use existing ones, it can be dealt with by adding a determination program as a determination unit, which is great for realizing the present invention. No additional investment is required.

なお、第１の実施の形態においては、判定手段を中央処理装置１３２と判定プログラムとの組み合せにより実現したが、本発明はこれに限定されない。中央処理装置１３２とは別に処理装置を設けて、判定手段として使用しても良い。   In the first embodiment, the determination unit is realized by a combination of the central processing unit 132 and the determination program. However, the present invention is not limited to this. A processing device may be provided separately from the central processing device 132 and used as a determination unit.

図３は、本発明に係る半導体装置用DUTボードおよびテスタの第２の実施の形態を、模式的に示した構成図である。図１と同じ物については図１と同じ符号を付し、詳細な説明は省略する。   FIG. 3 is a configuration diagram schematically showing a second embodiment of the DUT board for a semiconductor device and the tester according to the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof is omitted.

第２の実施の形態は、基本的な構成は図１と同様であるが、DUTボード上に、１１３の情報比較手段と、１１４の情報比較結果表示手段を備えている。   The basic configuration of the second embodiment is the same as that shown in FIG. 1 except that 113 information comparison means and 114 information comparison result display means are provided on the DUT board.

情報比較手段１１３は、テスタ記憶領域１３２からテスタ自身の名を、ケーブル１２２とバス１１６を介して読み込むと共に、テストヘッド１２０に装着されたDUTボード１１０のボード記憶装置１１２から、そこに格納されているテスタ名の一覧（1台のみであっても、複数台であっても良い。）を読み込み、さらに、当該ボード記憶装置１１２に格納されているテスタ名の一覧と、テスタ記憶領域１３２に格納されている前記テスタ自身の名とを比較して、装着されたDUTボード１１０の使用可否を判定する。これらの読み出しとテスタ名の比較と使用可否の判定は、情報比較手段１１３自身に収められている判定プログラムによりソフトウェア的に行われる。   The information comparison means 113 reads the name of the tester itself from the tester storage area 132 via the cable 122 and the bus 116, and stores it in the board storage device 112 of the DUT board 110 mounted on the test head 120. A list of tester names (only one or a plurality of testers may be read) is read, and further, a list of tester names stored in the board storage device 112 and stored in the tester storage area 132 It is compared with the name of the tester itself, and the availability of the mounted DUT board 110 is determined. The reading, the comparison of the tester name, and the determination of availability are performed by software by a determination program stored in the information comparison unit 113 itself.

また、情報比較結果表示手段１１４は、情報比較手段１１３が判定した結果を表示する。もし、装着したDUTボードとテスタとが不適合である場合、ワーニングを表示する。これにより作業者にその旨を警告し、さらに予め定められた作業を行うように作業者に促す。   The information comparison result display unit 114 displays the result determined by the information comparison unit 113. If the installed DUT board and tester are incompatible, a warning is displayed. This alerts the operator to that effect and further urges the operator to perform a predetermined task.

さらに、ピンカード１２１の内、バス１１６と接続される部分が、DUTボード１１０へ供給される装着されたテスタ１４０自身の名の送信手段となり、一方、DUTボードのピンカード１２１に対する装着端子の内、バス１１６と接続される部分が上記テスタ名を受信する受信手段となる。   Further, a portion of the pin card 121 connected to the bus 116 serves as a transmission means for the name of the mounted tester 140 supplied to the DUT board 110, while one of the mounting terminals for the pin card 121 of the DUT board. The portion connected to the bus 116 is a receiving means for receiving the tester name.

上述した第２の実施の形態の半導体装置用DUTボードおよびテスタ１００の動作について図４のフローチャートを参照して説明する。動作の順番は（１）から（８）までの番号順となる。   The operation of the semiconductor device DUT board and tester 100 according to the second embodiment will be described with reference to the flowchart of FIG. The order of operations is the order of numbers (1) to (8).

（１）先ず、被測定半導体装置１０と接続しているDUTボード１１０をテストヘッド１２０に装着する。（ステップＳ４０１）
（２）すると、情報比較手段１１３は、自動的にバス１１６をチェックし、テスタ記憶領域１３２の接続を検出する。テスタ記憶領域１３２の接続を検出しないときは、DUTボード１１０を装着し直すか、または交換した後に、再度ステップＳ２０１から始める。（ステップＳ４０２）
（３）テスタ記憶領域１３２の接続を検出した場合は、テスタ本体１３０にあるテスタ記憶領域１３２からテスタ１４０自身のテスタ名を、DUTボードのピンカードに対する装着端子、バス１１６およびケーブル１２２を介して、DUTボード１１０上の情報比較手段１１３が読み込む。（ステップＳ４０３）
（４）同時に、情報比較手段１１３は、DUTボード１１０上のボード記憶装置１１２に記録されているテスタ名の一覧も読み込む。（ステップＳ４０４）
（５）次に、情報比較手段１１３は、上記（３）で読み込んだテスタ１４０自身のテスタ名と上記（４）で読み込んだテスタ名一覧とを比較する。（ステップＳ４０５）
（６）そして、上記（３）のテスタ名一覧の中に上記（４）のテスタ名と合致するものがあった場合は、装着されたDUTボード１１０は、テスタ１４０について使用可能であり、テスト実行の準備ができたと判定し、DUTボード１１０上の情報比較結果表示手段１１４に、その旨表示する。それと共に情報比較手段１１３は、その判定結果を、テスタ本体１３０の中央処理装置１３３に、バス１１６とケーブル１２２を介して伝達する。（ステップＳ４０６）
以上でテストを実行する準備が完了し、以後は、テスタ本体１３０の中央処理装置１３３が、テスタ記憶領域１３２に保存されているテストプログラムを読み出して実行し、試験を行う。（ステップＳ４１０）
（７）一方、ステップＳ４０６で、上記（３）のテスタ名一覧の中に上記（４）と合致するものが無かった場合は、装着されたDUTボード１１０がテスタ１４０について使用することは適合性を欠き、従ってテスト不可と判定しDUTボード１１０上の情報比較結果表示手段１１４にワーニングを表示する。（ステップＳ４０７）
同時に、情報比較手段１１３は、その判定結果を、テスタ本体１３０の中央処理装置１３３に、バス１１６とケーブル１２２を介して伝達する。上記テスト不可の判定結果を受信したテスタ本体１３０の中央処理装置１３３は、テストステップへの移行処理を中断する。（ステップＳ４０８）
（８）作業者は、上記（７）のワーニングを得たら、装着されているDUTボードが間違いであることを確認の上、適切なDUTボードに交換する。そして、ステップＳ４０１から再度行う（ステップＳ４０８）
以上説明したように、本実施の形態によれば、DUTボード１１０上に接続される半導体装置１０のテストが可能な、テスタの名の一覧を格納したボード記憶装置１１２を搭載し、かつテスタ本体１３０にはそのテスタ１３０自身の名を保持するテスタ記憶領域１３２を搭載し、さらにDUTボード１１０上の情報比較手段１１３でDUTボード１１０とテスタ１４０との適合性を判定するようにした。 (1) First, the DUT board 110 connected to the semiconductor device 10 to be measured is mounted on the test head 120. (Step S401)
(2) Then, the information comparison unit 113 automatically checks the bus 116 and detects the connection of the tester storage area 132. When connection of the tester storage area 132 is not detected, the DUT board 110 is remounted or replaced, and the process starts again from step S201. (Step S402)
(3) When connection of the tester storage area 132 is detected, the tester name of the tester 140 itself from the tester storage area 132 in the tester main body 130 is obtained via the mounting terminal for the pin card of the DUT board, the bus 116 and the cable 122. The information comparison means 113 on the DUT board 110 reads. (Step S403)
(4) At the same time, the information comparison unit 113 reads a list of tester names recorded in the board storage device 112 on the DUT board 110. (Step S404)
(5) Next, the information comparison unit 113 compares the tester name of the tester 140 read in (3) with the tester name list read in (4). (Step S405)
(6) If the tester name list in (3) matches the tester name in (4), the mounted DUT board 110 can be used for the tester 140, and the test It is determined that execution is ready, and the information comparison result display unit 114 on the DUT board 110 displays that fact. At the same time, the information comparison unit 113 transmits the determination result to the central processing unit 133 of the tester main body 130 via the bus 116 and the cable 122. (Step S406)
Thus, the preparation for executing the test is completed, and thereafter, the central processing unit 133 of the tester main body 130 reads out and executes the test program stored in the tester storage area 132 to perform the test. (Step S410)
(7) On the other hand, if there is no tester name list in (3) above that matches (4) in step S406, it is appropriate that the mounted DUT board 110 be used for the tester 140. Therefore, it is determined that the test is impossible, and a warning is displayed on the information comparison result display means 114 on the DUT board 110. (Step S407)
At the same time, the information comparison unit 113 transmits the determination result to the central processing unit 133 of the tester main body 130 via the bus 116 and the cable 122. The central processing unit 133 of the tester main body 130 that has received the determination result indicating that the test is not possible interrupts the transition process to the test step. (Step S408)
(8) After obtaining the warning (7), the operator confirms that the installed DUT board is incorrect and replaces it with an appropriate DUT board. And it repeats from step S401 (step S408).
As described above, according to the present embodiment, the board storage device 112 storing a list of tester names capable of testing the semiconductor device 10 connected on the DUT board 110 is mounted, and the tester main body is mounted. 130 is equipped with a tester storage area 132 that holds the name of the tester 130 itself, and the information comparison means 113 on the DUT board 110 determines the compatibility between the DUT board 110 and the tester 140.

これにより、DUTボード１１０とテスタ１４０が必ず対応することになり、多数のDUTボード１１０の管理が不要になり、テスト管理工数を削減することができる。さらに、間違ったDUTボードをテスタに装着したままテストを実行することも防止できる。   As a result, the DUT board 110 and the tester 140 always correspond to each other, and management of a large number of DUT boards 110 becomes unnecessary, and the number of test management steps can be reduced. Furthermore, it is possible to prevent the test from being performed with the wrong DUT board attached to the tester.

なお、第１と第２の実施の形態においては、テスタとDUTボードとの適合性判断の基礎となる第１の情報として、テスタ名を、また、テスタとDUTボードとの適合性判断の基礎となる第２の情報として、DUTボードが装着されたテスタ自身の名を、各々選択したが、本発明はこれに限定されない。例えば、テスタとDUTボードとの適合性判断の基礎となる第１の情報と、テスタとDUTボードとの適合性判断の基礎となる第２の情報について、接続した半導体装置のテストが可能なテスタに関する名前以外の情報でも良い。あるいは、テスタとDUTボードとの適合性判断の基礎となる第１の情報として、DUTボード自身の名を、また、テスタとDUTボードとの適合性判断の基礎となる第２の情報として、テスタが接続できるDUTボード名の一覧表を、各々選択しても良い。何れの場合においても、DUTボードとテスタの両者が使用可能であるか否かに関する比較可能な情報を、DUTボードとテスタがお互いに備えていれば、本発明はその効果を奏する。   In the first and second embodiments, the first information as the basis for determining the compatibility between the tester and the DUT board is the tester name and the basis for determining the compatibility between the tester and the DUT board. As the second information, the name of the tester itself on which the DUT board is mounted is selected, but the present invention is not limited to this. For example, a tester capable of testing a connected semiconductor device with respect to first information as a basis for determining compatibility between a tester and a DUT board and second information as a basis for determining compatibility between a tester and a DUT board. Information other than the name may be used. Alternatively, the first information as the basis for determining the compatibility between the tester and the DUT board is the name of the DUT board itself, and the second information as the basis for determining the compatibility between the tester and the DUT board is the tester. You may select a list of DUT board names that can be connected to. In any case, if the DUT board and the tester each have comparable information regarding whether or not both the DUT board and the tester can be used, the present invention has the effect.

本発明に係る半導体装置用DUTボードおよびテスタの第１の実施の形態を模式的に示した構成図である。1 is a configuration diagram schematically showing a first embodiment of a DUT board for a semiconductor device and a tester according to the present invention. FIG. 図１に示した半導体装置用DUTボードおよびテスタ１００の動作を示したフローチャートである。2 is a flowchart showing the operation of the DUT board for semiconductor device and the tester 100 shown in FIG. 本発明に係る半導体装置用DUTボードおよびテスタの第２の実施の形態を模式的に示した構成図である。It is the block diagram which showed typically 2nd Embodiment of the DUT board for semiconductor devices which concerns on this invention, and a tester. 図２に示した半導体装置用DUTボードおよびテスタ１００の動作を示したフローチャートである。3 is a flowchart showing the operation of the DUT board for semiconductor device and the tester 100 shown in FIG.

符号の説明Explanation of symbols

１０ 半導体装置（DUT）
１００ 半導体装置用DUTボードおよびテスタ
１１０ DUTボード
１１１ ソケット
１１２ ボード記憶装置
１１３ 情報比較手段
１１４ 情報比較結果表示手段
１１５ バス
１１６ バス
１２０ テストヘッド
１２１ ピンガード
１２２ ケーブル
１３０ テスタ本体
１３２ テスタ記憶領域
１３３ 中央処理装置
１３４ 表示装置
１４０ テスタ 10 Semiconductor device (DUT)
DESCRIPTION OF SYMBOLS 100 Semiconductor device DUT board and tester 110 DUT board 111 Socket 112 Board storage device 113 Information comparison means 114 Information comparison result display means 115 Bus 116 Bus 120 Test head 121 Pin guard 122 Cable 130 Tester body 132 Tester storage area 133 Central processing unit 134 Display device 140 Tester

Claims (8)

半導体装置と接続することが可能であって、前記半導体装置の良否判定を行うためのデータをテスタに送信可能な端子を備えたDUTボードにおいて、
前記DUTボードは、テスタとDUTボードとの適合性判断の基礎となる第１の情報を格納するボード記憶装置を備えていることを特徴とする半導体装置用DUTボード。 In a DUT board that can be connected to a semiconductor device and has a terminal capable of transmitting data to the tester for determining whether the semiconductor device is good or bad,
The DUT board includes a board storage device that stores first information that is a basis for determining compatibility between a tester and a DUT board. 半導体装置と接続可能なDUTボードを装着することができると共に、前記半導体装置の良否判定を行うテスタにおいて、
前記テスタは、テスタとDUTボードとの適合性判断の基礎となる第２の情報を格納するテスタ記憶領域と、
前記DUTボードが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報を、前記DUTボードから受信する受信手段と、
前記DUTボードから受信した、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報、及び、前記テスタ記憶領域に格納されている前記テスタとDUTボードとの適合性判断の基礎となる第２の情報に基づいて、前記DUTボードと前記テスタとの適合性を判定する判定手段とを備えていることを特徴とする半導体装置用テスタ。 In a tester that can be mounted with a DUT board that can be connected to a semiconductor device, and performs a pass / fail judgment of the semiconductor device,
The tester includes a tester storage area for storing second information that is a basis for determining compatibility between the tester and the DUT board;
Receiving means for receiving, from the DUT board, first information which is provided in the DUT board and serves as a basis for determining compatibility between the tester and the DUT board;
First information received from the DUT board and serving as a basis for determining compatibility between the tester and the DUT board; and a basis for determining compatibility between the tester and the DUT board stored in the tester storage area. A tester for a semiconductor device, comprising: determination means for determining suitability between the DUT board and the tester based on the second information. DUTボードを装着した場合に、受信手段を介して、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報を自動的に読み込むことを特徴とする請求項２に記載の半導体装置用テスタ。   3. The semiconductor device according to claim 2, wherein when a DUT board is mounted, first information as a basis for determining compatibility between the tester and the DUT board is automatically read via a receiving means. Tester for. 前記DUTボードが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報は、テスタ名であり、
テスタ記憶領域に格納されている、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報は、テスタ自身の名であると共に、前記DUTボードから受信した前記テスタ名と前記テスタ自身の名とを比較して、これらが合致したときに、前記DUTボードと前記テスタとが使用可能であると判定することを特徴とする請求項２または３に記載の半導体装置用テスタ。 The first information that is the basis of the compatibility judgment between the tester and the DUT board provided in the DUT board is a tester name,
The second information that is stored in the tester storage area and serves as a basis for determining compatibility between the tester and the DUT board is the name of the tester itself, and the tester name received from the DUT board and the tester itself. 4. The semiconductor device tester according to claim 2, wherein the DUT board and the tester are determined to be usable when they match each other. 半導体装置と接続可能であるDUTボードを装着することができると共に、前記半導体装置の良否判定を行うテスタにおいて、
前記テスタは、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を格納するテスタ記憶領域と、
前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を、前記DUTボードに送信する送信手段とを備えていることを特徴とする半導体装置用テスタ。 In a tester that can be mounted with a DUT board that can be connected to a semiconductor device, and performs a pass / fail judgment of the semiconductor device,
The tester includes a tester storage area for storing second information that is a basis for determining compatibility between the tester and the DUT board;
A semiconductor device tester, comprising: a transmission unit configured to transmit second information that is a basis for determining compatibility between the tester and the DUT board to the DUT board. 半導体装置と接続可能であって、前記半導体装置の良否判定を行うためのデータをテスタに送信可能な端子を備えたDUTボードにおいて、
前記DUTボードは、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報を格納するボード記憶装置と、
前記テスタが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を、前記テスタから受信する受信手段と、
前記ボード記憶装置に格納されている前記テスタとDUTボードとの適合性判断の基礎となる第１の情報と、前記テスタから受信した前記テスタとDUTボードとの適合性判断の基礎となる第２の情報とに基づいて、前記DUTボードと前記テスタとの適合性を判定する判定手段とを備えていることを特徴とする半導体装置用DUTボード。 In a DUT board that can be connected to a semiconductor device and has a terminal capable of transmitting data to the tester for determining whether the semiconductor device is good or bad,
The DUT board includes a board storage device that stores first information serving as a basis for determining compatibility between the tester and the DUT board;
Receiving means for receiving, from the tester, second information which is provided in the tester and serves as a basis for determining compatibility between the tester and the DUT board;
First information as a basis for determining compatibility between the tester and the DUT board stored in the board storage device, and second information as a basis for determining compatibility between the tester and the DUT board received from the tester. A DUT board for a semiconductor device, comprising: a determination unit that determines compatibility between the DUT board and the tester based on the information. テスタに装着した時に、受信手段を介して、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報を自動的に読み込むことを特徴とする請求項６に記載の半導体装置用DUTボード。   7. The DUT for a semiconductor device according to claim 6, wherein when the tester is mounted on the tester, the second information serving as a basis for determining the compatibility between the tester and the DUT board is automatically read via the receiving means. board. 前記テスタが備えている、前記テスタとDUTボードとの適合性判断の基礎となる第２の情報は、前記テスタ自身の名であり、
前記ボード記憶装置に格納されている、前記テスタとDUTボードとの適合性判断の基礎となる第１の情報は、テスタ名であると共に、
前記テスタから受信した前記テスタ自身の名と、前記テスタ名とを比較して、これらが合致したときに、前記DUTボードと前記テスタとの組合せが使用可能と判定することを特徴とする請求項６または７に記載の半導体装置用DUTボード。 The second information that is provided in the tester and serves as a basis for determining compatibility between the tester and the DUT board is the name of the tester itself,
The first information stored in the board storage device and serving as a basis for determining compatibility between the tester and the DUT board is a tester name,
The tester name received from the tester is compared with the tester name, and when they match, it is determined that the combination of the DUT board and the tester is usable. A DUT board for a semiconductor device according to 6 or 7.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142769A (en) * 1986-12-04 1988-06-15 Matsushita Electric Ind Co Ltd Picture collating device
JPH0480672A (en) * 1990-07-24 1992-03-13 Minato Electron Kk Carrier board for ic having memory
JPH0488650A (en) * 1990-07-31 1992-03-23 Fujitsu Ltd Device and method for testing
JPH0573328A (en) * 1991-09-13 1993-03-26 Mitsubishi Electric Corp Program down load system
JPH08160106A (en) * 1994-11-30 1996-06-21 Ando Electric Co Ltd Test board for ic tester having information holding function

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142769A (en) * 1986-12-04 1988-06-15 Matsushita Electric Ind Co Ltd Picture collating device
JPH0480672A (en) * 1990-07-24 1992-03-13 Minato Electron Kk Carrier board for ic having memory
JPH0488650A (en) * 1990-07-31 1992-03-23 Fujitsu Ltd Device and method for testing
JPH0573328A (en) * 1991-09-13 1993-03-26 Mitsubishi Electric Corp Program down load system
JPH08160106A (en) * 1994-11-30 1996-06-21 Ando Electric Co Ltd Test board for ic tester having information holding function

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