JP2007257672A - Data processor and data processing system - Google Patents

Data processor and data processing system Download PDF

Info

Publication number
JP2007257672A
JP2007257672A JP2007166701A JP2007166701A JP2007257672A JP 2007257672 A JP2007257672 A JP 2007257672A JP 2007166701 A JP2007166701 A JP 2007166701A JP 2007166701 A JP2007166701 A JP 2007166701A JP 2007257672 A JP2007257672 A JP 2007257672A
Authority
JP
Japan
Prior art keywords
data
external memory
memory
control program
rom
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007166701A
Other languages
Japanese (ja)
Inventor
Tomofumi Watanabe
智文 渡辺
Takayuki Suzuki
貴之 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2007166701A priority Critical patent/JP2007257672A/en
Publication of JP2007257672A publication Critical patent/JP2007257672A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data processor capable of reducing the number of pins required for arranging an external memory for storing control program data and eliminating an influence of reduction of the number of pins to predetermined operation processing. <P>SOLUTION: The data processor has an arithmetic processing circuit for performing predetermined arithmetic processing to digital data to store a processing result in a second memory, a control circuit for controlling operations of the arithmetic processing circuit according to a control program and a serial/parallel conversion circuit for receiving each data of the control programs serially read from the first external memory to supply in parallel to the second external memory and the above problem is solved by reading each data of the control program from the first external memory to supply the data to the second external memory before the arithmetic processing circuit starts the arithmetic processing. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ホストコンピュータから入力されるデジタルデータに対して所定の演算処理を行うデータ処理装置及びデータ処理システムに関する。   The present invention relates to a data processing apparatus and a data processing system that perform predetermined arithmetic processing on digital data input from a host computer.

従来より、記録媒体にデータを記録するデータ記録装置として、記録媒体に光ディスクを用いた光ディスク装置がある。このような光ディスク装置としては、例えば、１度だけのデータの書き込みが可能なＣＤ−Ｒ(CD-Recordable)ディスク、又は、繰り返し書き込みが可能なＣＤ−ＲＷ(CD-ReWritable)ディスクを用いるものとして、ＣＤ−Ｒ／ＣＤ−ＲＷシステムが広く使用されている。このようなＣＤ−Ｒ／ＣＤ−ＲＷシステムにおいては、データを記録する際に、記録されるデータに対して誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣを付加して符号化するように構成される。   Conventionally, as a data recording apparatus for recording data on a recording medium, there is an optical disk apparatus using an optical disk as a recording medium. As such an optical disk device, for example, a CD-R (CD-Recordable) disk capable of writing data only once or a CD-RW (CD-ReWritable) disk capable of repeated writing is used. CD-R / CD-RW systems are widely used. Such a CD-R / CD-RW system is configured to add an error detection code EDC and an error correction code ECC to the recorded data when recording the data.

図５は、従来のＣＤ−Ｒ／ＣＤ−ＲＷシステムの概略構成を示すブロック図である。ＣＤ−Ｒ／ＣＤ−ＲＷシステムは、ＣＤ−ＲＯＭエンコーダ１、デジタル信号処理回路２、アナログ信号処理回路３、ピックアップ４、ピックアップ制御６、バッファＲＡＭ７及び制御マイコン８より構成される。   FIG. 5 is a block diagram showing a schematic configuration of a conventional CD-R / CD-RW system. The CD-R / CD-RW system includes a CD-ROM encoder 1, a digital signal processing circuit 2, an analog signal processing circuit 3, a pickup 4, a pickup control 6, a buffer RAM 7, and a control microcomputer 8.

ＣＤ−ＲＯＭエンコーダ１は、ホストコンピュータから転送される２０４８バイトのデータを取り込み、このデータに対して誤り検出符号ＥＤＣ(Error Detection Code)及び誤り訂正符号ＥＣＣ(Error Correction Code)を付加して符号化を行う。こうして生成されるＣＤ−ＲＯＭデータは、図６に示すように、２３５２バイト〔２４バイトラ９８フレーム〕で１ブロックとして扱われ、例えば、モード１の場合、各ブロックが同期データ〔１２バイト〕、ヘッダデータ〔４バイト〕、ユーザーデータ〔２０４８バイト〕、誤り検出符号ＥＤＣ〔４バイト〕、スペース〔８バイト〕及び誤り訂正符号ＥＣＣ〔２７６バイト〕から構成される。そして、同期データを除く２３４０バイトに対してスクランブル処理が施されて出力される。このＣＤ−ＲＯＭエンコーダ１は、近年において、光ディスクから読み出されたＣＤ−ＲＯＭデータに対して誤り訂正処理及び誤り検出処理を施して復号化を行うＣＤ−ＲＯＭデコーダと個々の処理回路が共通化され、符号器としての機能と復号器としての機能が一体となって１チップ構成とされているのが一般的である。   The CD-ROM encoder 1 takes in 2048-byte data transferred from the host computer and encodes this data by adding an error detection code EDC (Error Detection Code) and an error correction code ECC (Error Correction Code). I do. As shown in FIG. 6, the CD-ROM data generated in this way is handled as one block with 2352 bytes (24 bytes and 98 frames). For example, in the case of mode 1, each block has synchronous data [12 bytes] and a header. Data [4 bytes], user data [2048 bytes], error detection code EDC [4 bytes], space [8 bytes], and error correction code ECC [276 bytes]. Then, 2340 bytes excluding the synchronization data are scrambled and output. In recent years, the CD-ROM encoder 1 has a common processing circuit and a CD-ROM decoder that performs decoding by performing error correction processing and error detection processing on CD-ROM data read from an optical disc. In general, the function as an encoder and the function as a decoder are integrated into a one-chip configuration.

デジタル信号処理回路２は、ＣＤ−ＲＯＭエンコーダ１から出力されるＣＤ−ＲＯＭデータを１フレーム〔２４バイト〕単位で取り込み、このデータに対してＣＩＲＣ(Cross-Interleave Reed-Solomon Code)に基づく所定の演算処理を施してＣ1、Ｃ2符号を生成する。そして、算出したＣ1、Ｃ2符号をＣＤ−ＲＯＭエンコーダ１から取り込んだデータに付加して３２バイトのデータを生成し、このデータに対してインターリーブ処理を施した後に、ＥＦＭ変調(Eight to Fourteen Modulation)を施して出力する。アナログ信号処理回路３は、デジタル信号処理回路２から出力されるデータをシリアルで受け取り、このデータのレベルの変化を読み取って光ディスク５へのレーザー照射を制御する制御信号を生成する。 The digital signal processing circuit 2 takes in the CD-ROM data output from the CD-ROM encoder 1 in units of one frame [24 bytes], and with respect to this data, predetermined data based on CIRC (Cross-Interleave Reed-Solomon Code). An arithmetic process is performed to generate C 1 and C 2 codes. Then, the calculated C 1 and C 2 codes are added to the data fetched from the CD-ROM encoder 1 to generate 32-byte data. After interleaving is performed on this data, EFM modulation (Eight to Fourteen) is performed. Modulation) and output. The analog signal processing circuit 3 receives the data output from the digital signal processing circuit 2 serially, reads a change in the level of this data, and generates a control signal for controlling the laser irradiation to the optical disc 5.

ピックアップ４は、アナログ信号処理回路３で生成された制御信号に従って光ディスク５に対してレーザーを照射し、所望のＣＤ−ＲＯＭデータを光ディスク５に記録する。光ディスク５は、例えば、１度だけの書き込みが可能な記録膜を有するＣＤ−Ｒディスク、又は、多数回の書き込みが可能な記録膜を有するＣＤ−ＲＷディスクである。ＣＤ−Ｒディスクでは、有機色素で形成される記録膜が高パワーレーザーの熱によって融解され、穴状のピットが形成されることによってデータが記録される。一方、ＣＤ−ＲＷディスクで
は、レーザーの急熱、急冷によって記録層に非晶質相が形成され、光の反射率が変更されることによってデータが記録される。 The pickup 4 irradiates the optical disc 5 with a laser according to the control signal generated by the analog signal processing circuit 3, and records desired CD-ROM data on the optical disc 5. The optical disc 5 is, for example, a CD-R disc having a recording film that can be written only once, or a CD-RW disc having a recording film that can be written many times. In a CD-R disc, a recording film formed of an organic dye is melted by the heat of a high power laser, and data is recorded by forming hole-like pits. On the other hand, in a CD-RW disc, an amorphous phase is formed in the recording layer by rapid heating and quenching of the laser, and data is recorded by changing the light reflectance.

ピックアップ制御回路６は、光ディスク５に予め記録されている案内溝（グルーブ）に沿って正しくデータが記録されるように、ピックアップ４の位置を制御する。具体的には、ピックアップ４から案内溝に対してレーザーを照射し、このレーザーの反射光よりレーザーの光軸の溝中心からのズレ量を測定する。そして、そのズレ量に応じてピックアップ４の位置を補正することで、レーザー光が案内溝上を正しくトレースするようにしている。   The pickup control circuit 6 controls the position of the pickup 4 so that data is correctly recorded along guide grooves (grooves) recorded in advance on the optical disk 5. Specifically, a laser is emitted from the pickup 4 to the guide groove, and the amount of deviation of the laser optical axis from the groove center is measured from the reflected light of the laser. Then, by correcting the position of the pickup 4 according to the amount of deviation, the laser light is traced correctly on the guide groove.

バッファＲＡＭ７は、ＣＤ−ＲＯＭエンコーダ１に接続され、ホストコンピュータからＣＤ−ＲＯＭエンコーダ１に入力されるデータを一時的に記憶する。ＣＤ−ＲＯＭエンコーダ１では、誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣが１ブロック毎に算出されると共に、算出された符号が１ブロック分のデータに対して付加されるため、ＣＤ−ＲＯＭエンコーダ１での処理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが必要となる。そこで、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯＭデータを記憶するようにバッファＲＡＭ７が設けられる。   The buffer RAM 7 is connected to the CD-ROM encoder 1 and temporarily stores data input to the CD-ROM encoder 1 from the host computer. In the CD-ROM encoder 1, the error detection code EDC and the error correction code ECC are calculated for each block, and the calculated code is added to the data for one block. This process requires at least one block of CD-ROM data. Therefore, a buffer RAM 7 is provided to store one block of CD-ROM data necessary for each process.

制御マイコン８は、ＣＤ−ＲＯＭエンコーダ１、デジタル信号処理回路２、アナログ信号処理回路３及びピックアップ制御回路６に接続され、これらＣＤ−Ｒ／ＣＤ−ＲＷシステムの各部を制御プログラムに従って統括的に制御する。この制御マイコン８で用いられる制御プログラムは、外付けされるフラッシュメモリ等の不揮発性メモリ（図示せず）に予め記憶されており、ホストコンピュータから入力されるコマンドデータに応答して適宜読み出される。これにより、ホストコンピュータからの指示に従って、各部の動作が制御される。   The control microcomputer 8 is connected to the CD-ROM encoder 1, the digital signal processing circuit 2, the analog signal processing circuit 3, and the pickup control circuit 6, and comprehensively controls each part of the CD-R / CD-RW system according to a control program. To do. The control program used in the control microcomputer 8 is stored in advance in a non-volatile memory (not shown) such as an external flash memory, and is read out appropriately in response to command data input from the host computer. Thereby, the operation of each unit is controlled in accordance with an instruction from the host computer.

このようなＣＤ−Ｒ／ＣＤ−ＲＷシステムでは、近年の集積化技術の向上に伴って制御マイコン８をＣＤ−ＲＯＭエンコーダ１と同一の半導体基板上に形成して制御マイコン内蔵型のＣＤ−ＲＯＭエンコーダチップを構成している。これにより、部品点数を削減することができ、システム全体の小型化を図ることができる。しかしながら、このような場合、制御マイコン８に隣接して配置されていた不揮発性メモリが制御マイコン８の内蔵に伴ってＣＤ−ＲＯＭエンコーダチップに外付けされることとなり、ＣＤ−ＲＯＭエンコーダチップの総ピン数が増加してしまう。この結果、ＣＤ−ＲＯＭエンコーダチップ自体のチップ面積の増大を招き、これは、システム全体の更なる小型化への障害となっている。   In such a CD-R / CD-RW system, a control microcomputer 8 is formed on the same semiconductor substrate as the CD-ROM encoder 1 in accordance with recent improvements in integration technology, and a CD-ROM with a built-in control microcomputer. An encoder chip is configured. Thereby, the number of parts can be reduced, and the entire system can be reduced in size. However, in such a case, the non-volatile memory arranged adjacent to the control microcomputer 8 is externally attached to the CD-ROM encoder chip with the built-in control microcomputer 8, and the total of the CD-ROM encoder chip is reduced. The number of pins will increase. As a result, the chip area of the CD-ROM encoder chip itself increases, which is an obstacle to further downsizing of the entire system.

半導体集積装置のチップ面積は、内部回路の集積度に拘わらず、チップ外周に配置されるピン数によって決定される場合があり得る。このような傾向は、近年の集積化技術の高度化が進むに従って強くなり、上述のような制御マイコンを内蔵するＣＤ−ＲＯＭエンコーダ１（データ処理装置）でも例外ではない。例えば、総ピン数が２５６ピンで設定されたＣＤ−ＲＯＭエンコーダチップの場合、このチップが正方形形状で形成されるとすると、一辺に６４ピンが形成されることになり、これには、チップの一辺で一定以上の長さが必要となる。したがって、内部回路の集積度を向上させてチップ面積の縮小化を如何に図ったとしても、チップの一辺の長さをピン配置のために必要となる長さよりも短くすることはできない。このため、チップ面積の縮小化を推進するためには、チップで配置される総ピン数を低減させることが重要な課題となっている。   The chip area of the semiconductor integrated device may be determined by the number of pins arranged on the outer periphery of the chip regardless of the degree of integration of the internal circuit. Such a tendency becomes stronger as the integration technology in recent years progresses, and the CD-ROM encoder 1 (data processing apparatus) incorporating the control microcomputer as described above is no exception. For example, in the case of a CD-ROM encoder chip in which the total number of pins is set to 256 pins, if this chip is formed in a square shape, 64 pins are formed on one side. A certain length is required on one side. Therefore, no matter how the integration of the internal circuits is improved to reduce the chip area, the length of one side of the chip cannot be made shorter than the length required for pin arrangement. For this reason, in order to promote the reduction of the chip area, it is an important issue to reduce the total number of pins arranged in the chip.

そこで、本願発明は、総ピン数の低減を可能とし、チップ面積の縮小化を図ることのできるデータ処理装置及びデータ処理システムの提供を目的とする。   Accordingly, an object of the present invention is to provide a data processing device and a data processing system that can reduce the total number of pins and reduce the chip area.

本願発明は、順次入力されるデジタルデータに対して所定の演算処理を施すデータ処理装置において、第１の外部メモリに接続され、第１の外部メモリに格納された制御プログラムの読み出しを制御する第１のメモリ制御回路と、第２の外部メモリに接続され、第２の外部メモリの読み出し及び書き込み動作を制御する第２のメモリ制御回路と、デジタルデータに対して所定の演算処理を施して、処理結果を第２のメモリに格納する演算処理回路と、制御プログラムに従って演算処理回路の動作を制御する制御回路と、第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、を備え、演算処理回路が演算処理を開始する前に、制御プログラムの各データを第１の外部メモリから読み出して第２の外部メモリに供給すること、を特徴とする。   The present invention provides a data processing apparatus that performs predetermined arithmetic processing on sequentially input digital data, connected to a first external memory, and controls reading of a control program stored in the first external memory. A first memory control circuit, a second memory control circuit that is connected to the second external memory and controls read and write operations of the second external memory, and performs predetermined arithmetic processing on the digital data, Receiving each data of the arithmetic processing circuit for storing the processing result in the second memory, the control circuit for controlling the operation of the arithmetic processing circuit according to the control program, and the control program serially read from the first external memory, Serial / parallel conversion circuit that supplies the external memory in parallel, and control the arithmetic processing circuit before starting the arithmetic processing. Supplying to the second external memory reads each data program from the first external memory, and wherein.

本願発明によれば、順次入力されるデジタルデータに対して所定の演算処理を施すデータ処理装置において、データ処理装置と第１の外部メモリとをシリアル配線を介して接続している。これにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができ、当該データ処理装置全体としての総ピン数を低減することができる。更に、演算処理回路が演算処理を開始する前に際して制御プログラムデータを第２の外部メモリに転送することで、この後は、第２の外部メモリを介して制御プログラムデータの授受が可能となる。したがって、所定の演算処理に対して、シリアル転送の影響を皆無とすることができる。   According to the present invention, in a data processing device that performs predetermined arithmetic processing on sequentially input digital data, the data processing device and the first external memory are connected via the serial wiring. As a result, the number of pins required to arrange the first external memory for storing the control program data can be reduced, and the total number of pins as the entire data processing apparatus can be reduced. Further, the control program data is transferred to the second external memory before the arithmetic processing circuit starts the arithmetic processing, and thereafter, the control program data can be exchanged through the second external memory. Therefore, it is possible to eliminate the influence of serial transfer on the predetermined arithmetic processing.

［第１の実施形態］
図１は、本願発明の第１の実施形態であるＣＤ−ＲＯＭエンコーダの概略構成を示すブロック構成図である。ＣＤ−ＲＯＭエンコーダ１１は、ホストインターフェース１２、誤り検出処理回路１３、誤り訂正処理回路１４、ＤＳＰインターフェース１５、制御マイコン１８、メモリ制御回路１７及びシリアル／パラレル変換器１９が同一の半導体基板上に形成されて構成され、このＣＤ−ＲＯＭデコーダ１１に第１の外部メモリ２０及び第２の外部メモリ１６が外付けされる。このＣＤ−ＲＯＭエンコーダ１１は、近年において、光ディスクから読み出されたデータに対して符号誤りの訂正処理及び検出処理を施すＣＤ−ＲＯＭデコーダと個々の処理回路が共通化されて一体型を成すのが一般的である（以下、ＣＤ−ＲＯＭエンコーダ／デコーダ１１と称する）。 [First Embodiment]
FIG. 1 is a block configuration diagram showing a schematic configuration of a CD-ROM encoder according to the first embodiment of the present invention. In the CD-ROM encoder 11, a host interface 12, an error detection processing circuit 13, an error correction processing circuit 14, a DSP interface 15, a control microcomputer 18, a memory control circuit 17, and a serial / parallel converter 19 are formed on the same semiconductor substrate. The first external memory 20 and the second external memory 16 are externally attached to the CD-ROM decoder 11. In recent years, the CD-ROM encoder 11 is integrated with a CD-ROM decoder that performs correction processing and detection processing of code errors on data read from an optical disc and individual processing circuits. (Hereinafter referred to as the CD-ROM encoder / decoder 11).

ホストインターフェース１２は、ホストコンピュータ側及びＣＤ−ＲＯＭエンコーダ／デコーダ１１内で共通のデータ伝送路として配置されるデータバス２５に接続されると共に、制御コマンドの伝送路として配置されるコマンドバス２６に接続され、制御コマンドの指示に応答して、ＣＤ−ＲＯＭエンコーダ／デコーダ１１とホストコンピュータとのインターフェースを成す。   The host interface 12 is connected to a data bus 25 arranged as a common data transmission path in the host computer side and the CD-ROM encoder / decoder 11 and to a command bus 26 arranged as a transmission path for control commands. In response to the instruction of the control command, the CD-ROM encoder / decoder 11 and the host computer are interfaced.

誤り検出処理回路１３は、データバス２５及びコマンドバス２６に接続され、ＣＤ−ＲＯＭデータの記録時において誤り検出符号ＥＤＣ(P)(EDC Parity)を算出すると共に、ＣＤ−ＲＯＭデータの再生時において符号誤りの有無を検出する。詳しくは、ＣＤ−ＲＯＭデータの記録時において、ホストコンピュータ側から入力されたデジタルデータを１ブロック単位で取り込み、取り込んだデータに対して所定の演算処理を施して誤り検出符号ＥＤＣ(P)を算出する。一方、ＣＤ−ＲＯＭデータの再生時には、誤り訂正処理回路１４で符号の誤りが訂正されたＣＤ−ＲＯＭデータを１ブロック分取り込み、記録の際に付された誤り検出符号ＥＤＣ(P)を用いて演算処理を行い、符号誤りの有無を検出する。 The error detection processing circuit 13 is connected to the data bus 25 and the command bus 26, calculates the error detection code EDC (P) (EDC Parity) when recording the CD-ROM data, and reproduces the CD-ROM data. The presence or absence of a code error is detected. Specifically, when recording CD-ROM data, digital data input from the host computer side is fetched in units of blocks, and predetermined arithmetic processing is performed on the fetched data to calculate an error detection code EDC (P) . To do. On the other hand, at the time of reproduction of CD-ROM data, one block of CD-ROM data whose code error has been corrected by the error correction processing circuit 14 is fetched, and the error detection code EDC (P) attached at the time of recording is used. An arithmetic process is performed to detect the presence or absence of a code error.

誤り訂正処理回路１４は、データバス２５及びコマンドバス２６に接続され、ＣＤ−ＲＯＭデータの記録時において誤り訂正符号ＥＣＣ( P)(Ｐ符号語、Ｑ符号語のそれぞれのParity)の算出を行うと共に、ＣＤ−ＲＯＭデータの再生時においてＣＤ−ＲＯＭデータの符号誤りの訂正を行う。詳しくは、ＣＤ−ＲＯＭデータの記録時において、誤り検出符号ＥＤＣ(P)の付されたデータを１ブロック単位で取り込み、このデータに対して所定の演算処理を施してＰ系列、Ｑ系列の２系列の誤り訂正符号ＥＣＣ(P)を算出する。このＥＣＣのＰ符号語及びＱ符号語は、図２に示すように、同期データ〔１２バイト〕＋ヘッダデータ〔４バイト〕＋ユーザーデータ〔２０４８バイト〕からなる２０６４バイトのＣＤ−ＲＯＭデータが上位バイト及び下位バイトに分割された各プレーンの１０３２個のシンボルデータに対し、Ｐ系列及びＱ系列に従って２４個及び４３個毎にそれぞれ２個ずつ付される。一方、ＣＤ−ＲＯＭデータの再生時には、光ディスクから読み出されたＣＤ−ＲＯＭデータを１ブロック単位で取り込み、記録の際に付された誤り訂正符号ＥＣＣ(P)を用いて、そのブロックに含まれる符号誤りの訂正を行う。ＣＤ−ＲＯＭデータの誤り訂正処理においては、プレーン毎に設定されるＰ符号語、Ｑ符号語に基づいて、各符号語を含むシンボルデータに対してシンドローム演算が行われる。そして、プレーン内の符号誤りの位置及びその誤りによって生じる誤差が算出され、この誤差分が誤り位置に対応したシンボルデータに加算されることで、符号誤りが訂正される。 The error correction processing circuit 14 is connected to the data bus 25 and the command bus 26, and calculates an error correction code ECC (P) (Parity of each of P code word and Q code word ) when recording CD-ROM data. At the same time, the code error of the CD-ROM data is corrected when the CD-ROM data is reproduced. Specifically, at the time of recording CD-ROM data, the data with the error detection code EDC (P) is fetched in units of one block, and this data is subjected to a predetermined calculation process to obtain the P series and Q series 2 A sequence error correction code ECC (P) is calculated. As shown in FIG. 2, the ECC P codeword and Q codeword are composed of 2064-byte CD-ROM data consisting of synchronous data [12 bytes] + header data [4 bytes] + user data [2048 bytes]. For each of the 322 symbol data of each plane divided into bytes and low-order bytes, two are added every 24 and 43 according to the P-sequence and Q-sequence. On the other hand, at the time of reproducing CD-ROM data, the CD-ROM data read from the optical disk is fetched in units of one block and included in the block using the error correction code ECC (P) added at the time of recording. Corrects the code error. In the error correction processing of CD-ROM data, a syndrome operation is performed on symbol data including each code word based on the P code word and Q code word set for each plane. The position of the code error in the plane and the error caused by the error are calculated, and the error is added to the symbol data corresponding to the error position, thereby correcting the code error.

ＤＳＰインターフェース１５は、デジタル信号処理回路(DSP：Digital Signal Processor)に接続され、ＣＤ−ＲＯＭエンコーダ／デコーダ１１とＤＳＰ側との間のインターフェースを成す。メモリ制御回路１７は、第２の外部メモリ１６、データバス２５及びコマンドバス２６に接続され、制御コマンドに応答して第２の外部メモリ１６へのデータの書き込み及び読み出しを制御する。   The DSP interface 15 is connected to a digital signal processor (DSP) and forms an interface between the CD-ROM encoder / decoder 11 and the DSP side. The memory control circuit 17 is connected to the second external memory 16, the data bus 25, and the command bus 26, and controls writing and reading of data to and from the second external memory 16 in response to the control command.

第２の外部メモリ１６は、例えば、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＤＲＡＭ(Synchronous DRAM)、ＳＲＡＭ(Static Random Access Memory)等の読み出し及び書き込みが自由な記憶媒体からなり、ホストインターフェース１２を介してホストコンピュータ側から取り込まれた２０４８バイトのデータや誤り検出処理回路１３で算出された誤り検出符号ＥＤＣ(P)等の誤り訂正及び検出処理で用いられるデータを一時的に格納する。この第２の外部メモリ１６は、配線２３を介してメモリ制御回路１７に接続され、更に、このメモリ制御回路１７を介してデータバス２５及びコマンドバス２６に接続される。第２の外部メモリ１６とメモリ制御回路１７を接続する配線２３は、第２の外部メモリ１６とＣＤ−ＲＯＭエンコーダ／デコーダ１１内の各回路との間で授受される計算結果やアドレスデータ等のデータのビット数に対してパラレルに設定され、例えば、アドレスデータ伝送用に１４本、データ伝送用に１６本及び各部の制御に用いられる制御信号用に１０本程度の計約４０本程度の複数の配線が設定される。 The second external memory 16 includes a storage medium that can be freely read and written, such as a DRAM (Dynamic Random Access Memory), an SDRAM (Synchronous DRAM), and an SRAM (Static Random Access Memory). Data used in error correction and detection processing such as 2048 bytes of data fetched from the host computer side and error detection code EDC (P) calculated by the error detection processing circuit 13 are temporarily stored. The second external memory 16 is connected to the memory control circuit 17 via the wiring 23, and further connected to the data bus 25 and the command bus 26 via the memory control circuit 17. The wiring 23 connecting the second external memory 16 and the memory control circuit 17 is used for calculation results, address data, etc. exchanged between the second external memory 16 and each circuit in the CD-ROM encoder / decoder 11. Set in parallel to the number of bits of data, for example, a total of about 40 total of about 14 for address data transmission, 16 for data transmission and about 10 for control signals used for controlling each part. Wiring is set.

制御マイコン１８は、データバス２５及びコマンドバス２６に接続され、これらバスラインを介して上記ホストインターフェース１２、誤り検出処理回路１３、誤り訂正処理回路１４、ＤＳＰインターフェース１５及びメモリ制御回路１７に接続される。この制御マイコン１８は、ＣＤ−ＲＯＭエンコーダ／デコーダ１１の各部をコマンドバス２６を介して統括的に制御する。この制御マイコン１８による各部の制御は、別途準備される制御プログラムに従って行われ、ホストコンピュータ側から与えられるコマンドデータに応じて適宜選択的に取り出される制御プログラムデータが実行されることでなされる。また、制御マイコン１８は、上記ＣＤ−ＲＯＭエンコーダ／デコーダ１１の各部のみならず、例えば、ＤＳＰやピックアップ制御回路のようなＣＤ−Ｒ／ＣＤ−ＲＷシステムの各部にも接続され、システム全体の統括的な制御も担っている。   The control microcomputer 18 is connected to the data bus 25 and the command bus 26, and is connected to the host interface 12, the error detection processing circuit 13, the error correction processing circuit 14, the DSP interface 15 and the memory control circuit 17 through these bus lines. The The control microcomputer 18 comprehensively controls each part of the CD-ROM encoder / decoder 11 via the command bus 26. Control of each part by the control microcomputer 18 is performed according to a separately prepared control program, and is executed by executing control program data that is selectively extracted in accordance with command data given from the host computer side. The control microcomputer 18 is connected not only to each part of the CD-ROM encoder / decoder 11 but also to each part of a CD-R / CD-RW system such as a DSP and a pickup control circuit, for example, to control the entire system. Is also responsible for general control.

第１の外部メモリ２０は、例えば、フラッシュメモリ等の不揮発性メモリからなり、制御マイコン１８で用いられる制御プログラムデータを予め記憶している。このような不揮
発性メモリは、電源が遮断されてもデータを記憶しておくことが可能であると共に、データの電気的な書き込みや消去も自由に行うことができる。このため、制御プログラムのデータを予め記憶しておくだけでなく、制御プログラムのデータをホストコンピュータからの指示に応じて逐次書き換えることもできる。図３に、この第１の外部メモリ２０のブロック構成の一例を示す。第１の外部メモリ２０は、メモリセルの集合体であるメモリセルアレイ３１、アドレスデータをラッチするアドレスバッファ３２、アドレスデータに基づいて特定のメモリセルを活性化するロウデコーダ３３及びカラムデコーダ３４、書き込みデータ、読み出しデータをラッチするデータ入出力バッファ３５、各部の動作を制御する制御回路３６に、更に、パラレル／シリアル変換回路３７を備えて構成される。このパラレル／シリアル変換回路３７は、メモリセルアレイ３１からパラレルで読み出されたデータをシリアルなデータに変換すると共に、ＣＤ−ＲＯＭエンコーダ／デコーダ側からシリアルで入力されるデータをパラレルなデータに変換する回路である。これにより、第１の外部メモリ２０とシリアル／パラレル変換回路１９とを接続する配線２２は、データ入出力用に１本及び制御信号用に２本（アドレスデータラッチ用のクロック信号線、チップイネーブル用の信号線）の計３本で設定することができる。尚、データ線としての１本は、メモリセルアレイ３１から読み出されるデータに加えて、アドレスデータ及びコマンドデータの伝送路としても用いられる。このため、データ線においては、アドレスデータの後に連続して読み出しデータ、或いは、書き込みデータの入出力が行われると共に、これら読み出しデータ、或いは、書き込みデータの入出力と時分割でコマンドデータの入力が行われる。また、ここでは、データ入出力の信号線として１本を割り当てているが、データ入力用及び出力用のそれぞれに１本ずつを割り当て、第１の外部メモリ２０から出される配線として計４本が設定されても良い。 The first external memory 20 is composed of a non-volatile memory such as a flash memory, for example, and stores in advance control program data used by the control microcomputer 18. Such a nonvolatile memory can store data even when the power is cut off, and can freely perform electrical writing and erasing of data. For this reason, not only can the data of the control program be stored in advance, but the data of the control program can be rewritten sequentially in response to an instruction from the host computer. FIG. 3 shows an example of a block configuration of the first external memory 20. The first external memory 20 includes a memory cell array 31 that is an aggregate of memory cells, an address buffer 32 that latches address data, a row decoder 33 and a column decoder 34 that activate a specific memory cell based on the address data, a write A data input / output buffer 35 for latching data and read data, a control circuit 36 for controlling the operation of each unit, and a parallel / serial conversion circuit 37 are further provided. The parallel / serial conversion circuit 37 converts data read in parallel from the memory cell array 31 into serial data, and converts data input serially from the CD-ROM encoder / decoder side into parallel data. Circuit. As a result, the wiring 22 connecting the first external memory 20 and the serial / parallel conversion circuit 19 is one for data input / output and two for control signals (clock signal line for address data latch, chip enable) For a total of three signal lines). One data line is used as a transmission path for address data and command data in addition to data read from the memory cell array 31. Therefore, on the data line, read data or write data is input / output continuously after the address data, and command data is input in a time-sharing manner with the input / output of the read data or write data. Done. Here, one line is assigned as a data input / output signal line, but one line is assigned to each of the data input and output lines, and a total of four lines are provided as wirings from the first external memory 20. It may be set.

シリアル／パラレル変換回路１９は、配線２２を介して第１の外部メモリ２０に接続され、第１の外部メモリ２０からシリアルで出力されるデータを取り込む。このシリアル／パラレル変換回路１９は、一方でデータバス２５及びコマンドバス２６にも接続されており、第１の外部メモリ２０からシリアルで取り込んだ制御プログラムデータをパラレルに変換してデータバス２５に出力し、メモリ制御回路１７を介して第２の外部メモリ１６に供給する。また、シリアル／パラレル変換回路１９は、配線２２、データバス２５及びコマンドバス２６とは別の経路で制御マイコン１８と直接接続されている。これは、ホストコンピュータ側からの指示に応答して制御プログラムデータの書き換えが行われる際に用いられる経路である。即ち、ホストコンピュータ側から制御プログラムデータの書き換えの指示が制御マイコン１８に与えられ、この指示に応じて制御マイコン１８が制御プログラムデータの書き換えのための制御信号を生成する。そして、この制御信号をシリアル／パラレル変換回路１９を介してシリアルで第１の外部メモリ２０に供給し、第１の外部メモリ２０に対して制御プログラムデータの書き換えを指示する。   The serial / parallel conversion circuit 19 is connected to the first external memory 20 via the wiring 22 and takes in data output serially from the first external memory 20. The serial / parallel conversion circuit 19 is also connected to the data bus 25 and the command bus 26 on the one hand, and converts the control program data fetched serially from the first external memory 20 into parallel and outputs it to the data bus 25. Then, it is supplied to the second external memory 16 via the memory control circuit 17. Further, the serial / parallel conversion circuit 19 is directly connected to the control microcomputer 18 through a route different from the wiring 22, the data bus 25 and the command bus 26. This is a path used when control program data is rewritten in response to an instruction from the host computer. That is, an instruction to rewrite the control program data is given to the control microcomputer 18 from the host computer side, and the control microcomputer 18 generates a control signal for rewriting the control program data in accordance with this instruction. Then, this control signal is serially supplied to the first external memory 20 via the serial / parallel conversion circuit 19 and instructs the first external memory 20 to rewrite the control program data.

次に、図１の動作を説明する。先ず、ＣＤ−ＲＯＭエンコーダ／デコーダ１１（ＣＤ−Ｒシステム／ＣＤ−ＲＷシステム）の起動に際して、第１の外部メモリ２０に格納されている制御プログラムデータが順次出力され、メモリ制御回路１７を介して第２の外部メモリ１６へ格納される。この際、第１の外部メモリ２０からは、各データがシリアルにシリアル／パラレル変換回路１９へ出力され、このシリアル／パラレル変換回路１９でパラレルに変換されてメモリ制御回路１７へ出力される。ここでは、第１の外部メモリ２０からシリアルでデータが出力されるため、パラレルで出力されるよりも長いデータ伝送時間を必要とするが、第１の外部メモリ２０からのデータ転送がＣＤ−ＲＯＭエンコーダ／デコーダ１１内で他のデータ処理が開始される前の段階で一括的に行われるため、問題となることがない。即ち、制御プログラムデータの転送は、誤り訂正や誤り検出処理の期間と無関係に行われ、誤り訂正や誤り検出処理における処理速度への影響が皆無となっている。また、第２の外部メモリ１６の容量は、制御プログラムデータの全容量に対して十分に大きく設定されており、たとえ第２の外部メモリ１６にすべての制御プログラムデータを格
納したとしても、誤り訂正や誤り検出の処理で用いられる各データの格納に何ら影響を与えることはない。こうして第２の外部メモリ１６への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。 Next, the operation of FIG. 1 will be described. First, when the CD-ROM encoder / decoder 11 (CD-R system / CD-RW system) is started, the control program data stored in the first external memory 20 is sequentially output, and is sent via the memory control circuit 17. It is stored in the second external memory 16. At this time, each data is serially output from the first external memory 20 to the serial / parallel conversion circuit 19, converted into parallel by the serial / parallel conversion circuit 19, and output to the memory control circuit 17. Here, since data is output serially from the first external memory 20, a longer data transmission time than that output in parallel is required. However, data transfer from the first external memory 20 is a CD-ROM. Since it is performed collectively at a stage before other data processing is started in the encoder / decoder 11, there is no problem. That is, the transfer of the control program data is performed regardless of the period of error correction or error detection processing, and there is no influence on the processing speed in error correction or error detection processing. Further, the capacity of the second external memory 16 is set sufficiently large with respect to the total capacity of the control program data. Even if all the control program data is stored in the second external memory 16, error correction is performed. And storage of each data used in error detection processing is not affected at all. When the transfer of the control program data to the second external memory 16 is thus completed, preparations for waiting for an instruction from the host computer are completed.

続いて、ホストコンピュータ側から制御マイコン１８に対してＣＤ−ＲＯＭエンコーダ／デコーダ１１の動作開始の指示が与えられると、制御マイコン１８では、ホストインターフェース１２を介してホストコンピュータ側から出力されるコマンドデータを取り込む。そして、コマンドデータに従って適宜必要な制御プログラムデータを第２の外部メモリ１６から取り出し、ＣＤ−ＲＯＭデータの記録、或いは、再生における各部の制御を順次行っていく。尚、これらＣＤ−ＲＯＭデータの記録、再生に際し、誤り訂正符号ＥＣＣ(P)等の算出結果、または、ホストコンピュータ側やＤＳＰ側から取り込まれるデータ等は、データの処理過程において、第２の外部メモリ１６に一時的に格納されるが、これら第２の外部メモリ１６と各部とのデータの授受は、すべてパラレルで行われる。したがって、誤り訂正処理及び検出処理のために要する処理期間を従来の構成に比べて長期化させることがない。 Subsequently, when an instruction to start the operation of the CD-ROM encoder / decoder 11 is given from the host computer side to the control microcomputer 18, the control microcomputer 18 outputs command data output from the host computer side via the host interface 12. Capture. Then, necessary control program data is taken out from the second external memory 16 according to the command data, and control of each part in the recording or reproduction of the CD-ROM data is sequentially performed. When recording and reproducing these CD-ROM data, the calculation result of the error correction code ECC (P) or the like or the data fetched from the host computer side or the DSP side is not stored in the second external process. Although temporarily stored in the memory 16, data transfer between the second external memory 16 and each unit is performed in parallel. Therefore, the processing period required for error correction processing and detection processing is not prolonged as compared with the conventional configuration.

このように、本願発明によれば、シリアルにデータを出力する第１の外部メモリ２０と、第１の外部メモリ２０からシリアルで出力されたデータをパラレルに変換するシリアル／パラレル変換回路１９とを備えたことで、制御プログラムデータの授受に係る配線数を低減することができる。例えば、従来構成の場合、制御プログラムデータを記憶する媒体とＣＤ−ＲＯＭエンコーダ／デコーダとの配線が他のパラレル配線領域と同様に、制御プログラムデータの授受に対して約４０本程度の配線を対応付けることが必要であったが、これを低減することができる。これにより、ＣＤ−ＲＯＭエンコーダ／デコーダ１１のチップ全体のピン数を大幅に低減させることができ、チップ面積の縮小化を図ることができる。また、第１の外部メモリ２０から第２の外部メモリ１６への制御プログラムデータの受け渡しをシステム起動時に行うことで、誤り訂正処理及び検出処理の処理期間に対してシリアル転送の影響を全く与えることなく、チップ全体のピン数の削減を可能としている。これに加え、第１の外部メモリ２０との接続領域以外においては、パラレルな配線を用いてデータのパラレルな授受を可能としたことで、誤り訂正処理及び誤り検出処理に要する時間を長期化させることなく、従来の処理速度を確保しながらのピン数の削減を可能としている。更に、本願発明においては、システム起動時に、第１の外部メモリ２０から第２の外部メモリ１６へ全ての制御プログラムデータを転送し、この後、制御マイコン１８と第２の外部メモリ１６との間で制御プログラムデータの授受を行うようにしている。一般に、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ等の記憶媒体は、フラッシュメモリのような不揮発性メモリに比べてアクセスタイムが早い。このため、結果的にシステムの起動後における制御プログラムデータの制御マイコン１８への伝送期間を短縮することができ、ＣＤ−ＲＯＭエンコーダ／デコーダ１１としての処理速度の向上を図ることができる。   As described above, according to the present invention, the first external memory 20 that serially outputs data and the serial / parallel conversion circuit 19 that converts the data serially output from the first external memory 20 into parallel are provided. By providing, it is possible to reduce the number of wirings related to exchange of control program data. For example, in the case of the conventional configuration, the wiring between the medium for storing the control program data and the CD-ROM encoder / decoder is associated with about 40 wirings for transmission / reception of the control program data, as in the other parallel wiring areas. However, this can be reduced. Thereby, the number of pins of the entire chip of the CD-ROM encoder / decoder 11 can be greatly reduced, and the chip area can be reduced. In addition, the transfer of control program data from the first external memory 20 to the second external memory 16 is performed when the system is started, so that the serial transfer is completely affected by the error correction processing and detection processing periods. The number of pins of the entire chip can be reduced. In addition to this, in areas other than the connection area with the first external memory 20, it is possible to transmit and receive data in parallel using parallel wiring, thereby prolonging the time required for error correction processing and error detection processing. Therefore, the number of pins can be reduced while ensuring the conventional processing speed. Furthermore, in the present invention, at the time of system startup, all control program data is transferred from the first external memory 20 to the second external memory 16, and thereafter, between the control microcomputer 18 and the second external memory 16. In this way, control program data is exchanged. In general, a storage medium such as a DRAM, SDRAM, or SRAM has a faster access time than a nonvolatile memory such as a flash memory. As a result, the transmission period of the control program data to the control microcomputer 18 after the system is started can be shortened, and the processing speed of the CD-ROM encoder / decoder 11 can be improved.

［第２の実施形態］
続いて、本願発明の第２の実施形態を説明する。ところで、第１の実施形態に示すＣＤ−ＲＯＭエンコーダ／デコーダにおいては、第２の外部メモリ１６から制御マイコン１８に対する制御プログラムデータの取り込みが、誤り訂正処理や誤り検出処理と併行して行われる。このとき、制御マイコン１８からの第２の外部メモリ１６へのアクセス及びその他の回路からの第２の外部メモリ１６へのアクセスは時分割で行われる。このため、誤り訂正処理や誤り検出処理が遂行されている期間にあっては制御マイコン１８への制御プログラムデータの取り込みの処理が滞ることになり、逆に、制御マイコン１８への制御プログラムの取り込みがなされている期間にあっては誤り訂正処理や誤り検出処理が滞ることになり、ＣＤ−ＲＯＭエンコーダ／デコーダ全体としての処理速度の向上を困難とする１つの要因となっている。 [Second Embodiment]
Subsequently, a second embodiment of the present invention will be described. By the way, in the CD-ROM encoder / decoder shown in the first embodiment, the control program data is fetched from the second external memory 16 to the control microcomputer 18 in parallel with the error correction process and the error detection process. At this time, access to the second external memory 16 from the control microcomputer 18 and access to the second external memory 16 from other circuits are performed in a time division manner. For this reason, during the period in which the error correction process and the error detection process are performed, the process of fetching the control program data into the control microcomputer 18 is delayed, and conversely, the control program is fetched into the control microcomputer 18. During this period, error correction processing and error detection processing are delayed, which is one factor that makes it difficult to improve the processing speed of the entire CD-ROM encoder / decoder.

そこで、ＣＤ−ＲＯＭエンコーダ／デコーダ内に内部メモリを更に備え、この内部メモリと第２の外部メモリ１６とは、誤り訂正処理や誤り検出処理と制御プログラムデータの取り込みの処理とで使用すべきメモリを分担する構成とする。   Therefore, an internal memory is further provided in the CD-ROM encoder / decoder, and this internal memory and the second external memory 16 are memories to be used for error correction processing, error detection processing, and control program data fetching processing. It is set as the structure which shares.

図４は、本願発明の第２の実施形態の概略構成を説明するブロック構成図である。ＣＤ−ＲＯＭエンコーダ／デコーダ４０は、ホストインターフェース１２、誤り検出処理回路１３、誤り訂正処理回路１４、ＤＳＰインターフェース１５、制御マイコン１８、シリアル／パラレル変換回路１９、内部メモリ４１、内部メモリ制御回路４２及び外部メモリ制御回路４３が同一の半導体基板上に形成され、これに第１の外部メモリ２０及び第２の外部メモリ１６が外付けされる。尚、この図において、図１及び図２と同一部分においては、同じ符号が付してあり、ここでは、その説明を割愛する。   FIG. 4 is a block diagram illustrating a schematic configuration of the second embodiment of the present invention. The CD-ROM encoder / decoder 40 includes a host interface 12, an error detection processing circuit 13, an error correction processing circuit 14, a DSP interface 15, a control microcomputer 18, a serial / parallel conversion circuit 19, an internal memory 41, an internal memory control circuit 42, and The external memory control circuit 43 is formed on the same semiconductor substrate, and the first external memory 20 and the second external memory 16 are externally attached thereto. In this figure, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted here.

内部メモリ４１は、第２の外部メモリ１６と同様にＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ等の書き込み及び読み出しが自由な記録媒体からなる。この内部メモリ４１は、ＣＤ−ＲＯＭデータの記録時において、第２の外部メモリ１６から読み出されるＣＤ−ＲＯＭデータ、誤り検出処理回路１３及び誤り訂正処理回路１４で算出される誤り検出符号ＥＤＣ(P)及び誤り訂正符号ＥＣＣ(P)を一時的に格納する。一方、ＣＤ−ＲＯＭデータの再生時には、第２の外部メモリ１６と共に、ＤＳＰ側から取り込まれるＣＤ−ＲＯＭデータ及び誤り訂正処理が施されたデータを一時的に格納する。この内部メモリ４１は、ＣＤ−ＲＯＭデータを少なくとも２ブロック分記憶できる容量に形成される。通常のフォーマットのＣＤ−ＲＯＭデータは、１ブロック分が２３５２バイトで構成されていることから、内部メモリ４１の容量は４．８Ｋバイト以上必要となる。 Similar to the second external memory 16, the internal memory 41 is composed of a recording medium such as a DRAM, SDRAM, or SRAM that can be freely written and read. The internal memory 41 stores the CD-ROM data read from the second external memory 16 and the error detection code EDC (P) calculated by the error detection processing circuit 13 and the error correction processing circuit 14 when recording the CD-ROM data. ) And error correction code ECC (P) are temporarily stored. On the other hand, when reproducing the CD-ROM data, the CD-ROM data fetched from the DSP side and the data subjected to the error correction processing are temporarily stored together with the second external memory 16. The internal memory 41 is formed with a capacity capable of storing at least two blocks of CD-ROM data. Since the CD-ROM data in the normal format is composed of 2352 bytes for one block, the capacity of the internal memory 41 is required to be 4.8 Kbytes or more.

内部メモリ制御回路４２は、内部メモリ４１に接続され、内部メモリ４１へのデータの書き込み及び読み出しを制御する。更に、この内部メモリ制御回路４２は、データバス２５及びコマンドバス２６に接続され、内部メモリ４１から読み出したデータを誤り検出処理回路１３や誤り訂正処理回路１４等の各部に供給すると共に、各部で算出された計算結果やＤＳＰ側から取り込まれたデータを内部メモリ４１に書き込む。尚、この内部メモリ制御回路４２と内部メモリ４１との接続は、パラレルなデータの授受が可能なように、第２の外部メモリ１６と外部メモリ制御回路４３との接続領域と同様に、約４０本程度の本数を有する配線が配置される。   The internal memory control circuit 42 is connected to the internal memory 41 and controls writing and reading of data to and from the internal memory 41. Further, the internal memory control circuit 42 is connected to the data bus 25 and the command bus 26 and supplies the data read from the internal memory 41 to each unit such as the error detection processing circuit 13 and the error correction processing circuit 14. The calculated calculation result and the data fetched from the DSP side are written in the internal memory 41. Incidentally, the connection between the internal memory control circuit 42 and the internal memory 41 is about 40 as in the connection area between the second external memory 16 and the external memory control circuit 43 so that parallel data can be exchanged. Wirings having about the number of wires are arranged.

外部メモリ制御回路４３は、図１に示すメモリ制御回路１７と同様の回路であり、第２の外部メモリ１６に接続され、第２の外部メモリ１６へのデータの書き込み及び読み出しを制御する。更に、この外部メモリ制御回路４３は、シリアル／パラレル変換回路１９を介して第１の外部メモリ２０にも接続されており、第１の外部メモリ２０からの制御プログラムデータの読み出しも制御する。   The external memory control circuit 43 is a circuit similar to the memory control circuit 17 shown in FIG. 1, is connected to the second external memory 16, and controls writing and reading of data to and from the second external memory 16. Further, the external memory control circuit 43 is also connected to the first external memory 20 via the serial / parallel conversion circuit 19, and also controls reading of control program data from the first external memory 20.

次に、図４の動作を説明する。先ず、ＣＤ−ＲＯＭエンコーダ／デコーダ４０（ＣＤ−Ｒシステム／ＣＤ−ＲＷシステム）の起動に際して、第１の外部メモリ２０に格納される制御プログラムデータが順次出力され、制御プログラムデータが第２の外部メモリ１６へ一括的に転送される。このとき、第１の外部メモリ２０からは、各データがシリアルにシリアル／パラレル変換回路１９へ出力され、このシリアル／パラレル変換回路１９でパラレルに変換されて外部メモリ制御回路４３に出力される。こうして第２の外部メモリ１６への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。   Next, the operation of FIG. 4 will be described. First, when the CD-ROM encoder / decoder 40 (CD-R system / CD-RW system) is started, the control program data stored in the first external memory 20 is sequentially output, and the control program data is output to the second external memory. The data is transferred to the memory 16 at a time. At this time, each data is serially output from the first external memory 20 to the serial / parallel conversion circuit 19, converted to parallel by the serial / parallel conversion circuit 19, and output to the external memory control circuit 43. When the transfer of the control program data to the second external memory 16 is thus completed, preparations for waiting for an instruction from the host computer are completed.

続いて、ホストコンピュータ側から制御マイコン１８に対してＣＤ−ＲＯＭエンコーダ／デコーダ４０の動作開始の指示が与えられると、制御マイコン１８では、ホストインターフェース１２を介してホストコンピュータ側から与えられるコマンドデータを取り込み
、そのコマンドデータに従ってＣＤ−ＲＯＭデータの記録或いは再生時に、適宜必要な制御プログラムデータを第２の外部メモリ１６から取り出して実行し、ＣＤ−ＲＯＭデータの記録、或いは、再生における各部の制御を行う。 Subsequently, when an instruction to start the operation of the CD-ROM encoder / decoder 40 is given to the control microcomputer 18 from the host computer side, the control microcomputer 18 receives command data given from the host computer side via the host interface 12. When the CD-ROM data is recorded or reproduced in accordance with the command data, necessary control program data is taken out from the second external memory 16 and executed, and control of each part in recording or reproduction of the CD-ROM data is performed. Do.

ＣＤ−ＲＯＭデータの記録時においては、ホストコンピュータ側から１ブロック単位で入力される２０４８バイトのデータがホストインターフェース１２に取り込まれ、一時的に、外部メモリ制御回路４３を介して第２の外部メモリ１６へ出力される。これは、誤り検出処理、誤り訂正処理等のデータ処理の動作状況とは無関係にホストコンピュータ側からデータが入力されるためである。続いて、データ処理の動作状況に応じて、第２の外部メモリ１６に書き込まれたデータは、外部メモリ制御回路４３を介して内部メモリ制御回路４２に読み出されて内部メモリ４１に書き込まれ、これと同時に、誤り検出処理回路１３へ出力されて誤り検出符号ＥＤＣ(P)が算出される。この算出された誤り検出符号ＥＤＣ(P)は、内部メモリ制御回路４２を介して内部メモリ４１に書き込まれ、事前に書き込まれた第２の外部メモリ１６からのデータに付される。続いて、誤り検出符号ＥＤＣ(P)の付されたデータは、内部メモリ４１から読み出されて誤り訂正処理回路１４へ出力され、このデータを用いて誤り訂正符号ＥＣＣ(P)が算出される。そして、算出されたデータが内部メモリ４１に書き込まれて、誤り検出符号ＥＤＣ(P)の付されたデータに対して付加され、その後、ＤＳＰインターフェース１５へ出力される。 At the time of recording the CD-ROM data, 2048-byte data input in units of one block from the host computer side is taken into the host interface 12 and temporarily stored in the second external memory via the external memory control circuit 43. 16 is output. This is because data is input from the host computer side regardless of the operation status of data processing such as error detection processing and error correction processing. Subsequently, the data written to the second external memory 16 is read to the internal memory control circuit 42 via the external memory control circuit 43 and written to the internal memory 41 according to the operation status of the data processing. At the same time, the error detection processing circuit 13 outputs the error detection code EDC (P) . The calculated error detection code EDC (P) is written into the internal memory 41 via the internal memory control circuit 42, and is attached to the data from the second external memory 16 written in advance. Subsequently, the data with the error detection code EDC (P) is read from the internal memory 41 and output to the error correction processing circuit 14, and the error correction code ECC (P) is calculated using this data. . The calculated data is written into the internal memory 41, added to the data with the error detection code EDC (P) , and then output to the DSP interface 15.

一方、ＣＤ−ＲＯＭデータの再生時においては、ＤＳＰ側から１ブロック単位で入力されるデータがＤＳＰインターフェース１５を介して取り込まれ、内部メモリ制御回路４２及び外部メモリ制御回路４３を介して内部メモリ４１及び第２の外部メモリ１６のそれぞれに格納される。続いて、内部メモリ４１に格納されたデータが誤り訂正処理回路１４へ読み出され、符号誤りの訂正処理が施された後、訂正処理の結果に応じて内部メモリ４１及び第２の外部メモリ１６に格納されるデータが正しいデータに書き換えられる。訂正処理が完了したデータは、内部メモリ４１から誤り検出処理回路１３へ読み出され、誤りの検出処理が施される。この際、符号誤りが検出された場合には、第２の外部メモリ１６に格納されるＣＤ−ＲＯＭデータに対してエラーフラグを付加するように処理が施される。そして、ホストコンピュータ側からの要求に応じて第２の外部メモリ１６からＣＤ−ＲＯＭデータが順次読み出され、ホストインターフェース１２を介してホストコンピュータ側に読み出される。   On the other hand, at the time of reproduction of CD-ROM data, data input in units of one block from the DSP side is taken in via the DSP interface 15, and the internal memory 41 via the internal memory control circuit 42 and the external memory control circuit 43. And the second external memory 16. Subsequently, after the data stored in the internal memory 41 is read out to the error correction processing circuit 14 and subjected to a code error correction process, the internal memory 41 and the second external memory 16 according to the result of the correction process. The data stored in is rewritten with correct data. Data for which correction processing has been completed is read from the internal memory 41 to the error detection processing circuit 13 and subjected to error detection processing. At this time, if a code error is detected, processing is performed so as to add an error flag to the CD-ROM data stored in the second external memory 16. Then, in response to a request from the host computer side, CD-ROM data is sequentially read from the second external memory 16 and read to the host computer side via the host interface 12.

このように、第２の実施形態によれば、シリアルにデータを出力する第１の外部メモリ２０と、第１の外部メモリ２０からシリアルで出力されたデータをパラレルに変換するシリアル／パラレル変換回路１９と、更に、内部メモリ４１を備えたことで、第１の外部メモリ２０からの制御プログラムデータの授受に係る配線数の削減を可能としながら、システム全体の処理速度の向上を図ることができる。即ち、誤り検出処理及び誤り訂正処理の処理過程で格納すべきデータ及び制御プログラムデータを内部メモリ４１及び第２の外部メモリ１６に分担して格納する構成としたことで、誤り検出処理及び誤り訂正処理の処理に伴うメモリへのアクセスと制御マイコンへの制御プログラムデータの読み出し処理に伴うメモリへのアクセスとを時間的な制約なく、独立して行うことができる。   Thus, according to the second embodiment, the first external memory 20 that outputs data serially, and the serial / parallel conversion circuit that converts the data serially output from the first external memory 20 into parallel data. 19 and the internal memory 41, the processing speed of the entire system can be improved while the number of wirings related to the transfer of control program data from the first external memory 20 can be reduced. . That is, the data to be stored and the control program data in the process of the error detection process and the error correction process are divided and stored in the internal memory 41 and the second external memory 16, so that the error detection process and the error correction are performed. Access to the memory associated with the processing and access to the memory associated with the read processing of the control program data to the control microcomputer can be performed independently without time restrictions.

以上、図１乃至図４を参照して本願発明の実施形態を詳細に説明した。尚、本願発明においては、第２の実施形態で例示した各部のデータの流れが、その一実施例に過ぎず、必ずしもこの流れに沿ってデータの授受が行われる必要はない。つまり、内部メモリ４１と第２の外部メモリ１６との間において、ＣＤ−ＲＯＭエンコーダ／デコーダ４０内で扱われる複数のデータの格納を分担して行う構成であれば良く、例えば、内部メモリ４１で誤り訂正処理、或いは、誤り検出処理の何れか一方の処理過程で生じるデータの格納を担うだけでも良い。また、制御プログラムデータは、必ずしも第２の外部メモリ１６へ転送されるとは限らず、内部メモリ４１と第２の外部メモリ１６での格納データの割り当てによ
っては、内部メモリ４１に転送される構成であっても良い。 The embodiment of the present invention has been described in detail above with reference to FIGS. In the present invention, the data flow of each part illustrated in the second embodiment is merely one example, and it is not always necessary to exchange data along this flow. In other words, any configuration may be employed as long as the storage of a plurality of data handled in the CD-ROM encoder / decoder 40 is shared between the internal memory 41 and the second external memory 16. It may only be responsible for storing data generated in either the error correction process or the error detection process. In addition, the control program data is not necessarily transferred to the second external memory 16, and is transferred to the internal memory 41 depending on the storage data allocation in the internal memory 41 and the second external memory 16. It may be.

更に、実施形態として、記録媒体にＣＤ−Ｒ／ＣＤ−ＲＷディスクを用いるＣＤ−Ｒ／ＣＤ−ＲＷを例示したが、本願発明はこれに限られるものではなく、データの書き込み及び読み出しが可能な記録媒体として、ＤＶＤ−Ｒ等のその他の媒体を用いるシステムにも適用することができる。   Furthermore, as an embodiment, a CD-R / CD-RW using a CD-R / CD-RW disc as a recording medium has been exemplified. However, the present invention is not limited to this, and data can be written and read. The present invention can also be applied to a system using another medium such as a DVD-R as a recording medium.

請求項１に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができる。これにより、当該データ処理装置全体としての総ピン数を低減することが可能となり、チップ面積の縮小化を図ることができる。   According to the first aspect of the present invention, in the data processing apparatus for adding an error detection code and an error correction code to digital data input from a host computer, the first external memory for storing control program data is disposed. The number of pins required to do so can be reduced. As a result, the total number of pins as the entire data processing apparatus can be reduced, and the chip area can be reduced.

請求項２に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、内部メモリを更に備えたことにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数の削減を可能としながら、当該データ処理装置としての処理速度の向上を図ることができる。   According to the second aspect of the present invention, the data processing apparatus for adding the error detection code and the error correction code to the digital data input from the host computer further includes the internal memory, so that the control program data is obtained. The processing speed of the data processing apparatus can be improved while the number of pins required for arranging the first external memory to be stored can be reduced.

請求項３に記載の発明によれば、請求項１又は２に記載のデータ処理装置に、更に第１の外部メモリ及び第２の外部メモリを備えたデータ処理システムとすることで、データ処理システム全体の縮小化或いは処理速度の向上を図ることができる。   According to the third aspect of the present invention, the data processing system according to the first or second aspect further includes a first external memory and a second external memory. The overall size can be reduced or the processing speed can be improved.

請求項４に記載の発明によれば、光ディスク媒体から読み出したデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができる。これにより、当該データ処理装置全体としての総ピン数を低減することが可能となり、チップ面積の縮小化を図ることができる。   According to the fourth aspect of the present invention, in the data processing device that performs error correction processing and error detection processing on the digital data read from the optical disk medium, the first external memory for storing the control program data is arranged. Can reduce the number of pins required. As a result, the total number of pins as the entire data processing apparatus can be reduced, and the chip area can be reduced.

請求項５に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、内部メモリを更に備えたことにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数の削減を可能としながら、当該データ処理装置としての処理速度の向上を図ることができる。   According to the fifth aspect of the present invention, in the data processing apparatus for adding the error detection code and the error correction code to the digital data input from the host computer, the control program data is further provided by the internal memory. The processing speed of the data processing apparatus can be improved while the number of pins required for arranging the first external memory to be stored can be reduced.

請求項６に記載の発明によれば、請求項４又は５に記載のデータ処理装置に、更に第１の外部メモリ及び第２の外部メモリを備えたデータ処理システムとすることで、データ処理システム全体の縮小化或いは処理速度の向上を図ることができる。   According to the sixth aspect of the present invention, the data processing system according to the fourth or fifth aspect further includes a first external memory and a second external memory. The overall size can be reduced or the processing speed can be improved.

本願発明の第１の実施形態の概略構成を示すブロック構成図である。It is a block block diagram which shows schematic structure of the 1st Embodiment of this invention. ＣＤ−ＲＯＭデータの誤り訂正符号を説明する模式図である。It is a schematic diagram explaining the error correction code | symbol of CD-ROM data. 第１の外部メモリのブロック構成の一例を示すブロック構成図である。It is a block block diagram which shows an example of the block configuration of a 1st external memory. 本願発明の第２の実施形態の概略構成を示すブロック構成図である。It is a block block diagram which shows schematic structure of the 2nd Embodiment of this invention. 従来のＣＤ−Ｒ／ＣＤ−ＲＷシステムの概略構成を示すブロック構成図である。It is a block block diagram which shows schematic structure of the conventional CD-R / CD-RW system. ＣＤ−ＲＯＭデータのフォーマットを説明する模式図である。It is a schematic diagram explaining the format of CD-ROM data.

符号の説明Explanation of symbols

１、１１、４０：ＣＤ−ＲＯＭエンコーダ／デコーダ
２：デジタル信号処理回路
３：アナログ信号処理回路
４：ピックアップ
５：光ディスク媒体
６：ピックアップ制御回路
７：バッファＲＡＭ
８、１８：制御マイコン
１２：ホストインターフェース
１３：誤り検出処理回路
１４：誤り訂正処理回路
１５：ＤＳＰインターフェース
１６：第２の外部メモリ
１７：メモリ制御回路
１９：シリアル／パラレル変換回路
２０：第１の外部メモリ
２５：データバス
２６：コマンドバス
４１：内部メモリ
４２：内部メモリ制御回路
４３：外部メモリ制御回路 1, 11, 40: CD-ROM encoder / decoder 2: Digital signal processing circuit 3: Analog signal processing circuit 4: Pickup 5: Optical disk medium 6: Pickup control circuit 7: Buffer RAM
8, 18: Control microcomputer 12: Host interface 13: Error detection processing circuit 14: Error correction processing circuit 15: DSP interface 16: Second external memory 17: Memory control circuit 19: Serial / parallel conversion circuit 20: First External memory 25: Data bus 26: Command bus 41: Internal memory 42: Internal memory control circuit 43: External memory control circuit

Claims (3)

順次入力されるデジタルデータに対して所定の演算処理を施すデータ処理装置において、
第１の外部メモリに接続され、前記第１の外部メモリに格納された制御プログラムの読み出しを制御する第１のメモリ制御回路と、
第２の外部メモリに接続され、前記第２の外部メモリの読み出し及び書き込み動作を制御する第２のメモリ制御回路と、
前記デジタルデータに対して所定の演算処理を施して、処理結果を前記第２のメモリに格納する演算処理回路と、
前記制御プログラムに従って前記演算処理回路の動作を制御する制御回路と、
前記第１の外部メモリからシリアルに読み出される前記制御プログラムの各データを受け取り、前記第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、を備え、
前記演算処理回路が演算処理を開始する前に、前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給することを特徴とするデータ処理装置。 In a data processing apparatus that performs predetermined arithmetic processing on sequentially input digital data,
A first memory control circuit connected to a first external memory and controlling reading of a control program stored in the first external memory;
A second memory control circuit connected to a second external memory and controlling read and write operations of the second external memory;
An arithmetic processing circuit that performs predetermined arithmetic processing on the digital data and stores a processing result in the second memory;
A control circuit for controlling the operation of the arithmetic processing circuit according to the control program;
A serial / parallel conversion circuit that receives each data of the control program read serially from the first external memory and supplies the data to the second external memory in parallel;
A data processing apparatus, wherein each data of the control program is read from the first external memory and supplied to the second external memory before the arithmetic processing circuit starts the arithmetic processing. 請求項１に記載のデータ処理装置において、
前記第１の外部メモリは不揮発性メモリであって、前記第２の外部メモリは揮発性メモリであることを特徴とするデータ処理装置 The data processing apparatus according to claim 1,
A data processing apparatus, wherein the first external memory is a non-volatile memory, and the second external memory is a volatile memory 請求項１に記載のデータ処理装置に、更に
前記第１の外部メモリ及び前記第２の外部メモリを備えていることを特徴とするデータ処理システム。 2. The data processing system according to claim 1, further comprising the first external memory and the second external memory.
JP2007166701A 2002-04-25 2007-06-25 Data processor and data processing system Pending JP2007257672A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007166701A JP2007257672A (en) 2002-04-25 2007-06-25 Data processor and data processing system

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002123845 2002-04-25
JP2002365473 2002-12-17
JP2007166701A JP2007257672A (en) 2002-04-25 2007-06-25 Data processor and data processing system

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003115868A Division JP2004247022A (en) 2002-04-25 2003-04-21 Data processor and data processing system

Publications (1)

Publication Number Publication Date
JP2007257672A true JP2007257672A (en) 2007-10-04

Family

ID=38631778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007166701A Pending JP2007257672A (en) 2002-04-25 2007-06-25 Data processor and data processing system

Country Status (1)

Country Link
JP (1) JP2007257672A (en)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0368764U (en) * 1989-11-01 1991-07-08
JPH0844499A (en) * 1994-07-28 1996-02-16 Sony Corp Secondary storage device
JPH0991147A (en) * 1995-09-25 1997-04-04 Fujitsu Ltd Storage device
JPH117735A (en) * 1997-06-19 1999-01-12 Sanyo Electric Co Ltd Digital error correction detector
JP3068764U (en) * 1999-11-05 2000-05-16 船井電機株式会社 Electronic equipment
JP2000173198A (en) * 1998-11-26 2000-06-23 Internatl Business Mach Corp <Ibm> Disk driver, error recovery processing method of the driver and disk drive controller
JP2001156649A (en) * 1999-11-24 2001-06-08 Ricoh Co Ltd Digital data coding processing circuit, coding processing method, and digital data recorder provided with coding processing circuit
JP2001282541A (en) * 2000-03-28 2001-10-12 Internatl Business Mach Corp <Ibm> Semiconductor device having external rom terminal, method for controlling semiconductor device and hard disk device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0368764U (en) * 1989-11-01 1991-07-08
JPH0844499A (en) * 1994-07-28 1996-02-16 Sony Corp Secondary storage device
JPH0991147A (en) * 1995-09-25 1997-04-04 Fujitsu Ltd Storage device
JPH117735A (en) * 1997-06-19 1999-01-12 Sanyo Electric Co Ltd Digital error correction detector
JP2000173198A (en) * 1998-11-26 2000-06-23 Internatl Business Mach Corp <Ibm> Disk driver, error recovery processing method of the driver and disk drive controller
JP3068764U (en) * 1999-11-05 2000-05-16 船井電機株式会社 Electronic equipment
JP2001156649A (en) * 1999-11-24 2001-06-08 Ricoh Co Ltd Digital data coding processing circuit, coding processing method, and digital data recorder provided with coding processing circuit
JP2001282541A (en) * 2000-03-28 2001-10-12 Internatl Business Mach Corp <Ibm> Semiconductor device having external rom terminal, method for controlling semiconductor device and hard disk device

Similar Documents

Publication Publication Date Title
US7475325B2 (en) Data processor
KR20190122466A (en) Memory device having an error correction fucntion and operating method thereof
US11088710B2 (en) Memory controllers and memory systems including the same
JPH0612613B2 (en) Semiconductor memory device
US6088825A (en) Error correcting apparatus with error correction unit carrying out first error correction and CPU configured to carry out second error correction
US6243845B1 (en) Code error correcting and detecting apparatus
JPS62298970A (en) Sequential buffer
US6651208B1 (en) Method and system for multiple column syndrome generation
JP2002073425A (en) Reproducing unit for medium
US7821868B2 (en) Memory and control unit
US7475324B2 (en) Encoding apparatus for storing data to disk
US7127657B2 (en) System and method for processing digital data while buffering digital data in a buffer memory
KR100373467B1 (en) Address generation circuit
US20120106224A1 (en) Nonvolatile memory apparatus, repair circuit for the same, and method for reading code addressable memory data
JP2007257672A (en) Data processor and data processing system
JP2004247022A (en) Data processor and data processing system
JPH1097471A (en) Method and system for error correction of memory data
JPH10275421A (en) Optical disk write control device
JP4004102B2 (en) Code error correction detection device
JP3995693B2 (en) Code error correction detection device
CN1971736A (en) Data processor
KR100328818B1 (en) How to save data in flash memory
KR100215807B1 (en) Error correcting apparatus and method for digital signal
KR20210157830A (en) Memory and operation method of memory
JP2005267732A (en) Encoding device and its encoding method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070719

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110301