JP2007251158A - バンプ形成方法及びバンプを含むコネクタ構造 - Google Patents

バンプ形成方法及びバンプを含むコネクタ構造 Download PDF

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film
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diffusion barrier
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Woo-Jin Jang
宇鎭 張
Kwang-Myeon Park
光冕 朴
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Samsung Electronics Co Ltd
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Abstract

【課題】本発明は半導体チップと実装ボードとを電気的に連結するバンプを形成する方法及びこのようなバンプを具備するコネクタを提供する。
【解決手段】導電性パッドが形成された基板上に拡散防止膜パターンを形成する。拡散防止膜パターン及び導電性パッドを有する基板上にシード膜を形成する。シード膜上に導電性バンプを形成する。導電性バンプをエッチングマスクとして用いてシード膜をパターニングする。拡散防止膜パターンは拡散防止膜を乾式エッチングして形成され、シード膜パターンはシード膜を湿式エッチングして形成される。導電性パッドはダマシン工程を用いて基板上に形成させるか電気メッキ工程を用いて形成することができる。拡散防止膜パターンがアンダーカットされることを抑制できるのでバンプの大きさを減少させることができ、優れた作動性能が保障されるパッケージを製造することができる。
【選択図】図１２

Description

本発明はバンプ形成方法及び前記バンプを含む連結構造に係わり、より詳細には、本発明は半導体チップと実装ボードとを電気的に連結するバンプを形成する方法及びこのようなバンプを具備するコネクタ構造に関する。
一般的に、半導体装置はシリコン基板上に集積回路が形成された半導体チップを製造する半導体チップ製造工程、半導体チップを電気的に検査してソーティングするＥＤＳ（electrically die sorting）工程、半導体チップを保護するためのパッケージング工程及びパッケージをボードに実装する工程を通じて製造される。
高性能で高集積された半導体装置を製造するためには、パッケージング技術の裏づけが何よりである。これはパッケージング技術につれて半導体装置の大きさ、熱放出能力、電気的実行能力、信頼性及び価格などが大きく変わるからである。
パッケージング技術がシングルインラインパッケージ（ＳＩＰ）、デュアルインランパッケージ（dual inline package；DIP）、クアッドフラットパッケージ（quad flat package；QFP）、ボールグリッドアレイ（ball grid array；BGA）、チップスケールパッケージ（chip scale package；CSP）の順に発展してきた。最近では、チップスケールパッケージの改良で、スタックチップスケールパッケージ（Stacked CSP；SCSP）、ウェーハレベルチップスケールパッケージ（wafer level CSP；WLCSP）なども開発された。
前述したように、最近のパッケージにはフリップチップ実装方法が多く適用される。フリップチップ実装方法とは、パッケージングされていない半導体チップに導電性バンプを形成し、前記バンプを実装ボード上の電極に接合させて半導体チップと実装ボードを電気的に連結させる技術である。フリップチップ実装方法は従来のワイヤボンディング方法に比べて実装占有面積、実装高さの面でパッケージの小型化及び薄型化に有利である。
図１は従来に開示されたフリップチップパッケージＦＣＩＰの導電性バンプを説明するための概略的な断面図を示したものである。
図１を参照すると、半導体チップ１０をフリップチップ実装方法でボードに接合させるためには導電性バンプ５０が要求される。
導電性バンプ５０は半導体チップ１０のパッド２０とボードの電極を電気的に連結させるための部材であり、パッド２０上に形成される。
一般的に、導電性バンプ５０はパッド２０と相異した金属から製造される。具体的に、導電性バンプ５０はソルダ（solder）または金（Ａｕ）のような金属から製造されるが、パッド２０はアルミニウム（Ａｌ）または銅（Ｃｕ）のような金属から製造される。従って、パッド２０上に導電性バンプ５０を直接形成するのには難しい。このような問題を解決するために、導電性バンプ５０はバンプ下部金属（ＵＢＭ：Under Bump Metallurgy）４０を媒介にしてパッド２０上に形成される。
ＵＢＭ４０はシード層４１、拡散防止層４３及び接合層（図示せず）からなる。この場合、前記接合層は拡散防止層４３と類似した物質からなる。従って、ＵＢＭ４０はシード層４１と拡散防止層４３からなるともいえる。図１には前記接合層と拡散防止層４３が一体に形成されたＵＭＢ４０が示されている。ＵＢＭ４０は下記の順序に従って形成される。
まず、パッド２０が形成された半導体チップ１０上に犠牲膜を形成する。前記犠牲膜をエッチングしてパッド２０の上部を部分的に開放する犠牲膜パターン３０を形成する。犠牲膜パターン３０とパッド２０上に拡散防止膜とシード膜を順次に形成する。前記拡散防止膜と前記シード膜上にパッド２０の上部を露出させるフォトレジストパターンを形成する。前記フォトレジストパターンを用いてパッド２０の上部にバンプ５０を形成した後、前記フォトレジストパターンを除去する。続いて、バンプ５０をエッチングマスクとして前記拡散防止膜と前記シード膜をエッチングする。その結果、パッド２０から犠牲膜パターン３０まで延長される拡散防止層４３とシード層４１が形成される。
拡散防止層４３はバンプ５０がパッド２０まで拡散されることを防止するためにパッド２０の上部を確実にシーリングしなければならない。しかし、従来のバンプ形成方法によると、拡散防止層４３がバンプ５０下部まで過剰エッチングされ、まともな機能を遂行することができない場合が頻繁に発生した。このような現象を拡散防止層のアンダーカット（undercut）という。
拡散防止層４３のアンダーカット現象は前記拡散防止膜とシード膜をそれぞれ湿式エッチングして拡散防止層４３とシード層４１を形成するからである。より詳細に説明すると、前記シード膜はシード層４１を形成するために、第１エチャントを使用して湿式エッチングされる。この場合、前記シード膜は等方性エッチングされてバンプ５０の下部に存在するシード膜までエッチングされる。この結果、バンプ５０の下部にはバンプ５０より小さい幅のシード層４１が形成される。
続いて、前記拡散防止膜は拡散防止層４３を形成するために、第２エチャントを使用して湿式エッチングされる。この場合にも、前記拡散防止膜が等方性エッチングされシード層４１下部に存在する拡散防止膜までエッチングされる。その結果、シード層４１下部にはシード層４１より小さい幅の拡散防止層４３が形成される。
前述したように従来のバンプ形成方法によると、シード層４１はバンプ５０より小さい幅に形成され、拡散防止層４３はシード層４１よりもずっと小さい幅に形成される。その結果、バンプ５０とパッド２０との間には空いた空間４５ができてしまい、前記空いた空間４５に第２エチャントが流入されてパッド２０を損傷させる。
半導体チップ１０はパッド２０を介して電気的信号の入出力を受ける。パッド２０が損傷される場合、半導体チップ１０から電気的な信号を正確に入力及び出力することができなくて、半導体装置が誤動作されるか故障を起こす恐れがある。従って、前記第２エチャントがパッド２０に流入されることを防止することが非常に重要であるが、従来では前述したような問題に起因して問題を効果的に解決することができなかった。
また、拡散防止層４３は電気伝導性の側面でパッド２０と一定面積以上接触されなければならない。しかし、前述したような問題によって拡散防止層４３とパッド２０の接触面積が減少される場合、半導体装置の作動信頼性が低下する。
このような問題を改善するために、従来ではバンプ５０のサイズを大きくし、バンプ５０の工程マージンを高くするなどの方法を用いた。しかし、これは小型化、高集積化という現在の半導体産業の傾向に逆行することであり、適切な対応策とはいえない。
さらに、シード層４１と拡散防止層４３がＵＢＭとしての機能を遂行するためにはバンプ５０とパッド２０との間に一定厚さ以上形成されるべきであるが、従来のバンプ形成方法によると、シード層４１と拡散防止層４３が湿式エッチング方法でパターニングされるので、それを調節するためにも難しい問題点がある。
既に、前述したように、現在半導体装置は高集積及び高性能を追求する方向に開発されている。従って、半導体チップの単価及び半導体チップを含む半導体装置の単価は徐々に増加している実情である。しかし、前述したような問題に起因して半導体チップ及び半導体装置が損傷される場合、相当の経済的及び時間的損失が発生することはあまりにも自明で、それに対する対策を備えることが至急である、というのが実情である。
本発明は前述した従来技術の問題点を解消しようと案出されたもので、本発明の目的は、導電性パッドの損傷を最小化させるために半導体チップにバンプを効果的に形成することができるバンプ形成方法を提供することにある。
本発明の他の目的は、前記バンプを具備するコネクタ構造を提供することにある。
上述した本発明の一目的を達成するために、本発明の一観点によるバンプ形成方法において、導電性パッドが形成された基板上に拡散防止膜パターンを形成する。前記拡散防止膜パターン及び前記導電性パッドを有する前記基板上にシード膜を形成する。前記シード膜上に導電性バンプを形成した後、前記導電性バンプをエッチングマスクとして用いて前記シード膜をパターニングする。
前記拡散防止膜パターンを形成するために、前記導電性パッドが形成された基板上に拡散防止膜を形成した後、前記導電性パッド上部の前記拡散防止膜上にフォトレジストパターンを形成する。前記フォトレジストパターンをエッチングマスクとして用いて前記拡散防止膜をパターニングする。この場合、乾式エッチング工程を用いて前記拡散防止膜をパターニングすることができる。最後に、前記フォトレジストパターンを除去する。
前記シード膜は湿式エッチング工程を用いてパターニングすることができ、前記導電性バンプは電気メッキ工程を用いて形成することができる。また、前記導電性パッドはダマシン工程を用いて前記基板上に形成することができる。
前述した本発明の他の目的を達成するために、本発明の他の側面による連結構造は、基板、前記基板上に形成される導電性パッド、前記導電性パッドのエッジ部分上に形成される反射防止膜パターン、前記導電性パッド及び前記反射防止膜パターン上に形成される拡散防止膜パターン、前記反射防止膜パターンに直接接触され、前記反射防止膜パターンと前記拡散防止膜パターンとの間に空間が形成されないように前記反射防止膜パターンと前記拡散防止膜パターンを分離する犠牲膜パターン、前記反射防止膜パターン上に形成されるシード膜パターン、及び前記シード膜パターン上に形成されるバンプを含む。
本発明によると、優秀なＵＢＭ（under bump metallurgy）を形成することができる。従って、前記バンプの導電特性を向上させることができ、前記バンプの大きさも最小化させることができる。結果的に、優れた作動性能が保障されるパッケージを製造することができる。
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
図２乃至図１２は本発明の実施例によるバンプ形成方法を説明するための断面図である。
図２を参照すると、導電性パッド１２０が形成された半導体基板１１０を準備する。半導体基板１１０には導電性パッド１２０と電気的に連結された集積回路（図示せず）が形成される。
導電性パッド１２０は導電性金属からなる。例えば、導電性パッド１２０はアルミニウムＡｌ、銅Ｃｕまたは金Ａｕからなることができる。
導電性パッド１２０の上部は犠牲膜と反射防止膜を通過して、部分的に露出される。より詳細に説明すると、導電性パッド１２０が形成された半導体基板１１０上には反射防止膜と犠牲膜が順次に形成される。前記反射防止膜と前記犠牲膜は導電性パッド１２０の上部を露出させるようにパターニングされる。導電性パッド１２０の周りは犠牲膜パターン１３５及び反射防止膜パターン１２５によってシーリングされ、導電性パッド１２０の上部は犠牲膜パターン１３５及び反射防止膜パターン１２５によって部分的に露出される。
図３を参照すると、導電性パッド１２０が形成された半導体基板１１０上に拡散防止膜１４０を形成する。
拡散防止膜１４０は導電性パッド１２０及び犠牲膜パターン１３５と接合特性が優秀で、電気抵抗の低い物質を使用して形成する。また、拡散防止膜１４０はバンプの拡散も効果的に抑制することができる物質を使用して形成する。例えば、クロム（Ｃｒ）、チタン−タングステン（Ｔｉ-Ｗ）またはニッケル（Ｎｉ）を使用して拡散防止膜１４０を形成することができる。
拡散防止膜１４０は接合と拡散防止機能を全て遂行する。拡散防止膜１４０は単層からなり接合と拡散防止機能を全遂行することができる。また、拡散防止膜１４０は接合層と拡散防止層からなるようにできる。例えば、拡散防止膜１４０はクロム（Ｃｒ）−銅（Ｃｕ）を含む二重膜、チタン−タングステン−銅を含む三重膜、またはアルミニウム−ニッケルを含む二重膜構造を有することができる。
前述したように、拡散防止膜１４０は多様な方法で形成することができる。例えば、蒸着工程、スパッタリング工程、メッキ工程、スクリーンプリンティング工程、または無電界メッキ工程を用いて拡散防止膜１４０を形成することができる。
図４を参照すると、拡散防止膜１４０上に第１フォトレジスト膜を形成した後、前記第１フォトレジスト膜をパターニングして拡散防止膜１４０上に第１フォトレジストパターン１５５を形成する。この場合、第１フォトレジストパターン１５５は導電性パッド１２０より大きい幅に形成することができる。
図５を参照すると、第１フォトレジストパターン１５５をエッチングマスクとして用いて拡散防止膜１４０をパターニングする。具体的には、第１フォトレジストパターン１５５下部を除いた残りの拡散防止膜１４０を除去して、第１フォトレジストパターン１５５下部に残留する拡散防止膜パターン１４５を形成する。
拡散防止膜１４０は乾式エッチング工程を用いてパターニングすることができる。拡散防止膜１４０を乾式エッチングするためのエッチングガスは拡散防止膜１４０を成す物質によって選択することができる。例えば、フッ素（Ｆ）または塩素（Ｃｌ）を含むガスをエッチングガスとして用いることができる。
前記乾式エッチング工程において、拡散防止膜１４０は実質的に垂直方向にエッチングされる。従って、拡散防止膜パターン１４５は第１フォトレジストパターン１５５と実質的に同じ幅を有するようになる。そして、拡散防止膜パターン１４５の両側部は略垂直となる。それにより、第１フォトレジストパターン１５５の下部に存在する拡散防止膜パターン１４５にはアンダーカット現象が発生されない。拡散防止膜パターン１４５は犠牲膜パターン１３５及び反射防止膜パターン１２５と緊密なシーリングを保持することができる。
拡散防止膜パターン１４５は後述するシード膜パターンと共にＵＢＭとして機能する。従って、拡散防止膜パターン１４５は第１ＵＢＭとなり、前記シード膜パターンは第２ＵＢＭになる。拡散防止膜パターン１４５が犠牲膜パターン３１５及び反射防止膜パターン１２５と緊密なシーリングを保持する場合、拡散防止膜パターン１４５は第１ＵＢＭとしての機能を優秀に遂行することができるようになる。
また、従来では拡散防止膜１４０を、目標とする拡散防止膜パターン１４５の厚さより厚く形成し、それを湿式エッチングして拡散防止膜パターン１４５の厚さを調節した。しかし、湿式エッチング工程の特性上拡散防止膜パターン１４５を正確な厚さに形成することができなかった。
しかし、本発明によると、拡散防止膜１４０の厚さと拡散防止膜パターン１４５の厚さが実質的に同一である。従って、拡散防止膜１４０を正確な厚さに形成すると、自然に拡散防止膜パターン１４５の厚さも正確に形成される。即ち、拡散防止膜１４０が接合と拡散防止機能をまともに遂行することができるようになる。
図６を参照すると、第１フォトレジストパターン１５５を除去して拡散防止膜パターン１４５を露出させる。この場合、拡散防止膜パターン１４５は犠牲膜パターン１３５及び反射防止膜パターン１２５と緊密なシーリングを保持する。
図７を参照すると、拡散防止膜パターン１４５が形成された半導体基板１１０上にシード膜１６０を形成する。
シード膜１６０は後述するバンプと接合性及び湿潤性の優れた物質を使用して形成する。また、シード膜１６０は拡散防止膜パターン１４５との接合性及び電気伝導性の優れた物質を使用して形成する。例えば、銅（Ｃｕ）、金（Ａｕ）またはパラジウム（Ｐｄ）を使用してシード膜１６０を形成することができる。本発明の一実施例においては、シード膜１６０がバンプと接合性及び湿潤性を有するように前記バンプと実質的に同一の物質でシード膜１６０を形成することが望ましい。
本発明の他の実施例においては、シード膜１６０は多層構造を有することができる。例えば、シード膜１６０はまたは銅（Ｃｕ）−金（Ａｕ）からなる二重層、銅−パラジウムからなる二重層または金−パラジウムからなる二重層構造を有することができる
シード膜１６０は、後続してシード膜パターンにパターニングされる。この場合、シード膜１６０は乾式エッチング工程または湿式エッチング工程を用いてエッチングされる。シード膜１６０を乾式エッチングする場合、シード膜１６０は目標とするシード膜パターンと実質的に同一の厚さに形成する。しかし、シード膜１６０を湿式エッチングする場合、シード膜１６０は目標とするシード膜パターンより厚く形成する。即ち、シード膜１６０の厚さは以後実施されるシード膜パターニング工程によって選択することができる。
図８を参照すると、シード膜１６０上には第２フォトレジスト膜１７０を形成する。
図９を参照すると、第２フォトレジスト膜１７０をパターニングして、シード膜６０上に第２フォトレジストパターン１７５を形成する。第２フォトレジストパターン１７５は導電性パッド１２０上部を露出させる開口１７３を有する。
開口１７３は第２フォトレジストパターン１７５の上面から下面まで形成される。開口１７３は導電性パッド１２０の上部を露出させるが、開口１７３によって導電性パッド１２０の上面は露出されない。
図１０を参照すると、開口１７３を導電性金属で埋め立ててバンプ１８０を形成する。バンプ１８０は導電性パッド１２０上部に位置する。
バンプ１８０は半導体基板１２０とボードを電気的に連結させるための伝導性突起に該当する。また、半導体基板１２０はバンプ１８０によってフリップチップ方式またはタブ方式でボードに実装することができる。
バンプ１８０はシード膜１６０との優れた接合性及び湿潤性を有するように、シード膜１６０と実質的に同一の物質から形成することができる。例えば、バンプ１８０は、金（Ａｕ）、ソルダまたは銅からなることができる。本発明の一実施例において、電気伝導性が優れ、大きさの調節が容易である金Ａｕを用いてバンプ２８０を形成する。
前述したように、バンプ１８０は蒸着工程、メッキ工程、スクリーンプリンティング工程、ボール搭載工程、スーパージャフィット（super−juffit）工程、スタッド工程などを用いて形成することができる。本発明の一実施例によると、比較的価額が低廉で、低融点の物質を用いることができるメッキ工程を用いてバンプ１８０を形成することができる。
図１１を参照すると、第２フォトレジストパターン１７５を除去してバンプ１８０をシード膜１６０上に露出させる。この場合も、拡散防止膜パターン１４５は犠牲膜パターン１３５及び反射防止膜パターン１２５と緊密なシーリングを保持する。
図１２を参照すると、バンプ１８０をエッチングマスクとして用いてシード膜１６０をパターニングする。バンプ１８０下部を除いた残りのシード膜１６０を除去して、バンプ１８０下部のみに残留するシード膜パターン１６５を形成する。シード膜パターン１６５は拡散防止膜パターン１４５と共にＵＢＭとして機能する。
シード膜１６０は乾式エッチング工程または湿式エッチング工程を用いてパターニングすることができる。本発明の一実施例においては、所要時間及び費用的な側面で有利な湿式エッチング工程を用いてシード膜１６０をパターニングする。以下、湿式エッチング工程を通じたシード膜１６０パターニング方法について説明する。
シード膜１６０を湿式エッチングするためのエチャントはシード膜１６０及び拡散防止膜パターン１４５を成す物質によって選択される。より詳細に説明すると、シード膜１６０を湿式エッチングする場合、シード膜１６０に比べて拡散防止膜パターン１４５のエッチング率の小さいエチャントを用いる。即ち、シード膜１６０と拡散防止膜パターン１４５に対して大きいエッチング選択比を有するエチャントを用いる。例えば、シード膜１６０がチタン−タングステン（Ｔｉ−Ｗ）からなり、拡散防止膜パターン１４５が金Ａｕからなる場合、過酸化水素をエチャントとして用いることができる。
シード膜１６０をパターニングする間、拡散防止膜パターン１４５は略エッチングされないか、実質的に非常に少なくエッチングされる。従って、拡散防止膜パターン１４５がバンプ１８０下部でエッチングされるアンダーカット現象が発生しない。
導電性パッド１２０周辺は拡散防止膜パターン１４５と犠牲膜パターン１３５によって実質的に完全にシーリングされる。エチャントが導電性パッド１２０周辺に流入されずに導電性パッド１２０はエチャントから保護される。
拡散防止膜パターン１４５を形成した後には、バンプ１８０に熱を加えてリフローさせることができる。この場合、バンプ１８０は変形させることができる。例えば、ソルダからなるバンプ１８０をリフローさせると、バンプ１８０は表面張力によってボール形状に変形される。金Ａｕからなるソルダをリフローさせると、四角柱形状に変形される。
従来では、拡散防止膜１４０も湿式エッチング方法を用いてパターニングした。従って、拡散防止膜パターン１４５の厚さを調節することが難しく、拡散防止膜パターン１４５がアンダーカットされる問題が頻繁に発生した。拡散防止膜パターン１４５はＵＢＭとしての機能を遂行することができず、導電性パッド１２０がエチャントによって損傷されたりする。
このような問題点を補完するために、従来では拡散防止膜パターン１４５及びシード膜パターン１６５を広く形成した。バンプ１８０も拡散防止膜パターン１４５及びシード膜パターン１６５の大きさに対応するように大きく形成された。即ち、従来では拡散防止膜１４０がアンダーカットされバンプ１８０を小さく形成することができなかった。
しかし、前述したように、本発明によると、拡散防止膜１４０を乾式エッチングすることで前述した問題を全て効果的に解消することができる。
図１３乃至図２１は本発明の他の実施例によるバンプ形成方法を説明するための断面図である。
図１３を参照すると、半導体基板２１０にダマシン工程を用いて導電性パッド２２０を形成する。この場合、導電性パッド２２０は半導体基板２１０に内蔵される。導電性パッド２２０は半導体基板２１０に形成された集積回路（図示せず）と電気的に連結される。
導電性パッド２２０は導電性金属からなる。例えば、導電性パッド２２０はチタン、タングステン、アルミニウム、銅または白金からなることができる。
導電性パッド２２０が形成された半導体基板２１０上に犠牲膜を形成する。前記犠牲膜をパターニングして導電性パッド２２０の上部を部分的に開放する犠牲膜パターン２３５を形成する。
図１４を参照すると、犠牲膜パターン２３５及び導電性パッド２２０が形成された半導体基板２１０上に拡散防止膜２４０を形成する。
拡散防止膜２４０は導電性パッド２２０及び犠牲膜パターン２３５と接合特性が優れ、電気抵抗の低い物質を使用して形成する。また、拡散防止膜２４０はバンプの拡散も効果的に抑制することができる物質を使用して形成する。例えば、クロム、チタン−タングステンまたはニッケルを使用して拡散防止膜２４０を形成することができる。
拡散防止膜２４０は多層構造を有することができる。例えば、拡散防止膜２４０はクロム−銅の二重膜、チタン−タングステン−銅の三重膜、アルミニウム−ニッケルの二重膜構造で形成することができる。
図１５を参照すると、拡散防止膜２４０上に第１フォトレジスト膜を形成し、前記第１フォトレジスト膜をパターニングして第１フォトレジストパターン２５５を形成する。第１フォトレジストパターン２５５は拡散防止膜２４０上に形成する。この場合、第１フォトレジストパターン２５５は導電性パッド２２０より大きい幅に形成することができる。
図１６を参照すると、第１フォトレジストパターン２５５をエッチングマスクとして用いて拡散防止膜２４０をパターニングする。第１フォトレジストパターン２５５下部を除いた残り拡散防止膜２４０を除去して、第１フォトレジストパターン２５５下部のみに残留する拡散防止膜パターン２４５を形成する。
拡散防止膜２４０は乾式エッチング工程を用いてパターニングすることができる。拡散防止膜２４０を乾式エッチングするためのエッチングガスは拡散防止膜２４０を成す物質によって選択する。
前記乾式エッチング工程において、拡散防止膜２４０は実質的に垂直方向にエッチングされる。従って、拡散防止膜パターン２４５は第１フォトレジストパターン２５５と実質的に同じ幅を有するようになる。そして、拡散防止膜パターン２４５の両側部は略垂直になる。
第１フォトレジストパターン２５５の下部に存在する拡散防止膜パターン２４５にはアンダーカット現象が発生されない。拡散防止膜パターン２４５は犠牲膜パターン２３５及び反射防止膜パターン２２５と緊密なシーリングを保持することができる。
拡散防止膜パターン２４５は以下説明するシード膜パターンと共にＵＢＭとして機能する。従って、拡散防止膜パターン２４５は第１ＵＢＭとも言え、前記シード膜パターンは第２ＵＢＭともいえる。拡散防止膜パターン２４５が犠牲膜パターン２３５と緊密なシーリングを保持する場合、拡散防止膜パターン２４５は第１ＵＢＭとしての機能を優秀に実施できるようになる。
本発明の一実施例において、拡散防止膜２４０の厚さと拡散防止膜パターン２４５の厚さが実質的に同一である。従って、拡散防止膜２４０を正確な厚さに形成すると、自然に拡散防止膜パターン２４５の厚さも正確に形成される。即ち、拡散防止膜２４０が接合と拡散防止機能を遂行できるようになる。
拡散防止膜パターン２４５を形成した後には、第１フォトレジストパターン２５５を除去して拡散防止膜パターン２４５を露出させる。
図１７を参照すると、拡散防止膜パターン２４５が形成された半導体基板２１０上にシード膜２６０を形成する。
シード膜２６０は以下説明するバンプと接合性及び湿潤性が優れた物質を使用して形成する。また、シード膜２６０は拡散防止膜パターン２４５との接合性及び電気伝導性の優れた物質を使用して形成する。例えば、銅、金またはパラジウムを使用してシード膜２６０を形成することができる。
本発明の一実施例において、シード膜２６０がバンプと接合性及び湿潤性を有するようにバンプと実質的に同一の物質でシード膜２６０を形成することが望ましい。
図１８を参照すると、シード膜２６０上に第２フォトレジスト膜２７０を形成する。
図１９を参照すると、第２フォトレジスト膜２７０をパターニングして、第２フォトレジストパターン２７５を形成する。第２フォトレジストパターン２７５は導電性パッド２２０上部を露出させる開口２７３を有する。
開口２７３は第２フォトレジスト膜２７０の上面から下面まで形成される。開口２７３は導電性パッド２２０の上部を露出させ、開口部２７３によって導電性パッド２２０の上面は露出されない。
図２０を参照すると、開口部２７３を導電性金属で埋め立ててバンプ２８０を形成する。バンプ２８０は導電性パッド２２０上部に位置する。
バンプ２８０はシード膜２６０との優れた接合性及び湿潤性を有するようにシード膜２６０と実質的に同一の物質を使用して形成することができる。例えば、バンプ２８０は金（Ａｕ）、ソルダ、銅（Ｃｕ）などを使用して形成されることができる。本発明の一実施例において、電気伝導性が優れ大きさの調節が容易である金Ａｕを用いてバンプ２８０を形成することができる。
前述したように、バンプ２８０は蒸着工程、メッキ工程、スクリーンプリンティング工程、ボール搭載工程、スーパージャフィット工程、スタッド工程などを用いて形成することができる。本発明の一実施例によると、比較的価額が低廉で、低融点を用いることができるメッキ工程を用いてバンプ２８０を形成することができる。
バンプ２８０を形成した後には、第２フォトレジストパターン２７５を除去してバンプ２８０をシード膜２６０上に露出させる。
図２１を参照すると、バンプ２８０をエッチングマスクとして用いてシード膜２６０をパターニングする。バンプ２８０下部を除いた残りのシード膜２６０を除去して、バンプ２８０下部のみに残留するシード膜パターン２６５を形成する。シード膜パターン２６５は拡散防止膜パターン２４５と共にＵＢＭとして機能する。
シード膜２６０は乾式エッチング工程または湿式エッチング工程を用いてパターニングすることができる。本発明の一実施例においては、所要時間及び費用的な側面で有利な湿潤エッチング工程を用いてシード膜２６０をパターニングする。
シード膜２６０を湿式エッチングするためのエチャントはシード膜２６０及び拡散防止膜パターン２４５を成す物質によって選択する。より詳細に説明すると、シード膜２６０を湿式エッチングする間、シード膜２６０に比べて拡散防止膜パターン２４５のエッチング率が小さいエチャントを用いる。即ち、シード膜２６０と拡散防止膜パターン２４５に対して大きいエッチング選択比を有するエチャントを用いる。
シード膜２６０をパターニングする間、拡散防止膜パターン２４５は殆どエッチングされないか、非常に少なくエッチングされる。従って、拡散防止膜パターン２４５がバンプ２８０下部にエッチングされるアンダーカット現象が実質的に発生されない。
導電性パッド２２０周辺は拡散防止膜パターン２４５と犠牲膜パターン２３５によって実質的に完全にシーリングされる。エチャントが導電性パッド２２０周辺に流入されず、導電性パッド２２０はエチャントから保護される。
前述したように、拡散防止膜パターン１４５、２４５の厚さを容易に調節することができる。拡散防止膜パターン１４５、２４５がアンダーカットされず、拡散防止膜パターン１４５、２４５がＵＢＭとしての機能を遂行するようになる。その結果、バンプ１８０、２８０を小さく形成することができ、最終的に優れたフリップチップパッケージを製造することができるようになる。
本発明によると、第１ＵＢＭを予めパターニングするので第２ＵＢＭをパターニングする間、前記第１ＵＢＭにアンダーカットが発生することを効果的に抑制することができる。それにより、全体のＵＢＭの大きさを減少させることができ、伝導性、接合性、拡散防止特性及び湿潤性などの特性も向上させることができる。また、バンプの大きさも減少させることができ、安定的作動が保証されるパッケージを製造することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。
従来に開示されたフリップチップパッケージを説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の一実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。 本発明の他の実施例によるバンプ形成方法を説明するための断面図である。
符号の説明
１１０、２１０ 半導体基板
１２０、２１０ 導電性パッド
１２５ 反射防止膜パターン
１３５、２３５ 犠牲膜パターン
１４０、２４０ 拡散防止膜
１４５、２４５ 拡散防止膜パターン
１５５、２５５ 第１フォトレジストパターン
１６０、２６０ シード膜
１６５、２６５ シード膜パターン
１７０、２７０ 第２フォトレジスト膜
１７３、２７３ 開口部
１７５、２７５ 第２フォトレジストパターン
１８０、２８０ バンプ

Claims (20)

  1. 導電性パッドを有する基板上に拡散防止膜パターンを形成する段階と、
    前記拡散防止膜パターン及び前記導電性パッドを有する前記基板上にシード膜を形成する段階と、
    前記シード膜上に導電性バンプを形成する段階と、
    前記導電性バンプをエッチングマスクとして用いて前記シード膜をパターニングする段階と、
    を含むことを特徴とするバンプ形成方法。
  2. 前記拡散防止膜パターンを形成する段階は、
    前記導電性パッドを有する前記基板上に拡散防止膜を形成する段階と、
    前記導電性パッド上部の前記拡散防止膜上にフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンをエッチングマスクとして用いて前記拡散防止膜をパターニングする段階と、
    前記フォトレジストパターンを除去する段階と、
    をさらに含むことを特徴とする請求項１記載のバンプ形成方法。
  3. 前記拡散防止膜をパターニングする段階は、乾式エッチング工程を用いて実施されることを特徴とする請求項２記載のバンプ形成方法。
  4. 前記シード膜をパターニングする段階は、湿式エッチング工程を用いて実施されることを特徴とする請求項１記載のバンプ形成方法。
  5. 前記湿式エッチング工程の間、前記シード膜のエッチング率が前記拡散防止膜パターンのエッチング率より大きいことを特徴とする請求項４記載のバンプ形成方法。
  6. 前記導電性バンプを形成する段階は、
    前記シード膜上に前記導電性パッドの上部を露出させるフォトレジストパターンを形成する段階と、
    前記露出された導電性パターンの上部を前記導電性バンプで埋め立てる段階と、
    前記フォトレジストパターンを除去する段階と、をさらに含むことを特徴とする請求項１記載のバンプ形成方法。
  7. 前記導電性パッド上に反射防止膜パターンを形成する段階をさらに含むことを特徴とする請求項１記載のバンプ形成方法。
  8. 前記拡散防止膜パターンを形成する前に、前記導電性パターンの上部を露出させる犠牲膜パターンを前記基板上に形成する段階をさらに含むことを特徴とする請求項７記載のバンプ形成方法。
  9. 前記シード膜は、前記導電性バンプと実質的に同一の物質からなることを特徴とする請求項１記載のバンプ形成方法。
  10. 前記導電性バンプは、金Ａｕを含むことを特徴とする請求項１記載のバンプ形成方法。
  11. 前記導電性バンプを形成する段階は、電気メッキ工程を用いて実施されることを特徴とする請求項１記載のバンプ形成方法。
  12. 前記導電性パッドは、ダマシン工程を用いて前記基板上に形成されることを特徴とする請求項１記載のバンプ形成方法。
  13. 前記導電性パッドは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）またはこれたの合金を含むことを特徴とする請求項１記載のバンプ形成方法。
  14. 前記拡散防止膜パターンは、クロム（Ｃｒ）、チタン−タングステン（Ｔｉ-Ｗ）またはニッケル（Ｎｉ）を含むことを特徴とする請求項１記載のバンプ形成方法。
  15. 前記拡散防止膜パターンは、クロム−銅からなる二重膜、チタン−タングステン−銅からなる三重膜、またはアルミニウム−ニッケルからなる二重膜構造を有することを特徴とする請求項１記載のバンプ形成方法。
  16. 前記フォトレジストパターンの下の前記拡散防止膜パターンにはアンダーカットが発生せず、前記拡散防止膜パターンは前記犠牲膜パターン及び前記反射防止膜パターンを接合させることを特徴とする請求項８記載のバンプ形成方法。
  17. 基板と、
    前記基板上に形成される導電性パッドと、
    前記導電性パッドのエッジ部分上に形成される反射防止膜パターンと、
    前記導電性パッド及び前記反射防止膜パターン上に形成される拡散防止膜パターンと、
    前記反射防止膜パターンに直接接触され、前記反射防止膜パターンと前記拡散防止膜パターンとの間に空間が形成されないように前記反射防止膜パターンと前記拡散防止膜パターンを分離する犠牲膜パターンと、
    前記反射防止膜パターン上に形成されるシード膜パターンと、
    前記シード膜パターン上に形成されるバンプと、
    を含むことを特徴とするコネクタ構造。
  18. 前記導電性パッドは、金を含むことを特徴とする請求項１７記載のバンプ形成方法。
  19. 前記拡散防止膜パターンは、クロム、チタン−タングステンまたはニッケルを含むか、あるいは、クロム−銅からなる二重膜、チタン−タングステン−銅からなる三重膜、またはアルミニウム−ニッケルからなる二重膜構造を有することを特徴とする請求項１７記載のバンプ形成方法。
  20. 前記シード膜パターンは、銅−金からなる二重膜、銅−パラジウムからなる二重膜、または金−パラジウムからなる二重膜構造を有することを特徴とする請求項１７記載のバンプ形成方法。
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US (1) US20070210450A1 (ja)
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117464A (ja) * 2007-11-02 2009-05-28 Kyocera Corp 半導体素子及び該半導体素子の実装構造体
US9200974B2 (en) 2013-06-28 2015-12-01 Fuji Electric Co., Ltd. Semiconductor pressure sensor device and method of manufacturing the same
JP2019093670A (ja) * 2017-11-27 2019-06-20 キヤノン株式会社 液体吐出ヘッドの製造方法及び液体吐出ヘッド
US11056451B2 (en) 2018-09-19 2021-07-06 Sumitomo Electric Device Innovations, Inc. Semiconductor device manufacturing method and semiconductor device
US11518164B2 (en) 2019-08-30 2022-12-06 Canon Kabushiki Kaisha Substrate with electrical connection section, substrate for liquid ejection head and methods of manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090091028A1 (en) * 2007-10-03 2009-04-09 Himax Technologies Limited Semiconductor device and method of bump formation
US20090200675A1 (en) * 2008-02-11 2009-08-13 Thomas Goebel Passivated Copper Chip Pads
EP2701189B1 (en) 2012-08-24 2016-01-20 Imec Substrate, fabrication method of such a substrate, method of self-assembly of such substrates and device obtained thereof
CN103311131B (zh) * 2013-05-15 2016-03-16 华进半导体封装先导技术研发中心有限公司 一种微凸点制造过程中防止微凸点侧向钻蚀的方法
US10879224B2 (en) * 2018-10-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, die and method of manufacturing the same
JP7484663B2 (ja) * 2020-10-29 2024-05-16 株式会社デンソー 接合構造体、電子装置、接合構造体の製造方法
CN117497483B (zh) * 2023-12-27 2024-04-12 日月新半导体(昆山)有限公司 集成电路制造方法以及集成电路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4273859A (en) * 1979-12-31 1981-06-16 Honeywell Information Systems Inc. Method of forming solder bump terminals on semiconductor elements
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
US6259128B1 (en) * 1999-04-23 2001-07-10 International Business Machines Corporation Metal-insulator-metal capacitor for copper damascene process and method of forming the same
TW471146B (en) * 2000-12-29 2002-01-01 Apack Technologies Inc Bump fabrication method
KR100426897B1 (ko) * 2001-08-21 2004-04-30 주식회사 네패스 솔더 터미널 및 그 제조방법
TW533556B (en) * 2002-02-21 2003-05-21 Advanced Semiconductor Eng Manufacturing process of bump
US7541275B2 (en) * 2004-04-21 2009-06-02 Texas Instruments Incorporated Method for manufacturing an interconnect

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117464A (ja) * 2007-11-02 2009-05-28 Kyocera Corp 半導体素子及び該半導体素子の実装構造体
US9200974B2 (en) 2013-06-28 2015-12-01 Fuji Electric Co., Ltd. Semiconductor pressure sensor device and method of manufacturing the same
JP2019093670A (ja) * 2017-11-27 2019-06-20 キヤノン株式会社 液体吐出ヘッドの製造方法及び液体吐出ヘッド
US11123989B2 (en) 2017-11-27 2021-09-21 Canon Kabushiki Kaisha Method for producing liquid discharge head
JP7094693B2 (ja) 2017-11-27 2022-07-04 キヤノン株式会社 液体吐出ヘッドの製造方法及び液体吐出ヘッド
US11056451B2 (en) 2018-09-19 2021-07-06 Sumitomo Electric Device Innovations, Inc. Semiconductor device manufacturing method and semiconductor device
US11518164B2 (en) 2019-08-30 2022-12-06 Canon Kabushiki Kaisha Substrate with electrical connection section, substrate for liquid ejection head and methods of manufacturing the same

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