JP2007243229A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、コンピュータ等の電子機器に使用される半導体集積回路素子を実装してなる半導体装置に関する。より詳細には、半導体集積回路素子の近傍に電源供給用デカップリングキャパシタを配置して半導体集積回路素子の高周波領域における動作を安定化させることが可能な半導体装置に関する。 The present invention relates to a semiconductor device on which a semiconductor integrated circuit element used in an electronic device such as a computer is mounted. More specifically, the present invention relates to a semiconductor device in which a power supply decoupling capacitor is disposed in the vicinity of a semiconductor integrated circuit element to stabilize the operation of the semiconductor integrated circuit element in a high frequency region.
従来、電源電圧変動および基板内の高周波ノイズによる半導体集積回路素子の誤動作防止対策として、デカップリングキャパシタ(バイパスコンデンサ)を、回路配線基板の半導体集積回路素子の近傍に実装した半導体装置が知られている。このような半導体装置では、上記キャパシタとして、積層チップキャパシタが通常用いられる。 Conventionally, a semiconductor device in which a decoupling capacitor (bypass capacitor) is mounted in the vicinity of a semiconductor integrated circuit element on a circuit wiring board is known as a countermeasure for preventing malfunction of the semiconductor integrated circuit element due to power supply voltage fluctuations and high-frequency noise in the substrate. Yes. In such a semiconductor device, a multilayer chip capacitor is usually used as the capacitor.
図1は、積層チップキャパシタを実装した従来の半導体装置を示す。 FIG. 1 shows a conventional semiconductor device mounted with a multilayer chip capacitor.
図1の半導体装置においては、パッケージ基板1にBGA(ボールグリッドアレイ)接続された半導体集積回路素子2に対して、パッケージ下部に積層チップキャパシタ4がバンプ接続されている。このパッケージ基板1は、例えば、マルチチップモジュール(MCM)基板等である。積層チップキャパシタ4の高さが回路配線基板(マザーボード)3と干渉するために、回路配線基板3のキャパシタ実装部分はくり貫いて形成してある。この場合、半導体集積回路素子2とキャパシタ4間のインダクタンスが問題となる。
In the semiconductor device of FIG. 1, a
図1のような半導体装置の場合、パッケージ基板1内で、積層チップキャパシタ4と半導体集積回路素子2と間の配線の引き回しが必要になり、この引き回し配線でインダクタンスが存在することから、高速動作の半導体集積回路素子2に対しての電源電圧変動の抑止、および高周波リップル吸収の効果は薄れてくる。電圧変動を抑えるためにキャパシタに求められることは、等価直列抵抗(ESR)、等価直列インダクタンス(ESL)の低減である。特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。
In the case of the semiconductor device as shown in FIG. 1, it is necessary to route wiring between the
この問題を回避するため、半導体集積回路素子近傍にキャパシタを配置し、半導体集積回路素子の電源、グランドからキャパシタまでの配線引き回しを最短にすることにより、インダクタンスの低減が可能となる。そこで、特開平4−211191号公報には、セラミック回路基板上に誘電体薄膜を形成し、インダクタンスを低減することにより電源系に対するノイズの低減を実現することが考案されている。 In order to avoid this problem, it is possible to reduce the inductance by arranging a capacitor in the vicinity of the semiconductor integrated circuit element and minimizing the wiring from the power supply of the semiconductor integrated circuit element and the ground to the capacitor. In view of this, Japanese Patent Application Laid-Open No. 4-211191 has devised that a noise reduction for a power supply system is realized by forming a dielectric thin film on a ceramic circuit board and reducing inductance.
また、特開平7−176453号公報、特開2001−68583号公報、特開2001−35990号公報には、ビアホールを有する支持基板上に形成された薄膜型キャパシタの上面パッドを半導体集積回路素子に、下面パッドは回路基板に接続し、インダクタンスを低減することが考案されている。 In Japanese Patent Laid-Open Nos. 7-176453, 2001-65883, and 2001-35990, the upper surface pad of a thin film capacitor formed on a support substrate having a via hole is used as a semiconductor integrated circuit element. It has been devised that the lower pad is connected to the circuit board to reduce inductance.
図2は、キャパシタ内蔵インターポーザを実装した従来の半導体装置を示す。図2の(A)においては、パッケージ基板1上にBGA接続された半導体集積回路素子2に対して、半導体集積回路素子2下部にキャパシタ内蔵インターポーザ5がBGA接続されている。この場合、インターポーザ5の高さがパッケージ基板1と干渉するため、パッケージ基板1のインターポーザ実装部分はくり貫いてある。図2の(B)の構成では、パッケージ基板1と半導体集積回路素子2との間にキャパシタ内蔵インターポーザ5がBGA接続により実装されている。 FIG. 2 shows a conventional semiconductor device mounted with a capacitor built-in interposer. In FIG. 2A, a capacitor built-in interposer 5 is BGA-connected to the lower part of the semiconductor integrated circuit element 2 with respect to the semiconductor integrated circuit element 2 connected to the package substrate 1 by BGA. In this case, since the height of the interposer 5 interferes with the package substrate 1, the interposer mounting portion of the package substrate 1 is hollowed out. In the configuration of FIG. 2B, a capacitor built-in interposer 5 is mounted between the package substrate 1 and the semiconductor integrated circuit element 2 by BGA connection.
図1に比べて、図2の半導体装置の場合は、半導体集積回路素子とキャパシタの接続距離は短くなるが、インターポーザ型を使用すると、製造工程が増加し、技術的にも困難となり、低コスト化は難しくなる。また、素子間接続数が増加するので信頼性の面でも問題がある。また、図2(A)のようにキャパシタ自体の厚みのため、半導体集積回路素子の実装用パッケージを加工しなければならない。 Compared to FIG. 1, in the semiconductor device of FIG. 2, the connection distance between the semiconductor integrated circuit element and the capacitor is shortened. However, if the interposer type is used, the manufacturing process is increased, which is technically difficult and low in cost. It becomes difficult. Further, since the number of connections between elements increases, there is a problem in terms of reliability. Further, as shown in FIG. 2A, due to the thickness of the capacitor itself, a package for mounting a semiconductor integrated circuit element must be processed.
従来、半導体集積回路素子の近傍にキャパシタを配置するには、図2に示したように、支持基板と半導体集積回路素子間にインターポーザ型のチップキャパシタを適用しなければならなかった。しかし、インターポーザ型キャパシタを作製するには、基板にスルービアを形成しなければならず、導体とセラミックスを同時焼成するプロセスによるものや、シリコン等の基板に貫通孔を形成して導体を充填してスルービアを形成しなければならない。これらは、製造上、技術的に困難であり、低コスト化を見込むことができなかった。 Conventionally, in order to arrange a capacitor in the vicinity of a semiconductor integrated circuit element, an interposer type chip capacitor must be applied between the support substrate and the semiconductor integrated circuit element as shown in FIG. However, in order to fabricate an interposer type capacitor, a through via must be formed in the substrate, and a process in which a conductor and ceramics are simultaneously fired, or a through hole is formed in a substrate such as silicon to fill the conductor. Through vias must be formed. These are technically difficult to manufacture and cost reduction cannot be expected.
本発明は、上記の点に鑑みてなされたものであり、インターポーザ構造や積層チップキャパシタを使用することなく、半導体集積回路素子の近傍の最短距離にデカップリングキャパシタを実装することを可能とし、キャパシタのデカップリング機能を最大限に引き出すことができる半導体装置を提供することを目的とする。 The present invention has been made in view of the above points, and enables a decoupling capacitor to be mounted at the shortest distance in the vicinity of a semiconductor integrated circuit element without using an interposer structure or a multilayer chip capacitor. An object of the present invention is to provide a semiconductor device that can maximize the decoupling function.
上記課題を解決するため、本発明の半導体装置は、支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、前記キャパシタは、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記キャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする。 In order to solve the above problems, a semiconductor device of the present invention includes a support substrate, a semiconductor integrated circuit element mounted on the support substrate, and a capacitor that enables stable operation of the semiconductor integrated circuit element in a high-frequency region. A semiconductor device in which the semiconductor integrated circuit element and the lead frame are electrically connected by wire bonding, wherein the capacitor is electrically connected to an electrode pad on the upper surface of the semiconductor integrated circuit element. The height of the upper surface of the integrated circuit element including the capacitor substrate is lower than the wire height of the wire bonding.
また、本発明の半導体装置において、前記支持基板をシリコンとすることができる。 In the semiconductor device of the present invention, the support substrate can be silicon.
本発明の半導体装置によれば、キャパシタをシリコンやガラス等の平滑性を有する基板上に作製し、このキャパシタを基板側から薄型化することで、半導体集積回路素子のパッケージ実装時のワイヤボンディングのワイヤ高さよりも低くしてあり、半導体集積回路素子とキャパシタ間を最短距離にすることができる。半導体集積回路素子に薄膜キャパシタを実装し、両者の距離を最短することができるため、キャパシタの低抵抗化および低インダクタンス化を達成させることができ、半導体集積回路素子の高周波領域(GHz帯)での動作を安定化することを可能にする半導体装置を提供できる。 According to the semiconductor device of the present invention, a capacitor is manufactured on a substrate having smoothness such as silicon or glass, and the capacitor is thinned from the substrate side, so that wire bonding at the time of packaging a semiconductor integrated circuit element can be performed. The height is lower than the wire height, and the shortest distance between the semiconductor integrated circuit element and the capacitor can be achieved. Since a thin film capacitor can be mounted on a semiconductor integrated circuit element and the distance between the two can be minimized, the resistance and the inductance of the capacitor can be reduced, and the high frequency region (GHz band) of the semiconductor integrated circuit element can be achieved. It is possible to provide a semiconductor device that makes it possible to stabilize the operation.
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.
図3に、本発明の半導体装置の第1の実施形態の構成を示す。図3の(A)は、本発明の半導体装置の第1の実施形態の構成例を示し、(B)はこの実施形態の半導体装置の部分拡大図である。 FIG. 3 shows the configuration of the first embodiment of the semiconductor device of the present invention. FIG. 3A shows a configuration example of the first embodiment of the semiconductor device of the present invention, and FIG. 3B is a partially enlarged view of the semiconductor device of this embodiment.
図3の実施形態において、半導体装置10は、支持基板としてのパッケージ基板1と、パッケージ基板1上に実装された半導体集積回路素子2と、半導体集積回路素子2の高周波領域における動作を安定化するデカップリングキャパシタとして配置される薄膜キャパシタ20とから構成される。薄膜キャパシタ20は、半導体集積回路素子2下面の電極パッド部に電気的に接続されると共に、パッケージ基板1上における薄膜キャパシタ20の基板を含めた厚さが半導体集積回路素子2の半田バンプ高さHよりも小さく構成されている。
In the embodiment of FIG. 3, the
この薄膜キャパシタ20は、例えば、シリコンやガラス等の平滑性を有する基板上に、誘電体層を間に挟み込んだ上部電極層と下部電極層を形成することにより作製される。この薄膜キャパシタ20の電極パッド及び基板を含めた厚さは50μm以下まで薄型化してある。薄膜キャパシタ20と半導体集積回路素子2の電極パッド部どうしを、例えば、Au−Auの超音波接合を利用して電気的に接続することで実装される。
The
図3の(B)に示したように、半導体集積回路素子2をパッケージ基板1に半田バンプにより接合する際に用いられる半田バンプの高さH(ここでは、パッケージ基板1及び半導体集積回路素子2の各電極パッドの厚さを含む高さとする)は、70μm程度である。また、パッケージ基板1の電極パッド及び半導体集積回路素子2の電極パッドの厚さは共に、10μm程度である。したがって、この実施形態の薄膜キャパシタ20は、パッケージ基板1上における薄膜キャパシタ20の基板を含めた厚さが半導体集積回路素子2の半田バンプ高さHよりも小さく、もしくは同程度の高さに構成することができる。
As shown in FIG. 3B, the height H of the solder bump used when the semiconductor integrated circuit element 2 is bonded to the package substrate 1 by the solder bump (here, the package substrate 1 and the semiconductor integrated circuit element 2). The height including the thickness of each electrode pad is about 70 μm. The thicknesses of the electrode pads of the package substrate 1 and the electrode pads of the semiconductor integrated circuit element 2 are both about 10 μm. Therefore, the thickness of the
この実施形態では、図3の(B)のように、薄膜キャパシタ20の基板背面が、パッケージ基板1の表面に接触する構成にしてある。このように構成することで、半導体集積回路素子2をパッケージ基板1に接続する際に、半田バンプ高さが規定されることになる。このように半導体集積回路素子2とパッケージ基板1間の距離が規定されると、半田溶融時に、半導体集積回路素子2とパッケージ基板1の電極パッドにより半田の広がりが制限されるため、半田の表面張力により接続部の形状は球欠体となることが防止され、円柱形状になる。このため、半田と半導体集積回路素子2およびパッケージ基板1上の電極パッドとの接着部分に応力集中が生じることを防止できる。
In this embodiment, as shown in FIG. 3B, the back surface of the
なお、特開昭57−118650号公報に記載されたように、半田溶融時に、支持基板の電極と回路素子の電極間の半田接続部を球欠体ではなく、円柱形状に形成すると、同一半田量でも接続高さが高くなり、温度変化により生じる応力が、半田接続部に均一にしかも高さ増加分だけ減少して分配される。ため、回路素子の半田接続部の接続信頼性が向上する。 In addition, as described in Japanese Patent Application Laid-Open No. 57-118650, when the solder connection portion between the electrode of the support substrate and the electrode of the circuit element is formed in a columnar shape instead of a spherical notch during solder melting, the same solder Even if the amount is high, the connection height is increased, and the stress caused by the temperature change is distributed to the solder connection portion uniformly and decreased by the height increase. Therefore, the connection reliability of the solder connection portion of the circuit element is improved.
図4に、本発明の半導体装置の第2の実施形態の構成を示す。 FIG. 4 shows the configuration of the second embodiment of the semiconductor device of the present invention.
図4の実施形態において、半導体装置11は、支持基板としてのパッケージ基板1と、パッケージ基板1上に実装された半導体集積回路素子2と、半導体集積回路素子2の高周波領域における動作を安定化するデカップリングキャパシタとして配置される薄膜キャパシタ20とから構成される。この半導体装置11は、半導体集積回路素子2とリードフレーム16とがワイヤボンディングにより電気的に接続される構成であり、樹脂モールド18に封止された状態で使用される。
In the embodiment of FIG. 4, the
この実施形態において、薄膜キャパシタ20は、半導体集積回路素子2上面の電極パッド部に電気的に接続されると共に、半導体集積回路素子2の上面における薄膜キャパシタ20の基板を含めた高さH1がボンディングワイヤ17のワイヤ高さH2も小さく構成されている。
In this embodiment, the
図3の実施形態と同様に、この薄膜キャパシタ20は、例えば、シリコンやガラス等の平滑性を有する基板上に、誘電体層を間に挟み込んだ上部電極層と下部電極層を形成することにより作製される。この薄膜キャパシタ20の電極パッド及び基板を含めた厚さは50μm以下まで薄型化してある。薄膜キャパシタ20と半導体集積回路素子2の電極パッド部どうしを、例えば、Au−Auの超音波接合を利用して電気的に接続することで実装される。
Similar to the embodiment of FIG. 3, the
この実施形態では、薄膜キャパシタ20の基板を含めた厚さH1が、半導体集積回路素子2表面からのボンディングワイヤ17のワイヤ高さH2よりも小さいことを特徴とする。図4に示したように、ワイヤボンディングのリードフレーム16からのワイヤ高さは150μm程度であり、薄膜キャパシタ20を内蔵っする本実施形態の半導体装置11は容易に作製することができる。
In this embodiment, the thickness H1 including the substrate of the
図4の半導体装置11においても、第1の実施形態と同様、薄膜キャパシタ20は、その支持基板としてのシリコンウェハーの背面を研磨して、厚さ50μm以下に薄型化してある。また、薄膜キャパシタ20と半導体集積回路素子2の各電極端子どうしを、Au−Auの超音波接合法を用いて実装してある。上述したように、ボンディングワイヤ17のワイヤ高さは150μm程度であり、樹脂モールド18を形成する際に、薄膜キャパシタ20が干渉することがない。したがって、薄膜キャパシタ20を内蔵する半導体装置11が容易に作製することができる。
Also in the
図5は、本発明に係る薄膜キャパシタの製造方法の実施例を説明するための図である。図6は、図5の薄膜キャパシタを実装した本発明の半導体装置の詳細構造を示す。 FIG. 5 is a diagram for explaining an embodiment of a method of manufacturing a thin film capacitor according to the present invention. FIG. 6 shows a detailed structure of the semiconductor device of the present invention on which the thin film capacitor of FIG. 5 is mounted.
図5の(a)に示したように、支持基板にはシリコンウェハー21を用いている。支持基板にシリコンを使用することで、背面研磨による薄型化が容易である。シリコンは30μm程度に薄く研磨しても割れにくいため、本発明に係る薄膜キャパシタ20の支持基板として好適である。また、半導体集積回路素子2と薄膜キャパシタ20との熱膨張係数をほぼ同じレベルに合わせることができ、実装ストレスを回避することができる。
As shown in FIG. 5A, a
図5の(b)、(c)、(d)に示したように、シリコンウェハー21上に下部電極層23、誘電体層24、上部電極層25の薄膜を順次成膜する。この実施例では、厚さ0.3mmのSiO2熱酸化膜が形成されたシリコンウェハー21を用い、まず、このシリコンウェハー21上に下部電極材料としてTiO2(0.05μm)/Pt(0.1μm)をスパッタリング法により成膜を行う。次に、同一真空系内で、高誘電体材料(Ba、Sr)TiO3(以下、BSTという)をスパッタリング法により成膜する。さらに、その上に、Pt(0.1μm)をスパッタリング法により成膜してある。
As shown in FIGS. 5B, 5 </ b> C, and 5 </ b> D, the
本発明に係る薄膜キャパシタ20の、誘電体層24を構成する誘電体酸化物として好適な構成材料としては、ストロンチウム(Sr)、バリウム(Ba)、鉛(Pb)、スズ(Zr)、ビスマス(Bi)、タンタル(Ta)、チタン(Ti)、マグネシウム(Mg)、ニオブ(Nb)等の中、少なくとも1つの元素を含む複合酸化物を適用することができる。薄膜キャパシタ20の誘電体層24に好適な誘電体酸化物として、上記実施例の(Ba,Sr)TiO3の他、例えば、Pb(Zr,Ti)O3、Pb(Mg,Nb)O3、SrBi2Ta2O9、Ta2O5等を挙げることができる。
As the constituent material suitable for the dielectric oxide constituting the
また、本発明に係る薄膜キャパシタ20において、誘電体層24を間に挟み込んで形成される上部電極層25及び下部電極層23に好適な構成材料として、白金(Pt)、金(Au)、銅(Cu)、鉛(Pb)、ルテニウム(Ru)、ルテニウム酸化物、イリジウム(Ir)、イリジウム酸化物、クロム(Cr)等の中、少なくとも1つ以上の金属元素又は金属酸化物を含有するものを適用することができる。
In addition, in the
次に、図5の(e)に示したように、フォトリソグラフィ法により、上部電極層25および誘電体層24の開口部をパターニングする。さらに、Arイオンミリングを使用して、Pt、BSTの一括ドライエッチングを行う。
Next, as shown in FIG. 5E, the openings of the
次に、図5の(f)、(g)に示したように、ポリイミド絶縁層26を成膜して、Cr膜0.05μm、Cu膜1μm、Au膜10μmを順次積層して電極パッド22が形成してある。図6に示したように、この電極パッド22には、半導体集積回路素子2の電極パッド12とAu−Au超音波接合を行なうため、薄膜キャパシタ20側は、直径40μm、厚さ10μm程度のAu最表面パッドが形成され、半導体集積回路素子2側には、厚さ0.2μm程度のAu最表面パッドが形成されている。半導体集積回路素子2の電極パッド12は、Cu膜3μm、Ni膜2μm、Au膜0.2μmを積層して形成してある。
Next, as shown in FIGS. 5F and 5G, a
その後、図5の(h)、図6の(A)に示したように、シリコンウェハー21の背面21aを研磨して、薄膜キャパシタ20の基板21を含む厚さ(電極パッド22を除く)を40μmまで薄型化させる。これは、半導体集積回路素子2の実装高さ(バンプ高さ)と同程度の厚さにするためである。
After that, as shown in FIGS. 5H and 6A, the
このようにして作製された薄膜キャパシタ20を適用することによって、薄膜キャパシタを内蔵した本発明の半導体装置を得ることができる。
By applying the
図6の(B)に示したように、薄膜キャパシタ20の電極パッド22と半導体集積回路素子2の電極パッド12とのAu−Au超音波接合によって、薄膜キャパシタ20の電極部と半導体集積回路素子2の電極部とが接合され、本発明の半導体装置10が完成する。
As shown in FIG. 6B, the electrode portion of the
図6の実施例の半導体装置10においては、薄膜キャパシタ20の厚さは、半導体集積回路素子2の半田バンプ高さHよりある程度小さくしてあり、薄膜キャパシタ20の基板の背面21aはパッケージ基板1の表面に接触していない。この実施例のように、完成品としての半導体装置10を使用する際に、半導体集積回路素子2の半田接合部の温度変化による応力変動の影響が直接、薄膜キャパシタ20に伝わらないように構成してもよい。半田疲労寿命を延ばすことができ、半田接合の電気的接続の信頼性を向上することができる。
In the
以上の図5及び図6の説明では、図3の実施形態に基づいて薄膜キャパシタ20及び半導体装置10の作製方法を述べてきたが、同様にして、図4の半導体装置11も容易に作製することができる。すなわち、図6の(A)に示した薄膜キャパシタ20を上下反転させた状態で、薄膜キャパシタ20の電極パッド22と半導体集積回路素子2の電極パッド12とのAu−Au超音波接合によって、薄膜キャパシタ20の電極部と半導体集積回路素子2の電極部とを接合して、図4の半導体装置11を作製できる。
In the above description of FIGS. 5 and 6, the manufacturing method of the
(付記1)
支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備える半導体装置であって、前記キャパシタは、前記半導体集積回路素子下面の電極パッドに電気的に接続され、前記支持基板上における前記キャパシタの基板を含めた厚さが前記半導体集積回路素子のバンプ高さより小さいか、あるいは等しいことを特徴とする半導体装置。
(付記2)
前記キャパシタの基板の背面は、前記半導体集積回路素子を実装するための前記支持基板表面に接触することを特徴とする付記1記載の半導体装置。
(付記3)
支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、前記キャパシタは、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記キャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする半導体装置。
(付記4)
前記支持基板はシリコンであることを特徴とする付記1又は3記載の半導体装置。
(付記5)
前記キャパシタの誘電体層を構成する誘電体酸化物が、Sr、Ba、Pb、Zr、Bi、Ta、Ti、Mg、Nbの中、少なくとも1つの元素を含む複合酸化物であることを特徴とする付記1記載の半導体装置。
(付記6)
前記キャパシタにおいて、誘電体層を間に挟み込んで形成される上部電極及び下部電極が、Pt、Au、Cu、Pb、Ru、Ru酸化物、Ir、Ir酸化物、Crの中、少なくとも1つ以上の金属元素又は金属酸化物を含有することを特徴とする付記1記載の半導体装置。
(付記7)
前記キャパシタは、前記基板及び電極パッドを含めた厚さが50μm以下となるよう構成したことを特徴とする付記1記載の半導体装置。
(付記8)
前記キャパシタは、前記基板上に誘電体層を間に挟み込んで形成される上部電極及び下部電極を含む薄膜キャパシタであることを特徴とする付記1記載の半導体装置。
(付記9)
前記キャパシタの基板の背面は、前記半導体集積回路素子を実装するための前記支持基板表面に接触しないよう構成したことを特徴とする付記1記載の半導体装置。
(付記10)
前記キャパシタは樹脂モールドにより封止されることを特徴とする付記3記載の半導体装置。
(Appendix 1)
A semiconductor device comprising: a support substrate; a semiconductor integrated circuit element mounted on the support substrate; and a capacitor that enables stable operation of the semiconductor integrated circuit element in a high frequency region, wherein the capacitor is the semiconductor A semiconductor device electrically connected to an electrode pad on a lower surface of an integrated circuit element, wherein a thickness including the capacitor substrate on the support substrate is smaller than or equal to a bump height of the semiconductor integrated circuit element .
(Appendix 2)
2. The semiconductor device according to claim 1, wherein a back surface of the substrate of the capacitor is in contact with a surface of the support substrate for mounting the semiconductor integrated circuit element.
(Appendix 3)
A support substrate; a semiconductor integrated circuit element mounted on the support substrate; and a capacitor that enables stable operation of the semiconductor integrated circuit element in a high-frequency region, wherein the semiconductor integrated circuit element and the lead frame are wired A semiconductor device electrically connected by bonding, wherein the capacitor is electrically connected to an electrode pad on the upper surface of the semiconductor integrated circuit element, and includes a height of the capacitor including the substrate of the capacitor on the upper surface of the semiconductor integrated circuit element Is lower than the wire height of the wire bonding.
(Appendix 4)
4. The semiconductor device according to appendix 1 or 3, wherein the support substrate is silicon.
(Appendix 5)
The dielectric oxide constituting the dielectric layer of the capacitor is a composite oxide containing at least one element of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, and Nb. The semiconductor device according to appendix 1.
(Appendix 6)
In the capacitor, an upper electrode and a lower electrode formed with a dielectric layer interposed therebetween are at least one of Pt, Au, Cu, Pb, Ru, Ru oxide, Ir, Ir oxide, and Cr. The semiconductor device according to appendix 1, characterized by containing a metal element or a metal oxide.
(Appendix 7)
The semiconductor device according to claim 1, wherein the capacitor is configured to have a thickness of 50 μm or less including the substrate and the electrode pad.
(Appendix 8)
2. The semiconductor device according to claim 1, wherein the capacitor is a thin film capacitor including an upper electrode and a lower electrode formed on the substrate with a dielectric layer sandwiched therebetween.
(Appendix 9)
2. The semiconductor device according to claim 1, wherein a back surface of the capacitor substrate is configured not to contact a surface of the support substrate on which the semiconductor integrated circuit element is mounted.
(Appendix 10)
4. The semiconductor device according to appendix 3, wherein the capacitor is sealed with a resin mold.
1 パッケージ基板
2 半導体集積回路素子
3 回路配線基板
4 積層チップキャパシタ
5 キャパシタ内蔵インターポーザ
10、11 半導体装置
12 電極パッド
15 半田バンプ
16 リードフレーム
17 ボンディングワイヤ
18 樹脂モールド
20 薄膜キャパシタ
21 シリコンウェハー
21a 研磨面
22 電極パッド
23 下部電極層
24 誘電体層
25 上部電極層
26 ポリイミド絶縁層
DESCRIPTION OF SYMBOLS 1 Package substrate 2 Semiconductor integrated circuit element 3
Claims (2)
前記キャパシタは、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記キャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする半導体装置。 A support substrate; a semiconductor integrated circuit element mounted on the support substrate; and a capacitor that enables stable operation of the semiconductor integrated circuit element in a high-frequency region, wherein the semiconductor integrated circuit element and the lead frame are wired A semiconductor device electrically connected by bonding,
The capacitor is electrically connected to an electrode pad on the upper surface of the semiconductor integrated circuit element, and a height of the upper surface of the semiconductor integrated circuit element including the capacitor substrate is lower than a wire height of the wire bonding. A semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007166722A JP4538473B2 (en) | 2007-06-25 | 2007-06-25 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007166722A JP4538473B2 (en) | 2007-06-25 | 2007-06-25 | Semiconductor device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002210176A Division JP4077261B2 (en) | 2002-07-18 | 2002-07-18 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007243229A true JP2007243229A (en) | 2007-09-20 |
JP4538473B2 JP4538473B2 (en) | 2010-09-08 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007166722A Expired - Fee Related JP4538473B2 (en) | 2007-06-25 | 2007-06-25 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4538473B2 (en) |
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---|---|
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