JP2007236157A - Booster circuit and semiconductor device having the same - Google Patents
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Abstract
Description
本発明は、昇圧回路に関するものであり、コンデンサの充放電を利用して入力電圧を昇圧し、所望の昇圧電圧を生成するチャージポンプ式昇圧回路及び該昇圧回路を有する半導体装置、該半導体装置を有する電子機器に関する。 The present invention relates to a booster circuit, and a charge pump booster circuit that boosts an input voltage using charge / discharge of a capacitor to generate a desired boosted voltage, a semiconductor device having the booster circuit, and the semiconductor device. The present invention relates to an electronic device.
電源電圧の低電圧化に伴い、各種の半導体装置では電源電圧あるいは電源電圧から生成された電源電圧より低い内部電圧を昇圧して、電源電圧あるいは内部電源電圧より高い昇圧電圧を生成する昇圧回路を内蔵するものが増えている。従来の昇圧回路としては、コンデンサを用いてその充放電を利用して電源電圧あるいは内部電源電圧を昇圧するものがある。特に、多種類の電圧を用いる液晶表示用の半導体装置においては、液晶駆動用の電源として昇圧回路を用いている。 As the power supply voltage is lowered, various semiconductor devices have a booster circuit that boosts a power supply voltage or an internal voltage lower than the power supply voltage generated from the power supply voltage and generates a boosted voltage higher than the power supply voltage or the internal power supply voltage. More are built in. As a conventional booster circuit, there is a circuit that boosts a power supply voltage or an internal power supply voltage by using a capacitor to charge and discharge. In particular, in a semiconductor device for liquid crystal display using various kinds of voltages, a booster circuit is used as a power source for driving liquid crystal.
液晶駆動用電源動に必要な電圧は高電圧であるため、所望の高電圧を得るために、昇圧回路は昇圧段数を複数段の構成としている。複数段の昇圧段数を有する昇圧回路の場合、複数個の昇圧用コンデンサや、出力電圧を安定化させるための出力電圧安定化コンデンサを有する必要が出てくる。 Since the voltage required for the power supply for driving the liquid crystal is a high voltage, in order to obtain a desired high voltage, the booster circuit has a plurality of booster stages. In the case of a booster circuit having a plurality of booster stages, it is necessary to have a plurality of boosting capacitors and an output voltage stabilizing capacitor for stabilizing the output voltage.
複数の昇圧用コンデンサや出力電圧安定化コンデンサに電荷がチャージされていない状態で昇圧回路を起動すると、電源から昇圧用コンデンサや出力電圧安定化コンデンサに短時間に多くの電流が流れる。そのため、電源電圧の低下が発生することになり、昇圧回路とともに組み込まれている半導体装置中のロジック回路等の誤動作を惹起するなどの悪影響を与える事になる。この問題を解決するために、従来の半導体装置では昇圧起動時の昇圧用コンデンサを駆動する電圧振幅を小さくすることで、昇圧回路起動時の消費電流を小さくし、昇圧回路電源への負荷を抑制するようにしている。(例えば特許文献1参照)。 When the booster circuit is started in a state where the charges are not charged in the plurality of boosting capacitors and the output voltage stabilizing capacitor, a large amount of current flows from the power source to the boosting capacitor and the output voltage stabilizing capacitor in a short time. For this reason, the power supply voltage is lowered, and an adverse effect such as causing a malfunction of a logic circuit or the like in the semiconductor device incorporated together with the booster circuit is caused. In order to solve this problem, in the conventional semiconductor device, by reducing the voltage amplitude that drives the boosting capacitor at the time of boosting startup, the current consumption at the startup of the boosting circuit is reduced and the load on the booster circuit power supply is suppressed. Like to do. (For example, refer to Patent Document 1).
従来の半導体装置に関して図6、図7を用いて説明する。クロック信号発生器CGでクロックclkを発生さる。そのクロックclkとそのクロックclkの逆相のクロックを、コンデンサC1、C2、C3〜Cnに可制御バッファB11、B21を介して交互に接続する。コンデンサC1、C2、C3〜Cnの他方の端子はトランジスタを擬似的にダイオードとした回路を介して電源電圧Vddに接続されている。タイマTDは時間τを計測し、起動時制御信号Sconを変化させる可制御バッファB11、B21はタイマーTDからの起動時制御信号Sconで指定される時間τの間、クロックclkの振幅を制限してそれぞれ第一クロックCLK1と第二クロックCLK2を出力する。クロック信号発生器CGとタイマTDは起動信号Stを入力し、起動信号Stの信号変化によって動作を開始する。この昇圧回路は、クロック信号に従い昇圧用コンデンサが充放電し、コンデンサCoによって出力電圧を安定化させ、所望の出力電圧Voutを出力する。 A conventional semiconductor device will be described with reference to FIGS. A clock clk is generated by the clock signal generator CG. The clock clk and a clock having a phase opposite to that of the clock clk are alternately connected to the capacitors C1, C2, C3 to Cn via the controllable buffers B11 and B21. The other terminals of the capacitors C1, C2, and C3 to Cn are connected to the power supply voltage Vdd through a circuit in which a transistor is a pseudo diode. The timer TD measures the time τ, and the controllable buffers B11 and B21 for changing the start time control signal Scon limit the amplitude of the clock clk for the time τ specified by the start time control signal Scon from the timer TD. The first clock CLK1 and the second clock CLK2 are output respectively. The clock signal generator CG and the timer TD receive the start signal St, and start their operation when the start signal St changes. In this booster circuit, the boosting capacitor is charged and discharged according to the clock signal, the output voltage is stabilized by the capacitor Co, and the desired output voltage Vout is output.
起動時の消費電流を抑制させる手段として、可制御バッファB11、B21に該当する部分の回路構成を図7に示し、説明する。クロック信号clkに応じてP型MOSトランジスタQ22とN型MOSトランジスタQ23が動作し、起動時制御信号Sconに応じてP型MOSトランジスタQ21とN型MOSトランジスタQ24が動作する。起動時制御信号SconがHレベルのときはクロック信号clkの振幅が接地電位GNDと電源電圧Vdd間の振幅で第一クロックCLK1または第二クロックCLK2として出力される。昇圧回路起動時は起動時制御信号SconをLレベルとし、P型MOSトランジスタQ21とN型MOSトランジスタQ24をオフ状態とさせ、飽和結線として接続しているトランジスタであるP型MOSトランジスタQ25とN型MOSトランジスタQ26に電流が流れる。そのため、第一クロックCLK1または第二クロックCLK2の出力電圧はVdd−2Vthの電圧値となる。昇圧クロックの振幅が小さくなることで昇圧回路の起動電流を抑制する構成とし、昇圧回路起動時の消費電流を抑制することになり、昇圧起動時の電源電圧変動を少なくし、他回路への悪影響をさける構成としている。
従来の半導体装置では、P型MOSトランジスタQ21、Q22または、N型MOSトランジスタQ23、Q24が直列に接続されている構成のため、一般的な製造プロセスの場合、P型MOSトランジスタQ22とN型MOSトランジスタQ23はトランジスタの基板電位とソース電位に電差を生じてしまうため、トランジスタの駆動能力を犠牲にする構成となっている。そのため、昇圧起動安定後の負荷駆動能力を低減させてしまう構成となっていた。 In the conventional semiconductor device, the P-type MOS transistors Q21 and Q22 or the N-type MOS transistors Q23 and Q24 are connected in series. Therefore, in a general manufacturing process, the P-type MOS transistor Q22 and the N-type MOS transistor are used. Since the transistor Q23 causes an electric difference between the substrate potential and the source potential of the transistor, the transistor Q23 is configured to sacrifice the driving capability of the transistor. For this reason, the load driving capability after stabilizing the boost start-up is reduced.
なお、従来の半導体装置の他の構成としてP型MOSトランジスタQ25とN型MOSトランジスタQ26の代わりに抵抗を使用する方法も考案されている。しかし、この構成の場合でもP型MOSトランジスタQ21、Q22またはN型MOSトランジスタQ23、Q24が直列に接続されている構成であることは代わりがないため、同様の課題を有している。 As another configuration of the conventional semiconductor device, a method of using a resistor instead of the P-type MOS transistor Q25 and the N-type MOS transistor Q26 has been devised. However, even in this configuration, the P-type MOS transistors Q21 and Q22 or the N-type MOS transistors Q23 and Q24 are connected in series and thus have the same problem.
つまり、昇圧起動安定後の負荷駆動能力を犠牲にさせない様にするためには、直列に接続されたトランジスタP型MOSトランジスタQ21、Q22、N型MOSトランジスタQ23,Q24のサイズを大きくするなどの方法が必要となり、ICの実装面積が大きくなったり、コストが高くなってしまう課題を有していた。 That is, in order not to sacrifice the load driving capability after the boost start-up stabilization, a method of increasing the size of the transistor P-type MOS transistors Q21 and Q22, N-type MOS transistors Q23 and Q24 connected in series, etc. Is required, which increases the mounting area of the IC and increases the cost.
また、電子機器においても動作が安定し、消費電流がなるべく少ない機器が望まれている。 In addition, an electronic device that has stable operation and consumes as little current as possible is desired.
そこで、本発明はコンデンサを用いた昇圧回路において、起動時の消費電流を抑制し、昇圧起動時の動作の安定性を向上させ、昇圧起動安定後の負荷駆動能力を向上させた昇圧回路、該昇圧回路を有する半導体装置、該昇圧回路または該半導体装置を有する電子機器を提供することを目的とする。 Therefore, the present invention relates to a booster circuit using a capacitor, which suppresses current consumption during startup, improves the stability of operation during boost startup, and improves the load drive capability after stabilization of boost startup, It is an object of the present invention to provide a semiconductor device having a booster circuit, an electronic device having the booster circuit or the semiconductor device.
(手段1)本発明の昇圧回路は、チャージポンプ回路を有する昇圧回路において、前記チャージポンプ回路にクロック信号を供給するためのクロック発生回路と、前記クロック信号を入力して前記チャージポンプ回路へ出力する第一のバッファ回路と第二のバッファ回路を有する制御回路と、昇圧回路の動作を可能にする昇圧回路イネーブル信号が入力されると所定の時間の計測を開始し、所定の時間を越えたか否かの情報を有する昇圧起動制御信号を前記制御回路へ出力するディレー回路と、を有し、前記制御回路は、前記ディレー回路が所定の時間を越えていない場合は、第一のバッファ回路は前記クロック信号を出力し、前記第二のバッファ回路は前記クロック信号を停止し、前記ディレー回路が所定の時間を超えている場合は、前記第一のバッファ回路は前記クロック信号を出力し、前記第二のバッファ回路は前記クロック信号を出力することを特徴とする。 (Means 1) A booster circuit according to the present invention is a booster circuit having a charge pump circuit, a clock generation circuit for supplying a clock signal to the charge pump circuit, and the clock signal inputted thereto and outputted to the charge pump circuit When the control circuit having the first buffer circuit and the second buffer circuit, and the booster circuit enable signal that enables the booster circuit operation are input, measurement of a predetermined time is started. And a delay circuit that outputs a boost activation control signal having information on whether or not to the control circuit, and the control circuit, when the delay circuit does not exceed a predetermined time, the first buffer circuit The clock signal is output, the second buffer circuit stops the clock signal, and when the delay circuit exceeds a predetermined time, One is the buffer circuit outputs the clock signal, said second buffer circuit and outputs the clock signal.
また、前記第一のバッファ回路は、出力端子に直列に接続された抵抗素子を有し、前記第一のバッファ回路は前記クロック信号を前記抵抗素子を介して出力するか、または、前記第一のバッファ回路は、定電流回路を有し、前記第一のバッファ回路は前記クロック信号を前記定電流回路を介して出力することもできる。 The first buffer circuit includes a resistance element connected in series to an output terminal, and the first buffer circuit outputs the clock signal via the resistance element, or the first buffer circuit The buffer circuit includes a constant current circuit, and the first buffer circuit can output the clock signal via the constant current circuit.
(手段2)コンデンサを用いて入力電圧を昇圧して、前記入力電圧より高い昇圧電圧を生成する昇圧回路において、前記入力電圧が印加される入力端子と前記昇圧電圧が出力される出力端子と前記入力端子と前記出力端子との間に直列接続された複数個のスイッチと、前記スイッチ各々の一方の電極にそれぞれ接続され、所望の昇圧電圧に応じてコンデンサが接続される複数のコンデンサ接続端子と、前記複数のスイッチに対応する制御信号を出力する制御回路を有し、前記制御回路には昇圧駆動能力設定信号が入力され、前記昇圧回路の動作初期時には任意の昇圧駆動能力よりも低い昇圧駆動能力設定で動作させ、安定に起動した後に任意の昇圧駆動能力設定し、所望の昇圧出力が生成できるものである。 (Means 2) In a booster circuit that boosts an input voltage using a capacitor to generate a boosted voltage higher than the input voltage, an input terminal to which the input voltage is applied, an output terminal to which the boosted voltage is output, and the A plurality of switches connected in series between the input terminal and the output terminal, and a plurality of capacitor connection terminals connected to one electrode of each of the switches and connected to a capacitor in accordance with a desired boosted voltage; And a control circuit that outputs control signals corresponding to the plurality of switches, and a boost drive capability setting signal is input to the control circuit, and the boost drive is lower than an arbitrary boost drive capability at the initial operation of the boost circuit. It is possible to generate a desired boost output by setting an arbitrary boost drive capability after operating with capability setting and starting stably.
(手段3)前記昇圧回路の起動開始からの時間をカウントするカウンタ回路、前記カウンタ回路からの出力信号により前記昇圧回路の昇圧駆動能力を選択する駆動能力選択回路、前記駆動能力選択回路の駆動能力設定に従い昇圧動作を制御する昇圧制御回路を有し、動作初期時には任意の昇圧駆動能力よりも低い昇圧駆動能力設定で動作させ、一定時間後に任意の昇圧駆動能力設定に切り替わり所望の昇圧駆動能力動作できる昇圧制御回路を有する手段2に記載の昇圧回路である。
(Means 3) A counter circuit that counts the time from the start of activation of the booster circuit, a drive capability selection circuit that selects a boost drive capability of the booster circuit based on an output signal from the counter circuit, and a drive capability of the drive capability select circuit It has a boost control circuit that controls the boost operation according to the setting, operates at a boost drive capability setting lower than an arbitrary boost drive capability at the initial stage of operation, switches to an arbitrary boost drive capability setting after a certain time, and operates as a desired boost drive capability The boosting circuit according to the
(手段4)前記昇圧回路に流れる電流を検出する検出回路、前記検出回路からの出力信号により前記昇圧回路の昇圧駆動能力を選択する駆動能力選択回路、前記駆動能力選択回路の駆動能力設定に従い昇圧動作を制御する昇圧制御回路を有し、動作初期時には任意の昇圧駆動能力よりも低い昇圧駆動能力設定で動作させ、前記昇圧回路の出力が検出電圧以上のなると任意の昇圧駆動能力設定に切り替わり所望の昇圧駆動能力で動作することができる昇圧制御回路を有する手段2の昇圧回路である。
(Means 4) a detection circuit for detecting a current flowing through the booster circuit, a drive capability selection circuit for selecting a boost drive capability of the booster circuit based on an output signal from the detection circuit, and a booster according to the drive capability setting of the drive capability selection circuit It has a boost control circuit that controls the operation, operates at a boost drive capability setting lower than an arbitrary boost drive capability at the initial stage of operation, and switches to an arbitrary boost drive capability setting when the output of the boost circuit exceeds the detection voltage. This is a booster circuit of
(手段5)前期昇圧駆動能力を複数の段階を経て任意の駆動能力設定を行い所望の昇圧駆動能力動作をする上述の昇圧回路である。 (Means 5) The above-described booster circuit which performs a desired booster drive capability operation by arbitrarily setting the booster drive capability through a plurality of stages.
(手段6)本発明の半導体装置は、上述の昇圧回路を有する半導体装置を構成できる。 (Means 6) The semiconductor device of the present invention can constitute a semiconductor device having the above-described booster circuit.
(手段7)本発明の電子機器は、手段6の半導体装置を有する電子機器を構成できる。 (Means 7) The electronic apparatus of the present invention can constitute an electronic apparatus having the semiconductor device of means 6.
本発明によれば、昇圧起動信号を受けてから、あらかじめ設定した一定時間、昇圧用コンデンサへの電流供給能力を制限することによって、電源投入後にコンデンサの充放電量を抑え電源電圧あるいは内部電源電圧に負荷を低減することができ、電源電圧あるいは内部電源電圧の過渡的な電圧降下が発生する問題を解決する事が可能になり、昇圧起動後の動作が安定する。更に本発明の電流制限機能を有するバッファ構成を用いることで、一定時間後に解除される電流供給能力も損なうことはないため、十分な負荷駆動能力を得られることが出来る。また、バッファでの電力の損失を抑えることができる。 According to the present invention, the power supply voltage or the internal power supply voltage is suppressed after the power is turned on by limiting the current supply capacity to the boosting capacitor for a predetermined time after receiving the boost start signal. Thus, the load can be reduced, and the problem of a transient voltage drop of the power supply voltage or the internal power supply voltage can be solved. Furthermore, by using the buffer configuration having the current limiting function of the present invention, the current supply capability that is released after a predetermined time is not impaired, so that sufficient load driving capability can be obtained. Further, power loss in the buffer can be suppressed.
以下、この発明の好適な実施の形態を図面に基づいて説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.
<第一の実施の形態>
図1は本発明の昇圧回路の第一の実施の形態を示す回路図である。図2は昇圧クロックを制御するバッファの構成の例を示す回路図である。図3は昇圧回路の動作を示すタイミングチャートである。
<First embodiment>
FIG. 1 is a circuit diagram showing a first embodiment of a booster circuit according to the present invention. FIG. 2 is a circuit diagram showing an example of the configuration of a buffer that controls the boost clock. FIG. 3 is a timing chart showing the operation of the booster circuit.
クロック発生回路100は、外部から昇圧回路イネーブル信号ENを入力し、クロック信号CLKを出力する。ディレー回路101は、外部から昇圧回路イネーブル信号ENを入力し、昇圧回路イネーブル信号ENがLレベルからHレベルに変化した時から、設定した時間T(例えば1秒)を計測してその時間を超えると昇圧起動制御信号DENをLレベルからHレベルへ変化させる。
The
出力電流制限機能を有するバッファ回路102には、クロック発生回路100から出力されたクロック信号CLKが入力される。また、反転回路104には、クロック発生回路100から出力されたクロック信号CLKが入力され、反転回路104の出力は、出力電流制限機能を有するバッファ回路103に入力される。バッファ回路102、103は昇圧起動制御信号DENを入力する。バッファ回路102は、昇圧起動制御信号DENがLレベルのときは出力電流制限をした昇圧クロック信号CLK1を出力し、昇圧起動制御信号DENがHレベルのときは出力電流制限をしない昇圧クロック信号CLK1を出力する。バッファ回路103は、昇圧起動制御信号DENがLレベルのときは出力電流制限をした昇圧クロック信号CLK2を出力し、昇圧起動制御信号DENがHレベルのときは出力電流制限をしない昇圧クロック信号CLK2を出力する。なお、出力電流制限機能を有するバッファ回路102、103の回路構成は同じであっても異なっていてもよいが、2つのバッファ回路は対で動作するので、好ましくは回路構成が同じであるほうがよい。このバッファ回路102、103を用いてチャージポンプ回路を制御する制御回路を構成している。
The clock signal CLK output from the
ここでチャージポンプ回路の説明をする。ダイオードD1のアノードを電源VDDに接続し、ダイオードD1のカソードを次段のダイオードD2のアノードとコンデンサC1の一端に接続し、コンデンサC1の他端はバッファ回路102の出力端子に接続し、昇圧クロック信号CLK1を入力する。このような一組のダイードとコンデンサから構成される回路をUNITとする。ダイオードD1、D2、D3、・・・Dn、コンデンサC1、C2、C3・・・Cnを用いて、n個のUNITを作り直列に接続する。コンデンサの他端は昇圧クロック信号CLK1、2が交互に接続される。最終段のダイオードDnのカソードにはダイオードDoutのアノードを接続する。そして、ダイオードDoutのカソードにはコンデンサCoutの一端を接続し、コンデンサCoutの他端は接地することで安定した最終出力電圧VOUTを得る様に構成されている。電源VDDの電圧のn倍の昇圧電圧を得るために、このようにUNITをn段直列に接続したチャージポンプ回路にすることで実現する。
Here, the charge pump circuit will be described. The anode of the diode D1 is connected to the power supply VDD, the cathode of the diode D1 is connected to the anode of the next-stage diode D2 and one end of the capacitor C1, and the other end of the capacitor C1 is connected to the output terminal of the
図2は、昇圧クロックを制御するバッファ回路の構成の例を示す回路図である。出力電流制限機能を有するバッファ回路102、103、つまり制御回路の構成例である。P型MOSトランジスタM21のソースと電源VDD、P型MOSトランジスタM21のドレインとN型MOSトランジスタM22のドレイン、N型MOSトランジスタM22のソースとグランドがそれぞれ接続されている。つまり、電源VDDとグランド間にP型MOSトランジスタM21とN型MOSトランジスタM22が直列に接続され配置されている。同様に、P型MOSトランジスタM23とN型MOSトランジスタM24も電源VDDとグランド間に接続されている。また、P型MOSトランジスタM21のドレインとP型MOSトランジスタM23のドレインは昇圧クロック信号CLK1(CLK2)の出力となる。P型MOSトランジスタM23とN型MOSトランジスタM24のゲートにはクロック信号CLKが接続されている。制御回路の中ではクロック信号CLKは昇圧クロック信号CLK21として扱われる。P型MOSトランジスタM21のゲートには昇圧クロック信号CLK22が入力される。N型MOSトランジスタM22のゲートには昇圧クロック信号CLK23が入力される。昇圧クロック制御回路201は、昇圧起動制御信号DENとクロック信号CLKを入力し、昇圧クロック信号CLK22、CLK23を出力する。
FIG. 2 is a circuit diagram showing an example of the configuration of a buffer circuit that controls the boost clock. This is a configuration example of
また、昇圧クロック制御回路201は、ディレー回路101で遅延されたイネーブル信号である昇圧起動制御信号DENが入力され、昇圧クロック制御回路201から昇圧起動制御信号DENによって制御された昇圧クロック信号である昇圧クロック信号CLK22、CLK23が出力される。この昇圧クロック信号CLK22、CLK23はディレー回路101で遅延された昇圧起動制御信号DENが非アクティブ状態(ここではLレベルとする)の間は、昇圧クロック信号CLK22はVDDレベルで固定されており、昇圧クロック信号CLK23はグランドレベルで固定され、昇圧起動制御信号DENがアクティブ状態(ここではHレベルとする)になると、昇圧クロック信号CLK22、CLK23はクロック信号CLKと同期した信号を出力するように昇圧クロック制御回路201で制御されている。
Further, the boost
P型MOSトランジスタM23とN型MOSトランジスタM24はトランジスタのプロセス上のサイズを設定することで、所望の電流駆動能力を得ることができる。 The P-type MOS transistor M23 and the N-type MOS transistor M24 can obtain desired current driving capability by setting the process size of the transistors.
このように構成された昇圧回路の動作について、図1、図2、図3を参照しながら説明する。 The operation of the booster circuit configured as described above will be described with reference to FIGS.
クロック発生回路100は、昇圧回路イネーブル信号ENが立ち上がることで、動作を開始しする。一方、ディレー回路101に同様に昇圧回路イネーブル信号ENが入力され、あらかじめ設定された遅延時間Tの時間の計測を開始する。クロック発生回路100の出力信号であるクロック信号CLKは出力電流制限機能を有するバッファ回路102と反転回路104に入力され、反転回路104の出力は出力電流制限機能を有するバッファ回路103に入力される。バッファ回路102、103の出力はチャージポンプ回路の昇圧動作をさせるためのクロック信号であるが、位相はほぼ反転位相である。これらの昇圧クロックは昇圧クロック信号CLK1、CLK2である。
The
バッファ回路102、103にはディレー回路101から出力された遅延信号である昇圧起動制御信号DENが入力される。この遅延信号はあらかじめ決めてある時間Tの間だけ非イネーブル状態を保つため、昇圧クロック制御回路201はクロック信号CLKの入力レベルに依存しないで、昇圧クロック信号CLK22を電源VDDの電圧レベルを保持し、昇圧クロック信号CLK23はグランドレベルを保持する様に構成されている。
The booster activation control signal DEN, which is a delay signal output from the
つまり、P型MOSトランジスタM21とN型MOSトランジスタM22はオフ状態を保持することになる。一方バッファ回路102、103に入力されたクロック信号CLKは昇圧クロック制御回路201と同時にP型MOSトランジスタM23とN型MOSトランジスタM24に入力されているため、出力信号である昇圧クロック信号CLK1または昇圧クロック信号CLK2はP型MOSトランジスタM23とN型MOSトランジスタM24でのみ駆動することになる。
That is, the P-type MOS transistor M21 and the N-type MOS transistor M22 are kept off. On the other hand, since the clock signal CLK input to the
ここでP型MOSトランジスタM23のオン抵抗はP型MOSトランジスタM21に比べ十分大きく、N型MOSトランジスタM24のオン抵抗はN型MOSトランジスタM22に比べ十分大きく設定している。 Here, the on-resistance of the P-type MOS transistor M23 is set sufficiently higher than that of the P-type MOS transistor M21, and the on-resistance of the N-type MOS transistor M24 is set sufficiently higher than that of the N-type MOS transistor M22.
よって、起動初期には昇圧コンデンサC1〜Cn、Coutを駆動するためのトランジスタはP型MOSトランジスタM23とN型MOSトランジスタM24であるため、起動時の過渡的な電流が押さえられ昇圧回路の電源VDDへの負荷が軽くなり過渡的に電圧降下してしまう事を抑制する。図3の昇圧回路イネーブル信号ENの立ち上がりで電源VDDの電圧降下は小さい。つまり、電源電圧の変動による他の回路への影響を抑えることが出来るのである。その後、あらかじめ設定された時間Tが経過すると、ディレー回路101の昇圧起動制御信号DENが非アクティブ状態からアクティブへ状態となり、昇圧クロック信号CLK22、CLK23がそれぞれVDDレベル、グランドレベルであったものが、昇圧クロックを出力することでP型MOSトランジスタM21がP型MOSトランジスタM23と同相でオン、オフし、N型MOSトランジスタM22がN型MOSトランジスタM24と同相でオフ、オン動作を行うことになる。このことにより、オン抵抗が十分小さいトランジスタのP型MOSトランジスタM21、N型MOSトランジスタM22で昇圧用コンデンサC1〜Cn、Coutを駆動出来ることになり、また昇圧用コンデンサを駆動している経路はトランジスタが複数個経由せずに駆動出来るため、昇圧起動制御信号DENがアクティブ状態になったあとの負荷駆動能力は損なわれることは無くなる。
Therefore, since the transistors for driving the boost capacitors C1 to Cn and Cout are the P-type MOS transistor M23 and the N-type MOS transistor M24 in the initial stage of startup, the transient current at startup is suppressed, and the power supply VDD of the booster circuit is suppressed. Suppresses the transient voltage drop due to the lighter load. The voltage drop of the power supply VDD is small at the rise of the booster circuit enable signal EN in FIG. That is, the influence on the other circuits due to the fluctuation of the power supply voltage can be suppressed. Thereafter, when a preset time T elapses, the boost activation control signal DEN of the
ここで、ディレー回路101の設定時間は、好ましくは、昇圧出力電圧VOUTが一定になるまでの時間を予め測定して設定値を決め、設定する。
Here, the set time of the
また、バッファ回路102の出力である昇圧クロック信号CLK1、バッファ回路103の出力である昇圧クロック信号CLK2によって、C1にチャージされた電荷がC2へチャージ、C2にチャージされた電荷がC3へチャージと次々にチャージされる様にCLK1とCLK2の接続は行われている。
Further, the boosted clock signal CLK1 that is the output of the
ここで、昇圧クロック信号CLK1、CLK2は複数のコンデンサへ接続しているが、コンデンサの個数分バッファ回路102、103を用意して接続してもよい。
Here, the boost clock signals CLK1 and CLK2 are connected to a plurality of capacitors, but
図4は、本発明の昇圧回路の第二の実施の形態の昇圧回路のバッファの構成を示す回路図である。制御回路であるバッファ回路102、103の出力電流制限機能を有する回路の別の実施の形態である。P型MOSトランジスタM23のドレインに抵抗R1の一端を接続し、N型MOSトランジスタM24のドレインに抵抗R2の一端を接続している。抵抗R1の他端と抵抗R2の他端とP型MOSトランジスタM21のドレインとN型MOSトランジスタM22のドレインが接続されている。この場合、昇圧クロック信号CLK1(CLK2)の出力電流を抑制するのは抵抗R1、R2であるため、実施の形態1で示したP型MOSトランジスタM23とN型MOSトランジスタM24の様にトランジスタのオン抵抗を高く設定する必要はない。このような構成を用いることもできる。
FIG. 4 is a circuit diagram showing the configuration of the buffer of the booster circuit according to the second embodiment of the booster circuit of the present invention. This is another embodiment of the circuit having the output current limiting function of the
図5は、本発明の昇圧回路の第三の実施の形態の昇圧回路のバッファの構成を示す回路図である。P型MOSトランジスタM23とN型MOSトランジスタM24に流れる電流をカレントミラー構成を用いて定電流で制御する構成である。P型MOSトランジスタM23とP型MOSトランジスタM25はカレントミラー、N型MOSトランジスタM24とN型MOSトランジスタM26でもカレントミラーを構成している。P型MOSトランジスタM27とN型MOSトランジスタM28はP型MOSトランジスタM23及びN型MOSトランジスタM24のオフ状態を設定するスイッチ用のトランジスタである。昇圧クロック制御回路201はクロック信号CLKを入力し、昇圧クロック信号CLK22、CLK23を出力する。反転回路202は、クロック信号CLKを入力し、P型MOSトランジスタM27とN型MOSトランジスタM28のゲートに出力する。昇圧起動制御信号DENが非アクティブ状態の時は、昇圧クロック信号CLK22がVDDレベル、昇圧クロック信号CLK23がグランドレベルに設定されていて、P型MOSトランジスタM21とN型MOSトランジスタM22がオフ状態でいる事は、図2、図4の場合と同様である。
FIG. 5 is a circuit diagram showing the configuration of the buffer of the booster circuit according to the third embodiment of the booster circuit of the present invention. In this configuration, the current flowing through the P-type MOS transistor M23 and the N-type MOS transistor M24 is controlled with a constant current using a current mirror configuration. The P-type MOS transistor M23 and the P-type MOS transistor M25 constitute a current mirror, and the N-type MOS transistor M24 and the N-type MOS transistor M26 also constitute a current mirror. The P-type MOS transistor M27 and the N-type MOS transistor M28 are switching transistors that set the P-type MOS transistor M23 and the N-type MOS transistor M24 to an off state. The boost
クロック信号CLKがHレベル(VDDレベル)になっていた場合、反転回路202を経由するためP型MOSトランジスタM27はオンとなり昇圧クロック信号CLK21はVDDレベルで固定されるため、P型MOSトランジスタM23はオフ状態となる。一方、N型MOSトランジスタM28はオフ状態である。その場合、定電流回路204で設定した定電流が飽和結線で接続されたN型MOSトランジスタM26に同様の電流を流し、N型MOSトランジスタM26とカレントミラー接続されたN型MOSトランジスタM24がN型MOSトランジスタM26とのミラー比で決定される定電流を流す様な動作をすることになる。N型MOSトランジスタM24の出力(ドレイン)である昇圧クロック信号CLK1若しくはCLK2は昇圧用コンデンサに接続されるので、コンデンサにチャージされた電荷を定電流で引き抜く動作となる。
When the clock signal CLK is at the H level (VDD level), the P-type MOS transistor M27 is turned on through the inverting
クロック信号CLKがLレベル(グランドレベル)であった場合は、N型MOSトランジスタM28がオン状態となってP型MOSトランジスタM27がオフとなり、P型MOSトランジスタM25に定電流が流れ、カレントミラー比で決定される電流がP型MOSトランジスタM23に流れることになり、昇圧クロック信号CLK1(CLK2)に接続される、昇圧コンデンサへのチャージを定電流で行うことになる。上記の動作をクロック信号CLKのH、Lに応じて繰り返し行われるが、この場合の電流はP型MOSトランジスタM23及びN型MOSトランジスタM24に流れる定電流で決定されるため、電流値を十分検討して設計することで、起動時の電流を実施の形態1、2等と同様に押さえられ、昇圧起動時のVDDの過渡的な電圧降下を抑制することが可能となる。 When the clock signal CLK is at the L level (ground level), the N-type MOS transistor M28 is turned on, the P-type MOS transistor M27 is turned off, a constant current flows through the P-type MOS transistor M25, and the current mirror ratio Thus, the current determined by (1) flows through the P-type MOS transistor M23, and the boost capacitor connected to the boost clock signal CLK1 (CLK2) is charged with a constant current. The above operation is repeated according to the H and L levels of the clock signal CLK. In this case, the current is determined by the constant current flowing in the P-type MOS transistor M23 and the N-type MOS transistor M24. By designing as described above, the current at the time of startup can be suppressed in the same manner as in the first and second embodiments, and a transient voltage drop of VDD at the time of boosting startup can be suppressed.
本発明の説明図1に於いて、昇圧回路UNITとしてダイオードを使用して説明しているが、P型MOSトランジスタであっても、N型MOSトランジスタであっても同様の効果があり、実施の形態1〜3においては電流制限機能の段数を1段で説明しているが、2段以上で構成しても実施出来る。また、電流制限機能の構成を、P型MOSとN型MOSの両方のトランジスタでの構成で説明しているが、どちらか片方のみの構成であっても効果がある。さらに実施の形態1〜3においては正の昇圧回路を例に説明をしたが負の昇圧回路の場合においても同様の効果が期待出来る。また、ディレー回路101は出力電圧VOUTをモニターし、所定の電圧と比較回路で比較し、所定の電圧になるまでの時間を時間Tとすることができる。
DESCRIPTION OF THE INVENTION Although a diode is used as the booster circuit UNIT in FIG. 1, the same effect can be obtained with either a P-type MOS transistor or an N-type MOS transistor. In the first to third embodiments, the number of stages of the current limiting function is described as one stage, but the present invention can be implemented even with two or more stages. Further, although the configuration of the current limiting function has been described with the configuration of both the P-type MOS transistor and the N-type MOS transistor, the configuration of only one of them is effective. Further, in the first to third embodiments, the positive booster circuit has been described as an example, but the same effect can be expected in the case of the negative booster circuit. The
図8は、本発明の昇圧回路を有する半導体装置のブロック図である。昇圧回路1は上述の実施の形態で説明した昇圧回路である。電子回路2は、昇圧電圧を用いる電子回路であり、例えば、液晶駆動回路やEEPROMやフラッシュメモリ回路などである。昇圧回路1は電池から電源の供給を受け、昇圧する。昇圧した電圧を電子回路2へ供給する。昇圧回路1を使うことで、電源電圧の変動が小さくなるので電子回路2の誤動作を防止できる。半導体装置3は、昇圧回路1と電子回路2を一つのICの中に配置し構成することもできる。また、昇圧回路1と電子回路2を一つのICにすることで、昇圧回路と電子回路を回路基板に実装するときの実装面積を小さくすることもできる。
FIG. 8 is a block diagram of a semiconductor device having the booster circuit of the present invention. The
100 クロック発生回路
101 ディレー回路
102、103 バッファ回路
104、202 反転回路
201 昇圧クロック制御回路
203、204 定電流回路
EN 昇圧回路イネーブル信号
VDD 電源電圧
VOUT 昇圧出力電圧
CLK21、CLK22、CLK23 昇圧クロック信号
DEN 遅延信号
100
Claims (5)
前記チャージポンプ回路にクロック信号を供給するためのクロック発生回路と、
前記クロック信号を入力して前記チャージポンプ回路へ出力する第一のバッファ回路と第二のバッファ回路を有する制御回路と、
昇圧回路の動作を可能にする昇圧回路イネーブル信号が入力されると所定の時間の計測を開始し、所定の時間を越えたか否かの情報を有する昇圧起動制御信号を前記制御回路へ出力するディレー回路と、を有し、
前記制御回路は、前記ディレー回路が所定の時間を越えていない場合は、第一のバッファ回路は前記クロック信号を出力し、前記第二のバッファ回路は前記クロック信号を停止し、前記ディレー回路が所定の時間を超えている場合は、前記第一のバッファ回路は前記クロック信号を出力し、前記第二のバッファ回路は前記クロック信号を出力することを特徴とする昇圧回路。 In a booster circuit having a charge pump circuit,
A clock generation circuit for supplying a clock signal to the charge pump circuit;
A control circuit having a first buffer circuit that inputs the clock signal and outputs the clock signal to the charge pump circuit; and a second buffer circuit;
When a booster circuit enable signal enabling operation of the booster circuit is input, measurement of a predetermined time is started, and a boost activation control signal having information on whether or not the predetermined time has been exceeded is output to the control circuit. A circuit,
In the control circuit, when the delay circuit does not exceed a predetermined time, the first buffer circuit outputs the clock signal, the second buffer circuit stops the clock signal, and the delay circuit The booster circuit according to claim 1, wherein when the predetermined time is exceeded, the first buffer circuit outputs the clock signal, and the second buffer circuit outputs the clock signal.
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