JP2007235462A - データ受信装置 - Google Patents
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Abstract
【解決手段】データ受信装置100は、第1の信号線101aと第2の信号線101bを差動入力とする受信用コンパレータ102と、第1の信号と第2の信号が逆位相から同一位相に変化したときの論理出力をトリガ信号として出力するNOR回路105と、受信用コンパレータ102の出力RCVを、NOR回路105からのトリガ信号で取り込み保持するD−FF回路107とを備え、選択回路108は、第1の信号線101aの第1の信号と第2の信号線101bの第2の信号が互いに逆位相の場合には受信用コンパレータ102出力を選択するとともに、第1の信号と第2の信号が逆位相から同一位相に変化した場合にD−FF回路107に保持された値を受信データとして出力する。
【選択図】図1
Description
図1は、本発明の実施の形態1に係るデータ受信装置の構成を示す回路図である。本実施の形態は、USBデータを受信するデータ受信装置に適用した例である。
上記受信用コンパレータ102は、通常、MOS電界効果トランジスタ(以下MOS−FET)やバイポーラトランジスタ素子を複数個組み合わせた差動アンプ形式を用いる場合が多いため伝達遅延時間が長くなりやすく、NOR回路105、ノイズ除去回路103,104、及び遅延手段106は、MOS論理回路を用いて実現するため伝達遅延時間を短くすることが容易である。例えば受信用コンパレータ102の伝達遅延時間tdCONが15nsの場合には、NOR回路105の伝達遅延時間tdNOR=1ns、ノイズ除去回路103,104の伝達遅延時間tdSE=2ns、遅延手段106の伝達遅延時間をtdDLY=4nsとすると、次式(2)となり、上記式(1)を満足することができる。
図2は、上記データ受信装置100の遅延手段106及び選択回路108の具体的構成を示す図である。
図5は、本発明の実施の形態2に係るデータ受信装置の構成を示す回路図である。本実施の形態の説明に当たり、図1と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図8は、本発明の実施の形態3に係るデータ受信装置の構成を示す回路図である。本実施の形態の説明に当たり、図5と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図11は、本発明の実施の形態4に係るデータ受信装置の構成を示す回路図である。本実施の形態の説明に当たり、図8と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図14は、本発明の実施の形態5に係るデータ受信装置の構成を示す回路図である。本実施の形態の説明に当たり、図11と同一構成部分には同一符号を付して重複箇所の説明を省略する。
101a 第1の信号線
101b 第2の信号線
102 受信用コンパレータ
103,104 ノイズ除去回路
105 NOR回路
106,401 遅延手段
107 D−FF回路
108 選択回路
201,301,302 EX−NOR回路
501,502 電圧検出回路
503 OR回路
Claims (12)
- 第1の信号線と第2の信号線のシリアルデータを受信するデータ受信装置であって、
前記第1の信号線と前記第2の信号線を差動入力とするコンパレータと、
前記第1の信号と前記第2の信号が逆位相から同一位相に変化したときに前記コンパレータ出力が切り替わる前にトリガ信号を発生するトリガ発生手段と、
前記第1の信号と前記第2の信号が逆位相から同一位相に変化するときに前記コンパレータの変化する以前の出力を、前記トリガ信号により取り込んで記憶する記憶手段と、
前記第1の信号線の第1の信号と前記第2の信号線の第2の信号が互いに逆位相の場合には前記コンパレータ出力を選択して受信データとして出力するとともに、
前記第1の信号と前記第2の信号が逆位相から同一位相に変化した場合に、前記コンパレータ出力を前記記憶手段により記憶された値に切替えて受信データとして出力する選択手段と
を備えることを特徴とするデータ受信装置。 - 前記トリガ発生手段は、前記第1の信号線と前記第2の信号線に対して直接に接続された前記第1の信号と前記第2の信号から前記トリガ信号を発生することを特徴とする請求項1記載のデータ受信装置。
- 前記トリガ発生手段は、論理回路により構成されることを特徴とする請求項1又は請求項2に記載のデータ受信装置。
- 前記トリガ発生手段は、NORゲートにより構成され、前記同一位相は、前記第1の信号線の第1の信号と前記第2の信号線の第2の信号が前記NORゲートの閾値電圧よりも低い電圧の場合であることを特徴とする請求項1乃至請求項3のいずれかに記載のデータ受信装置。
- 前記トリガ発生手段は、EX−NORゲートにより構成され、前記同一位相は、前記第1の信号線の第1の信号と前記第2の信号線の第2の信号が前記EX−NORゲートの閾値電圧よりも低い電圧と高い電圧の場合であることを特徴とする請求項1乃至請求項3のいずれかに記載のデータ受信装置。
- 前記記憶手段は、EOP期間に入る直前の前記コンパレータ出力を記憶することを特徴とする請求項1記載のデータ受信装置。
- 前記選択手段は、前記トリガ信号を制御信号として受けることにより第1の信号と第2の信号が逆位相から同一位相に変化した場合に、前記コンパレータ出力を前記記憶手段により記憶された値に切替えて出力することを特徴とする請求項1記載のデータ受信装置。
- 前記選択手段は、前記記憶手段に記憶されたEOP期間に入る直前の前記コンパレータ出力を、前記EOP期間に受信データして出力することを特徴とする請求項1又は請求項7に記載のデータ受信装置。
- 前記トリガ信号を遅延させる第1遅延手段を備え、
前記記憶手段は、前記第1遅延手段を経由しないトリガ信号により、前記コンパレータの変化する以前の出力を取り込んで記憶し、
前記選択手段は、前記第1遅延手段により遅延したトリガ信号を制御信号として受けることにより、前記記憶手段に記憶される時間よりも後に、前記コンパレータ出力を前記記憶手段により記憶された値に切替えて出力することを特徴とする請求項1記載のデータ受信装置。 - 前記コンパレータ出力を遅延させる第2遅延手段を備え、
前記記憶手段は、前記第1の信号と前記第2の信号が逆位相から同一位相に変化するときに前記コンパレータの変化する以前で、かつ前記第2遅延手段により遅延した前記コンパレータの出力を、前記トリガ信号により取り込んで記憶することを特徴とする請求項1記載のデータ受信装置。 - 前記第1及び第2遅延手段は、インバータ又は論理ゲートの動作遅延時間により信号を遅延することを特徴とする請求項9又は請求項10に記載のデータ受信装置。
- 前記コンパレータは、アナログコンパレータであり、
前記トリガ発生手段、前記記憶手段、及び/又は前記選択手段は、CMOS論理回路を含むゲート回路により構成されることを特徴とする請求項1記載のデータ受信装置。
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