JP2007227837A

JP2007227837A - 半導体装置の製造方法及び半導体装置、電気光学装置、並びに電子機器

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Publication number: JP2007227837A
Application number: JP2006049774A
Authority: JP
Inventors: Hiroyuki Shimada; 浩行島田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-09-06

Abstract

【課題】デザインルールに制限されることなく、薄膜トランジスタのリーク電流を低減する。
【解決手段】基板上に第１の絶縁層を形成する絶縁層形成工程と、第１の絶縁層上に複数の微細孔を形成する微細孔形成工程と、第１の絶縁層上に半導体層を形成する半導体層形成工程と、熱処理を行うことで、微細孔を起点とする結晶粒を成長させて結晶粒界を形成する熱処理工程と、半導体層にソース領域、ドレイン領域及びチャネル領域を形成するトラジスタ領域形成工程と、ゲート電極パターン、ソース電極パターン及びドレイン電極パターンを形成することにより薄膜トランジスタを形成する薄膜トランジスタ形成工程とを有し、微細孔形成工程では、所定の薄膜トランジスタのチャネル領域内において、２つ以上の結晶粒界が、電流方向に対して略直交するように形成されるように微細孔を配置する。
【選択図】図４

Description

本発明は、半導体装置の製造方法及び半導体装置、電気光学装置、並びに電子機器に関する。

例えば、液晶表示装置や有機ＥＬ（エレクトロルミネセンス）表示装置等の電気光学装置では、半導体素子として薄膜トランジスタが使用されている。このような薄膜トランジスタの性能を向上させるために、例えば下記特許文献１及び非特許文献１には、基板上に微細孔を形成し、当該微細孔を結晶成長の起点として半導体層（例えばアモルファスシリコン）の再結晶化を行うことにより、大粒径の略単結晶シリコンの結晶粒を形成する技術が開示されている。以下、この技術をμ−ＣＺ（Czochraiski）法と称す。また、下記特許文献２には、上記μ−ＣＺ法において、大きなチャネル幅を有するチャネル領域を形成する場合に、略単結晶シリコンの結晶粒界がチャネル領域内に形成されないようにすることで、キャリアの移動度を高め、より高性能な薄膜トランジスタを実現する技術が開示されている。
特開平１１−８７２４３号公報特開２００４−６８００号公報 Single Crystal Thin Film Transistors；IBM TECHNICAL DISCLOSURE BULLETIN、 Aug.1993 、p257-258

ところで、液晶表示装置や有機ＥＬ表示装置等に使用される薄膜トランジスタの内、画素用の薄膜トランジスタには、表示上のクロストークを防止するために、リーク電流（ＯＦＦ電流）が小さいことが要求される。このようなリーク電流を小さくするためには、チャネル幅を小さくする等の対策が考えられるが、パターンのデザインルールに制限されるため、チャネル幅を小さくするにも限界があり、効果的にリーク電流を低減することが困難であった。

本発明は、このような事情に鑑みてなされたものであり、デザインルールに制限されることなく、薄膜トランジスタのリーク電流を低減することを目的とする。

上記目的を達成するために、本発明に係る半導体装置の製造方法は、同一基板上に複数の薄膜トランジスタが形成された半導体装置の製造方法であって、前記基板上に第１の絶縁層を形成する絶縁層形成工程と、前記第１の絶縁層上に、所定の間隔で複数の微細孔を形成する微細孔形成工程と、前記微細孔が形成された第１の絶縁層上に半導体層を形成する半導体層形成工程と、前記半導体層に対して所定の熱処理を行うことで、前記微細孔を起点とする結晶粒を成長させ、隣接する微細孔間に結晶粒界を形成する熱処理工程と、前記熱処理後の半導体層にソース領域、ドレイン領域及びチャネル領域からなるトランジスタ領域を形成するトラジスタ領域形成工程と、前記トランジスタ領域上にゲート電極パターン、ソース電極パターン及びドレイン電極パターンを形成することにより複数の薄膜トランジスタを形成する薄膜トランジスタ形成工程とを有し、前記微細孔形成工程では、所定の薄膜トランジスタのチャネル領域内において、２つ以上の前記結晶粒界が、電流方向に対して略直交するように形成されるように前記微細孔を配置する、ことを特徴とする。

このような特徴を有する半導体装置の製造方法によると、所定の薄膜トランジスタのチャネル領域内において、２つ以上の前記結晶粒界が、電流方向に対して略直交するように形成される。本願発明者は、上記結晶粒界がチャネル領域内に存在する場合に、駆動能力をほとんど劣化させること無く、リーク電流が低減することを発見した。従って、所望の薄膜トランジスタのチャネル領域に対して選択的にグレインバウンダリが形成されるように、グレインフィルタの配置を変更することで、リーク電流を低減できるので、従来のようにチャネル幅を小さくする必要がない。その結果、チャネル幅のデザインルールに制限されることなく、薄膜トランジスタのリーク電流を低減することが可能である。

また、前記熱処理工程では、前記微細孔内の底部に存在する半導体層は非溶融状態となり、前記底部以外の半導体層は略完全溶融状態となるように熱処理を行うことが好ましい。
これにより、熱処理後の半導体層の再結晶化は、非溶融状態となっている微細孔の内部、特に底部近傍から始まって周囲へ進行するので、確実に微細孔を起点とした再結晶化を行なうことができる。

また、前記微細孔を起点とした結晶粒の成長過程において、前記微細孔内の底部から当該微細孔の開口部まで１個の結晶粒が到達するように、前記開口部の直径を設定することが好ましい。
これにより、微細孔の上部（開口部）には１個の結晶粒のみが到達するようになり、半導体層における略完全溶融状態の領域では、微細孔の上部に到達した１個の結晶粒を核として結晶化が行われるようになるので、微細孔を中心とした範囲に略単結晶（略単結晶粒）を形成することが可能になる。

また、前記半導体層として、非晶質または多結晶シリコンを使用することが好ましい。
これにより、微細孔を中心とした範囲に良質な略単結晶のシリコン結晶粒を形成するこ
とができ、高性能の薄膜トランジスタを形成することが可能になる。

また、本発明に係る半導体装置は、上記半導体の製造方法により製造されることを特徴
とする。
このような特徴を有する半導体装置は、リーク電流が小さい薄膜トランジスタだけでなく、同一基板上に、通常の特性を有する薄膜トランジスタをも備えることが可能である。

また、本発明に係る電気光学装置は、上記半導体装置を備えることを特徴とする。
さらに、このような特徴を有する電気光学装置において、例えば液晶表示装置等のように、画素用の薄膜トランジスタと、周辺回路用の薄膜トランジスタとを同一基板上に形成する場合、前記画素用の薄膜トランジスタのチャネル領域に、２つ以上の前記結晶粒界が、電流方向に対して略直交するように形成されるように前記微細孔を配置し、前記周辺回路用の薄膜トランジスタのチャネル領域には、電流方向に対して略直交する結晶粒界を形成しないように前記微細孔を配置することが好ましい。
画素用の薄膜トランジスタには、ある程度動作速度は遅くとも、リーク電流が小さいことが要求され、一方、周辺回路用の薄膜トランジスタには、ある程度リーク電流が大きくとも、速い動作速度が要求される。そこで、画素用の薄膜トランジスタのチャネル領域に、２つ以上の前記結晶粒界を形成してリーク電流を低減し、また、周辺回路用の薄膜トランジスタのチャネル領域には結晶粒界を形成しないようにすることで、動作速度を確保することができ、それぞれの要求を満足する電気光学装置を製造することができる。

さらに、本発明に係る電子機器は、上記半導体装置または／及び電気光学装置を備えることを特徴とする。
このような特徴を有する電子機器によれば、上記のように優れた特徴を有する半導体装置または／及び電気光学装置を備えているため、機器の高性能化を図ることができる。

以下、図面を参照して本発明の一実施形態について説明する。また、本実施形態は、同一基板上に複数の薄膜トランジスタ（その内、所定の薄膜トランジスタはリーク電流が小さいという特性を有する）が形成された半導体装置の製造方法、半導体装置、電気光学装置及び電子機器に関するものである。なお、製造方法としては、上述したμ−ＣＺ法を用いる。

〔半導体装置の製造方法〕
まず、本半導体装置の製造方法について説明する。なお、以下では説明の簡略化のため、基板上に形成される複数の薄膜トランジスタの内、隣接して配置され、一方はリーク電流が小さいという特性を有する薄膜トランジスタ、他方は通常の特性を有する薄膜トランジスタの２つを例示して説明する。

＜絶縁層形成工程＞
図１（ａ）に示すように、基板１上に、例えば酸化シリコンからなる第１の絶縁層２を形成する。第１の絶縁層２は、例えば、プラズマ化学気相堆積法（ＰＥＣＶＤ法）、低圧化学気相堆積法（ＬＰＣＶＤ法）、スパッタリング法などの成膜法によって形成することができる。なお、基板１としては、例えばガラス等の絶縁性材料やステンレス等の金属材料やシリコン等の半導体材料などを用いることも可能である。

＜微細孔形成工程＞
次に、図１（ｂ）に示すように、第１の絶縁層２上に、円筒形状の微細孔（以下グレインフィルタと称す）ＧＦを所定の間隔で複数形成する。詳細は後述するが、このグレインフィルタＧＦとは、以下で述べる半導体層３の熱処理工程によって、アモルファス（非晶質）シリコンの溶融再結晶化を行なう際に、結晶粒の成長の起点となるものである。なお、このグレインフィルタＧＦは、例えば、直径５０（ｎｍ）以上１５０（ｎｍ）以下程度、高さ７５０（ｎｍ）程度の円筒形状に形成することが望ましい。また、グレインフィルタＧＦは、円筒形状以外の形状（例えば角柱状など）としても良い。

グレインフィルタＧＦの形成方法としては、例えば、各グレインフィルタＧＦの配置を規定するマスクを用いて第１の絶縁層２上に塗布したフォトレジスト膜を露光及び現像し、各グレインフィルタＧＦの位置における第１の絶縁層２を露出させ、残ったフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行うことにより、露出している第１の絶縁層２に微細孔を形成し、その後、残っているフォトレジスト膜を除去する。また、より小径のグレインフィルタＧＦを形成する場合には、フォトレジスト膜の除去後、ＰＥＣＶＤ法やＬＰＣＶＤ法などの方法により酸化シリコンを堆積することで穴径を狭めることが可能である。特に、ＰＥＣＶＤ法の場合、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として用いると、より微細なグレインフィルタＧＦを形成することができる。

＜半導体層形成工程＞
次に、図１（ｃ）に示すように、ＬＰＣＶＤ法やＰＥＣＶＤ法などの製膜法によって、第１の絶縁層２上（グレインフィルタＧＦ内も含む）にアモルファス（非晶質）シリコンからなる半導体層３を形成する。この半導体層３は、５０〜３００（ｎｍ）程度の膜厚に形成することが望ましい。また、半導体層３の材料として、アモルファスシリコンに代えて、多結晶シリコンを用いてもよい。なお、半導体層３をＬＰＣＶＤ法やＰＥＣＶＤ法により形成した場合、水素含有量が比較的多くなる場合がある。このような場合には、後述するレーザ照射時において発生する半導体層３のアブレーションを防止するために、水素含有量を低くする（例えば１％以下）ための熱処理を行うことが望ましい。

＜熱処理工程＞
そして、図１（ｃ）に示すように、上記半導体層３の形成後、当該半導体層３に対してレーザ照射を行うことにより熱処理を行う。このレーザ照射は、例えば、波長３０８（ｎｍ）、パルス幅２０〜３０（ｎｓ）のＸｅＣｌパルスエキシマレーザ、またはパルス幅２００（ｎｓ）程度のＸｅＣｌエキシマレーザを用いて、エネルギー密度が０．４〜２．０（Ｊ／ｃｍ^２）程度となるように行うことが望ましい。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどが半導体層３の表面付近で吸収される。これは、ＸｅＣｌパルスエキシマレーザの波長におけるアモルファスシリコンの吸収係数が０．１３９（ｎｍ^−１）と比較的に大きいためである。

このようなレーザ照射により、各グレインフィルタＧＦ内の底部には非溶融状態のアモルファスシリコンが残り、それ以外の領域の半導体層３については略完全溶融状態となる。これにより、アモルファスシリコンの溶融再結晶化が、各グレインフィルタＧＦの底部で先に始まり、半導体層３における略完全溶融状態の領域へ進行する。つまり、各グレインフィルタＧＦは、結晶粒の成長の起点となる。この時、各グレインフィルタＧＦの底部では、いくつかの結晶粒が発生し得る。そこで、各グレインフィルタＧＦの開口部の直径を１００ｎｍ程度かそれよりも少し小さい程度に設定することにより、グレインフィルタＧＦの開口部には１個の結晶粒のみが到達するようにする。これにより、半導体層３の略完全溶融状態の領域では、各グレインフィルタＧＦの開口部に到達した１個の結晶粒を核として結晶成長が進行し、図２（ａ）に示すように、各グレインフィルタＧＦを中心とした大粒径かつ略単結晶状態のシリコン結晶粒４を規則的に配列してなる半導体層３ａが形成される。また、互いに隣接するグレインフィルタＧＦから成長したシリコン結晶粒４同士が衝突する領域には結晶粒界（以下グレインバウンダリと称す）ＧＢが生じる。このようなグレインバウンダリＧＢは、互いに隣接するグレインフィルタＧＦのほぼ中間位置に生じる。図２（ｂ）に、上記半導体層３ａの平面図を示す。この図に示すように、各シリコン結晶粒４は、各グレインフィルタＧＦを略中心とした範囲に形成され、各シリコン結晶粒４が衝突する位置にはグレインバウンダリＧＢが生じる。

尚、本実施形態において「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。このような略単結晶シリコンからなる半導体層３ａは、内部に欠陥が少なく、電気特性の点で、エネルギバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。また、グレインバウンダリＧＢが以下に述べるチャネル領域内に存在しないように、上記グレインフィルタＧＦを配置することにより、電子や正孔といったキャリアが流れる際の電気的障壁を低減でき、移動度等の電気的特性に優れた薄膜トランジスタを実現することが可能になる。

従来、このμ−ＣＺ法は、上記のように薄膜トランジスタの性能向上を目的としており、そのためにはグレインバウンダリＧＢをチャネル領域内に存在させないように、グレインフィルタＧＦを配置することが重要であった。一方、本願発明者は、グレインバウンダリＧＢの特性、つまり電気的障壁と成り得ることに着目し、グレインバウンダリＧＢをチャネル領域内に形成することで、リーク電流の低減が可能であることを発見した。従って、本実施形態では、図２（ａ）に示す３つのグレインバウンダリＧＢ１〜ＧＢ３が、以下に述べるチャネル領域内に存在するように、グレインフィルタＧＦを配置したものとする。また、電気的障壁として機能させるために、各グレインバウンダリＧＢ１〜ＧＢ３がチャネル領域における電流方向に対して略直交するように、グレインフィルタＧＦを配置する必要がある。

＜トランジスタ領域形成工程＞
次に、図３（ａ）に示すように、熱処理後の半導体層３ａ上に、ＬＰＣＶＤ法やＰＥＣＶＤ法等により、酸化シリコンからなる第２の絶縁層５を形成する。そして、図３（ｂ）に示すように、フォトリソグラフィ法等により、ゲート電極パターンと半導体層３ａ間の絶縁層として機能するゲート絶縁層５ａ、５ｂを形成する。

続いて、図３（ｃ）に示すように、ゲート絶縁層５ａ、５ｂ及び半導体３ａ上に、タンタルまたはアルミニウムの金属薄膜をスパッタリング法等により形成した後、フォトリソグラフィ法等を用いてパターニングすることによって、ゲート絶縁層５ａ上にゲート電極パターン６ａを形成し、また、ゲート絶縁層５ｂ上にゲート電極パターン６ｂを形成する。そして、図３（ｄ）に示すように、これらゲート電極パターン６ａ及び６ｂをマスクとしてドナーまたはアクセプターとなる不純物イオンを打ち込み、半導体層３ａにソース領域Ｓ１、Ｓ２と、ドレイン領域Ｄ１、Ｄ２、チャネル領域Ｃ１、Ｃ２をゲート電極パターン６ａ及び６ｂに対して自己整合的に形成する。なお、例えば、ＮＭＯＳトランジスタを作製する場合、不純物イオンとしてリン（Ｐ）を１×１０^１６（ｃｍ^−２）の濃度でソース／ドレイン領域に打ち込み、その後、ＸｅＣｌエキシマレーザを照射エネルギー密度４００（ｍＪ／ｃｍ^２）程度で照射するか、２５０℃〜４５０℃程度の温度で熱処理することにより不純物イオンの活性化を行う。

図３（ｄ）に示すように、チャネル領域Ｃ１内には、電流方向に対して略直交するグレインバウンダリＧＢ１〜ＧＢ３が存在することになる。一方、チャネル領域Ｃ２内には、電流方向に対して略直交するグレインバウンダリは存在しない。なお、チャネル領域Ｃ１及びＣ２には、電流方向に対して平行となるグレインバウンダリが存在するが、このようなグレインバウンダリは電気的障壁として機能しないので無視することができる。よって、以下の説明における「グレインバウンダリ」は、電流方向に対して略直交するグレインバウンダリを指すものとする。

＜薄膜トランジスタ形成工程＞
次に、図４（ａ）に示すように、ＬＰＣＶＤ法やＰＥＣＶＤ法等により、半導体層３ａ及びゲート電極パターン６ａ，６ｂ上に、酸化シリコンからなる第３の絶縁層７を形成する。そして、図４（ｂ）に示すように、半導体層３ａのソース領域Ｓ１、Ｓ２及びドレイン領域Ｄ１、Ｄ２に貫通するコンタクトホール８を第３の絶縁層７に形成する。そして、各コンタクトホール８内を含む第３の絶縁層７上に、タンタルまたはアルミニウムの金属薄膜をスパッタリング法等により形成した後、フォトリソグラフィ法等を用いてパターニングすることによって、図４（ｃ）に示すように、ソース領域Ｓ１と導通するソース電極パターン９ａ、ドレイン領域Ｄ１と導通するドレイン電極パターン９ｂ、ソース領域Ｓ２と導通するソース電極パターン９ｃ、ドレイン領域Ｄ２と導通するドレイン電極パターン９ｄを形成する。以上のような製造方法により、本発明に係る半導体装置としての、薄膜トランジスタＴ１及びＴ２が同一基板上に形成される。

図４（ｃ）に示すように、薄膜トランジスタＴ１のチャネル領域Ｃ１内には、グレインバウンダリＧＢ１〜ＧＢ３が存在し、薄膜トランジスタＴ２のチャネル領域Ｃ２内には、グレインバウンダリＧＢは存在しない。図５は、上記のように構成された薄膜トランジスタＴ１及びＴ２におけるゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性曲線を示す実験結果である。なお、薄膜トランジスタＴ１及びＴ２として、ＮＭＯＳトランジスタを作製し、チャネル長を１（μｍ）、チャネル幅を２０（μｍ）とした。この図５において、符号１０は、ドレイン−ソース間電圧Ｖｄｓ＝１．０（Ｖ）とした場合の薄膜トランジスタＴ１の特性曲線であり、符号１１は、Ｖｄｓ＝０．１（Ｖ）とした場合の薄膜トランジスタＴ１の特性曲線である。一方、符号１２は、Ｖｄｓ＝１．０（Ｖ）とした場合の薄膜トランジスタＴ２の特性曲線であり、符号１３は、Ｖｄｓ＝０．１（Ｖ）とした場合の薄膜トランジスタＴ２の特性曲線である。

これらの特性曲線に示すように、チャネル領域にグレインバウンダリが存在する薄膜トランジスタＴ１のリーク電流（ＯＦＦ電流）は、チャネル領域にグレインバウンダリが存在しない薄膜トランジスタＴ２と比較して、小さい値に抑えられていることがわかる。すなわち、所望の薄膜トランジスタのチャネル領域に対して選択的にグレインバウンダリが形成されるようにグレインフィルタを配置することにより、グレインバウンダリが存在しないチャネル領域を有する他の薄膜トランジスタよりリーク電流の低い薄膜トランジスタを、同一基板上に形成することが可能となる。また、図５からわかるように、薄膜トランジスタＴ１及びＴ２におけるＯＮ電流の値はほぼ同等であるので、グレインバウンダリがチャネル領域に存在することによって薄膜トランジスタに性能劣化が生じることはない。

以上のように、本半導体装置の製造方法によれば、所望の薄膜トランジスタのチャネル領域に対して選択的にグレインバウンダリが形成されるように、グレインフィルタの配置を変更することで、リーク電流を低減できるので、従来のようにチャネル幅を小さくする必要がない。従って、チャネル幅のデザインルールに制限されることなく、薄膜トランジスタのリーク電流を低減することが可能である。さらに、副次的な効果として、μ−ＣＺ法を用いることにより、上述したように、電気的特性に優れる薄膜トランジスタを形成することができ、高性能の半導体装置を製造することができる。また、μ−ＣＺ法を用いることにより３次元層構造からなる半導体装置を製造することができる。

また、上記実施形態では、チャネル領域Ｃ１内に３個のグレインバウンダリＧＢ１〜ＧＢ３が存在する場合について説明したが、これに限定されず、同じチャネル領域Ｃ１内に少なくとも２個以上のグレインバウンダリが形成されるように、グレインフィルタＧＦの配置を調整しても良い。このように同じチャネル領域内に存在するグレインバウンダリの数を増加することにより、さらに電気的障壁としての機能を増大させることができ、より効果的にリーク電流を低減することが可能である。

次に、上述した半導体装置を備える電気光学装置、電子機器の具体例について説明する。なお、本発明における半導体装置とは、例えば半導体ＩＣチップ等の集積回路、つまり一定の機能を奏するように薄膜トランジスタや他の回路素子（抵抗やトランジスタ等）及び関連する配線等が集積及び配線された回路をいう。また、本発明における電気光学装置とは、本発明に係る半導体装置を備え、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。

また、本発明の電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクタ、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等を含むものである。

〔電気光学装置〕
電気光学装置の具体例として、液晶表示装置について説明する。図６（ａ）は液晶表示装置ＬＤについて対向基板側から見た平面図であり、図６（ｂ）は図６（ａ）のＢ−Ｂ矢視断面図である。図６（ｃ）は液晶表示装置の画像表示領域においてマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。

図６（ａ）及び（ｂ）において、液晶表示装置ＬＤは、対をなすＴＦＴアレイ基板６０と対向基板６１とが光硬化性の封止材であるシール材６３によって貼り合わされ、このシール材６３によって区画された領域内に液晶６４が封入、保持されている。シール材６３は、基板面内の領域において閉ざされた枠状に形成されている。

シール材６３の形成領域の内側の領域には、遮光性材料からなる周辺見切り６５が形成されている。シール材６３の外側の領域には、データ線駆動回路６６及び実装端子６７がＴＦＴアレイ基板６０の一辺に沿って形成されており、この一辺に隣接する２辺に沿って走査線駆動回路６８が形成されている。ＴＦＴアレイ基板６０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路６８の間を接続するための複数の配線６９が設けられている。また、対向基板６１のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板６０と対向基板６１との間で電気的導通をとるための基板間導通材７０が配設されている。

なお、データ線駆動回路６６及び走査線駆動回路６８をＴＦＴアレイ基板６０の上に形成する代わりに、例えば、駆動用ＬＳＩが実装されたＴＡＢ（Tape Automated Bonding）基板とＴＦＴアレイ基板６０の周辺部に形成された端子群とを異方性導電膜を介して電気的及び機械的に接続するようにしてもよい。なお、液晶表示装置ＬＤにおいては、使用する液晶６４の種類、すなわち、ＴＮ（Twisted Nematic）モード、ＳＴＮ（Super Twisted Nematic）モード等の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、位相差板、偏光板等が所定の向きに配置されるが、ここでは図示を省略する。また、液晶表示装置ＬＤをカラー表示用として構成する場合には、対向基板６１において、ＴＦＴアレイ基板６０の後述する各画素電極に対向する領域に、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタをその保護膜とともに形成する。

このような構造を有する液晶表示装置ＬＤの画像表示領域においては、図６（ｃ）に示すように、複数の画素８０がマトリクス状に構成されているとともに、これらの画素８０の各々には、画素スイッチング用のＴＦＴ（薄膜トランジスタ）８１が形成されており、画素信号Ｓ１、Ｓ２、…、Ｓｎを供給するデータ線８２がＴＦＴ８１のソースに電気的に接続されている。データ線８２に書き込む画素信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次で供給してもよく、相隣接する複数のデータ線８２同士に対して、グループ毎に供給するようにしてもよい。また、ＴＦＴ８１のゲートには走査線８３が電気的に接続されており、所定のタイミングで、走査線８３にパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍをこの順に線順次で印加するように構成されている。

画素電極８４はＴＦＴ８１のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ８１を一定期間だけオン状態とすることにより、データ線８２から供給される画素信号Ｓ１、Ｓ２、…、Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極８４を介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、…、Ｓｎは、図６（ｂ）に示す対向基板６１の対向電極７１との間で一定期間保持される。なお、保持された画素信号Ｓ１、Ｓ２、…、Ｓｎがリークするのを防ぐために、画素電極８４と対向電極７１（コモン配線８６）との間に形成される液晶容量と並列に蓄積容量８５が付加されている。例えば、画素電極８４の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量８５により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い液晶表示装置ＬＤを実現することができる。

例えば、画素８１に使用される薄膜トランジスタには、ある程度動作速度は遅くとも、リーク電流が小さいことが要求され、一方、データ線駆動回路６６及び走査線駆動回路６８等の周辺回路に使用される薄膜トランジスタには、ある程度リーク電流が大きくとも、速い動作速度が要求される。そこで、上述したような製造方法により、リーク電流の低い薄膜トランジスタを画素８１に形成し、リーク電流の高い薄膜トランジスタをデータ線駆動回路６６及び走査線駆動回路６８に形成することができ、それぞれの要求を満足する電気光学装置を製造することができる。

なお、液晶表示装置以外の電気光学装置として、例えば有機ＥＬ表示装置やＰＤＰ（プラズマディスプレイパネル）等が挙げられる。

〔電子機器〕
次に、上述した電気光学装置を備える電子機器の具体例について説明する。
図７（ａ）は携帯電話の一例を示した斜視図である。図７（ａ）において、符号１００は携帯電話本体を示し、符号１０１は上記実施形態の液晶表示装置を備えた液晶表示部を示している。図７（ｂ）はワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図７（ｂ）において、符号２００は情報処理装置、２０１はキーボードなどの入力部、２０２は情報処理本体、２０３は上記実施形態の液晶表示装置を備えた液晶表示部を示している。図７（ｃ）は腕時計型電子機器の一例を示した斜視図である。図７（ｃ）において、符号３００は腕時計本体を示し、３０１は上記実施形態の液晶表示装置を備えた液晶表示部を示している。なお、本実施形態の電子機器は液晶表示装置を備えるものとしたが、有機ＥＬ表示装置、ＰＤＰ等、他の電気光学装置を備えても良い。

電子機器に関する他の実施形態として、非接触型カード媒体について説明する。図８に示すように、本実施形態に係る非接触型カード媒体（電子機器）４００は、カード基体４０２とカードカバー４１８から成る筐体内に、半導体集積回路チップ４０８（半導体装置）とアンテナ回路４１２を内蔵し、図示されない外部の送受信機と電磁波または静電容量結合の少なくとも一方により電力供給あるいはデータ授受の少なくとも一方を行うようになっている。このような非接触型カード媒体４００では、上記半導体集積回路チップ４０８が、上記実施形態に係る半導体装置の製造方法によって製造されている。

また、電子機器はこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。なお、本発明にかかる半導体装置は、電気光学装置の構成部品として上記のような電子機器に含まれる場合の他に、非接触型カード媒体４００のように、単独で電子機器の構成部品としても適用し得る。

本発明に係る半導体装置の製造方法の手順を示す第１の説明図である。本発明に係る半導体装置の製造方法の手順を示す第２の説明図である。本発明に係る半導体装置の製造方法の手順を示す第３の説明図である。本発明に係る半導体装置の製造方法の手順を示す第４の説明図である。本発明に係る半導体装置において、薄膜トランジスタのチャネル領域内にグレインバウンダリが存在する場合と存在しない場合とのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性曲線を示す実験結果である。本発明に係る電気光学装置の具体例を示す説明図である。本発明に係る電子機器の具体例を示す第１の説明図である。本発明に係る電子機器の具体例を示す第２の説明図である。

符号の説明

１…基板、２…第１の絶縁層、３、３ａ…半導体層、４…シリコン結晶粒、５…第２の絶縁層、５ａ、５ｂ…ゲート絶縁層、６ａ、６ｂ…ゲート電極パターン、７…第３の絶縁層、８…コンタクトホール、９ａ、９ｃ…ソース電極パターン、９ｂ、９ｄ…ドレイン電極パターン、Ｔ１、Ｔ２…薄膜トランジスタ、ＧＢ、ＧＢ１…グレインバウンダリ（結晶粒界）、ＧＦ…グレインフィルタ（微細孔）、Ｓ１、Ｓ２…ソース領域、Ｄ１、Ｄ２…ドレイン領域、Ｃ１、Ｃ２…チャネル領域、ＬＤ…液晶表示装置（電気光学装置）、１００…携帯電話（電子機器）、２００…情報処理装置（電子機器）、３００…腕時計（電子機器）、４００…非接触型カード媒体（電子機器）

Claims

同一基板上に複数の薄膜トランジスタが形成された半導体装置の製造方法であって、
前記基板上に第１の絶縁層を形成する絶縁層形成工程と、
前記第１の絶縁層上に、所定の間隔で複数の微細孔を形成する微細孔形成工程と、
前記微細孔が形成された第１の絶縁層上に半導体層を形成する半導体層形成工程と、
前記半導体層に対して所定の熱処理を行うことで、前記微細孔を起点とする結晶粒を成長させ、隣接する微細孔間に結晶粒界を形成する熱処理工程と、
前記熱処理後の半導体層にソース領域、ドレイン領域及びチャネル領域からなるトランジスタ領域を形成するトラジスタ領域形成工程と、
前記トランジスタ領域上にゲート電極パターン、ソース電極パターン及びドレイン電極パターンを形成することにより複数の薄膜トランジスタを形成する薄膜トランジスタ形成工程とを有し、
前記微細孔形成工程では、所定の薄膜トランジスタのチャネル領域内において、２つ以上の前記結晶粒界が、電流方向に対して略直交するように形成されるように前記微細孔を配置する、
ことを特徴とする半導体装置の製造方法。
前記熱処理工程では、前記微細孔内の底部に存在する半導体層は非溶融状態となり、前記底部以外の半導体層は略完全溶融状態となるように熱処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
前記微細孔を起点とした結晶粒の成長過程において、前記微細孔内の底部から当該微細孔の開口部まで１個の結晶粒が到達するように、前記開口部の直径を設定することを特徴とする請求項２記載の半導体装置の製造方法。
前記半導体層は、非晶質または多結晶シリコンからなることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
請求項１〜４のいずれか一項に記載の半導体装置の製造方法により製造されることを特徴とする半導体装置。
請求項５記載の半導体装置を備えることを特徴とする電気光学装置。
画素用の薄膜トランジスタと、周辺回路用の薄膜トランジスタとを同一基板上に形成する場合において、前記画素用の薄膜トランジスタのチャネル領域に、２つ以上の前記結晶粒界が、電流方向に対して略直交するように形成されるように前記微細孔を配置し、前記周辺回路用の薄膜トランジスタのチャネル領域には、電流方向に対して略直交する結晶粒界を形成しないように前記微細孔を配置することを特徴とする請求項６記載の電気光学装置。
請求項５記載の半導体装置、または／及び、請求項６または７記載の電気光学装置を備えることを特徴とする電子機器。