JP2007227439A - 半導体装置の製造方法および製造装置 - Google Patents

半導体装置の製造方法および製造装置 Download PDF

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Abstract

【課題】複数の半導体素子が構成される半導体ウェハに対して複数のキャップを設置するとともに、キャップ設置後にパッドなどの所定領域を露出するための処理が不要な半導体装置の製造方法および製造装置を提供する。
【解決手段】各々が分断され、接着手段を備える複数のキャップを用意する用意工程と、保持手段により複数のキャップを保持する保持工程と、保持手段により保持された各々のキャップが半導体基板に複数備えられた半導体素子を各々カバーするカバーリング工程と、接着手段により、半導体基板にキャップを接着する接着工程と、保持手段から複数のキャップを剥離する剥離工程とからなり、保持工程において、保持手段が複数のキャップを保持する位置を、接着工程後に半導体基板における所定領域が複数のキャップから露出する位置とする。
【選択図】図1

Description

本発明は、半導体装置の製造方法および製造装置に係る。
従来、可動部が備えられる加速度センサやジャイロセンサのような半導体力学量センサでは、構造上耐久性能に乏しいため、センサ製造工程を経る際の破損や不良発生などを防止するために、センサチップの表面にキャップを貼り付けることが行われている。
例えば、特許文献1では、ガラス基板やシリコンを貼り合わせることによりキャップを構成するものが提案されている。
また、特許文献2では、板状のガラスに、第1粘着シートを貼り付け、ダイシング装置等を用いてガラスを、複数のガラス片(キャップ)に分離している。次に、第1粘着シートに貼り付いた複数のガラス片に、第2粘着シートを貼り付け、第1粘着シートを複数のガラス片から剥がす。そして、吸着装置により1個のガラス片を第2粘着シートから吸着して、このガラス片を半導体ウェハの受光部(半導体素子)をカバーするように設置している。
特表2004−506203号公報 特開2005−353921号公報
しかしながら、特許文献1に示されるように、ガラス基板やシリコンを貼り合わせることでキャップを構成する場合、複数のセンサが構成されるウェハ全面にキャップが分断されることなく形成されることになる。このため、センサ回路への接続が行えるように、電極取り出しに必要なパッド部分を露出させるべく、ウェハ全面にキャップを形成した後でエッチングや研削という複雑な処理を行わなければならなくなる。また、これらは材質的に高価であるため、センサ製造コストも高くなってしまう。
また、特許文献2のように、各ガラス片を一々吸着して、対応する半導体素子をカバーさせる方法は、効率が悪い。また、仮に、粘着シートに貼り付けたまま、複数のガラス片を半導体ウェハに設置するとしても、板状のガラスからガラス片を生成する際に、パッド部分の露出を考慮していないため、設置後にパッド部分を露出させる処理が必要となる。
本発明は上記点に鑑みて、複数の半導体素子が構成される半導体ウェハに対して複数のキャップを設置するとともに、キャップ設置後にパッドなどの所定領域を露出するための処理が不要な半導体装置の製造方法および製造装置を提供することを目的とする。
上記目的を達成するために請求項1に記載の発明は、各々が分断され、接着手段(3c)を備える複数のキャップ(3)を用意する用意工程と、保持手段(1,2)により前記複数のキャップ(3)を保持する保持工程と、前記保持手段(1,2)により保持された各々の前記キャップ(3)が半導体基板(4)に複数備えられた半導体素子(4a)を各々カバーするカバーリング工程と、前記接着手段(3c)により、前記半導体基板(4)に前記キャップ(3)を接着する接着工程と、前記保持手段(1,2)から前記複数のキャップ(3)を剥離する剥離工程とからなり、前記保持工程において、前記保持手段(1,2)が前記複数のキャップ(3)を保持する位置は、前記接着工程後に前記半導体基板(4)における所定領域(4b)が該複数のキャップ(3)から露出する位置であることを特徴とする。
各キャップ(3)があらかじめ分断されているため、これらのキャップ(3)を、半導体基板(4)の複数の半導体素子(4a)のそれぞれに貼り付ける際に、所定領域(4b)、例えばパッドを覆わないようにすることができる。
これにより、キャップ(3)を半導体基板(4)に貼り付けた後、半導体基板(4)の所定領域(4b)を露出させるために、エッチングや研削という複雑な処理を行う必要がない。
請求項2に記載の発明は、前記剥離工程において、前記保持手段(1,2)が前記キャップ(3)を保持する保持力は、前記接着手段(3c)の接着力よりも小さいことを特徴とする。
これにより、各キャップ(3)の接着手段(3c)が半導体基板(4)に接着した際に、各キャップ(3)が保持手段(1,2)によって保持されたままであっても、半導体基板(4)と保持手段(1,2)とを引き離すと、保持手段(1,2)の保持力が、接着手段(3c)の接着力よりも小さいため、複数のキャップ(3)は半導体基板(4)に接着されたまま保持手段(1,2)から剥離される。
請求項3に記載の発明は、前記保持手段は、支持基板(1)と、該支持基板(1)上に設置された剥離剤(2)とからなり、前記保持工程では、前記剥離剤(2)によって、前記キャップ(3)が接触保持されることを特徴とする。
支持基板(1)と、支持基板(1)上に設置された剥離剤(2)とが、保持手段を構成する。そして、剥離剤(2)が、各キャップ(3)に接触し、これらを保持する。
請求項4に記載の発明は、前記保持工程において、前記剥離剤(2)が前記キャップ(3)に接触する面積は、前記接着工程において、前記接着手段(3c)が前記半導体基板(4)に接着する面積よりも小さいことを特徴とする。
これにより、剥離剤(2)と、接着手段(3c)とが単位面積あたりで同一の接着保持力を備えていたとしても、キャップ(3)は、剥離剤(2)よりも接着剤(3c)に接着しやすくなる。
請求項5に記載の発明は、前記保持工程において、前記キャップ(3)は、前記保持手段(1)により吸着保持されることを特徴とする。
保持手段(1)がキャップ(3)を吸着することで、剥離剤(2)などの粘着手段を設けることなく、キャップ(3)を保持することができる。
請求項6に記載の発明は、前記剥離工程において、前記保持手段(1)は前記保持工程における吸着と逆の作用を行うことを特徴とする。
このようにキャップ(3)を保持手段(1)から剥離する際に、吸着とは逆の作用、例えば剥離方向に空気を圧送するなどすることで、容易に保持手段(1)からキャップ(3)を剥離することが可能となる。
請求項7に記載の発明は、前記カバーリング工程において、前記半導体素子(4a)は、前記キャップ(3)と該半導体基板(4)とによって封止されることを特徴とする。
これにより、切粉や水分などの異物から、半導体素子(4a)を保護できる。
請求項8に記載の発明は、前記キャップ(3)は、蓋部(3a)と、該蓋部(3a)と前記半導体基板(4)との間に挟まれる支持部(3b)とを有し、前記支持部(3b)は、前記半導体基板(4)との接合面に開口を有するように形成されることを特徴とする。
このように、蓋部(3a)と支持部(3b)とからなる構成をキャップ(3)とすることで、蓋部(3a)と支持部(3b)とを別々に用意することができる。
請求項9に記載の発明は、前記蓋部(3a)と、前記支持部(3b)とは、別々の部材であって、前記保持工程は、前記保持手段(1,2)が前記蓋部(3a)を保持する工程と、前記蓋部(3a)に前記支持部(3b)を接合する工程とからなることを特徴とする。
蓋部(3a)と支持部(3b)とを別々の部材とすることで、蓋部(3a)と組み合わせる支持部(3b)を半導体素子(4a)の形状に合わせて変えることができる。
請求項10に記載の発明は、半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造方法であって、保持手段(1,2)により前記キャップ(3)の材料を保持する保持工程と、前記材料の前記半導体素子(4a)と対向する側の所定領域を切削することで、前記保持手段(1,2)に各々保持された前記キャップ(3)を複数生成する切削工程と、前記保持手段(1,2)により保持された各々の前記キャップ(3)が半導体基板(4)に複数備えられた半導体素子(4a)を各々カバーするカバーリング工程と、前記接着手段(3c)により、前記半導体基板(4)に前記キャップ(3)を接着する接着工程と、前記保持手段(1,2)から前記複数のキャップ(3)を剥離する剥離工程とからなり、前記切削工程において、前記材料は、前記接着工程後に前記半導体基板(4)の所定領域(4b)が前記複数のキャップ(3)から露出するように、切削されることを特徴とする。
材料切削後に各キャップ(3)が、半導体基板(4)の所定領域(4b)を覆わないように、材料は切削される。これにより、各キャップ(3)を半導体基板(4)に設置した後に、半導体基板(4)の所定領域(4b)を露出させるために、エッチングや研削という複雑な処理を行う必要がない。
請求項11に記載の発明は、前記保持手段は、支持基板(1)と、該支持基板(1)上に設置された剥離剤(2)とからなり、前記保持工程では、前記剥離剤(2)によって、前記材料が接触保持されることを特徴とする。
請求項12に記載の発明は、前記切削工程以降の工程において、前記剥離剤(2)が前記キャップ(3)に接触する面積は、前記接着工程において、前記接着手段(3c)が前記半導体基板(4)に接着する面積よりも小さいことを特徴とする。
請求項13に記載の発明は、前記剥離剤(2)は、温度変化により接着特性が変化するものであって、前記保持工程と、前記剥離工程とでは、前記剥離剤(2)の温度が異なることを特徴とする。
請求項14に記載の発明は、前記剥離工程において、前記剥離剤(2)の温度は、保持力が少なくなる温度に設定されることを特徴とする。
請求項15に記載の発明は、半導体基板(4)の複数の半導体素子(4a)に各々が分断された複数のキャップ(3)を設置する製造装置であって、前記複数のキャップ(3)を、前記半導体基板(4)に接着する接着手段(3c)と、前記複数のキャップ(3)を保持する保持手段(1,2)とを備え、前記保持手段(1,2)が前記複数のキャップ(3)を保持する位置は、該複数のキャップ(3)が前記半導体基板(4)に接着された際に、該半導体基板(4)の所定領域(4b)が該複数のキャップ(3)から露出する位置であることを特徴とする。
請求項16に記載の発明は、半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造装置であって、前記キャップ(3)の材料を保持する保持手段(1,2)と、前記材料の前記半導体素子(4a)と対向する側の所定領域を切削し、前記保持手段(1,2)に保持されたまま各々が分断された複数の前記キャップ(3)を生成する切削手段と、前記複数のキャップ(3)を、前記半導体基板(4)に接着する接着手段(3c)とを備え、前記切削は、前記複数のキャップ(3)が前記半導体基板(4)に接着された際に、該半導体基板(4)の所定領域(4b)が該複数のキャップ(3)から露出するように行われることを特徴とする。
請求項17に記載の発明は、半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造方法であって、支持基板(1)と、該支持基板(1)上に部分的に保持手段(1,2)を形成する工程と、前記保持手段(1,2)を介して、キャビティ(3d)が形成された樹脂製キャップ(3)を複数形成する工程と、前記半導体素子(4a)が複数形成された前記半導体基板(4)を用意する工程と、前記半導体基板(4)における前記半導体素子(4a)が形成された面と前記支持基板(1)における前記複数の樹脂製キャップ(3)が配置された面とを対向させるとともに、該複数の樹脂製キャップ(3)のそれぞれに形成されたキャビティ(3d)と該半導体素子(4a)とが対応するようにアライメントし、該複数の樹脂製キャップ(3)を該半導体基板(4)に貼り合わせる工程と、前記複数の樹脂製キャップ(3)を、前記保持手段(1,2)から剥離させ、前記半導体基板(4)に該複数の樹脂製キャップ(3)を残す工程とを備え、前記複数の樹脂製キャップ(3)が形成される工程において、前記保持手段(1,2)が該複数の樹脂製キャップ(3)を保持する位置は、前記接着工程後に前記半導体基板(4)の所定領域(4b)が該複数の樹脂製キャップ(3)から露出する位置であることを特徴とする。
このような製造方法では、保持手段(1,2)の上にキャビティ(3d)を構成した樹脂製のキャップ(3)を形成している。このようなキャップ(3)は、元々分断した状態として形成される。このため、半導体素子(4a)から外部回路への接続が行えるように、電極取り出しに必要なパッド部分を露出させるべく、エッチングや研削という複雑な処理を行うなどの必要性を無くすことができる。また、このようなキャップ(3)は樹脂によって製造できるため、材質的にも安価であり、半導体製造コストの削減を図ることもできる。また部分的に保持手段(1,2)が形成されているのでキャップ(3)を半導体素子(4a)が形成されている半導体基板(4)に貼り付けた後、保持手段(1,2)と剥離するのも容易である。
請求項18に記載の発明は、前記保持手段は、一定温度に達すると接着力が低下する熱剥離剤(2)であって、前記複数の樹脂製キャップ(3)を、前記支持基板(1)上に部分的に形成された前記熱剥離剤(2)から剥離させ、前記半導体基板(4)に該複数の樹脂製キャップ(3)を残す工程の前に、該熱剥離剤(2)を加熱することを特徴とする。
この場合、例えば、保持手段として一定温度に達すると接着力が低下する熱剥離剤(2)を用いれば、複数のキャップ(3)から熱剥離剤(2)と支持基板(1)とを剥離させる工程において、熱剥離剤(2)を過熱することにより、熱剥離剤(2)の接着力を低下させられる。これにより、複数のキャップ(3)から熱剥離剤(2)と支持基板(1)とを容易に剥離させることが可能となる。
請求項19に記載の発明は、前記複数のキャップ(3)は、接着手段(3c)によって、前記半導体基板(4)に接着され、前記半導体基板(4)に該複数のキャップ(3)を残す工程の前に、前記キャップ(3)側から前記半導体基板(4)側に対して加圧を行うことを特徴とする。
これにより、接着手段(3c)によるキャップ(3)と半導体基板(4)との間の接着力を確実にすることができる。
請求項20に記載の発明は前記複数のキャップ(3)は、熱可塑性のポリイミド、もしくはポリアミドイミドにより形成されるとともに、前記複数のキャップ(3)が前記半導体基板(4)に接触した際に、該キャップ(3)の該半導体基板(4)との接触面が加熱されることを特徴とする。
熱可塑性のポリイミドもしくはポリアミドイミドは、加熱によって、接着力を増す特性を備える。このため、これらの素材をキャップ(3)に用いて、キャップ(3)と半導体基板(4)とが接触した際に、キャップ(3)を加熱すれば、別途の接着手段(3c)をキャップ(3)に設けることなく、キャップ(3)と半導体基板(4)とを接着することができる。
請求項21に記載の発明は、半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造方法であって、支持基板(1)上に部分的に保持手段(2)を形成する工程と、前記保持手段(2)上に、樹脂製のキャップ形成層(6)を形成する工程と、前記キャップ形成層(6)において、キャビティ(3d)と同サイズの開口部を備える第1マスク(7)を形成する第一工程と、前記第1マスク(7)を用いて、前記キャップ形成層(6)をエッチングし、前記キャビティ(3d)を形成する第二工程と、前記第1マスク(7)を除去した後、前記キャビティ(3d)を含む前記キャップ形成層(6)の表面に第2マスク(8)を形成する第三工程と、前記第2マスク(8)に、前記複数のキャップ(3)を分断する所定領域(4b)を開口する第四工程と、前記第2マスク(8)を用いて、前記キャップ形成層(6)をエッチングし、該キャップ形成層(6)を前記複数のキャップ(3)に分断する第五工程と、前記第2マスク(8)を除去する第六工程と、前記半導体素子(4a)が形成された前記半導体基板(4)を用意する第七工程と、前記半導体基板(4)における前記半導体素子(4a)が形成された面と前記支持基板(1)における前記複数のキャップ(3)が配置された面とを対向させるとともに、該複数のキャップ(3)のそれぞれに形成された前記キャビティ(3d)と該半導体素子(4a)とが対応するようにアライメントし、該複数のキャップ(3)を該半導体基板(4)に貼り合わせる第八工程と、前記複数のキャップ(3)を、前記保持手段(2)から剥離させ、前記半導体基板(4)に該複数のキャップ(3)を残す第九工程とを備え、前記半導体基板(4)の前記所定領域(4b)は、前記第八工程において、前記複数のキャップ(3)から露出することを特徴とする。
このように保持手段(2)に保持された単一部材を分断してキャップ(3)を生成すれば、保持手段(2)の所定位置にキャップ(3)一つ一つを保持させる工程を省くことができるため、半導体基板(4)に大量の半導体素子(4a)が備えられている場合などは特に有効である。また、支持基板(1)上でキャップ(3)を保持する保持手段(2)が部分的であるため、各キャップ(3)の接着手段(3c)が半導体基板(4)に張り合わされた後に、各キャップ(3)が保持手段(2)によって保持されたままであっても、半導体基板(4)と保持手段(2)とを引き離すと、保持手段(2)の保持力が部分的にしか作用しないため、複数のキャップ(3)は半導体基板(4)に接着されたまま保持手段(2)から剥離される。さらに、分断後にキャップ(3)が半導体基板(4)の所定領域(4b)を覆わないように単一部材を分断することで、複数のキャップ(3)を半導体基板(4)に設置後にエッチングや研削を行う必要がない。
請求項22に記載の発明は、前記キャップ形成層(6)は、熱硬化性ポリイミドによって形成されるものであって、前記第六工程と、前記第八工程との間に、前記複数のキャップ(3)の前記半導体基板(4)側の端面に接着剤(3c)を塗布する工程を行うことを特徴とする。
このように、キャップ形成層(6)を形成する工程では、該キャップ形成層(6)を熱硬化性ポリイミドによって形成すれば、第2マスクを除去する工程の後に、複数のキャップ(3)のうち半導体基板(4)に貼り合わせられる側に、接着剤を塗布する工程をさらに行うことで、所望の接着力を得ることができる。
以下、実施例1から実施例3を用いて、本発明を実施するための最良の形態を述べる。
〔実施例1〕
可動部が備えられる加速度センサやジャイロセンサのような半導体力学量センサの製造工程中に、該センサを覆うようなキャップの形成およびそのキャップの貼り合わせの工程が特徴となる。これらの工程は、半導体ウェハに対して通常の半導体プロセスによってセンサ素子を作り込んだ後、ダイシング等の工程が行われる前に実施されるものである。
図1は、本発明の一実施形態を適用した半導体力学量センサの製造工程の一部を示した断面模式図である。以下、この図を参照して、本実施形態の半導体力学量センサの製造方法について説明する。
まず、図1(a)に示すように、ガラス基板などで構成される支持基板1と熱剥離剤2とを用意し、支持基板1の表面に対して熱剥離剤2を貼り付ける。この熱剥離剤2は、支持基板1の表面に対して垂直な貫通孔2aが多数設けられたシート状の形状である。すなわち、熱剥離剤2に多数の貫通孔2aを設けることで、貫通孔2aを設けない場合に比べて、熱剥離剤2とキャップとの接触面積を小さくしている。また、熱剥離剤2は、一定温度、例えば150℃、170℃になると保持力が低下し、容易に剥離可能となる材料である。このような熱剥離剤2としては、熱可塑性ポリイミドやポリアミドイミド、市販材料では熱剥離シート(商品名:リバアルファ、日東電工株式会社製)などを用いることができる。
次に、キャップ3の構成部品であるキャップ3の蓋部3aと支持部3bとを準備する。この蓋部3aは、後述の図1(e)に示す半導体ウェハ4に形成されたセンサ素子4aを覆うものであって、図2に示すような四角形の板状である。
この蓋部3aを互いに分断された状態で、図1(b)に示すように、熱剥離剤2の表面に貼り付ける。各蓋部3aの貼り付け位置は、半導体ウェハ4に接着された際に、対応するセンサ素子4aを覆い、かつ、後述のパッド4bを露出する位置である。
さらに、図1(c)に示すように、各蓋部3aの四辺に、スペーサとなる樹脂の支持部3bを形成する。この支持部3bの形状は、図3に示すように、蓋部3aと同一の外径を備える枠形状であり、形成方法としては例えば印刷手法が好適である。このように、支持部3bを蓋部3a上に形成することで、蓋部3aのうち支持部3bが形成されていない部分がキャビティ3d(凹み)となり、キャップ3が完成する。
次に、図1(d)に示すように、接着剤3cのディスペンスを行う。つまり、支持部3bに接着剤3cを塗布する。
このとき用いる接着剤3cとしては、例えばシリコーン系接着剤やエポキシ系接着剤などの有機系のものを用いることができる。なお、本実施例1のように、あらかじめ複数のキャップ3を熱剥離剤2に貼り付けた支持基板1を用意しておけば、一度に複数のキャップ3の支持部3bに接着剤3cを塗布可能である。
続いて、キャップ3を半導体ウェハ4に貼り合わせる工程を行う。
具体的には、図1(e)に示すように、センサ素子4aとパッド4bとを作り込んだ半導体ウェハ4の上方にキャップ3を形成した支持基板1を配置する。このとき、支持基板1のキャップ側の面と半導体ウェハ4のうちセンサ素子4aが作りこまれた面とが対向するようにする。そして、図示しないアライメント装置により支持基板1や半導体ウェハ4に付けられるアライメントマークを利用し、各センサ素子4aと各キャップ3とが対応するようにアライメントを取る。
続いて、図示しないウェハ貼合装置を用いて、図1(f)中の矢印方向、すなわち支持基板側から接着剤側の方向に、加熱および加圧を行う。これにより、接着剤3cを介して支持部3bが半導体ウェハ4の表面に接着し、キャップ3が貼り付けられる。このとき、上述したように、キャップ3の蓋部3aと支持部3bとによってキャビティ3dが形成されているため、キャップ3はセンサ素子4aを覆うことができる。
また、この加熱および加圧により熱剥離剤2の温度が、保持力が低下する温度(例えば150℃、170℃)になるため、蓋部3aと熱剥離剤2との間の保持力が、接着剤3cと半導体ウェハ4との接着力よりも小さくなる。このため、図1(g)に示すように、熱剥離剤2からキャップ3を容易に剥離可能となる。
以上の工程によって、各センサ素子4aをキャップ3で覆った構造が完成する。この後、必要に応じてウェハ検査等を行った後、ダイシングカットによって各センサ素子4aをチップ単位に分割することで、センサ素子4aをキャップ3で覆った構造が完成する。ここで、図4および図1(h)を用いて、ダイシングカットを行う面について説明する。
図4は、図1(h)のA−A’面による断面より半導体ウェハ4方向を鳥瞰した図である。そして、ダイシングカットは、B−B’面およびC−C’面に対して行う。この時、キャップ3が既にセンサ素子毎に分断された構造となっているため、別途キャップ3を分断するなどの工程を行う必要は無い。
以上説明した本実施例1の半導体力学量センサの製造方法によれば、以下の効果を得ることができる。
第一の効果として、各キャップ3は元々分断した状態で半導体ウェハ4に接着されるため、覆いが必要なセンサ素子4aだけを覆うことができる。これにより、センサ回路に接続する電極取り出しに必要なパッド部分を露出させるべく、エッチングや研削という複雑な処理を行うなどの必要を無くすことができる。さらに、エッチングや研削といった複雑な処理を行う必要がないため、キャップ3の素材に、安価で、耐久性のある樹脂を用いることができ、製造コストの削減を図ることができる。
また、キャップ3は、半導体ウェハ4に貼り合わせたのち、加熱によって熱剥離剤2から容易に剥離できるようにしている。このため、第二の効果として、センサ素子4a毎に分断されたキャップ3のみを残してダイシングカットなどの工程を行うことができ、その後も、製品自体にキャップ3を備えた形態とすることも可能となる。これにより、キャップ3を恒久キャップとして使用することもできる。
ところで、本実施例1ではシート状の熱剥離剤2に貫通孔2aを設けたが、蓋部3aとの接触面積が小さくなれば良いため、貫通孔2aを設ける以外の方法で実施可能である。例えば、接触面積を小さくする方法として、熱剥離剤2を多孔質状にする方法などが考えられる。さらに、熱剥離剤2はシート状ではなく、支持基板上に点状、線状等印刷によって形成された形状であっても良いし、インクジェット等を用いて形成されたものであっても良い。
また、多数の貫通孔2aを設けた熱剥離剤2とキャップ3との面積が、後述のキャップ3と半導体ウェハ4との接触面積より小さいことが好ましいが、必ずしも接触面積が小さい必要はない。図1(f)の加熱工程前は、熱剥離剤2の保持力が接着剤3cの接着力よりも強くても、図1(f)の加熱工程で熱剥離剤2の保持力が接着剤3cの接着力よりも弱くなれば良い。
〔実施例2〕
図5を用いて実施例2について説明する。この実施例2は、エッチングによりキャップ3を形成する点で、実施例1と異なる。なお、前述の実施例1と同等の構成については、実施例1と同様の符号を付し、本実施例2における説明を省略する。
図5は、本実施例2におけるキャップ3の形成工程を示した断面図である。以下、この図を参照して説明する。
まず、図5(a)に示すように、支持基板1の上に、貫通孔2aを設けることで接着力を減じた熱剥離剤2を形成したのち、この熱剥離剤2の上に樹脂製のキャップ形成層6を形成する。このキャップ形成層6は、例えば熱硬化性のポリイミド等により形成される。このとき、キャップ形成層6が前述の実施例1で説明した蓋部3aと支持部3bとを併せた厚みとなるようにしている。
続いて、図5(b)に示すように、キャップ形成層6の表面にレジスト7(第1マスク)を形成する。次に、図5(c)に示すように、露光および現像処理により、キャビティ3dとなる予定の位置のレジスト7を除去する。
次に、図5(d)に示すように、レジスト7をマスクとしてキャップ形成層6の厚みの途中まで例えばウェットエッチングすることで、キャビティ3dを形成する。このとき、キャップ形成層6を熱硬化性のポリイミド等で構成しているため、エッチング選択比を高めることができ、良好なエッチングを行うことが可能となる。
そして、レジスト7を洗浄により除去した後、図5(e)に示すようにレジスト8(第2マスク)をキャップ形成層6の表面全面に形成する。そして、露光および現像処理により、図5(f)に示すように、キャップ形成層6のうちキャップ3とならない部分、つまり各キャップ3を分断する領域のレジスト8に開口を設ける。この後、図5(g)に示すように、レジスト8をマスクとして、例えばウェットエッチングすることで、熱剥離剤2の表面に達するまでキャップ形成層6を除去する。
このようにして、キャップ形成層6が分断され、キャビティ3dが形成された複数のキャップ3が形成される。この後は、上述した図1(e)以降の処理を行うことで、実施例1と同様に、各センサ素子4aをキャップ3で覆った構造が完成する。なお、上述したように、熱硬化性のポリイミド等によってキャップ形成層6を構成する場合には、接着力の関係から、図1(d)に示した接着剤3cの塗布工程を行うことが好ましい。
以上説明した本実施例2によれば、前述の実施例1と同様に、キャップ3の素材に耐久性のある樹脂を使用することができるため、恒久キャップとして使用可能である。また、本実施例2の場合、キャップ形成層6からキャップ3を形成しているため、各キャップ3を分断するための工程が必要とされる。しかしながら、この分断の工程は、半導体ウェハ4にキャップ3を貼り合わせる前に実施可能であるため、最終的には、前述の実施例1と同様の作用効果を奏することができる。
〔実施例3〕
図6を用いて実施例3について説明する。この実施例3は、熱剥離剤2を用いることなくキャップ3を保持して、半導体ウェハ4に貼り付ける点で、前述の各実施例と異なる。なお、前述の各実施例と同等の構成については、各実施例と同様の符号を付し、本実施例3における説明を省略する。
図6は、実施例3において、キャップ3を半導体ウェハ4に貼り付ける工程を示す断面図である。図6(a)は、支持基板1を示す。この支持基板1は、キャップ3と接する面に、複数の気体通過孔を備える。この気体通過孔は、図示しない変圧装置に連通している。図示しない変圧装置は、気体通過孔内に存在する気体を吸引または圧送することができる。
図6(b)において、接着剤3cが塗布されたキャップ3が、支持基板1に接触するとともに、変圧装置によって気体通過孔内部の気体が吸引される。これによりキャップ3は、支持基板1に吸着される。
次に、図6(c)に示すように、キャップ3を吸着したまま支持基板1を半導体ウェハ4に接触させ、支持基板側から半導体ウェハ側に対して加熱および加圧を行う。この加熱および加圧によって、キャップ3は、接着剤3cを介して半導体ウェハ4に貼り付けられる。
図6(d)は、キャップ3が半導体ウェハ4に接着固定された次に行う工程を表す。この工程では、変圧装置により、気体通過孔内に存在する気体を圧送するとともに、支持基板1を半導体ウェハ4から離れる方向に移動させる。これによって、キャップ3は、支持基板1より剥離される。
以上のように、支持基板1に気体通過孔5を設け、この気体通過孔5へ掛ける気圧を変化させることで、容易にキャップ3を半導体ウェハ4に貼り付けることができ、前述の各実施例と同様の作用効果を奏することができる。
〔その他の実施例〕
前述の実施例1では、支持基板側から接着剤側に対して加熱および加圧を行うことで、熱剥離剤2を過熱したが、加熱炉などの中で半導体ウェハ4および支持基板全体を過熱するような形態としても構わない。
前述の実施例1では、熱剥離剤2を用いる例を挙げて説明したが、粘着力が小さな粘着フィルムなどを用いることもできる。また、熱加熱によって剥離させるものだけでなく、紫外線照射によって保持力が低下するようなUV硬化フィルムや、溶剤や薬液またはこれらの蒸気、もしくは水蒸気などによって容易に剥離させられるようなフィルムを用いることも可能である。例えば、有機系の接着剤3cを用いる場合には、有機溶剤であるIPA(イソプロピルアルコール)やアセトンキシレン等を溶剤として用いることで、接着剤3c部分を溶剤に浸すことで容易にキャップ3から支持基板1を剥離させることが可能となる。
前述の実施例1の図1、および、実施例2の図5において、熱剥離剤2に設けられた複数の貫通孔2aは全て同一の形状であった。同様に、実施例3の図6において、支持基板1に設けられた複数の気体通過孔5も全て同一の形状であった。
しかし、貫通孔2aおよび気体通過孔5は、同一の形状でなくても良い。例えば、キャップ3を剥離する際に、キャップ3の蓋部3aの端部が、蓋部3aの中心部に比べて剥がれやすい場合を想定する。この時、熱剥離剤2において蓋部3aの中心部が接する箇所には、蓋部3aの端部が接する箇所に比べて大きい貫通孔2aを設けることで、蓋部3aに局所的な保持力が作用することなく、キャップ3を熱剥離剤2から剥離させることができる。
このように、貫通孔2aおよび気体通過孔5の形状を変えることで、キャップ3の剥がれやすさ等を調整することができる。また、貫通孔2aおよび気体通過孔5の数によっても、剥がれやすさ等を調整することが可能である。
前述の実施例1および実施例2において、保持力を調整するために設けられた手段は、複数の貫通孔2であった。しかし、熱剥離剤2の接触面積を調整するためには、必ずしも貫通孔である必要はない。例えば、熱剥離剤2の蓋部側の接触面に凹凸を設けても良い。
前述の実施例1から実施例3においては、キャップ3を半導体ウェハ4に貼り付けた際に、キャップ3に覆われない領域としてパッド4bを例に説明した。しかし、キャップ3に覆われない領域は、パッド4bに限定されない。例えば、キャップ3を半導体ウェハ4に貼り付けた後にダイシングカットを行い、さらにダイシングカットの後に、各々が切り離されたセンサ素子4aにキャップ3が被された構造の半導体ウェハ部が、ロボットアームなどで把持されるとする。このロボットアームなどで把持される領域をキャップ3に覆われない領域としても良い。
前述の実施例1から実施例3においては、キャップ3と半導体ウェハ4とで囲まれた空間は、封止された空間、すなわち密閉空間としていた。しかし、キャップ3は、メッシュ状や、半導体ウェハ4の破片や水滴などの通過を防止することができる程度の孔を設けている構造であってもよい。
実施例1において示される各工程の断面図である。 実施例1において示される蓋部3aの鳥瞰図である。 実施例1において示される支持部3bの鳥瞰図である。 実施例1において示される支持部3b断面から半導体ウェハ4に対する鳥瞰図である。 実施例2において示される各工程の断面図である。 実施例3において示される各工程の断面図である。
符号の説明
1 支持基板
2 熱剥離剤
2a 貫通孔
3 キャップ
3a 蓋部
3b 支持部
3c 接着剤
3d キャビティ
4 半導体ウェハ
4a センサ素子
4b パッド
5 気体通過孔
6 キャップ形成層
7 レジスト(第1マスク)
8 レジスト(第2マスク)

Claims (22)

  1. 各々が分断され、接着手段(3c)を備える複数のキャップ(3)を用意する用意工程と、
    保持手段(1,2)により前記複数のキャップ(3)を保持する保持工程と、
    前記保持手段(1,2)により保持された各々の前記キャップ(3)が半導体基板(4)に複数備えられた半導体素子(4a)を各々カバーするカバーリング工程と、
    前記接着手段(3c)により、前記半導体基板(4)に前記キャップ(3)を接着する接着工程と、
    前記保持手段(1,2)から前記複数のキャップ(3)を剥離する剥離工程とからなり、
    前記保持工程において、前記保持手段(1,2)が前記複数のキャップ(3)を保持する位置は、前記接着工程後に前記半導体基板(4)における所定領域(4b)が該複数のキャップ(3)から露出する位置であることを特徴とする半導体装置の製造方法。
  2. 前記剥離工程において、前記保持手段(1,2)が前記キャップ(3)を保持する保持力は、前記接着手段(3c)の接着力よりも小さいことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記保持手段は、支持基板(1)と、該支持基板(1)上に設置された剥離剤(2)とからなり、
    前記保持工程では、前記剥離剤(2)によって、前記キャップ(3)が接触保持されることを特徴とする請求項1から請求項2に記載の半導体装置の製造方法。
  4. 前記保持工程において、前記剥離剤(2)が前記キャップ(3)に接触する面積は、
    前記接着工程において、前記接着手段(3c)が前記半導体基板(4)に接着する面積よりも小さいことを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記保持工程において、前記キャップ(3)は、前記保持手段(1)により吸着保持されることを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 前記剥離工程において、前記保持手段(1)は前記保持工程における吸着と逆の作用を行うことを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記カバーリング工程において、前記半導体素子(4a)は、前記キャップ(3)と該半導体基板(4)とによって封止されることを特徴とする請求項1から請求項6のいずれかに記載の半導体装置の製造方法。
  8. 前記キャップ(3)は、蓋部(3a)と、該蓋部(3a)と前記半導体基板(4)との間に挟まれる支持部(3b)とを有し、
    前記支持部(3b)は、前記半導体基板(4)との接合面に開口を有するように形成されることを特徴とする請求項1から請求項7のいずれかに記載の半導体装置の製造方法。
  9. 前記蓋部(3a)と、前記支持部(3b)とは、別々の部材であって、
    前記保持工程は、前記保持手段(1,2)が前記蓋部(3a)を保持する工程と、前記蓋部(3a)に前記支持部(3b)を接合する工程とからなることを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造方法であって、
    保持手段(1,2)により前記キャップ(3)の材料を保持する保持工程と、
    前記材料の前記半導体素子(4a)と対向する側の所定領域を切削することで、前記保持手段(1,2)に各々保持された前記キャップ(3)を複数生成する切削工程と、
    前記保持手段(1,2)により保持された各々の前記キャップ(3)が半導体基板(4)に複数備えられた半導体素子(4a)を各々カバーするカバーリング工程と、
    前記接着手段(3c)により、前記半導体基板(4)に前記キャップ(3)を接着する接着工程と、
    前記保持手段(1,2)から前記複数のキャップ(3)を剥離する剥離工程とからなり、
    前記切削工程において、前記材料は、前記接着工程後に前記半導体基板(4)の所定領域(4b)が前記複数のキャップ(3)から露出するように、切削されることを特徴とする半導体装置の製造方法。
  11. 前記保持手段は、支持基板(1)と、該支持基板(1)上に設置された剥離剤(2)とからなり、
    前記保持工程では、前記剥離剤(2)によって、前記材料が接触保持されることを特徴とする請求項10に記載の半導体装置の製造方法。
  12. 前記切削工程以降の工程において、前記剥離剤(2)が前記キャップ(3)に接触する面積は、
    前記接着工程において、前記接着手段(3c)が前記半導体基板(4)に接着する面積よりも小さいことを特徴とする請求項11に記載の半導体装置の製造方法。
  13. 前記剥離剤(2)は、温度変化により接着特性が変化するものであって、
    前記保持工程と、前記剥離工程とでは、前記剥離剤(2)の温度が異なることを特徴とする請求項3または請求項4または請求項11または請求項12のいずれかに記載の半導体装置の製造方法。
  14. 前記剥離工程において、前記剥離剤(2)の温度は、保持力が少なくなる温度に設定されることを特徴とする請求項13に記載の半導体装置の製造方法。
  15. 半導体基板(4)の複数の半導体素子(4a)に各々が分断された複数のキャップ(3)を設置する製造装置であって、
    前記複数のキャップ(3)を、前記半導体基板(4)に接着する接着手段(3c)と、
    前記複数のキャップ(3)を保持する保持手段(1,2)とを備え、
    前記保持手段(1,2)が前記複数のキャップ(3)を保持する位置は、該複数のキャップ(3)が前記半導体基板(4)に接着された際に、該半導体基板(4)の所定領域(4b)が該複数のキャップ(3)から露出する位置であることを特徴とする半導体装置の製造装置。
  16. 半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造装置であって、
    前記キャップ(3)の材料を保持する保持手段(1,2)と
    前記材料の前記半導体素子(4a)と対向する側の所定領域を切削し、前記保持手段(1,2)に保持されたまま各々が分断された複数の前記キャップ(3)を生成する切削手段と、
    前記複数のキャップ(3)を、前記半導体基板(4)に接着する接着手段(3c)とを備え、
    前記切削は、前記複数のキャップ(3)が前記半導体基板(4)に接着された際に、該半導体基板(4)の所定領域(4b)が該複数のキャップ(3)から露出するように行われることを特徴とする半導体装置の製造装置。
  17. 半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造方法であって、
    支持基板(1)と、該支持基板(1)上に部分的に保持手段(1,2)を形成する工程と、
    前記保持手段(1,2)を介して、キャビティ(3d)が形成された樹脂製キャップ(3)を複数形成する工程と、
    前記半導体素子(4a)が複数形成された前記半導体基板(4)を用意する工程と、
    前記半導体基板(4)における前記半導体素子(4a)が形成された面と前記支持基板(1)における前記複数の樹脂製キャップ(3)が配置された面とを対向させるとともに、該複数の樹脂製キャップ(3)のそれぞれに形成されたキャビティ(3d)と該半導体素子(4a)とが対応するようにアライメントし、該複数の樹脂製キャップ(3)を該半導体基板(4)に貼り合わせる工程と、
    前記複数の樹脂製キャップ(3)を、前記保持手段(1,2)から剥離させ、前記半導体基板(4)に該複数の樹脂製キャップ(3)を残す工程とを備え、
    前記複数の樹脂製キャップ(3)が形成される工程において、前記保持手段(1,2)が該複数の樹脂製キャップ(3)を保持する位置は、前記接着工程後に前記半導体基板(4)の所定領域(4b)が該複数の樹脂製キャップ(3)から露出する位置であることを特徴とする半導体装置の製造方法。
  18. 前記保持手段は、一定温度に達すると接着力が低下する熱剥離剤(2)であって、
    前記複数の樹脂製キャップ(3)を、前記支持基板(1)上に部分的に形成された前記熱剥離剤(2)から剥離させ、前記半導体基板(4)に該複数の樹脂製キャップ(3)を残す工程の前に、該熱剥離剤(2)を加熱することを特徴とする請求項17に記載の半導体装置の製造方法。
  19. 前記複数の樹脂製キャップ(3)は、接着手段(3c)によって、前記半導体基板(4)に接着され、
    前記半導体基板(4)に該複数の樹脂製キャップ(3)を残す工程の前に、該キャップ(3)側から該半導体基板(4)側に対して加圧を行うことを特徴とする請求項17または請求項18に記載の半導体装置の製造方法または製造装置。
  20. 前記複数のキャップ(3)は、熱可塑性のポリイミド、もしくはポリアミドイミドにより形成されるとともに、
    前記複数のキャップ(3)が前記半導体基板(4)に接触した際に、該キャップ(3)の該半導体基板(4)との接触面が加熱されることを特徴とする請求項1から請求項19のいずれかに記載の半導体装置の製造方法または製造装置。
  21. 半導体基板(4)の複数の半導体素子(4a)に各々キャップ(3)を設置する製造方法であって、
    支持基板(1)上に部分的に保持手段(2)を形成する工程と、
    前記保持手段(2)上に、樹脂製のキャップ形成層(6)を形成する工程と、
    前記キャップ形成層(6)において、キャビティ(3d)と同サイズの開口部を備える第1マスク(7)を形成する第一工程と、
    前記第1マスク(7)を用いて、前記キャップ形成層(6)をエッチングし、前記キャビティ(3d)を形成する第二工程と、
    前記第1マスク(7)を除去した後、前記キャビティ(3d)を含む前記キャップ形成層(6)の表面に第2マスク(8)を形成する第三工程と、
    前記第2マスク(8)に、前記複数のキャップ(3)を分断する所定領域(4b)を開口する第四工程と、
    前記第2マスク(8)を用いて、前記キャップ形成層(6)をエッチングし、該キャップ形成層(6)を前記複数のキャップ(3)に分断する第五工程と、
    前記第2マスク(8)を除去する第六工程と、
    前記半導体素子(4a)が形成された前記半導体基板(4)を用意する第七工程と、
    前記半導体基板(4)における前記半導体素子(4a)が形成された面と前記支持基板(1)における前記複数のキャップ(3)が配置された面とを対向させるとともに、該複数のキャップ(3)のそれぞれに形成された前記キャビティ(3d)と該半導体素子(4a)とが対応するようにアライメントし、該複数のキャップ(3)を該半導体基板(4)に貼り合わせる第八工程と、
    前記複数のキャップ(3)を、前記保持手段(2)から剥離させ、前記半導体基板(4)に該複数のキャップ(3)を残す第九工程とを備え、
    前記半導体基板(4)の前記所定領域(4b)は、前記第八工程において、前記複数のキャップ(3)から露出することを特徴とする半導体装置の製造装置。
  22. 前記キャップ形成層(6)は、熱硬化性ポリイミドによって形成されるものであって、
    前記第六工程と、前記第八工程との間に、前記複数のキャップ(3)の前記半導体基板(4)側の端面に接着剤(3c)を塗布する工程を行うことを特徴とする請求項21に記載の半導体装置の製造方法。
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Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009026880A (ja) * 2007-07-18 2009-02-05 Denso Corp 半導体装置の製造方法
JP2012054288A (ja) * 2010-08-31 2012-03-15 Murata Mfg Co Ltd 電子部品パッケージの製造方法
US20160126196A1 (en) 2014-11-03 2016-05-05 Rf Micro Devices, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US20170358511A1 (en) 2016-06-10 2017-12-14 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US20180019184A1 (en) 2016-07-18 2018-01-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US20180044177A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10038055B2 (en) 2015-05-22 2018-07-31 Qorvo Us, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US20180228030A1 (en) 2014-10-01 2018-08-09 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10109550B2 (en) 2016-08-12 2018-10-23 Qorvo Us, Inc. Wafer-level package with enhanced performance
US20190013255A1 (en) 2017-07-06 2019-01-10 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US20190074271A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US20190074263A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US20200235054A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US20210296199A1 (en) 2018-11-29 2021-09-23 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US20220139862A1 (en) 2019-01-23 2022-05-05 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11710680B2 (en) 2019-01-23 2023-07-25 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063782A (ja) * 2002-07-29 2004-02-26 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2004247486A (ja) * 2003-02-13 2004-09-02 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2004296738A (ja) * 2003-03-26 2004-10-21 Fuji Photo Film Co Ltd 固体撮像装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063782A (ja) * 2002-07-29 2004-02-26 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2004247486A (ja) * 2003-02-13 2004-09-02 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2004296738A (ja) * 2003-03-26 2004-10-21 Fuji Photo Film Co Ltd 固体撮像装置の製造方法

Cited By (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009026880A (ja) * 2007-07-18 2009-02-05 Denso Corp 半導体装置の製造方法
JP2012054288A (ja) * 2010-08-31 2012-03-15 Murata Mfg Co Ltd 電子部品パッケージの製造方法
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US10134627B2 (en) 2013-03-06 2018-11-20 Qorvo Us, Inc. Silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US10062637B2 (en) 2013-10-31 2018-08-28 Qorvo Us, Inc. Method of manufacture for a semiconductor device
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10492301B2 (en) 2014-10-01 2019-11-26 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US20180228030A1 (en) 2014-10-01 2018-08-09 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10199301B2 (en) 2014-11-03 2019-02-05 Qorvo Us, Inc. Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US20160126196A1 (en) 2014-11-03 2016-05-05 Rf Micro Devices, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US10109548B2 (en) 2014-11-03 2018-10-23 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US10020206B2 (en) 2015-03-25 2018-07-10 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US10038055B2 (en) 2015-05-22 2018-07-31 Qorvo Us, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10882740B2 (en) 2016-05-20 2021-01-05 Qorvo Us, Inc. Wafer-level package with enhanced performance and manufacturing method thereof
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10262915B2 (en) 2016-06-10 2019-04-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US20170358511A1 (en) 2016-06-10 2017-12-14 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US20180197803A1 (en) 2016-06-10 2018-07-12 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US20180019184A1 (en) 2016-07-18 2018-01-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US20180044177A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10804179B2 (en) 2016-08-12 2020-10-13 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109550B2 (en) 2016-08-12 2018-10-23 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486965B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10985033B2 (en) 2016-09-12 2021-04-20 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10790216B2 (en) 2016-12-09 2020-09-29 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US20180342439A1 (en) 2016-12-09 2018-11-29 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US20190013255A1 (en) 2017-07-06 2019-01-10 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US20190074263A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US20190074271A1 (en) 2017-09-05 2019-03-07 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US11063021B2 (en) 2018-06-11 2021-07-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20210296199A1 (en) 2018-11-29 2021-09-23 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20220139862A1 (en) 2019-01-23 2022-05-05 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11710680B2 (en) 2019-01-23 2023-07-25 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US20200235054A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Also Published As

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JP4591378B2 (ja) 2010-12-01

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