JP2007199687A5 - - Google Patents

Claims (10)

1. ガラス基板と、
   前記ガラス基板上に形成されたゲート配線と、
   前記ゲート配線を覆って形成されたゲート絶縁膜と、
   前記ゲート配線に電気的に接続する薄膜トランジスタと、
   前記薄膜トランジスタに電気的に接続するソース配線と、
   前記薄膜トランジスタに電気的に接続するドレイン電極と、
   前記ドレイン電極及び前記ソース配線を覆って形成された保護膜と、
   前記保護膜が除去された領域と、
   前記領域内で前記ドレイン電極と電気的に接続する画素電極と、
   前記領域は、前記ソース配線に平行な方向に、前記ゲート配線を越えて延在し、
   前記領域内で、隣接する画素のゲート配線と前記画素電極とで補助容量を形成することを特徴とする半導体装置。
2. ガラス基板と、
   前記ガラス基板上に平行に形成された第１のゲート配線及び第２のゲート配線と、
   前記第１のゲート配線及び第２のゲート配線を覆って形成されたゲート絶縁膜と、
   前記第１のゲート配線に電気的に接続する第１の薄膜トランジスタと、
   前記第２のゲート配線に電気的に接続する第２の薄膜トランジスタと、
   前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタに電気的に接続するソース配線と、
   前記第１の薄膜トランジスタに電気的に接続する第１のドレイン電極と、
   前記第２の薄膜トランジスタに電気的に接続する第２のドレイン電極と、
   前記第１のドレイン電極、前記第２のドレイン電極、及び前記ソース配線を覆って形成された保護膜と、
   前記保護膜が除去された領域と、
   前記領域内で前記第１のドレイン電極に電気的に接続する第１の画素電極と、
   前記領域内で前記第２のドレイン電極に電気的に接続する第２の画素電極と、を有し、
   前記領域は、前記信号線に平行な方向に、前記第１のゲート配線及び前記第２のゲート配線を越えて延在し、
   前記領域内で、前記第１のゲート配線と前記第２の画素電極とで補助容量を形成することを特徴とする半導体装置。
3. 請求項１又は２において、
   前記半導体装置は、透過型、半透過型又は微透過型のいずれかの液晶表示装置であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項において、
   前記半導体装置は、ＴＮモード、ＩＰＳモード、ＭＶＡモード又はＰＶＡモードのいずれかの液晶表示装置であることを特徴とする半導体装置。
5. ガラス基板上にゲート配線を形成し、
   前記ゲート配線上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体膜を形成し、
   ソース配線、前記ソース配線及び前記半導体膜と電気的に接続するソース電極、及び前記半導体膜と電気的に接続するドレイン電極を形成し、
   前記ソース配線、前記ソース電極及び前記ドレイン電極上に保護膜を形成し、
   前記ソース配線に平行な方向で、かつ前記ゲート配線を越えて延在する前記保護膜が除去された領域を形成し、
   少なくとも前記領域の一部に前記ドレイン電極と電気的に接続する画素電極を形成し、
   前記領域内で、隣接する画素のゲート配線と前記画素電極とで補助容量を形成することを特徴とする半導体装置の作製方法。
6. ガラス基板上に第１のゲート配線及び第２のゲート配線を平行に形成し、
   前記第１のゲート配線及び前記第２のゲート配線上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の半導体膜及び第２の半導体膜を形成し、
   ソース配線、前記ソース配線及び前記第１の半導体膜と電気的に接続する第１のソース電極、及び前記第１の半導体膜と電気的に接続する第１のドレイン電極を形成し、
   ソース配線、前記ソース配線及び前記第２の半導体膜と電気的に接続する第２のソース電極、及び前記第２の半導体膜と電気的に接続する第２のドレイン電極を形成し、
   前記ソース配線、前記第１のソース電極及び前記第１のドレイン電極、前記第２のソース電極及び前記第２のドレイン電極上に保護膜を形成し、
   前記ソース配線に平行な方向で、かつ前記第１のゲート配線及び前記第２のゲート配線を越えて延在する前記保護膜が除去された領域を形成し、
   少なくとも前記領域の一部に前記第１のドレイン電極と電気的に接続する第１の画素電極及び前記第２のドレイン電極と電気的に接続する第２の画素電極を形成し、
   前記領域内で、前記第１のゲート配線と前記第２の画素電極とで補助容量を形成することを特徴とする半導体装置の作製方法。
7. ガラス基板上にゲート配線を形成し、
   前記ゲート電極上にスパッタ法により酸化珪素からなるゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にスパッタ法により微結晶半導体膜を形成し、
   ソース配線、前記ソース配線及び前記微結晶半導体膜と電気的に接続するソース電極、及び前記微結晶半導体膜と電気的に接続するドレイン電極をスパッタ法により形成し、
   前記ソース配線、前記ソース電極及び前記ドレイン電極上に酸化珪素からなる保護膜を形成し、
   ドライエッチングにより、前記ソース配線に平行な方向で、かつ前記ゲート配線を越えて延在する前記保護膜が除去された領域を形成し、
   少なくとも前記領域の一部に前記ドレイン電極と電気的に接続する画素電極を形成し、
   前記領域内で、隣接する画素のゲート配線と前記画素電極とで補助容量を形成することを特徴とする半導体装置の作製方法。
8. ガラス基板上にゲート配線を形成し、
   前記ゲート電極上にスパッタ法により酸化珪素からなるゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にスパッタ法により非晶質半導体膜を形成し、
   ソース配線、前記ソース配線及び前記非晶質半導体膜と電気的に接続するソース電極、及び前記非晶質半導体膜と電気的に接続するドレイン電極をスパッタ法により形成し、
   前記ソース配線、前記ソース電極及び前記ドレイン電極上に酸化珪素からなる保護膜を形成し、
   ドライエッチングにより、前記ソース配線に平行な方向で、かつ前記ゲート配線を越えて延在する前記保護膜が除去された領域を形成し、
   少なくとも前記領域の一部に前記ドレイン電極と電気的に接続する画素電極を形成し、
   前記領域内で、隣接する画素のゲート配線と前記画素電極とで補助容量を形成することを特徴とする半導体装置の作製方法。
9. 請求項５乃至８のいずれか一項において、
   前記半導体装置は、透過型、半透過型又は微透過型のいずれかの液晶表示装置であることを特徴とする半導体装置の作製方法。
10. 請求項５乃至９のいずれか一項において、
    前記半導体装置は、ＴＮモード、ＩＰＳモード、ＭＶＡモード又はＰＶＡモードのいずれかの液晶表示装置であることを特徴とする半導体装置の作製方法。