JP2007195191A5 - - Google Patents

Claims (15)

1. 複数のプログラマブルデバイスを含むプログラマブルデバイスファミリーにおけるプログラマブルデバイスであって、該プログラマブルデバイスは、
   プログラマブルデバイスコアと、
   第１のセットの連続ピンから構成される第１のＩ／Ｏバンクであって、該第１のセットの連続ピンは、データピンおよびサポートピンとを含み、該プログラマブルデバイスの第１の面からアクセス可能である、第１のＩ／Ｏバンクと、
   第２のセットの連続ピンおよび第３のセットのピンから構成される第２のＩ／Ｏバンクであって、該第２のセットの連続ピンは、データピンおよびサポートピンを含み、該第１のＩ／Ｏバンクの該第１のセットの連続ピンは、該第２のＩ／Ｏバンクの該第２のセットの連続ピンと１対１対応を有し、該第２のセットの連続ピンは、該プログラマブルデバイスの第２の面からアクセス可能である、第２のＩ／Ｏバンクと
   を備え、該第２のセットの連続ピンが該第１のセットの連続ピンの回転として配置される、プログラマブルデバイス。
2. 前記回転が９０度回転である、請求項１に記載のプログラマブルデバイス。
3. 前記回転が１８０度回転である、請求項１に記載のプログラマブルデバイス。
4. 前記第１のセットのピンにおけるサポートピンの数とデータピンの数との比率は、前記第２のセットのピンにおけるサポートピンの数とデータピンの数との比率と同じである、請求項１に記載のプログラマブルデバイス。
5. プログラマブルデバイスコアと、
   第１の連続シーケンスに配置される第１のセットのピンから構成される第１のＩ／Ｏバンクであって、該第１のセットのピンは、データピンおよびサポートピンを含む、第１のＩ／Ｏバンクと、
   第２のセットのピンおよび第３のセットのピンから構成される第２のＩ／Ｏバンクであって、該第２のセットのピンは、データピンおよびサポートピンを含み、該第１のシーケンスの対称的反射に配置される、第２のＩ／Ｏバンクと
   を備える、プログラマブルデバイス。
6. 第４のセットのピンを含む第３のＩ／Ｏバンクをさらに備え、
   前記第１のセットのピンは、前記プログラマブルデバイスの第１の面からアクセス可能であり、該第４のセットのピンは、該プログラマブルデバイスの第２の面からアクセス可能であり、該第４のセットのピンは、該第１のセットのピンの回転として配置される、請求項５に記載のプログラマブルデバイス。
7. 前記サポートピンが、電力および接地ピンを含み、該サポートピンは、規則的な間隔において、前記第１のＩ／Ｏバンクおよび前記第２のＩ／Ｏバンク内にて分布されている、請求項５に記載のプログラマブルデバイス。
8. 前記第１のセットのピンにおけるサポートピンの数とデータピンの数との比率は、前記第２のセットのピンにおけるサポートピンの数とデータピンの数との比率と同じである、請求項５に記載のプログラマブルデバイス。
9. 複数のプログラマブルデバイスを含むプログラマブルデバイスファミリーにおけるプログラマブルデバイスであって、該プログラマブルデバイスは、
   プログラマブルデバイスコアと、
   第１のセットのピンを含む第１のＩ／Ｏバンクであって、該第１のセットのピンは、データピンおよびサポートピンを含み、該サポートピンは、電力および接地ピンを含む、第１のＩ／Ｏバンクと、
   第２のセットのピンを含む第２のＩ／Ｏバンクであって、該第１のＩ／Ｏバンクの該ピンの第１の部分は、該第２のＩ／Ｏバンクの該第２のセットのピンと１対１対応を有し、該第１のセットのピンの残りの部分は、該第２のＩ／Ｏバンクの該第２のセットのピンとの対応を少しも有さず、該電力および接地ピンの数と該データピンの数との比率が固定されている、第２のＩ／Ｏバンクと
   を備え、
   該電力および接地ピンは、該データピンによってインターリーブされている、プログラマブルデバイス。
10. 前記第２のＩ／Ｏバンクの前記第２のセットのピンは、データピンおよびサポートピンを含み、該第２のセットのピンにおける前記電力および接地ピンの数と該データピンの数との比率は、前記第１のセットのピンにおける前記電力および接地ピンの数と前記データピンの数との比率と同じである、請求項９に記載のプログラマブルデバイス。
11. 前記サポートピンがクロックピンを含む、請求項９に記載のプログラマブルデバイス。
12. プログラマブルデバイスコアと、
    第１のタイプの第１の複数のＩ／Ｏバンクであって、該第１のタイプの該Ｉ／Ｏバンクのそれぞれは、データピンおよびサポートピンを含む、第１のタイプの第１の複数のＩ／Ｏバンクと、
    第２のタイプの第２の複数のＩ／Ｏバンクであって、該第２のタイプの該Ｉ／Ｏバンクのそれぞれは、データピンおよびサポートピンを含み、該第１のタイプのＩ／Ｏバンクの互換性のある上位集団である、第２のタイプの第２の複数のＩ／Ｏバンクと
    を備え、
    該第１のタイプの該複数のＩ／Ｏバンクのそれぞれにおける該サポートピンの少なくとも一部に対するデータピンの比率は、該第２のタイプの該複数のＩ／Ｏバンクのそれぞれにおける該サポートピンの少なくとも一部に対するデータピンの比率と同じである、プログラマブルデバイス。
13. 前記サポートピンの前記一部がクロックピンを含む、請求項１２に記載のプログラマブルデバイス。
14. 前記第１の複数のＩ／Ｏバンクおよび前記第２の複数のＩ／Ｏバンクは、同様の性能特性を有する、請求項１２に記載のプログラマブルデバイス。
15. 第１の固定数のピンおよび第２の固定数のピンがインターフェースのセットを効率的にインプリメントするように適合されるように、前記第１の複数のＩ／Ｏバンクのそれぞれは、該第１の固定数のピンを有し、前記第２の複数のＩ／Ｏバンクのそれぞれは、該第２の固定数のピンを有する、請求項１２に記載のプログラマブルデバイス。