JP2007193842A

JP2007193842A - Ｉｐベースｌｓｉ設計システムおよび設計方法

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Publication number: JP2007193842A
Application number: JP2007101592A
Authority: JP
Inventors: Kaoru Okazaki; 薫岡崎; Masanobu Mizuno; 雅信水野; Michiaki Muraoka; 道明村岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-04-09
Filing date: 2007-04-09
Publication date: 2007-08-02
Anticipated expiration: 2019-11-18
Also published as: JP4019106B2

Abstract

【課題】ＩＰベースのＬＳＩ設計において、設計工数を削減し、設計効率をより向上させる。
【解決手段】ＩＰデータベース３０はシステムレベル設計で用いられるシステムレベルＩＰ３１を備えている。システムレベルＩＰ３１において各ＩＰＡ，Ｂは、処理アルゴリズム記述部３３Ａ，３３Ｂと、入力データ構造定義部３４Ａ，３４Ｂと、出力データ構造定義部３５Ａ，３５Ｂとに分かれて記述されている。変換回路生成手段３６は、アーキテクチャまたは機能設計においてデータ通信を行うＩＰ間に通信チャネルを設ける際に、ＩＰデータベース３０を参照して通信チャネルとＩＰとの間にデータ変換回路を生成する。
【選択図】図３

Description

本発明は、いわゆるＩＰベースのＬＳＩ設計に関する技術に属する。

従来から、電子機器内の集積回路装置は、例えばメモリ，プロセッサなどの種類ごとの個別のＬＳＩを半導体チップ上に形成した後、各チップをプリント配線基板などの母基板上に実装することによって、製造されてきた。

ところが、近年、電子機器のより広範な利用を図るべく、これに用いられる集積回路装置に対し、小型化，軽量化，省電力化および低コスト化の要求が高まっている。このような傾向は、特にデジタル情報家電分野において、より顕著にみられる。そして、これに応じて、半導体メーカーは、その研究開発の重心をメモリからシステムＬＳＩに移行させることを余儀なくされている。

かかるシステムＬＳＩは、具体的には、メモリや各種の論理回路を単一のチップ上に設けるいわゆるシステムオンチップ化によって実現される。そして、システムオンチップ化のためには、構造が異なる素子を共通の基板上に形成するためのプロセス技術が必要になるとともに、その設計技術においても、大きな変革が要求される。

そこで、このシステムオンチップ化に対応した設計技術として、ある機能を実現するいわゆる機能ブロックを設計するためのデータ（ＩＰ）を予め準備しておき、これらのデータを利用して、各機能ブロックを組み合わせた所望のシステムＬＳＩを設計する、といういわゆるＩＰベースの手法が提案されている。このような設計手法を用いた場合には、各機能ブロックについてはすでにその機能を実現するための構成が定められているので、集積回路装置の設計の際には、各機能ブロック間の配線や周辺回路の設計を行なうだけで済む。このような設計手法によって、設計効率の大幅な向上を図ることができる。

しかしながら、前述したＩＰベースのＬＳＩ設計手法には、次のような問題がある。

システムレベル設計からアーキテクチャ設計または機能設計に移行する場合には、ＩＰ間の通信チャネルも具体化される。このため、各ＩＰと通信チャネルとの間のデータ整合についても考慮しなければならないが、これにより設計工数が増大する。また、ある機能を実現するＩＰを選択した場合、新規設計対象のＬＳＩに選択したＩＰがそのまま利用できることは極めてまれであり、ＩＰの新規設計や修正・検証のために設計工数がかかる。また、ＬＳＩ専用のパワー制御回路を人手で設計する必要があるので、設計効率が悪い。

前記の問題に鑑み、本発明は、ＩＰベースのＬＳＩ設計において、設計工数を削減し、設計効率をより向上させることを課題とする。

前記の課題を解決するために、請求項１の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計システムとして、システムレベル設計において用いられるシステムレベルＩＰを有するＩＰデータベースを備え、前記システムレベルＩＰにおいて、各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されており、アーキテクチャ設計または機能設計において、データ通信を行うシステムレベルＩＰ間に通信チャネルを設ける際に、前記通信チャネルと各システムレベルＩＰとの間に、通信のためのデータ変換を行う変換回路を生成する手段を備えているものである。

請求項２の発明では、前記請求項１のＩＰベースＬＳＩ設計システムにおける変換回路生成手段は、通信を行う第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、前記第１のシステムレベルＩＰの前記出力データ構造定義部、および前記第２のシステムレベルＩＰの前記入力データ構造定義部の記述を読み出し、この読み出した記述に基づいて、変換回路を生成するものとする。

請求項３の発明では、前記請求項２のＩＰベースＬＳＩ設計システムにおいて、前記ＩＰデータベースは通信チャネルのＩＰをさらに有しており、前記変換回路生成手段は、前記第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、当該通信チャネルのＩＰの入出力データ構造定義をさらに読み出すものとする。

請求項４の発明では、前記請求項２のＩＰベースＬＳＩ設計システムにおける変換回路生成手段は、前記第１および第２のシステムレベルＩＰの間で入出力データ構造が異なる場合、入出力データ構造の対応関係を表す情報を受けて、前記変換回路を生成するものとする。

請求項５の発明では、前記請求項１のＩＰベースＬＳＩ設計システムにおける変換回路は、通信を行う単位当たりのデータ量を変換するものとする。

請求項６の発明では、前記請求項１のＩＰベースＬＳＩ設計システムにおける変換回路は、データ領域を示すアドレスデータと、このアドレスデータに対応する実データとの変換を行うものとする。

また、請求項７の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計方法として、システムレベル設計において用いられるシステムレベルＩＰを有するＩＰデータベースを用い、前記システムレベルＩＰにおいて、各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されており、アーキテクチャ設計または機能設計において、データ通信を行うシステムレベルＩＰ間に通信チャネルを設ける際に、前記通信チャネルと各システムレベルＩＰとの間に、通信のためのデータ変換を行う変換回路を生成するステップを備えているものである。

請求項８の発明では、前記請求項７のＩＰベースＬＳＩ設計方法における変換回路生成ステップは、通信を行う第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、前記第１のシステムレベルＩＰの前記出力データ構造定義部、および前記第２のシステムレベルＩＰの前記入力データ構造定義部の記述を読み出し、この読み出した記述に基づいて、変換回路を生成するものとする。

請求項９の発明では、前記請求項８のＩＰベースＬＳＩ設計方法において、前記ＩＰデータベースは、通信チャネルのＩＰをさらに有しており、前記変換回路生成ステップは、前記第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、当該通信チャネルのＩＰの入出力データ構造定義をさらに読み出すものとする。

請求項１０の発明では、前記請求項８のＩＰベースＬＳＩ設計方法における変換回路生成ステップは、前記第１および第２のシステムレベルＩＰの間で入出力データ構造が異なる場合、入出力データ構造の対応関係を表す情報を受けて、前記変換回路を生成するものとする。

請求項１１の発明では、前記請求項７のＩＰベースＬＳＩ設計方法における変換回路は、通信を行う単位当たりのデータ量を変換するものとする。

請求項１２の発明では、前記請求項７のＩＰベースＬＳＩ設計方法における変換回路は、データ領域を示すアドレスデータとこのアドレスデータに対応する実データとの変換を行うものとする。

以上のように本発明によると、システムレベルＩＰにおいて、各ＩＰが、処理アルゴリズム記述部と、入力データ構造定義部と、出力データ構造定義部とに分かれて記述されているので、通信のためのデータ変換回路を容易に生成することができる。また、機器構成が機能面において各要素に分類され体系化された機能分類データベースを用いるので、ＩＰの再利用効率を高めることができる。さらには、パワー制御ブロックを容易に生成することができる。したがって、ＩＰベースのＬＳＩ設計において、設計効率をより向上させることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１はＩＰベースのＬＳＩ設計を概念的に示す図である。図１に示すように、ＩＰベースのＬＳＩ設計は、システムレベル設計Ｓ１１，アーキテクチャ設計Ｓ１２，機能設計Ｓ１３，論理設計Ｓ１４およびレイアウト設計Ｓ１５と階層的に実行される。そして、その上流工程であるシステムレベル設計Ｓ１１，アーキテクチャ設計Ｓ１２および機能設計Ｓ１３では、ＬＳＩの設計に用いられるいわゆるＩＰが格納されたＩＰデータベース１が利用される。

ＩＰデータベース１には、各ＩＰについて、システムレベルの情報を有するシステムレベルＩＰ１１、アーキテクチャレベルの情報を有するビヘイビアＩＰ１２、および機能レベルの情報を有するＲＴＬＩＰ１３ａまたはソフトウェアＩＰ１３ｂが、それぞれ対応づけて格納されている。システムレベル設計Ｓ１１ではシステムレベルＩＰ１１が再利用され、アーキテクチャ設計Ｓ１２では再利用したシステムレベルＩＰ１１に対応するビヘイビアＩＰ１２がインターフェース１５を介して検索され、機能設計Ｓ１３では再利用したシステムレベルＩＰ１１に対応するＲＴＬＩＰ１３ａまたはソフトウェアＩＰ１３ｂがインターフェース１５を介して検索される。

図２はシステムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。図２（ａ）に示すように、システムレベル設計では、システムレベルＩＰＡ，ＩＰＢを用いて再利用設計され、図２（ｂ）に示すように、アーキテクチャ設計または機能設計では、システムレベルＩＰＡ，ＩＰＢに対応する下位のＩＰ（図ではＲＴＬＩＰＡ，ＩＰＢ）をＩＰデータベースから検索し再利用する。

ところが、アーキテクチャ設計または機能設計では、通信チャネル（バス等）Ｘが具体化されるため、ＲＴＬＩＰＡ，ＩＰＢの入出力と通信チャネルＸとを正しく接続するためのデータ変換回路２１Ａ，２１Ｂの新規開発が必要になる。そして、データ変換回路２１Ａ，２１Ｂの開発を行うためには、システムレベルＩＰＡ，ＩＰＢの入出力を解析し、入出力データの整合性を検証する必要がある。言い換えると、単に処理アルゴリズムを実現するだけでなく、「入出力データの整合性」までも考慮しなければならない。

このように、ＲＴＬＩＰやソフトウェアＩＰはＩＰデータベースを参照して容易に検索できるものの、データ変換回路の生成に設計工数を要するので、設計効率化が図れないという問題がある。本実施形態に係る発明は、このような問題を解消し、設計効率の高いＩＰベースＬＳＩ設計を実現するものである。

図３は本実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。図３に示すＩＰデータベース３０では、システムレベルＩＰ３１は、各ＩＰＡ，ＩＰＢについて、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部３３Ａ，３３Ｂと、処理単位となる入力データの構造定義を表す入力データ構造定義部３４Ａ，３４Ｂと、処理単位となる出力データの構造定義を表す出力データ構造定義部３５Ａ，３５Ｂとに分かれて記述されている。また、ここでは、通信チャネルＸの情報を表すＩＰ３２もＩＰデータベース３０に格納されている。ＩＰ３２には通信チャネルＸの入出力データ構造の定義が記述されている。

ＹＣ分離を行うＩＰを例にとると、処理アルゴリズム記述部、入力データ構造定義部および出力データ構造定義部にはそれぞれ次のような情報が格納される。まず処理アルゴリズム記述部には、ＮＴＳＣ信号をライン単位で輝度信号と色信号とに分離する処理のアルゴリズムが記述される。入力データ構造定義部には、入力となるＮＴＳＣ信号１ラインの定義が例えば「ｉｎ［８］［５２５］」のように記述される。出力データ構造定義部には、出力となる輝度信号および色信号の定義が例えば「ｏｕｔ１［４］［５２５］，ｏｕｔ２［４］［５２５］」のように記述される。

変換回路生成手段３６はシステムレベルの設計データや通信チャネルの指定を受けて、データ変換回路の生成を行う。このとき、ＩＰデータベース３０内のシステムレベルＩＰ３１の入力データ構造定義部３４Ａ，３４Ｂおよび出力データ構造定義部３５Ａ，３５Ｂと、通信チャネルＩＰ３２とを検索する。

図４は変換回路生成手段３６によって生成されたデータ変換回路の一例を示す図である。同図中、（ａ）は図２（ｂ）におけるデータ変換回路２１Ａの例、（ｂ）はデータ変換回路２１Ｂの例である。ここでは、ＲＴＬＩＰＡ，ＩＰＢはともに画像処理に係るＩＰでありライン単位でデータ入出力を行うものとし、通信チャネルＸは画素単位でデータ転送を行うものとする。

チャネル入力側変換回路生成部３７は、例えばＲＴＬＩＰＡと通信チャネルＸとの間のデータ変換回路２１Ａを生成する場合には、システムレベルＩＰＡの出力データ構造定義部３５Ａと通信チャネルＸのＩＰ３２の入力データ構造の情報とを検索する。そして図４（ａ）に示すように、検索した情報に応じて、ラインバッファ４１のサイズを定め、出力セレクタ４２を生成し、制御回路４３を生成する。同様に、チャネル出力側変換回路生成部３８は、通信チャネルＸとＲＴＬＩＰＢとの間のデータ変換回路２１Ｂを生成する場合には、通信チャネルＸのＩＰ３２の出力データ構造の情報とシステムレベルＩＰＢの入力データ構造定義部３４Ｂとを検索する。そして図４（ｂ）に示すように、検索した情報に応じて、分配回路４６を生成し、バッファ４７のサイズを定め、制御回路４８を生成する。

図５はデータ変換回路の他の例を示す図である。図５では、通信単位当たりのデータ語長を変換する場合を想定している。図５（ａ）では、ＲＴＬＩＰＡ，ＩＰＢはともに３２ビット単位でデータ入出力を行うものとし、通信チャネルＸは１６ビット単位でデータ転送を行うものとする。この場合、ＲＴＬＩＰＡと通信チャネルＸとの間には図５（ｂ）に示すような３２ビットレジスタ５１、セレクタ５２および制御回路５３を備えたデータ変換回路２１Ａが生成され、通信チャネルＸとＲＴＬＩＰＢとの間には図５（ｃ）に示すような１６ビットデータ分配回路５６、３２ビットレジスタ５７および制御回路５８を備えたデータ変換回路２１Ｂが生成される。

図６はデータ変換回路の他の例を示す図である。図６では、ＲＴＬＩＰＡは３２ビットデータ長の内部メモリ６１を有しており、この内部メモリ６１における出力データの格納位置を指定するアドレスデータを出力するものとし、通信チャネルＸは３２ビットデータ転送が可能であるものとする。すなわち図６では、データ格納位置を指定するアドレスデータと実際のデータとの間の変換を行う場合を想定している。この場合、ＲＴＬＩＰＡと通信チャネルＸとの間にはＤＭＡ（Direct Memory Access）回路からなるデータ変換回路２１Ａが生成され、通信チャネルＸとＲＴＬＩＰＢとの間にはワークメモリ６２およびＲ／Ｗ制御回路６３を備えたデータ変換回路２１Ｂが生成される。

例えば、ＲＴＬＩＰＡからアドレスデータとして「８０００」が出力されると、ＤＭＡ回路であるデータ変換回路２１Ａは８０００番地から順に内部メモリ６１からデータを連続して読み出す。一方、データ変換回路２１Ｂでは、Ｒ／Ｗ制御回路６３は通信チャネルＸから連続して送信される一連のデータをワークメモリ６２に書き込み、書き込み位置を表すアドレスデータをＲＴＬＩＰＢに出力する。ＲＴＬＩＰＢからはワークメモリ６２をアクセスしてデータを得る。

図７はＩＰ間で異なるデータ構造に変換する場合の、システムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。図７（ａ）では、システムレベルＩＰＡの出力データはライン単位（５０画素×１００ライン）であり、システムレベルＩＰＢの入力データはサブブロック単位（４０画素×９０ライン）であるものとしている。

図８は本実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例であり、図７に対応したものを示す図である。図８に示す変換回路生成手段３６Ａは、システムレベルの設計データや通信チャネルの指定に加えて、ＩＰＡ出力とＩＰＢ入力のデータ構造の対応関係を表す情報を受けて、データ変換回路を生成する。

図９は変換回路生成手段３６Ａによって生成されたデータ変換回路の一例を示す図である。チャネル出力側変換回路生成部３８は、通信チャネルＸのＩＰ３２の出力データ構造の情報とシステムレベルＩＰＢの入力データ構造定義部３４Ｂとを検索し、図９に示すように、検索した情報に応じて、分配回路７１を生成し、バッファ７２のサイズを定め、セレクタ７３を生成し、制御回路７４を生成する。

（第２の実施形態）
ＩＰベースのＬＳＩ設計において、ＩＰデータベースを検索して適用可能なＩＰを選択する場合に、選択したＩＰが新規設計対象のＬＳＩに対してそのまま利用できることは極めてまれである。実際には、選択したＩＰが仕様面からみて不適当である場合や、適用可能であっても修正・検証が必要になる場合がほとんどである、と考えられる。このことは、設計工数の増大を招き、効率の良いＬＳＩ設計を実現する妨げになる。

要求仕様に応じて部品を割り当てる、といったいわゆるターゲット・ドリブンの再利用設計手法では、上記の問題は避けられない。そこで、本願発明者は、いわゆるＩＰ−ＤＢドリブンの再利用設計手法を提案する。これは、既存の設計資産（ＩＰ）を有効活用できるように、入力データを、既存ＩＰが存在する可能性の高い構成要素に分類するというものである。

図１０は本発明の第２の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。このシステムでは、各ステップＳ２１〜Ｓ２５は例えばコンピュータによって実行されるソフトウェアによって実現される。

まず、入力データ生成ステップＳ２１では、機能分類ＤＢ８１を参照して入力データを階層的に生成し、性能要求割当ステップＳ２２において、入力データの各階層の要素に性能仕様を割り当てる。

図１１は機能分類ＤＢ８１の内容の一例を示す図である。図１１に示すように、機能分類ＤＢ８１では、機器構成が機能面において各要素に分類され、体系化されている。図１１の例では、２種類のデジタルビデオ機器について機能分類されており、例えばデジタルビデオ機器Ａは、入力インタフェース部、サーボ制御部、信号処理部、システム制御部および出力インタフェース部に分類され、さらに、入力インタフェース部は信号読みとり部に、信号処理部は誤り訂正部およびＡＶ処理部に、出力インタフェース部は出力信号生成部および信号伝送部に、それぞれ分類されている。ＡＶ処理部はさらにＡＶ分離部、ＶＩＤＥＯ処理部およびＡｕｄｉｏ処理部に分類されている。

図１２は入力データ生成ステップＳ２１および性能要求割当ステップＳ２２によって得られた入力データの一例を示す図である。図１２の例では、新規の設計対象としてデジタルテレビデオ機器を想定し、デジタルテレビの機能にデジタルビデオの機能を追加したものをその仕様８０として与えている。図１２に示すように、入力データ生成ステップＳ２１では、図１１に示すような機能分類ＤＢ８１における機能分類に基づいて、新規の機能階層を入力データとして構築する。

適合設計資産選択ステップＳ２３では、設計対象のＬＳＩに適したＩＰを、既存設計資産ＤＢ８２に格納された各ＩＰから、機能分類ＤＢ８１を参照しつつ、選択する。

図１３は既存設計資産ＤＢ８２の内容の一例を示す図である。図１３に示すように、既存設計資産ＤＢ８２では、すでに生成された各ＩＰが、機能分類ＤＢ８１における各要素と関連づけて格納されている。図１３において、四角で囲んだブロックは各ＩＰを示しており、楕円で囲んだものは機能分類ＤＢ８１における各要素に対応している。例えば「誤り訂正」という機能に対しては、「リードソロモン」「ビタビ」および「トレリス」という３種類のＩＰが生成されている。

この場合、入力データは図１２に示すように階層的に記述されているので、ＩＰの選択は、いずれの階層に対して行ってもかまわない。すなわち、ＩＰの選択については、複数の選択肢があり得る。

そして、適合性評価ステップＳ２４において、既存設計資産ＤＢ８２および設計資産間適合性評価ルールＤＢ８３を参照して、選択したＩＰについて、適合性を評価する。すなわち、コスト、消費電力、動作速度等の観点から、ＩＰ選択の最適解を求める。

図１４は既存設計資産ＤＢ８２に含まれた各ＩＰ情報の一例を示す図である。図１４では、各ＩＰについて、データの形態、データ表記の形式、設計方法、設計結果および配布可能物がＩＰ情報として記述されている。

図１５は設計資産間適合性評価ルールＤＢ８３の内容の一例を示す図である。図１５に示すように、設計資産間適合性評価ルールＤＢ８３では、図１４に示すような既存設計資産ＤＢ８２に格納された各ＩＰの互いの相性を規定する情報が格納されている。相性を規定するルールとしては、理論上のルールと経験上のルールとがある。理論上のルールには、相性が良い場合の例として「整合性がよい」「寿命が長くなる」、相性が悪い場合の例として「付加機能が必要」「仕様が合わない」などがある。また、経験上のルールには、相性が良い場合の例として「共有化部分が多い」「消費電力削減可能」、相性が悪い場合の例として「動作検証できない」「面積が大きくなる」などがある。

そして、関連設計資産検索ステップＳ２５では、適合するＩＰが存在しなかった機能要素について、機能が類似するＩＰを、既存設計資産ＤＢ８２に格納された各ＩＰから選択する。そして、選択したＩＰの機能を、その機能要素に適したものになるように修正する。これにより、機能修正に係る工数を大幅に削減することができる。

修正後のＩＰは新規に生成したＩＰとして既存設計資産ＤＢ８２に登録する。また、既存設計資産ＤＢ８２に、格納する各ＩＰについての親ＩＰおよび親ＩＰとの相違部分等の履歴情報を管理する手段を設けてもかまわない。

（第３の実施形態）
図１６は本発明の第３の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。本実施形態では、システムＬＳＩのトップダウン設計において、ＩＰを有効に利用することによって、システムＬＳＩのローパワー化（低消費電力化）を可能とする。

まず、システムレベル設計において、設計対象ＬＳＩについてのシステムレベルＩＰによる機能定義９１を得る。そして、アーキテクチャ生成ステップＳ３１において、システムレベルＩＰによる機能定義９１からアーキテクチャレベルの設計データ９２を生成する。そして、このアーキテクチャレベルの設計データ９２と、命令９３およびシステムＬＳＩの動作を定義する動作パターン定義９４とを用いて、動作解析ステップＳ３２において、設計対象ＬＳＩの動作解析を行う。

図１７は動作解析結果の一例を示す図である。図１７において、動作中の部分については電力供給が必要であるが、動作なしの部分については電力供給が不要のため、パワーをＯＦＦにできる。また、パワーをＯＦＦにする代わりにクロック供給を止める方法も考えられる。

そして、パワー制御機能生成ステップＳ３３において、動作解析結果９５を基にして、ＬＳＩ全体のパワー制御ブロックＣＴＬ１と、各ＩＰのパワー制御ブロックＣＴＬ２〜ＣＴＬ６とを、アーキテクチャレベルの設計データに生成する＜方法１＞。あるいは、ＬＳＩ全体のパワー制御ブロックＣＴＬ１を生成する代わりに、元の命令にローパワー命令を追加することによってパワー制御を行うようにしてもかまわない。

ＩＰベースのＬＳＩ設計を概念的に示す図である。（ａ），（ｂ）はシステムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。本発明の第１の実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。（ａ），（ｂ）は生成されたデータ変換回路の一例を示す図である。データ変換回路の他の例を示す図である。データ変換回路の他の例を示す図である。ＩＰ間で異なるデータ構造に変換する場合の、システムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。本発明の第１の実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。生成されたデータ変換回路の一例を示す図である。本発明の第２の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。機能分類ＤＢの内容の一例を示す図である。機能分類ＤＢを参照して得られた入力データの一例を示す図である。既存設計資産ＤＢの内容の一例を示す図である。既存設計ＤＢに含まれたＩＰ情報の一例である。設計資産間適合性評価ルールＤＢの内容の一例を示す図である。本発明の第３の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。動作解析結果の一例を示す図である。

符号の説明

３０ＩＰデータベース
３１システムレベルＩＰ
３２通信チャネルのＩＰ
３３Ａ，３３Ｂ処理アルゴリズム記述部
３４Ａ，３４Ｂ入力データ構造定義部
３５Ａ，３５Ｂ出力データ構造定義部
３６変換回路生成手段
８１機能分類データベース
８２既存設計資産データベース
８３設計資産間適合性評価ルールデータベース

Claims

ＩＰベースのＬＳＩ設計システムであって、
システムレベル設計において用いられるシステムレベルＩＰを有するＩＰデータベースを備え、
前記システムレベルＩＰにおいて、各ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されており、
アーキテクチャ設計または機能設計において、データ通信を行うシステムレベルＩＰ間に通信チャネルを設ける際に、前記通信チャネルと各システムレベルＩＰとの間に、通信のためのデータ変換を行う変換回路を生成する手段を備えている
ことを特徴とするＩＰベースＬＳＩ設計システム。
請求項１記載のＩＰベースＬＳＩ設計システムにおいて、
前記変換回路生成手段は、
通信を行う第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、前記第１のシステムレベルＩＰの前記出力データ構造定義部、および前記第２のシステムレベルＩＰの前記入力データ構造定義部の記述を読み出し、この読み出した記述に基づいて、変換回路を生成するものである
ことを特徴とするＩＰベースＬＳＩ設計システム。
請求項２記載のＩＰベースＬＳＩ設計システムにおいて、
前記ＩＰデータベースは、通信チャネルのＩＰをさらに有しており、
前記変換回路生成手段は、
前記第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、当該通信チャネルのＩＰの入出力データ構造定義を、さらに読み出すものである
ことを特徴とするＩＰベースＬＳＩ設計システム。
請求項２記載のＩＰベースＬＳＩ設計システムにおいて、
前記変換回路生成手段は、
前記第１および第２のシステムレベルＩＰの間で入出力データ構造が異なる場合、入出力データ構造の対応関係を表す情報を受けて、前記変換回路を生成するものである
ことを特徴とするＩＰベースＬＳＩ設計システム。
請求項１記載のＩＰベースＬＳＩ設計システムにおいて、
前記変換回路は、通信を行う単位当たりのデータ量を変換するものである
ことを特徴とするＩＰベースＬＳＩ設計システム。
請求項１記載のＩＰベースＬＳＩ設計システムにおいて、
前記変換回路は、データ領域を示すアドレスデータと、このアドレスデータに対応する実データとの変換を行うものである
ことを特徴とするＩＰベースＬＳＩ設計システム。
ＩＰベースのＬＳＩ設計方法であって、
システムレベル設計において用いられるシステムレベルＩＰを有するＩＰデータベースを用い、
前記システムレベルＩＰにおいて、各ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されており、
アーキテクチャ設計または機能設計において、データ通信を行うシステムレベルＩＰ間に通信チャネルを設ける際に、前記通信チャネルと各システムレベルＩＰとの間に、通信のためのデータ変換を行う変換回路を生成するステップを備えている
ことを特徴とするＩＰベースＬＳＩ設計方法。
請求項７記載のＩＰベースＬＳＩ設計方法において、
前記変換回路生成ステップは、
通信を行う第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、前記第１のシステムレベルＩＰの前記出力データ構造定義部、および前記第２のシステムレベルＩＰの前記入力データ構造定義部の記述を読み出し、この読み出した記述に基づいて、変換回路を生成するものである
ことを特徴とするＩＰベースＬＳＩ設計方法。
請求項８記載のＩＰベースＬＳＩ設計方法において、
前記ＩＰデータベースは、通信チャネルのＩＰをさらに有しており、
前記変換回路生成ステップは、
前記第１および第２のシステムレベルＩＰの間に通信チャネルを設ける際に、前記ＩＰデータベースを検索し、当該通信チャネルのＩＰの入出力データ構造定義を、さらに読み出すものである
ことを特徴とするＩＰベースＬＳＩ設計方法。
請求項８記載のＩＰベースＬＳＩ設計方法において、
前記変換回路生成ステップは、
前記第１および第２のシステムレベルＩＰの間で入出力データ構造が異なる場合、入出力データ構造の対応関係を表す情報を受けて、前記変換回路を生成するものである
ことを特徴とするＩＰベースＬＳＩ設計方法。
請求項７記載のＩＰベースＬＳＩ設計方法において、
前記変換回路は、通信を行う単位当たりのデータ量を変換するものである
ことを特徴とするＩＰベースＬＳＩ設計方法。
請求項７記載のＩＰベースＬＳＩ設計方法において、
前記変換回路は、データ領域を示すアドレスデータと、このアドレスデータに対応する実データとの変換を行うものである
ことを特徴とするＩＰベースＬＳＩ設計方法。