JP2007192908A - 表示信号処理装置および液晶表示装置 - Google Patents
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Abstract
【課題】 複数の表示色間に必要な電圧範囲に大きな違いがあっても、階調数を減少させることなく十分な階調再現特性を実現することのできる表示信号処理装置および液晶表示装置を提供する。
【解決手段】 所定数の階調基準電圧を発生する階調基準電圧発生回路(7)と、前記階調基準電圧発生回路から得られる所定数の階調基準電圧を選択的に用いて複数の表示色の表示信号を画素電圧に変換する信号変換回路(23)とを備え、前記階調基準電圧発生回路は、前記複数の表示色のそれぞれに対して前記画素電圧の最大振幅を独立に設定する設定部(31、32)を有する表示信号処理装置である。
【選択図】 図3
【解決手段】 所定数の階調基準電圧を発生する階調基準電圧発生回路(7)と、前記階調基準電圧発生回路から得られる所定数の階調基準電圧を選択的に用いて複数の表示色の表示信号を画素電圧に変換する信号変換回路(23)とを備え、前記階調基準電圧発生回路は、前記複数の表示色のそれぞれに対して前記画素電圧の最大振幅を独立に設定する設定部(31、32)を有する表示信号処理装置である。
【選択図】 図3
Description
本発明は、例えばOCB(Optically Compensated Birefringence)モードの液晶パネルを駆動する場合において表示信号を画素電圧に変換する表示信号処理装置および液晶表示装置に関する。
近年、液晶テレビや携帯電話などの分野では、動画表示に必要とされる高速な液晶応答性を有するOCBモードの液晶表示パネルが注目されている。
OCBモードの液晶表示パネルは、一般に複数の画素電極が配向膜で覆われてマトリクス状に配置されるアレイ基板、対向電極が配向膜で覆われて複数の画素電極に対向するように配置される対向基板、および各配向膜に隣接してアレイ基板および対向基板間に挟持される液晶層を含み、さらに一対の偏光板を光学位相差板を介してアレイ基板および対向基板に貼り付けた構造を有する。
アレイ基板はマトリクス状に配置される複数の画素電極を有し、対向基板はこれら画素電極に対向する共通電極を有する。画素電極および共通電極はこれら電極間に配置される液晶層の画素領域と共に液晶画素を構成し、画素領域内の液晶分子配列を画素電極および共通電極間の電界によって制御する。
アレイ基板はマトリクス状に配置される複数の画素電極を有し、対向基板はこれら画素電極に対向する共通電極を有する。画素電極および共通電極はこれら電極間に配置される液晶層の画素領域と共に液晶画素を構成し、画素領域内の液晶分子配列を画素電極および共通電極間の電界によって制御する。
この液晶表示パネルに表示動作を行わせる場合、全液晶画素に対するデジタル表示信号が階調基準電圧発生回路から発生される所定数の階調基準電圧を選択的に用いてアナログ画素電圧に変換され、これら液晶画素に出力される。画素電圧は共通電極の電位を基準にして画素電極に印加される電圧であり、液晶分子の偏在化による液晶表示パネルの劣化を避けるため共通電極の電位に対して周期的に極性反転される。
従来の階調基準電圧発生回路は、例えば複数の抵抗を直列に接続したラダー抵抗からなり、このラダー抵抗の両端間に印加される電源電圧を所定数の階調基準電圧に分圧する(例えば、特許文献1を参照)。
従来の階調基準電圧発生回路は、例えば複数の抵抗を直列に接続したラダー抵抗からなり、このラダー抵抗の両端間に印加される電源電圧を所定数の階調基準電圧に分圧する(例えば、特許文献1を参照)。
ところで、カラー画像を表示する場合、ホワイトバランスを損なわないように赤(R)、緑(G)、青(B)等の表示色毎にガンマ補正を行うことが一般的である。
そこで、特許文献1では階調基準電圧発生回路がガンマ補正をかねて表示信号を画素電圧に変換するために表示色毎に独立な所定数の階調基準電圧を発生するように構成されている。
また、ガンマ補正を表示色毎のデジタル表示信号に対して行うことも可能である。
特開2003−228332号公報
そこで、特許文献1では階調基準電圧発生回路がガンマ補正をかねて表示信号を画素電圧に変換するために表示色毎に独立な所定数の階調基準電圧を発生するように構成されている。
また、ガンマ補正を表示色毎のデジタル表示信号に対して行うことも可能である。
ガンマ補正は表示色毎のデジタル表示信号に対して行うことも可能であるが、特定の色の電圧範囲を基準とし、この電圧範囲の一部を他の色の電圧範囲に割り当てるため、他の色の階調数が減少してしまうという課題がある。従来のTN(Twisted Nematic)液晶では、R・G・Bの表示色間における黒電圧の差は小さい。しかし、OCB液晶を用いた場合ではこれらR・G・Bの表示色間における黒(最小階調)電圧の差が大きいため、上述の階調数の低下が問題となる。
この階調数の減少の問題は、上述のケースに限定したものではない。今後、動画表示における特性向上のため、黒挿入駆動における黒挿入率を可変とする提案がなされている。この黒挿入駆動は、黒電圧を画素電圧として周期的にかつ表示信号に対応する画素電圧と交互に液晶電極に印加する方式である。このため、黒挿入率を可変とすることにより、画像の輝度が変化する。そこで、輝度変化を起こさないように白(最大階調)電圧を調整するが、この調整を行う際にも階調数の低下を生じさせないような対応が必要である。
本発明はこのような問題点に鑑みてなされたものであり、複数の表示色間に必要な電圧範囲に大きな違いがあっても、階調数を減少させることなく十分な階調再現特性を実現することのできる表示信号処理装置および液晶表示装置を提供することを目的とする。
上記課題を解決するための本発明は、所定数の階調基準電圧を発生する階調基準電圧発生回路と、前記階調基準電圧発生回路から得られる所定数の階調基準電圧を選択的に用いて複数の表示色の表示信号を画素電圧に変換する信号変換回路とを備え、前記階調基準電圧発生回路は、前記複数の表示色のそれぞれに対して前記画素電圧の最大振幅を独立に設定する設定部を有する表示信号処理装置である。
また本発明は、液晶表示パネルと、所定数の階調基準電圧を発生する階調基準電圧発生回路と、前記階調基準電圧発生回路から得られる所定数の階調基準電圧を選択的に用いて複数表示色の表示信号を画素電圧に変換する信号変換回路とを備え、前記階調基準電圧発生回路は、前記複数の表示色のそれぞれに対して前記画素電圧の最大振幅を独立に設定する設定部を有することを特徴とする液晶表示装置である。
この表示信号処理装置および液晶表示装置の構成によれば、複数の表示色間に必要な電圧範囲に大きな違いがあっても、階調数を減少させることなく十分な階調再現特性を実現することができる。
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
図1は、この液晶表示装置1の回路構成を概略的に示す図である。
液晶表示装置1は、複数のOCB液晶画素PXを有するOCBモードの液晶表示パネルDP、および液晶表示パネルDPを制御する制御ユニットCNTを備える。液晶表示パネルDPはアレイ基板2および対向基板3間に液晶層4を挟持した構造である。
液晶表示装置1は、複数のOCB液晶画素PXを有するOCBモードの液晶表示パネルDP、および液晶表示パネルDPを制御する制御ユニットCNTを備える。液晶表示パネルDPはアレイ基板2および対向基板3間に液晶層4を挟持した構造である。
アレイ基板2は、複数の画素電極PE、複数のゲート線Y(Y1〜Ym)、複数のソース線X(X1〜Xn)、画素スイッチング素子W、ゲートドライバ10、およびソースドライバ20を有する。
画素電極PEは、例えばガラス等の透明絶縁基板上にマトリクス状に配置される。ゲート線Y(Y1〜Ym)は、複数の画素電極PEの行に沿って配置される。ソース線X(X1〜Xn)は、複数の画素電極PEの列に沿って配置される。画素スイッチング素子Wは、これらゲート線Yおよびソース線Xの交差位置近傍に配置される。ゲートドライバ10は、複数のゲート線Yを順次駆動する。ソースドライバ20は、各ゲート線Yが駆動される間に複数のソース線Xを駆動する。
画素電極PEは、例えばガラス等の透明絶縁基板上にマトリクス状に配置される。ゲート線Y(Y1〜Ym)は、複数の画素電極PEの行に沿って配置される。ソース線X(X1〜Xn)は、複数の画素電極PEの列に沿って配置される。画素スイッチング素子Wは、これらゲート線Yおよびソース線Xの交差位置近傍に配置される。ゲートドライバ10は、複数のゲート線Yを順次駆動する。ソースドライバ20は、各ゲート線Yが駆動される間に複数のソース線Xを駆動する。
各画素スイッチング素子Wは、例えばポリシリコン薄膜トランジスタからなる。この場合、薄膜トランジスタのゲートが1本のゲート線Yに接続され、ソースおよびドレインパスが1本のソース線Xおよび1個の画素電極PE間にそれぞれ接続される。
尚、ゲートドライバ10は画素スイッチング素子Wと同一工程で同時に形成されるポリシリコン薄膜トランジスタを用いて構成される。また、ソースドライバ20はCOG(Chip On Glass)技術によりアレイ基板2にマウントされた集積回路(IC)チップである。
尚、ゲートドライバ10は画素スイッチング素子Wと同一工程で同時に形成されるポリシリコン薄膜トランジスタを用いて構成される。また、ソースドライバ20はCOG(Chip On Glass)技術によりアレイ基板2にマウントされた集積回路(IC)チップである。
対向基板3は、例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ(図示せず)、および複数の画素電極PEに対向してカラーフィルタ上に配置される共通電極CE等を含む。
各画素電極PEおよび共通電極CEは例えばITO等の透明電極材料からなり、画素電極PEおよび共通電極CE間に配置される。画素電極PEおよび共通電極CEからの電界に対応して液晶層3の液晶分子配列が制御される。画素電極PE、共通電極CE及び液晶層3の画素領域が、OCB液晶画素PXを構成する。また、全ての画素PXは補助容量Csを有する。これら補助容量Csはアレイ基板2側において複数行の画素電極PEにそれぞれ容量結合した複数の補助容量線を共通電極CEに電気的に接続することにより得られる。
各画素電極PEおよび共通電極CEは例えばITO等の透明電極材料からなり、画素電極PEおよび共通電極CE間に配置される。画素電極PEおよび共通電極CEからの電界に対応して液晶層3の液晶分子配列が制御される。画素電極PE、共通電極CE及び液晶層3の画素領域が、OCB液晶画素PXを構成する。また、全ての画素PXは補助容量Csを有する。これら補助容量Csはアレイ基板2側において複数行の画素電極PEにそれぞれ容量結合した複数の補助容量線を共通電極CEに電気的に接続することにより得られる。
制御ユニットCNTは、コントローラ5、コモン電圧発生回路6、階調基準電圧発生回路7を含む。
コントローラ5は、外部から供給されるデジタル映像信号VIDEOを画像として液晶表示パネルDPに表示させるためにコモン電圧発生回路6、階調基準電圧発生回路7、ゲートドライバ10、ソースドライバ20を制御する。
コモン電圧発生回路6は、対向基板3上の共通電極CEに対してコモン電圧Vcomを発生する。階調基準電圧発生回路7は複数の階調基準電圧VREFを発生する。階調基準電圧VREFは、映像信号VIDEOから各画素PXに対して得られる、例えば8ビットの表示信号DATAを画素電圧に変換するために用いられる。ここで、画素電圧は共通電極CEの電位を基準として画素電極PEに印加される電圧である。
コントローラ5は、外部から供給されるデジタル映像信号VIDEOを画像として液晶表示パネルDPに表示させるためにコモン電圧発生回路6、階調基準電圧発生回路7、ゲートドライバ10、ソースドライバ20を制御する。
コモン電圧発生回路6は、対向基板3上の共通電極CEに対してコモン電圧Vcomを発生する。階調基準電圧発生回路7は複数の階調基準電圧VREFを発生する。階調基準電圧VREFは、映像信号VIDEOから各画素PXに対して得られる、例えば8ビットの表示信号DATAを画素電圧に変換するために用いられる。ここで、画素電圧は共通電極CEの電位を基準として画素電極PEに印加される電圧である。
コントローラ5は、制御信号CTYおよび、制御信号CTX等を発生する。
制御信号CTYは、コントローラ5からゲートドライバ10に供給され、1垂直走査期間毎に順次複数のゲート線Yを選択するための信号である。ゲートドライバ10は制御信号CTYの制御により複数のゲート線Yを順次選択し、画素スイッチング素子Wを導通させる走査信号を選択ゲート線Yに供給する。制御信号CTYは1垂直走査期間(1V)毎に発生されるパルスである垂直スタート信号STV、および1垂直走査期間においてゲート線数分発生されるパルスである垂直クロック信号CKVを含む。
制御信号CTXはコントローラ5からソースドライバ20に供給され、1水平走査期間(1H)毎に映像信号VIDEOに含まれる1行(ライン)分の画素PXに対する表示信号DATAを複数のソース線Xにそれぞれ割り当てる。制御信号CTXは水平スタート信号STH、水平クロック信号CKH、ストローブ信号STB、および極性信号POLを含んでいる。
水平スタート信号STHは、1水平走査期間(1H)毎に発生されるパルスである。水平クロック信号CKHは、各水平走査期間においてソース線数分発生されるパルスである。ストローブ信号STBは、1水平走査期間(1H)毎にスタート信号STHから所定時間遅れて発生されるパルスである。このストローブ信号STBは、1ライン分の画素に対する表示信号DATAを並列的に画素電圧に変換してソース線X1〜Xnに出力するために使用される。極性信号POLは、1水平走査期間毎および1垂直走査期間毎に画素電圧の極性を反転させるための信号である。
制御信号CTYは、コントローラ5からゲートドライバ10に供給され、1垂直走査期間毎に順次複数のゲート線Yを選択するための信号である。ゲートドライバ10は制御信号CTYの制御により複数のゲート線Yを順次選択し、画素スイッチング素子Wを導通させる走査信号を選択ゲート線Yに供給する。制御信号CTYは1垂直走査期間(1V)毎に発生されるパルスである垂直スタート信号STV、および1垂直走査期間においてゲート線数分発生されるパルスである垂直クロック信号CKVを含む。
制御信号CTXはコントローラ5からソースドライバ20に供給され、1水平走査期間(1H)毎に映像信号VIDEOに含まれる1行(ライン)分の画素PXに対する表示信号DATAを複数のソース線Xにそれぞれ割り当てる。制御信号CTXは水平スタート信号STH、水平クロック信号CKH、ストローブ信号STB、および極性信号POLを含んでいる。
水平スタート信号STHは、1水平走査期間(1H)毎に発生されるパルスである。水平クロック信号CKHは、各水平走査期間においてソース線数分発生されるパルスである。ストローブ信号STBは、1水平走査期間(1H)毎にスタート信号STHから所定時間遅れて発生されるパルスである。このストローブ信号STBは、1ライン分の画素に対する表示信号DATAを並列的に画素電圧に変換してソース線X1〜Xnに出力するために使用される。極性信号POLは、1水平走査期間毎および1垂直走査期間毎に画素電圧の極性を反転させるための信号である。
図2は、ソースドライバ20の構成を概略的に示す図である。
ソースドライバ20は、シフトレジスタ21、サンプリング&ロードラッチ22、デジタルアナログ(D/A)変換回路23、および出力バッファ回路24を含む。
シフトレジスタ21は、水平スタート信号STHを水平クロック信号CKHに同期してシフトし、デジタル映像信号VIDEOを順次直並列変換するタイミングを制御する。サンプリング&ロードラッチ22は、シフトレジスタ21の制御により1ライン分の画素PXに対する表示信号DATAを順次ラッチし、並列的に出力する。デジタルアナログ(D/A)変換回路23は、表示信号DATAをアナログ形式の画素電圧に変換する。出力バッファ回路24は、D/A変換回路23から得られるアナログ画素電圧をソース線X1〜Xnに出力する。そして、D/A変換回路23は、階調基準電圧発生回路7から発生される複数の階調基準電圧VREFを参照するように構成される。
ソースドライバ20は、シフトレジスタ21、サンプリング&ロードラッチ22、デジタルアナログ(D/A)変換回路23、および出力バッファ回路24を含む。
シフトレジスタ21は、水平スタート信号STHを水平クロック信号CKHに同期してシフトし、デジタル映像信号VIDEOを順次直並列変換するタイミングを制御する。サンプリング&ロードラッチ22は、シフトレジスタ21の制御により1ライン分の画素PXに対する表示信号DATAを順次ラッチし、並列的に出力する。デジタルアナログ(D/A)変換回路23は、表示信号DATAをアナログ形式の画素電圧に変換する。出力バッファ回路24は、D/A変換回路23から得られるアナログ画素電圧をソース線X1〜Xnに出力する。そして、D/A変換回路23は、階調基準電圧発生回路7から発生される複数の階調基準電圧VREFを参照するように構成される。
図3は、階調基準電圧発生回路7とD/A変換回路23との接続を示す図である。
階調基準電圧発生回路7は、黒電圧制御部31、白電圧制御部32、およびラダー抵抗LRを含む。
黒電圧制御部31は、黒電圧として複数の表示色用に可変される第1電源電圧を設定する。白電圧制御部32は、白電圧として複数の表示色用に可変される第2電源電圧を設定する。ラダー抵抗LRは、第1および第2電源電圧の差電圧を所定数の階調基準電圧Vref0〜Vref9に分圧するように黒電圧制御部31および白電圧制御部32に接続される。
階調基準電圧発生回路7は、黒電圧制御部31、白電圧制御部32、およびラダー抵抗LRを含む。
黒電圧制御部31は、黒電圧として複数の表示色用に可変される第1電源電圧を設定する。白電圧制御部32は、白電圧として複数の表示色用に可変される第2電源電圧を設定する。ラダー抵抗LRは、第1および第2電源電圧の差電圧を所定数の階調基準電圧Vref0〜Vref9に分圧するように黒電圧制御部31および白電圧制御部32に接続される。
ラダー抵抗LRは、端子電圧Vref_AおよびVref_B間において直列に接続された抵抗R0〜R8により構成される。第1電源電圧は分圧中心点に対して正極性黒電圧+Vaおよび負極性黒電圧−Vaを得るために端子電圧Vref_AおよびVref_Bがラダー抵抗LRの両端に供給され、第2電源電圧は分圧中心点に対して正極性白電圧+Vbおよび負極性白電圧−Vbを得るためにラダー抵抗LRにおいて分圧の中心点を含む抵抗R4(=EVR2)の両端に発生する。
ソースドライバ20のD/A変換回路23は、例えば図2および図3に示すように複数のD/A変換部23’および階調基準電圧発生回路7の電圧出力端間に接続される入力抵抗群r0〜r8で構成される。入力抵抗群r0〜r8は複数のD/A変換部23’に対して共通に設けられ、これら電圧出力端間電圧を分圧して得られる所定数の階調電圧を複数のD/A変換部23’に出力する。
各D/A変換部23’はサンプリング&ロードラッチ22から出力されるデジタル表示信号DATAに対応して所定数の階調電圧の1つを選択して、これをアナログ画素電圧として出力バッファ回路24に出力する。出力バッファ回路24は複数のD/A変換部23’からのアナログ画素電圧をそれぞれソース線X1,X2,X3,…に出力する複数のバッファアンプ24’で構成される。
D/A変換回路23および出力バッファ回路24は、信号変換回路を構成する。即ち、D/A変換回路23および出力バッファ回路24は、入力抵抗群r0〜r8から得られる所定数の階調電圧を選択的に用いて1ライン分の表示信号DATAをそれぞれ画素電圧に変換し、これら画素電圧をソース線X1〜Xnに出力する。
ソース線X1〜Xn上の画素電圧は走査信号によって駆動された1ライン分の画素スイッチング素子Wを介して対応する画素電極PEにそれぞれ供給される。コモン電圧Vcomは画素電圧の出力タイミングに同期してコモン電圧発生回路6から共通電極CEに出力される。ソースドライバ20側では、各D/A変換部23’がコモン電圧Vcomに等しい分圧中心電圧に対して画素電圧を極性反転させる。
続いて、階調基準電圧発生回路7の黒電圧制御部31と白電圧制御部32の構成について説明する。
黒電圧制御部31には、第1端子電圧設定部31aと第2端子電圧設定部31bが設けられている。第1端子電圧設定部31aは、端子電圧Vref_Aを生成して、ラダー抵抗LRの一端に電圧を供給する。第2端子電圧設定部31bは、端子電圧Vref_Bを生成して、ラダー抵抗LRの他の一端に電圧を供給する。
第1端子電圧設定部31aでは、電源電圧AVDDは、抵抗R1、R2及び可変抵抗EVR1によって分圧される。分圧された電圧Vinはオペアンプの入力電圧となる。ここでオペアンプは帰還増幅器として構成されているため、分圧された電圧Vinが端子電圧Vref_Aとして出力される。
この構成によれば、可変抵抗EVR1の抵抗値を増加させると、端子電圧Vref_Aを増加させることができる。また可変抵抗EVR1の抵抗値を減少させると、端子電圧Vref_Aを減少させることができる。
この構成によれば、可変抵抗EVR1の抵抗値を増加させると、端子電圧Vref_Aを増加させることができる。また可変抵抗EVR1の抵抗値を減少させると、端子電圧Vref_Aを減少させることができる。
第2端子電圧設定部31bでは、電源電圧AVDDは、抵抗Rによって分圧される。分圧された電圧AVDD/2はオペアンプの一端の入力電圧となる。また、オペアンプの他端には第1端子電圧設定部31aの出力電圧Vin(=Vref_A)が入力される。ここでオペアンプは反転増幅器として構成されているため、電圧(AVDD−Vin)が端子電圧Vref_Bとして出力される。
この構成によれば、可変抵抗EVR1の抵抗値を増加させると、端子電圧Vref_Bを減少させることができる。また可変抵抗EVR1の抵抗値を減少させると、端子電圧Vref_Bを増加させることができる。
この構成によれば、可変抵抗EVR1の抵抗値を増加させると、端子電圧Vref_Bを減少させることができる。また可変抵抗EVR1の抵抗値を減少させると、端子電圧Vref_Bを増加させることができる。
白電圧制御部32は、可変抵抗EVR2(=R4)を操作する。可変抵抗EVR2の抵抗値を変更することで、端子電圧Vref_A、Vref_Bの差電圧の分圧比を変更することができる。即ち、可変抵抗EVR2を操作することで、可変抵抗EVR2の両端の階調基準電圧Vref4、Vref5を変更することができる。
この構成によれば、可変抵抗EVR2の抵抗値を増加させると、階調基準電圧Vref4を増加させることができ、階調基準電圧Vref5を減少させることができる。また可変抵抗EVR2の抵抗値を減少させると、階調基準電圧Vref4を減少させることができ、階調基準電圧Vref5を増加させることができる。
この構成によれば、可変抵抗EVR2の抵抗値を増加させると、階調基準電圧Vref4を増加させることができ、階調基準電圧Vref5を減少させることができる。また可変抵抗EVR2の抵抗値を減少させると、階調基準電圧Vref4を減少させることができ、階調基準電圧Vref5を増加させることができる。
次に、上述の階調基準電圧発生回路7をカラー表示に適用して階調数の減少を抑制する動作について説明する。なお、以下の説明する液晶表示装置は、カラー表示に対応したものとする。
即ち、図1に示すアレイ基板2に配された液晶画素PXは、行方向に隣接する3個で、一個のカラー表示画素(R,G,B)を構成する。そして、赤用の液晶画素PXには、ソース線X1、X4、X7、・・・Xn−2が接続されて赤用ソース線ブロックを構成する。緑用の液晶画素PXには、ソース線X2、X5、X8、・・・Xn−1が接続され緑用ソース線ブロックを構成する。青用の液晶画素PXには、ソース線X3、X6、X9、・・・Xnが接続され青用ソース線ブロックを構成する。
また、コントローラ5には、この赤用ソース線ブロック、緑用ソース線ブロック、青用ソース線ブロックを選択する選択回路が設けられている。
即ち、図1に示すアレイ基板2に配された液晶画素PXは、行方向に隣接する3個で、一個のカラー表示画素(R,G,B)を構成する。そして、赤用の液晶画素PXには、ソース線X1、X4、X7、・・・Xn−2が接続されて赤用ソース線ブロックを構成する。緑用の液晶画素PXには、ソース線X2、X5、X8、・・・Xn−1が接続され緑用ソース線ブロックを構成する。青用の液晶画素PXには、ソース線X3、X6、X9、・・・Xnが接続され青用ソース線ブロックを構成する。
また、コントローラ5には、この赤用ソース線ブロック、緑用ソース線ブロック、青用ソース線ブロックを選択する選択回路が設けられている。
図4は、階調数減少抑制動作の例を示すタイムチャートである。
1水平走査期間(1H)は、赤映像期間、緑映像期間、青映像期間に3分割され、それぞれの映像期間において、コントローラ5からの指令に基づき、黒電圧制御部31は可変抵抗EVR1を変更し、白電圧制御部32は可変抵抗EVR2を変更して、所定の階調基準電圧を発生させる。
1水平走査期間(1H)は、赤映像期間、緑映像期間、青映像期間に3分割され、それぞれの映像期間において、コントローラ5からの指令に基づき、黒電圧制御部31は可変抵抗EVR1を変更し、白電圧制御部32は可変抵抗EVR2を変更して、所定の階調基準電圧を発生させる。
例えば、赤映像期間では、可変抵抗EVR1を増加して可変抵抗EVR2を減少する。この操作によって、黒電圧である端子電圧Vref_Aは増加し、白電圧である階調基準電圧Vref4は減少する。また、この操作に対応して、極性の異なる黒電圧である端子電圧Vref_Bと、極性の異なる白電圧である階調基準電圧Vref5も同様に変更される。その結果、赤信号の特性に適応した階調基準が設定される。
緑映像期間では、可変抵抗EVR1を減少して可変抵抗EVR2を増加する。この操作によって、黒電圧である端子電圧Vref_Aは減少し、白電圧である階調基準電圧Vref4は増加する。また、この操作に対応して、極性の異なる黒電圧である端子電圧Vref_Bと、極性の異なる白電圧である階調基準電圧Vref5も同様に変更される。その結果、緑信号の特性に適応した階調基準が設定される。
青映像期間では、可変抵抗EVR1を更に減少して可変抵抗EVR2を更に増加する。この操作によって、黒電圧である端子電圧Vref_Aは減少し、白電圧である階調基準電圧Vref4は増加する。また、この操作に対応して、極性の異なる黒電圧である端子電圧Vref_Bと、極性の異なる白電圧である階調基準電圧Vref5も同様に変更される。その結果、青信号の特性に適応した階調基準が設定される。
そして、D/A変換回路23及び出力バッファ回路24で構成される信号変換回路が、設定された階調電圧に基づいて各色毎の表示信号DATAを画素電圧に変換する。これら画素電圧は、選択回路が選択する対応する色のソース線に供給され、対応する色の画素電極PEを介して、液晶画素PXに作用する。
なお、上述の動作は、マルチプレクサによる画素選択方式のみでなく、FSC(Field Sequential Control)方式にも適用することができる。FSCの場合には、1H期間ではなく、1フィールド時間を赤映像期間、緑映像期間、青映像期間に3分割する。
図5は、階調数減少抑制の効果を説明する図である。
図5の(1)は、従来の階調数減少が発生した状態を表している。黒電圧と白電圧の範囲が最も大きいR信号に適合するように、階調基準電圧を設定したため、G信号とB信号について階調数の減少が発生している。
図5の(2)は、本発明に係る表示信号制御装置を用いて、階調数減少を抑制した状態を表している。それぞれの色信号に対応して黒電圧と白電圧の範囲を変更しているため、適切な階調数が得られている。
図5の(1)は、従来の階調数減少が発生した状態を表している。黒電圧と白電圧の範囲が最も大きいR信号に適合するように、階調基準電圧を設定したため、G信号とB信号について階調数の減少が発生している。
図5の(2)は、本発明に係る表示信号制御装置を用いて、階調数減少を抑制した状態を表している。それぞれの色信号に対応して黒電圧と白電圧の範囲を変更しているため、適切な階調数が得られている。
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
1…液晶表示装置、2…アレイ基板、3…対向基板、4…液晶層、5…コントローラ、6…コモン電圧発生回路、7…階調基準電圧発生回路、10…ゲートドライバ、20…ソースドライバ、23…D/A変換回路、23’…D/A変換部、31…黒電圧制御部、32…白電圧制御部、PE…画素電極、CE…共通電極、PX…液晶画素、DP…液晶表示パネル、CNT…制御ユニット、X…ソース線、Y…ゲート線、W…画素スイッチング素子、EVR1…可変抵抗、EVR2…可変抵抗。
Claims (6)
- 所定数の階調基準電圧を発生する階調基準電圧発生回路と、前記階調基準電圧発生回路から得られる所定数の階調基準電圧を選択的に用いて複数の表示色の表示信号を画素電圧に変換する信号変換回路とを備え、
前記階調基準電圧発生回路は、前記複数の表示色のそれぞれに対して前記画素電圧の最大振幅を独立に設定する設定部を有することを特徴とする表示信号処理装置。 - 前記設定部は、黒電圧として複数の表示色用に可変される第1電源電圧を設定する黒電圧制御部、白電圧として複数の表示色用に可変される第2電源電圧を設定する白電圧制御部、および第1および第2電源電圧の差電圧を所定数の階調基準電圧に分圧するように前記黒電圧制御部および前記白電圧制御部に接続されるラダー抵抗を含むことを特徴とする請求項1に記載の表示信号処理装置。
- 白電圧制御部及び黒電圧制御部は、前記複数の表示色の表示信号のそれぞれに対して黒電圧および白電圧を調整する調整部材を含むことを特徴とする請求項2に記載の表示信号処理装置。
- 液晶表示パネルと、所定数の階調基準電圧を発生する階調基準電圧発生回路と、前記階調基準電圧発生回路から得られる所定数の階調基準電圧を選択的に用いて複数表示色の表示信号を画素電圧に変換する信号変換回路とを備え、
前記階調基準電圧発生回路は、前記複数の表示色のそれぞれに対して前記画素電圧の最大振幅を独立に設定する設定部を有することを特徴とする液晶表示装置。 - 前記液晶表示パネルは、複数の画素が前記複数色に割り当てられ画素電圧を印加するために表示色単位に選択される構成であることを特徴とする請求項4に記載の液晶表示装置。
- 前記液晶表示パネルは、複数の画素が前記複数色の光源光の切換に伴って画素電圧を印加するために選択される構成であることを特徴とする請求項4に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006008903A JP2007192908A (ja) | 2006-01-17 | 2006-01-17 | 表示信号処理装置および液晶表示装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US9202429B2 (en) | 2014-01-20 | 2015-12-01 | Samsung Display Co., Ltd. | Three-dimensional image display device and driving method thereof |
-
2006
- 2006-01-17 JP JP2006008903A patent/JP2007192908A/ja active Pending
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