JP2007184636A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the curvature of a base board generated when a semiconductor device having the base board is manufactured. <P>SOLUTION: A silicon substrate 4, a plurality of columnar electrodes 12 provided on the silicon substrate 4, and a semiconductor structure 2 having a sealing film 13 whose top surface is continuous with the columnar electrode 12's are arranged on a plurality of predetermined portions on a base board 1 of a size corresponding to a plurality of semiconductor devices. Lattice-shaped sheets 14a and 14b for forming an insulating layer comprising semi-cured resin are arranged on the base board 1 between the semiconductor structures 2. A lattice-shaped hard sheet 15 comprising a material which is the same as that of the base board 1 is arranged on it. Heating pressurization is carried out vertically. The insulating layer is formed on the base board 1 between the semiconductor structures 2. The hard sheet 15 is embedded in the top surface of the insulating layer. In this case, since the hard sheet 15 comprising the material which is the same as that of the base board 1 is arranged on the sheets 14a and 14b for forming the insulating layer, the curvature of the base board 1 can be reduced. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は半導体装置に関する。   The present invention relates to a semiconductor device.

従来の半導体装置には、半導体チップのサイズ外にも接続端子としての半田ボールを備えるため、上面に複数の接続パッドを有する半導体チップをベース板の上面に設け、半導体チップの周囲におけるベース板の上面に絶縁層を設け、半導体チップおよび絶縁層の上面に上層絶縁膜を設け、上層絶縁膜の上面に上層配線を半導体チップの接続パッドに接続させて設け、上層配線の接続パッド部を除く部分を最上層絶縁膜で覆い、上層配線の接続パッド部上に半田ボールを設けたものがある（例えば、特許文献１参照）。   Since the conventional semiconductor device includes solder balls as connection terminals in addition to the size of the semiconductor chip, a semiconductor chip having a plurality of connection pads on the upper surface is provided on the upper surface of the base plate, and the base plate around the semiconductor chip is provided. An insulating layer is provided on the upper surface, an upper insulating film is provided on the upper surface of the semiconductor chip and the insulating layer, and an upper wiring is provided on the upper surface of the upper insulating film so as to be connected to the connection pad of the semiconductor chip. Is covered with the uppermost insulating film, and solder balls are provided on connection pad portions of the upper wiring (see, for example, Patent Document 1).

特開２００３−２９８００５号公報JP 2003-298005 A

上記従来の半導体装置を製造する場合、生産性を高めるために、完成された半導体装置を複数個形成することが可能な面積を有するベース板の上面に複数の半導体チップを相互に離間させて配置し、各半導体チップの周囲におけるベース板の上面に絶縁層を形成し、半導体チップおよび絶縁層の上面に上層絶縁膜を形成し、上層絶縁膜の上面に上層配線を半導体チップの接続パッドに接続させて形成し、上層配線の接続パッド部を除く部分を最上層絶縁膜で覆い、上層配線の接続パッド部上に半田ボールを形成し、半導体チップ間におけるベース板、絶縁層、上層絶縁膜および最上層絶縁膜を切断して、上記従来の半導体装置を複数個得ている。   When manufacturing the above conventional semiconductor device, in order to increase productivity, a plurality of semiconductor chips are arranged on the upper surface of a base plate having an area where a plurality of completed semiconductor devices can be formed. Then, an insulating layer is formed on the upper surface of the base plate around each semiconductor chip, an upper insulating film is formed on the upper surface of the semiconductor chip and the insulating layer, and an upper wiring is connected to the connection pad of the semiconductor chip on the upper surface of the upper insulating film. The upper layer wiring except for the connection pad portion is covered with the uppermost layer insulating film, and solder balls are formed on the connection pad portion of the upper layer wiring. The base plate, the insulating layer, the upper layer insulating film between the semiconductor chips, and A plurality of the above conventional semiconductor devices are obtained by cutting the uppermost insulating film.

ところで、上記従来の半導体装置の製造方法では、各半導体チップの周囲におけるベース板の上面に絶縁層を形成するとき、エポキシ系樹脂やポリイミド系樹脂等の未硬化樹脂からなる絶縁層形成用層を加熱により硬化収縮させて絶縁層を形成するため、ベース板が大きく反ってしまい、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来すという問題があった。ちなみに、完成された半導体装置を複数個形成することが可能な面積を有するベース板のサイズが３００ｍｍ×２５０ｍｍである場合、ベース板の反り量が１３〜１５ｍｍとかなり大きくなってしまう。   By the way, in the conventional method for manufacturing a semiconductor device, when an insulating layer is formed on the upper surface of the base plate around each semiconductor chip, an insulating layer forming layer made of an uncured resin such as an epoxy resin or a polyimide resin is used. Since the insulating layer is formed by being cured and shrunk by heating, there is a problem that the base plate is greatly warped, which hinders the conveyance to the subsequent process and the processing accuracy in the subsequent process. Incidentally, when the size of the base plate having an area where a plurality of completed semiconductor devices can be formed is 300 mm × 250 mm, the amount of warpage of the base plate becomes as large as 13 to 15 mm.

そこで、この発明は、ベース板の反りを低減することができる半導体装置およびその製造方法を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can reduce warpage of a base plate.

上記目的を達成するため、本願発明の半導体装置は、ベース板と、前記ベース板上に設けられ、且つ、半導体基板、該半導体基板上に設けられた複数の柱状電極および上面が前記柱状電極と面一とされた封止膜を有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記絶縁層上に設けられたハードシートと、前記半導体構成体の柱状電極に接続された配線とを有することを特徴とするものである。   In order to achieve the above object, a semiconductor device according to the present invention includes a base plate, a semiconductor substrate, a plurality of columnar electrodes provided on the semiconductor substrate, and a top surface of the semiconductor substrate. A semiconductor structure having a sealing film that is flush with one another, an insulating layer provided on the base plate around the semiconductor structure, a hard sheet provided on the insulating layer, and the semiconductor structure And a wiring connected to the columnar electrode.

この発明によれば、半導体構成体および絶縁層の一面側にベース板が配置され、他面側にハードシートが配置されており、厚さ方向の上下に最初からシート状部材が配置されているため、ベース板の反りを低減することができる。また、柱状電極と封止膜との上面が面一とされているので、柱状電極と配線との接続を確実なものとすることができる。   According to this invention, the base plate is disposed on one surface side of the semiconductor structure and the insulating layer, the hard sheet is disposed on the other surface side, and the sheet-like members are disposed from the top and bottom in the thickness direction. Therefore, the warp of the base plate can be reduced. In addition, since the upper surfaces of the columnar electrode and the sealing film are flush, the connection between the columnar electrode and the wiring can be ensured.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板１を備えている。ベース板１は、例えば、通常、プリント基板用として用いられる材料であればよく、一例を挙げれば、ガラス布、ガラス繊維、アラミド繊維等の無機材料からなる基材にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂等からなる熱硬化性樹脂を含浸させたもの、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。 (First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device includes a base plate 1 having a planar square shape. The base plate 1 may be, for example, a material that is usually used for a printed circuit board. For example, an epoxy resin or a polyimide resin is used as a base material made of an inorganic material such as glass cloth, glass fiber, or aramid fiber. , Impregnated with a thermosetting resin made of BT (bismaleimide / triazine) resin or the like, or made of only a thermosetting resin such as an epoxy resin.

ベース板１の上面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する配線１１、柱状電極１２、封止膜１３を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に配線１１、柱状電極１２、封止膜１３を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。   On the upper surface of the base plate 1, the lower surface of the planar rectangular semiconductor structure 2 having a size somewhat smaller than the size of the base plate 1 is bonded via an adhesive layer 3 made of a die bond material. In this case, the semiconductor structure 2 has a wiring 11, a columnar electrode 12, and a sealing film 13, which will be described later, and is generally called a CSP (chip size package). Since a method of obtaining individual semiconductor components 2 by dicing after forming the wiring 11, the columnar electrode 12, and the sealing film 13 on the silicon wafer is adopted, in particular, it is also referred to as a wafer level CSP (W-CSP). It has been broken. Below, the structure of the semiconductor structure 2 is demonstrated.

半導体構成体２はシリコン基板（半導体基板）４を備えている。シリコン基板４の下面は接着層３を介してベース板１の上面に接着されている。シリコン基板４の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。   The semiconductor structure 2 includes a silicon substrate (semiconductor substrate) 4. The lower surface of the silicon substrate 4 is bonded to the upper surface of the base plate 1 via the adhesive layer 3. An integrated circuit (not shown) having a predetermined function is provided on the upper surface of the silicon substrate 4, and a plurality of connection pads 5 made of aluminum-based metal or the like are provided on the periphery of the upper surface so as to be connected to the integrated circuit. An insulating film 6 made of silicon oxide or the like is provided on the upper surface of the silicon substrate 4 excluding the central portion of the connection pad 5, and the central portion of the connection pad 5 is exposed through an opening 7 provided in the insulating film 6. Yes.

絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。保護膜８の上面には銅等からなる下地金属層１０が設けられている。下地金属層１０の上面全体には銅からなる配線１１が設けられている。下地金属層１０を含む配線１１の一端部は、両開口部７、９を介して接続パッド５に接続されている。   A protective film 8 made of epoxy resin, polyimide resin or the like is provided on the upper surface of the insulating film 6. In this case, an opening 9 is provided in the protective film 8 at a portion corresponding to the opening 7 of the insulating film 6. A base metal layer 10 made of copper or the like is provided on the upper surface of the protective film 8. A wiring 11 made of copper is provided on the entire upper surface of the base metal layer 10. One end of the wiring 11 including the base metal layer 10 is connected to the connection pad 5 through both openings 7 and 9.

配線１１の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１２が設けられている。配線１１を含む保護膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３がその上面が柱状電極１２の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、配線１１、柱状電極１２、封止膜１３を含んで構成されている。   A columnar electrode (external connection electrode) 12 made of copper is provided on the upper surface of the connection pad portion of the wiring 11. A sealing film 13 made of epoxy resin, polyimide resin, or the like is provided on the upper surface of the protective film 8 including the wiring 11 so that the upper surface is flush with the upper surface of the columnar electrode 12. Thus, the semiconductor structure 2 called W-CSP includes the silicon substrate 4, the connection pad 5, and the insulating film 6, and further includes the protective film 8, the wiring 11, the columnar electrode 12, and the sealing film 13. Has been.

半導体構成体２の周囲におけるベース板１の上面には方形枠状の絶縁層１４が設けられている。絶縁層１４は、通常、プリプレグ材と言われるもので、例えば、ガラス布、ガラス繊維、アラミド繊維等の無機材料からなる基材にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ樹脂等からなる熱硬化性樹脂を含浸させたものからなっている。絶縁層１４の上面周辺部には方形枠状のハードシート１５が埋め込まれている。ハードシート１５は、ベース板１と同じ材料同じ厚さのものからなっている。そして、絶縁層１４およびハードシート１５の上面は、半導体構成体２の上面とほぼ面一となっている。   A rectangular frame-shaped insulating layer 14 is provided on the upper surface of the base plate 1 around the semiconductor structure 2. The insulating layer 14 is usually called a prepreg material. For example, the insulating layer 14 is a thermosetting material made of an epoxy resin, a polyimide resin, a BT resin or the like on a base material made of an inorganic material such as glass cloth, glass fiber, or aramid fiber. It consists of a resin impregnated. A square frame-shaped hard sheet 15 is embedded in the periphery of the upper surface of the insulating layer 14. The hard sheet 15 is made of the same material and the same thickness as the base plate 1. The top surfaces of the insulating layer 14 and the hard sheet 15 are substantially flush with the top surface of the semiconductor structure 2.

半導体構成体２、絶縁層１４およびハードシート１５の上面には上層絶縁膜１６がその上面を平坦とされて設けられている。上層絶縁膜１６は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂、ポリイミド系樹脂、ＢＴ樹脂等からなる熱硬化性樹脂中に繊維やフィラー等からなる補強材を分散させたものからなっている。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。   An upper insulating film 16 is provided on the upper surface of the semiconductor structure 2, the insulating layer 14, and the hard sheet 15 with the upper surface being flat. The upper insulating film 16 is generally used as a build-up material used for a build-up substrate. For example, the upper-layer insulating film 16 is made of a fiber, a filler, or the like in a thermosetting resin made of an epoxy resin, a polyimide resin, a BT resin, or the like. It consists of a dispersion of reinforcing material. In this case, the fiber is glass fiber, aramid fiber, or the like. The filler is a silica filler or a ceramic filler.

柱状電極１２の上面中央部に対応する部分における上層絶縁膜１６には開口部１７が設けられている。上層絶縁膜１６の上面には銅等からなる上層下地金属層１８が設けられている。上層下地金属層１８の上面全体には銅からなる上層配線（配線）１９が設けられている。上層下地金属層１８を含む上層配線１９の一端部は、上層絶縁膜１６の開口部１７を介して柱状電極１２の上面に接続されている。この場合、前述した如く、半導体構成体２の封止膜１３の上面が柱状電極１２の上面と面一とされているため、上層下地金属層１８を含む上層配線１９と柱状電極１２との接続が、断線や短絡を生ずることなく、且つ、確実なものとすることができる。   An opening 17 is provided in the upper insulating film 16 in a portion corresponding to the center of the upper surface of the columnar electrode 12. An upper base metal layer 18 made of copper or the like is provided on the upper surface of the upper insulating film 16. An upper layer wiring (wiring) 19 made of copper is provided on the entire upper surface of the upper base metal layer 18. One end of the upper wiring 19 including the upper base metal layer 18 is connected to the upper surface of the columnar electrode 12 through the opening 17 of the upper insulating film 16. In this case, since the upper surface of the sealing film 13 of the semiconductor structure 2 is flush with the upper surface of the columnar electrode 12 as described above, the connection between the upper layer wiring 19 including the upper base metal layer 18 and the columnar electrode 12 is performed. However, it can be ensured without causing disconnection or short circuit.

上層配線１９を含む上層絶縁膜１６の上面にはソルダーレジスト等からなる最上層絶縁膜２０が設けられている。上層配線１９の接続パッド部に対応する部分における最上層絶縁膜２０には開口部２１が設けられている。開口部２１内およびその上方には半田ボール２２が上層配線１９の接続パッド部に接続されて設けられている。複数の半田ボール２２は、最上層絶縁膜２０上にマトリクス状に配置されている。   An uppermost insulating film 20 made of solder resist or the like is provided on the upper surface of the upper insulating film 16 including the upper wiring 19. An opening 21 is provided in the uppermost insulating film 20 in a portion corresponding to the connection pad portion of the upper wiring 19. Solder balls 22 are provided in and above the opening 21 so as to be connected to the connection pad portion of the upper layer wiring 19. The plurality of solder balls 22 are arranged in a matrix on the uppermost insulating film 20.

ベース板１の下面には上層絶縁膜１６と同じ材料からなる下層絶縁膜２３が設けられている。下層絶縁膜２３の下面には最上層絶縁膜２０と同じ材料からなる最下層絶縁膜２４が設けられている。   A lower insulating film 23 made of the same material as the upper insulating film 16 is provided on the lower surface of the base plate 1. A lowermost insulating film 24 made of the same material as that of the uppermost insulating film 20 is provided on the lower surface of the lower insulating film 23.

ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール２２の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、上層配線１９の接続パッド部（最上層絶縁膜２０の開口部２１内の部分）のサイズおよびピッチを柱状電極１２のサイズおよびピッチよりも大きくするためである。   By the way, the size of the base plate 1 is made somewhat larger than the size of the semiconductor structure 2 because the solder ball 22 is arranged in the semiconductor structure in accordance with the increase in the number of connection pads 5 on the silicon substrate 4. In order to make the size and pitch of the connection pad portion of the upper wiring 19 (the portion in the opening 21 of the uppermost layer insulating film 20) larger and larger than the size and pitch of the columnar electrodes 12, It is.

このため、マトリクス状に配置された上層配線１９の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の周側面の外側に設けられた絶縁層１４に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２２のうち、少なくとも最外周の半田ボール２２は半導体構成体２よりも外側に位置する周囲に配置されている。   For this reason, the connection pad portion of the upper layer wiring 19 arranged in a matrix form not only the region corresponding to the semiconductor structure 2 but also the region corresponding to the insulating layer 14 provided outside the peripheral side surface of the semiconductor structure 2. It is also arranged on the top. That is, among the solder balls 22 arranged in a matrix, at least the outermost solder balls 22 are arranged around the semiconductor structure 2.

次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）４上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。   Next, an example of a method for manufacturing the semiconductor device 2 will be described. In this case, first, as shown in FIG. 2, on a silicon substrate (semiconductor substrate) 4 in a wafer state, a connection pad 5 made of an aluminum-based metal, an insulating film 6 made of silicon oxide or the like, and an epoxy resin or a polyimide resin. A protective film 8 made of the like is provided, and the connection pad 5 is exposed through the openings 7 and 9 formed in the insulating film 6 and the protective film 8. In the above, on the silicon substrate 4 in the wafer state, an integrated circuit having a predetermined function is formed in a region where each semiconductor structure is formed, and the connection pad 5 is electrically connected to the integrated circuit formed in the corresponding region. Connected.

次に、図３に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層１０を形成する。この場合、下地金属層１０は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。   Next, as shown in FIG. 3, a base metal layer 10 is formed on the entire upper surface of the protective film 8 including the upper surface of the connection pad 5 exposed through the openings 7 and 9. In this case, the base metal layer 10 may be only a copper layer formed by electroless plating, or may be only a copper layer formed by sputtering, and a thin film such as titanium formed by sputtering. A copper layer may be formed on the layer by sputtering.

次に、下地金属層１０の上面にメッキレジスト膜３１をパターン形成する。この場合、配線１１形成領域に対応する部分におけるメッキレジスト膜３１には開口部３２が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３１の開口部３２内の下地金属層１０の上面に配線１１を形成する。次に、メッキレジスト膜３１を剥離する。   Next, a plating resist film 31 is pattern-formed on the upper surface of the base metal layer 10. In this case, an opening 32 is formed in the plating resist film 31 in a portion corresponding to the wiring 11 formation region. Next, by performing electrolytic plating of copper using the base metal layer 10 as a plating current path, the wiring 11 is formed on the upper surface of the base metal layer 10 in the opening 32 of the plating resist film 31. Next, the plating resist film 31 is peeled off.

次に、図４に示すように、配線１１を含む下地金属層１０の上面にメッキレジスト膜３３をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜３３には開口部３４が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３３の開口部３４内の配線１１の接続パッド部上面に柱状電極１２を形成する。次に、メッキレジスト膜３３を剥離し、次いで、配線１１をマスクとして下地金属層１０の不要な部分をエッチングして除去すると、図５に示すように、配線１１下にのみ下地金属層１０が残存される。   Next, as shown in FIG. 4, a plating resist film 33 is patterned on the upper surface of the base metal layer 10 including the wiring 11. In this case, an opening 34 is formed in the plating resist film 33 in a portion corresponding to the columnar electrode 12 formation region. Next, the columnar electrode 12 is formed on the upper surface of the connection pad portion of the wiring 11 in the opening 34 of the plating resist film 33 by performing electrolytic plating of copper using the base metal layer 10 as a plating current path. Next, when the plating resist film 33 is peeled off, and then unnecessary portions of the base metal layer 10 are removed by etching using the wiring 11 as a mask, the base metal layer 10 is formed only under the wiring 11 as shown in FIG. Remain.

次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１２および配線１１を含む保護膜８の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。   Next, as shown in FIG. 6, the whole upper surface of the protective film 8 including the columnar electrode 12 and the wiring 11 is sealed with an epoxy resin, a polyimide resin, or the like by screen printing, spin coating, die coating, or the like. The film 13 is formed so that its thickness is greater than the height of the columnar electrode 12. Therefore, in this state, the upper surface of the columnar electrode 12 is covered with the sealing film 13.

次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図７に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。ここで、柱状電極１２の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１２の高さにばらつきがあるため、このばらつきを解消して、柱状電極１２の高さを均一にするためである。   Next, the upper surface side of the sealing film 13 and the columnar electrode 12 is appropriately polished to expose the upper surface of the columnar electrode 12 and to include the exposed upper surface of the columnar electrode 12 as shown in FIG. The upper surface of the stop film 13 is flattened. Here, the reason why the upper surface side of the columnar electrode 12 is appropriately polished is that there is a variation in the height of the columnar electrode 12 formed by electrolytic plating, so this variation is eliminated and the height of the columnar electrode 12 is made uniform. It is to make it.

次に、図８に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。   Next, as shown in FIG. 8, the adhesive layer 3 is bonded to the entire lower surface of the silicon substrate 4. The adhesive layer 3 is made of a die bond material such as an epoxy resin or a polyimide resin, and is fixed to the silicon substrate 4 in a semi-cured state by heating and pressing. Next, the adhesive layer 3 fixed to the silicon substrate 4 is affixed to a dicing tape (not shown), passed through the dicing process shown in FIG. 9, and then peeled off from the dicing tape, as shown in FIG. A plurality of semiconductor structures 2 having the adhesive layer 3 on the lower surface of 4 are obtained.

このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。   Since the semiconductor structure 2 obtained in this way has the adhesive layer 3 on the lower surface of the silicon substrate 4, it is extremely troublesome to provide an adhesive layer on the lower surface of the silicon substrate 4 of each semiconductor structure 2 after the dicing process. Work becomes unnecessary. In addition, the operation | work which peels from a dicing tape after a dicing process is very simple compared with the operation | work which each provides an adhesive layer on the lower surface of the silicon substrate 4 of each semiconductor structure 2 after a dicing process.

次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示す完成された半導体装置を複数個形成することが可能な面積を有するベース板１を用意する。ベース板１は、限定する意味ではないが、例えば、平面方形状である。ベース板１は、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を硬化させてシート状となしたものである。   Next, an example of manufacturing the semiconductor device shown in FIG. 1 using the semiconductor structure 2 obtained in this way will be described. First, as shown in FIG. 10, a base plate 1 having an area capable of forming a plurality of completed semiconductor devices shown in FIG. 1 is prepared. Although the base plate 1 is not limited, for example, the base plate 1 has a planar rectangular shape. The base plate 1 is a sheet formed by impregnating a base material made of glass cloth or the like with a thermosetting resin made of an epoxy resin or the like and curing the thermosetting resin.

次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。次に、半導体構成体２の周囲におけるベース板１の上面に、格子状の２枚の絶縁層形成用シート（絶縁層形成用層）１４ａ、１４ｂおよび同じく格子状の１枚のハードシート１５をピン等で位置決めしながら積層して配置する。なお、２枚の絶縁層形成用シート１４ａ、１４ｂおよび１枚のハードシート１５を積層して配置した後に、半導体構成体２を配置するようにしてもよい。   Next, the adhesive layer 3 bonded to the lower surface of the silicon substrate 4 of the semiconductor structure 2 is bonded to a plurality of predetermined locations on the upper surface of the base plate 1. In this bonding, the adhesive layer 3 is fully cured by heating and pressing. Next, two lattice-like insulating layer forming sheets (insulating layer forming layers) 14a and 14b and one lattice-like hard sheet 15 are placed on the upper surface of the base plate 1 around the semiconductor structure 2. Laminate while positioning with pins. The semiconductor structure 2 may be arranged after the two insulating layer forming sheets 14a and 14b and the one hard sheet 15 are laminated and arranged.

格子状の絶縁層形成用シート１４ａ、１４ｂは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態（Ｂステージ）にしてシート状となしたプリプレグ材に、パンチング、あるいは、ドリルまたはルーター加工等により、複数の方形状の開口部３５を形成することにより得られる。格子状のハードシート１５は、ベース板１と同じ材料同じ厚さのものからなっているが、そのうちの熱硬化性樹脂を硬化させてシート状となしたものに、パンチング、あるいは、ドリルまたはルーター加工等により、複数の方形状の開口部３６を形成することにより得られる。   The grid-like insulating layer forming sheets 14a and 14b are made by impregnating a base material made of glass cloth or the like with a thermosetting resin made of epoxy resin or the like, and making the thermosetting resin semi-cured (B stage). It is obtained by forming a plurality of rectangular openings 35 by punching or drilling or router processing or the like in the prepreg material. The lattice-like hard sheet 15 is made of the same material and the same thickness as the base plate 1, but punching or drilling or routering is performed on the sheet-like one obtained by curing the thermosetting resin. It is obtained by forming a plurality of rectangular openings 36 by processing or the like.

この場合、開口部３５、３６のサイズは半導体構成体２のサイズよりもやや大きくなっている。このため、絶縁層形成用シート１４ａ、１４ｂおよびハードシート１５と半導体構成体２との間には隙間３７が形成されている。また、絶縁層形成用シート１４ａ、１４ｂおよびハードシート１５の合計厚さは、半導体構成体２の厚さよりもある程度厚く、後述の如く、加熱加圧されたときに、絶縁層形成用シート１４ａ、１４ｂ中の熱硬化性樹脂によって隙間３７を十分に埋めることができる程度の厚さとなっている。   In this case, the size of the openings 35 and 36 is slightly larger than the size of the semiconductor structure 2. For this reason, a gap 37 is formed between the insulating layer forming sheets 14 a and 14 b and the hard sheet 15 and the semiconductor structure 2. Further, the total thickness of the insulating layer forming sheets 14a and 14b and the hard sheet 15 is somewhat thicker than the thickness of the semiconductor structure 2, and when heated and pressurized as will be described later, the insulating layer forming sheet 14a, The thickness is such that the gap 37 can be sufficiently filled with the thermosetting resin in 14b.

ここで、絶縁層形成用シート１４ａ、１４ｂとして、厚さが同じものを用いているが、厚さが異なるものを用いてもよい。また、絶縁層形成用シートは、上記の如く、２層であってもよいが、１層または３層以上であってもよい。要は、絶縁層形成用シートの上面に、ベース板１と同じ材料からなり、つまり、ベース板１の熱膨張係数と同じ熱膨張係数を有し、且つ、厚さがベース板１の厚さと同じであるハードシート１５が配置されていればよい。   Here, as the insulating layer forming sheets 14a and 14b, those having the same thickness are used, but those having different thicknesses may be used. Further, the insulating layer forming sheet may have two layers as described above, but may have one layer or three or more layers. In short, the upper surface of the insulating layer forming sheet is made of the same material as that of the base plate 1, that is, has the same thermal expansion coefficient as that of the base plate 1, and the thickness is equal to the thickness of the base plate 1. It is sufficient that the same hard sheet 15 is disposed.

次に、図１１に示すように、一対の加熱加圧板３８、３９を用いて上下から絶縁層形成用シート１４ａ、１４ｂおよびハードシート１５を加熱加圧する。すると、絶縁層形成用シート１４ａ、１４ｂ中の溶融された熱硬化性樹脂が押し出されて、図１０に示す隙間３７に充填され、その後の冷却により、各半導体構成体２の周囲におけるベース板１の上面に絶縁層１４が形成される。   Next, as shown in FIG. 11, the insulating layer forming sheets 14 a and 14 b and the hard sheet 15 are heated and pressed from above and below using a pair of heating and pressing plates 38 and 39. Then, the melted thermosetting resin in the insulating layer forming sheets 14a and 14b is extruded and filled in the gap 37 shown in FIG. 10, and the base plate 1 around each semiconductor structure 2 is cooled by the subsequent cooling. An insulating layer 14 is formed on the upper surface of the substrate.

一方、ハードシート１５は、そのうちの熱硬化性樹脂が予め硬化されているため、加熱加圧されても変形せず、絶縁層１４の上面の所定の領域（例えば、図１０に示す隙間３７を除く領域）に埋め込まれる。そして、この状態では、絶縁層１４およびハードシート１５の上面は、半導体構成体１の上面とほぼ面一となる。次に、必要に応じて、図１０に示す隙間３７から突出された余分の熱硬化性樹脂をバフ研磨等により除去する。なお、ハードシート１５は、必ずしもその上面が絶縁層１４の面一となるように埋め込む必要はなく、また、半導体構成体１の上面とも面一にする必要もない。   On the other hand, since the thermosetting resin of the hard sheet 15 is pre-cured, the hard sheet 15 does not deform even when heated and pressurized, and a predetermined region (for example, the gap 37 shown in FIG. 10) is formed on the upper surface of the insulating layer 14. (Excluding area) In this state, the upper surfaces of the insulating layer 14 and the hard sheet 15 are substantially flush with the upper surface of the semiconductor structure 1. Next, as necessary, excess thermosetting resin protruding from the gap 37 shown in FIG. 10 is removed by buffing or the like. The hard sheet 15 does not necessarily need to be embedded so that the upper surface thereof is flush with the insulating layer 14, and does not need to be flush with the upper surface of the semiconductor structure 1.

ところで、図１０に示すように、ベース板１の上面に配置された絶縁層形成用シート１４ａ、１４ｂは、半硬化状態から溶融し硬化状態とされるため、冷却されて本硬化する過程で収縮する。このため、ハードシート１５が絶縁層形成用シート１４ａ、１４ｂ上に配置されていない場合には、ベース板１に大きな反りが生じる。しかるに、この第１実施形態では、ベース板１の上面に配置された絶縁層形成用シート１４ａ、１４ｂの上面に、ハードシート１５が配置されており、ベース板１とハードシート１５は予め硬化されており、つまり、最初からシート状部材であるので、加熱加圧されても収縮が発生しない。   Incidentally, as shown in FIG. 10, the insulating layer forming sheets 14a and 14b disposed on the upper surface of the base plate 1 are melted from the semi-cured state to the cured state, and thus shrink in the process of being cooled and fully cured. To do. For this reason, when the hard sheet 15 is not disposed on the insulating layer forming sheets 14a and 14b, the base plate 1 is greatly warped. However, in the first embodiment, the hard sheet 15 is disposed on the upper surfaces of the insulating layer forming sheets 14a and 14b disposed on the upper surface of the base plate 1, and the base plate 1 and the hard sheet 15 are cured in advance. In other words, since it is a sheet-like member from the beginning, no contraction occurs even when heated and pressurized.

しかも、ベース板１とハードシート１５とは同じ材料からなり、つまり、同じ熱膨張係数を有し、且つ、同じ厚さとされ、この部分における厚さ方向の材料構成が対称的となっているので、絶縁層形成用シート１４ａ、１４ｂによる収縮に起因する応力はベース板１とハードシート１５において同一となる。この結果、ベース板１に発生する反りが無くなり、あるいは低減され、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。   Moreover, the base plate 1 and the hard sheet 15 are made of the same material, that is, have the same thermal expansion coefficient and the same thickness, and the material composition in the thickness direction in this portion is symmetrical. The stress caused by the contraction by the insulating layer forming sheets 14 a and 14 b is the same in the base plate 1 and the hard sheet 15. As a result, the warp generated in the base plate 1 is eliminated or reduced, and it is possible to make it difficult to hinder the conveyance accuracy to the subsequent process and the processing accuracy in the subsequent process.

なお、ベース板１およびハードシート１５の材料を絶縁層形成用シート１４ａ、１４ｂと同一の材料とした場合にも、上述の作用により、ベース板１の反りを無くしあるいは低減することができる。この場合、半硬化状態とされ加熱により溶融される材料は予め硬化されている材料中に移動することは無いので、冷却して本硬化された状態では、ベース板１と絶縁層形成用シート１４ａとの境界、およびハードシート１５と絶縁層形成用シート１４ｂとの境界は、明瞭に残存する。   Even when the base plate 1 and the hard sheet 15 are made of the same material as the insulating layer forming sheets 14a and 14b, the warp of the base plate 1 can be eliminated or reduced by the above-described action. In this case, since the material that is in a semi-cured state and is melted by heating does not move into the material that has been cured in advance, the base plate 1 and the insulating layer forming sheet 14a are in the state of being cooled and fully cured. And the boundary between the hard sheet 15 and the insulating layer forming sheet 14b remain clearly.

さらに、ハードシート１５を用いない場合には、絶縁層形成用シート１４ａ、１４ｂの合計厚さをハードシート１５の体積に相当する分だけ厚くする必要がある。この結果、絶縁層形成用シート１４ａ、１４ｂの上面が半導体構成体２の上面よりもある程度高い位置に位置し、半導体構成体２の上面に回り込む溶融樹脂の量が多くなってしまう。また、絶縁層形成用シート１４ａ、１４ｂ中の熱硬化性樹脂が溶融すると、これに加わる圧力が不均一になり、溶融樹脂が流動し、上記問題が助長される。   Further, when the hard sheet 15 is not used, the total thickness of the insulating layer forming sheets 14 a and 14 b needs to be increased by an amount corresponding to the volume of the hard sheet 15. As a result, the upper surfaces of the insulating layer forming sheets 14 a and 14 b are located at a position somewhat higher than the upper surface of the semiconductor structure 2, and the amount of molten resin that goes around the upper surface of the semiconductor structure 2 increases. Further, when the thermosetting resin in the insulating layer forming sheets 14a and 14b is melted, the pressure applied thereto becomes non-uniform, the molten resin flows, and the above problem is promoted.

これに対し、ハードシート１５を用いる場合には、絶縁層形成用シート１４ａ、１４ｂの合計厚さをハードシート１５の体積に相当する分だけ薄くすることができ、また、ハードシート１５に圧力が均一に加わるため、絶縁層形成用シート１４ａ、１４ｂ中の熱硬化性樹脂が溶融しても、これに加わる圧力を均一にすることができ、さらに、絶縁層形成用シート１４ａ、１４ｂ中の熱硬化性樹脂が溶融しても、これをハードシート１５によって押さえ付けて溶融樹脂の流動を抑制することができ、ひいては、半導体構成体２の上面に回り込む溶融樹脂の量をかなり少なくすることができる。   On the other hand, when the hard sheet 15 is used, the total thickness of the insulating layer forming sheets 14a and 14b can be reduced by an amount corresponding to the volume of the hard sheet 15, and pressure is applied to the hard sheet 15. Since it is uniformly applied, even if the thermosetting resin in the insulating layer forming sheets 14a and 14b is melted, the pressure applied to the thermosetting resin can be made uniform. Further, the heat in the insulating layer forming sheets 14a and 14b Even if the curable resin is melted, it can be pressed by the hard sheet 15 to suppress the flow of the molten resin, and the amount of the molten resin that wraps around the upper surface of the semiconductor structure 2 can be considerably reduced. .

次に、図１２に示すように、半導体構成体２、絶縁層１４およびハードシート１５の上面に上層絶縁膜形成用シート１６ａを配置するとともに、ベース板１の下面に下層絶縁膜形成用シート２３ａを配置する。この場合、上層絶縁膜形成用シート１６ａおよび下層絶縁膜形成用シート２３ａは、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、当初、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。   Next, as shown in FIG. 12, the upper insulating film forming sheet 16 a is disposed on the upper surface of the semiconductor structure 2, the insulating layer 14, and the hard sheet 15, and the lower insulating film forming sheet 23 a is disposed on the lower surface of the base plate 1. Place. In this case, the upper insulating film forming sheet 16a and the lower insulating film forming sheet 23a are not limited, but a sheet-like build-up material is preferable. As the build-up material, an epoxy resin or the like is initially used. There is one in which a silica filler is mixed in a thermosetting resin so that the thermosetting resin is in a semi-cured state.

次に、図示しない一対の加熱加圧板を用いて上下から上層絶縁膜形成用シート１６ａおよび下層絶縁膜形成用シート２３ａを加熱加圧すると、半導体構成体２、絶縁層１４およびハードシート１５の上面に上層絶縁膜１６が形成されるとともに、ベース板１の下面に下層絶縁膜２３が形成される。   Next, when the upper insulating film forming sheet 16a and the lower insulating film forming sheet 23a are heated and pressed from above and below using a pair of heating and pressing plates (not shown), the upper surfaces of the semiconductor structure 2, the insulating layer 14, and the hard sheet 15 are heated. In addition, an upper insulating film 16 is formed, and a lower insulating film 23 is formed on the lower surface of the base plate 1.

この場合、上層絶縁膜形成用シート１６ａと下層絶縁膜形成用シート２３ａとは同じ材料であり、したがって、その熱膨張係数は同じであり、そして、その厚さが同じであると、絶縁層１４の部分における厚さ方向の材料構成が対称的となる。この結果、加熱加圧により、上層絶縁膜形成用シート１６ａおよび下層絶縁膜形成用シート２３ａが厚さ方向に対称的に硬化収縮し、ひいては、ベース板１に発生する反りが低減され、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。   In this case, the upper insulating film forming sheet 16a and the lower insulating film forming sheet 23a are made of the same material, and therefore have the same thermal expansion coefficient and the same thickness. The material structure in the thickness direction in this part becomes symmetrical. As a result, the upper insulating film forming sheet 16a and the lower insulating film forming sheet 23a are cured and contracted symmetrically in the thickness direction by heating and pressurization, and as a result, warpage generated in the base plate 1 is reduced. Therefore, it is possible to make it difficult to hinder processing accuracy in the transport to the process and subsequent processes.

また、上層絶縁膜１６の上面は、上側の加熱加圧板３８の下面によって押さえ付けられるため、平坦面となる。また、下層絶縁膜２３の上面は、下側の加熱加圧板３９の上面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜１６の上面および下層絶縁膜２３の下面を平坦化するための研磨工程は不要である。   Further, since the upper surface of the upper insulating film 16 is pressed by the lower surface of the upper heating and pressing plate 38, it becomes a flat surface. Further, the upper surface of the lower insulating film 23 is pressed down by the upper surface of the lower heating / pressurizing plate 39, so that it becomes a flat surface. Therefore, a polishing step for flattening the upper surface of the upper insulating film 16 and the lower surface of the lower insulating film 23 is unnecessary.

なお、上層絶縁膜形成用シート１６ａおよび下層絶縁膜形成用シート２３ａとして、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、または、シリカフィラーが混入されない半硬化状態の熱硬化性樹脂のみからなるシート材を用いることもできる。   In addition, as the upper insulating film forming sheet 16a and the lower insulating film forming sheet 23a, a base material made of glass cloth or the like is impregnated with a thermosetting resin made of an epoxy resin or the like so that the thermosetting resin becomes a semi-cured state. Thus, a sheet-like prepreg material or a sheet material made only of a semi-cured thermosetting resin in which no silica filler is mixed can be used.

次に、図１３に示すように、レーザビームを照射するレーザ加工により、柱状電極１２の上面中央部に対応する部分における上層絶縁膜１６に開口部１７を形成する。次に、必要に応じて、開口部１７内等に発生したエポキシスミア等をデスミア処理により除去する。   Next, as shown in FIG. 13, an opening 17 is formed in the upper insulating film 16 in a portion corresponding to the central portion of the upper surface of the columnar electrode 12 by laser processing with laser beam irradiation. Next, the epoxy smear etc. which generate | occur | produced in the opening part 17 grade | etc., Are removed by a desmear process as needed.

次に、図１４に示すように、開口部１７を介して露出された柱状電極１２の上面を含む上層絶縁膜１６の上面全体に、銅の無電解メッキ等により、上層下地金属層１８を形成する。次に、上層下地金属層１８の上面にメッキレジスト膜４１をパターン形成する。この場合、上層配線１９形成領域に対応する部分におけるメッキレジスト膜４１には開口部４２が形成されている。   Next, as shown in FIG. 14, an upper base metal layer 18 is formed on the entire upper surface of the upper insulating film 16 including the upper surface of the columnar electrode 12 exposed through the opening 17 by electroless plating of copper or the like. To do. Next, a plating resist film 41 is patterned on the upper surface of the upper base metal layer 18. In this case, an opening 42 is formed in the plating resist film 41 in a portion corresponding to the upper layer wiring 19 formation region.

次に、下地金属層１９をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４１の開口部４２内の上層下地金属層１８の上面に上層配線１９を形成する。次に、メッキレジスト膜４１を剥離し、次いで、上層配線１９をマスクとして上層下地金属層１８の不要な部分をエッチングして除去すると、図１５に示すように、上層配線１９下にのみ上層下地金属層１８が残存される。   Next, by performing electrolytic plating of copper using the base metal layer 19 as a plating current path, the upper wiring 19 is formed on the upper surface of the upper base metal layer 18 in the opening 42 of the plating resist film 41. Next, the plating resist film 41 is peeled off, and then, unnecessary portions of the upper base metal layer 18 are removed by etching using the upper layer wiring 19 as a mask. As shown in FIG. The metal layer 18 remains.

次に、図１６に示すように、スクリーン印刷法やスピンコーティング法等により、上層配線１９を含む第２の上層絶縁膜２０の上面にソルダーレジスト膜２０ａを形成するとともに、下層絶縁膜２３の下面にソルダーレジスト膜２４ａを形成し、次いで、加熱すると、上層配線１９を含む第２の上層絶縁膜２０の上面に最上層絶縁膜２０が形成されるとともに、下層絶縁膜２３の下面に最下層絶縁膜２４が形成される。   Next, as shown in FIG. 16, a solder resist film 20a is formed on the upper surface of the second upper insulating film 20 including the upper wiring 19, and the lower surface of the lower insulating film 23 by screen printing or spin coating. Then, when the solder resist film 24a is formed and then heated, the uppermost insulating film 20 is formed on the upper surface of the second upper insulating film 20 including the upper wiring 19, and the lowermost insulating film is formed on the lower surface of the lower insulating film 23. A film 24 is formed.

この場合、最上層絶縁膜２０および最下層絶縁膜２４を形成するための各ソルダーレジスト膜２０ａ、２４ａは同じ材料であり、したがって、その熱膨張係数は同じであり、そして、その厚さが同じであると、絶縁層１４の部分における厚さ方向の材料構成が対称的となる。この結果、最上層絶縁膜２０および最下層絶縁膜２３を形成するための各ソルダーレジスト膜２０ａ、２４ａが厚さ方向に対称的に硬化収縮し、ひいては、ベース板１に発生する反りが低減され、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。   In this case, the solder resist films 20a and 24a for forming the uppermost insulating film 20 and the lowermost insulating film 24 are made of the same material, and therefore their thermal expansion coefficients are the same and their thicknesses are the same. If it is, the material structure of the thickness direction in the part of the insulating layer 14 will become symmetrical. As a result, the solder resist films 20a and 24a for forming the uppermost insulating film 20 and the lowermost insulating film 23 are cured and contracted symmetrically in the thickness direction, and as a result, warpage generated in the base plate 1 is reduced. In addition, it is possible to make it difficult to hinder the conveyance accuracy to the subsequent process and the processing accuracy in the subsequent process.

次に、上層配線１９の接続パッド部に対応する部分における最上層絶縁膜２０に、フォトリソグラフィ法により開口部２１を形成する。次に、開口部２１内およびその上方に半田ボール２２を上層配線１９の接続パッド部に接続させて形成する。   Next, an opening 21 is formed in the uppermost insulating film 20 in a portion corresponding to the connection pad portion of the upper layer wiring 19 by photolithography. Next, the solder balls 22 are formed in the opening 21 and above the connecting portion of the upper wiring 19 in and above the opening 21.

次に、図１７に示すように、互いに隣接する半導体構成体２間において、最上層絶縁膜２０、上層絶縁膜１６、ハードシート１５、絶縁層１４、ベース板１、下層絶縁膜２３および最下層絶縁膜２４を切断すると、図１に示す半導体装置が複数個得られる。   Next, as shown in FIG. 17, between the semiconductor structures 2 adjacent to each other, the uppermost insulating film 20, the upper insulating film 16, the hard sheet 15, the insulating layer 14, the base plate 1, the lower insulating film 23, and the lowermost layer. When the insulating film 24 is cut, a plurality of semiconductor devices shown in FIG. 1 are obtained.

このようにして得られた半導体装置では、絶縁層１４の上下にベース板１と同じ材料で同じ厚さのハードシート１５およびベース板１が設けられ、その上下に上層絶縁膜１６および該上層絶縁膜１６と同じ材料でほぼ同じ厚さの下地絶縁膜２３が設けられ、その上下に最上層絶縁膜２０および該最上層絶縁膜２０と同じ材料でほぼ同じ厚さの最下地絶縁膜２４が設けられているので、この部分における厚さ方向の材料構成がほぼ対称的となり、したがって、全体として反りにくい構造とすることができる。   In the semiconductor device thus obtained, the hard sheet 15 and the base plate 1 made of the same material as the base plate 1 and having the same thickness are provided above and below the insulating layer 14, and the upper insulating film 16 and the upper insulating layer are provided above and below the hard sheet 15. A base insulating film 23 having the same material and the same thickness as the film 16 is provided, and an uppermost insulating film 20 and an uppermost insulating film 24 having the same thickness and the same material as the uppermost insulating film 20 are provided above and below the base insulating film 23. Therefore, the material composition in the thickness direction in this portion is almost symmetrical, and therefore, the overall structure is difficult to warp.

ところで、上記製造方法では、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して、上層配線１９および半田ボール２２の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１１に示す製造工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。   By the way, in the manufacturing method, a plurality of semiconductor structures 2 are arranged on the base plate 1 via the adhesive layer 3, and the formation of the upper layer wiring 19 and the solder balls 22 is collectively performed on the plurality of semiconductor structures 2. And then dividing into a plurality of semiconductor devices, so that the manufacturing process can be simplified. Moreover, since the several semiconductor structure 2 can be conveyed with the base board 1 after the manufacturing process shown in FIG. 11, a manufacturing process can also be simplified by this.

（第２実施形態）
図１８はこの発明の第２実施形態を説明するための所定の工程の断面図を示す。まず、上記第１実施形態では、図１０に示す工程後に、図１１に示すように、絶縁層１４およびハードシート１５を形成し、次いで、図１２に示すように、上層絶縁膜１６および下層絶縁膜２３を形成している。 (Second Embodiment)
FIG. 18 is a sectional view of a predetermined step for explaining the second embodiment of the present invention. First, in the first embodiment, after the step shown in FIG. 10, the insulating layer 14 and the hard sheet 15 are formed as shown in FIG. 11, and then, as shown in FIG. 12, the upper insulating film 16 and the lower insulating layer are formed. A film 23 is formed.

これに対し、この発明の第２実施形態では、図１０に示す工程後に、図１８に示すように、ハードシート１５の上面に上層絶縁膜形成用シート１６ａを配置するとともに、ベース板１の下面に下層絶縁膜形成用シート２３ａを配置し、次いで、一対の加熱加圧板を用いて上下から加熱加圧して、例えば、図１２に示すように、絶縁層１４、ハードシート１５、上層絶縁膜１６および下層絶縁膜２３を同時に形成する。したがって、この実施形態では、上記第１実施形態と比較して、加熱加圧工程数を少なくすることができる。   On the other hand, in the second embodiment of the present invention, after the step shown in FIG. 10, the upper insulating film forming sheet 16a is arranged on the upper surface of the hard sheet 15 and the lower surface of the base plate 1 as shown in FIG. The lower insulating film forming sheet 23a is disposed on the substrate, and then heated and pressed from above and below using a pair of heating and pressing plates, for example, as shown in FIG. 12, the insulating layer 14, the hard sheet 15, and the upper insulating film 16 And the lower insulating film 23 is formed simultaneously. Therefore, in this embodiment, the number of heating and pressing steps can be reduced as compared with the first embodiment.

ところで、上述の如く、ハードシート１５を用いると、半導体構成体２の上面に回り込む溶融樹脂の量をかなり少なくすることができる。したがって、絶縁層１４、ハードシート１５、上層絶縁膜１６および下層絶縁膜２３を同時に形成する場合には、半導体構成体２の上面に回り込む溶融樹脂の量がかなり少ないため、半導体構成体２上において、回り込んだ溶融樹脂を含む上層絶縁膜１６の厚さをほぼ均一にすることができる。この結果、図１３に示すように、上層絶縁膜１６に開口部１７を形成するためのレーザ加工が容易となる。換言すれば、上層絶縁膜１６に開口部１７を形成するためのレーザ加工が容易となるため、絶縁層１４、ハードシート１５、上層絶縁膜１６および下層絶縁膜２３を同時に形成することが可能となる。   By the way, as described above, when the hard sheet 15 is used, the amount of the molten resin that wraps around the upper surface of the semiconductor structure 2 can be considerably reduced. Therefore, when the insulating layer 14, the hard sheet 15, the upper insulating film 16 and the lower insulating film 23 are formed at the same time, the amount of molten resin that goes around the upper surface of the semiconductor structure 2 is considerably small. Thus, the thickness of the upper insulating film 16 including the melted molten resin can be made substantially uniform. As a result, as shown in FIG. 13, laser processing for forming the opening 17 in the upper insulating film 16 is facilitated. In other words, laser processing for forming the opening 17 in the upper insulating film 16 is facilitated, so that the insulating layer 14, the hard sheet 15, the upper insulating film 16, and the lower insulating film 23 can be formed simultaneously. Become.

（第３実施形態）
図１９はこの発明の第３実施形態を説明するための所定の工程の断面図を示す。まず、上記第１実施形態では、図１０に示すように、半導体構成体２の周囲におけるベース板１の上面に、格子状の２枚の絶縁層形成用シート１４ａ、１４ｂおよび同じく格子状の１枚のハードシート１５を積層して配置している。 (Third embodiment)
FIG. 19 is a sectional view of a predetermined process for explaining the third embodiment of the present invention. First, in the first embodiment, as shown in FIG. 10, two grid-like insulating layer forming sheets 14 a and 14 b and a grid-like 1 are formed on the upper surface of the base plate 1 around the semiconductor structure 2. The hard sheets 15 are stacked and arranged.

これに対し、この発明の第３実施形態では、まず、図１９に示すように、半導体構成体２の周囲におけるベース板１の上面に、スクリーン印刷法やスピンコーティング法等により、少なくとも液状の熱硬化性樹脂を含む材料からなる絶縁層形成用層１４ｃを形成する。次に、絶縁層形成用層１４ｃの上面に格子状のハードシート１５を配置する。   In contrast, in the third embodiment of the present invention, first, as shown in FIG. 19, at least liquid heat is applied to the upper surface of the base plate 1 around the semiconductor structure 2 by screen printing, spin coating, or the like. An insulating layer forming layer 14c made of a material containing a curable resin is formed. Next, the lattice-shaped hard sheet 15 is disposed on the upper surface of the insulating layer forming layer 14c.

次に、ハードシート１５の上面に上層絶縁膜形成用シート１６ａを配置するとともに、ベース板１の下面に下層絶縁膜形成用シート２３ａを配置し、次いで、一対の加熱加圧板を用いて上下から加熱加圧して、例えば、図１２に示すように、絶縁層１４、ハードシート１５、上層絶縁膜１６および下層絶縁膜２３を同時に形成する。したがって、この実施形態でも、上記第１実施形態と比較して、加熱加圧工程数を少なくすることができる。   Next, the upper insulating film forming sheet 16a is arranged on the upper surface of the hard sheet 15, and the lower insulating film forming sheet 23a is arranged on the lower surface of the base plate 1, and then from above and below using a pair of heating and pressing plates. For example, as shown in FIG. 12, the insulating layer 14, the hard sheet 15, the upper insulating film 16, and the lower insulating film 23 are simultaneously formed by heating and pressing. Therefore, also in this embodiment, the number of heating and pressing steps can be reduced as compared with the first embodiment.

（第４実施形態）
図２０はこの発明の第４実施形態を説明するための所定の工程の断面図を示す。まず、上記第１実施形態では、図１０に示すように、半導体構成体２の周囲におけるベース板１の上面に、格子状の２枚の絶縁層形成用シート１４ａ、１４ｂおよび同じく格子状の１枚のハードシート１５を積層して配置している。 (Fourth embodiment)
FIG. 20 is a sectional view of a predetermined process for explaining the fourth embodiment of the present invention. First, in the first embodiment, as shown in FIG. 10, two grid-like insulating layer forming sheets 14 a and 14 b and a grid-like 1 are formed on the upper surface of the base plate 1 around the semiconductor structure 2. The hard sheets 15 are stacked and arranged.

これに対し、この発明の第４実施形態では、まず、図２０に示すように、平面方形状のハードシート１５の上面に、スクリーン印刷法やスピンコーティング法等により、少なくとも液状の熱硬化性樹脂を含む材料を塗布し、熱硬化性樹脂を半硬化状態とした絶縁層形成用層１４ｄを一体形成する。   On the other hand, in the fourth embodiment of the present invention, as shown in FIG. 20, first, at least a liquid thermosetting resin is formed on the upper surface of the planar rectangular hard sheet 15 by a screen printing method, a spin coating method, or the like. The insulating layer forming layer 14d in which the thermosetting resin is made into a semi-cured state is integrally formed.

次に、図２１に示すように、絶縁層形成用層１４ｄおよびハードシート１５に、パンチング、あるいは、ドリルまたはルーター加工等により、複数の開口部３５ａ、３６を形成し、絶縁層形成用層１４ｄおよびハードシート１５を格子状とする。次に、図１０を参照して説明すると、図２０に示すものの上下を反転して、半導体構成体２の周囲におけるベース板１の上面に配置する。したがって、この実施形態では、上記第１実施形態と比較して、絶縁層形成用層１４ｄおよびハードシート１５の配置工程数を少なくすることができる。   Next, as shown in FIG. 21, a plurality of openings 35a, 36 are formed in the insulating layer forming layer 14d and the hard sheet 15 by punching, drilling or router processing, and the like. And let the hard sheet 15 be a grid | lattice form. Next, referring to FIG. 10, the one shown in FIG. 20 is inverted and placed on the upper surface of the base plate 1 around the semiconductor structure 2. Therefore, in this embodiment, the number of arrangement steps of the insulating layer forming layer 14d and the hard sheet 15 can be reduced as compared with the first embodiment.

（第５実施形態）
図２２はこの発明の第５実施形態を説明するための所定の工程の断面図を示す。まず、上記第１実施形態では、図１０に示すように、絶縁層形成用シート１４ａ、１４ｂ上に１枚のハードシート１５を配置している。これに対し、この発明の第５実施形態では、図２２に示すように、同じ厚さの２枚の絶縁層形成用シート１４ａ、１４ｂ間に１枚の別のハードシート４３を介在させる。すなわち、同じ厚さの偶数枚の絶縁層形成用シートを積層するとともに、これらの絶縁層形成用シート間に奇数枚の別のハードシートを厚さ方向に対称的となるように介在させても、この部分における厚さ方向の材料構成を対称的とすることができる。 (Fifth embodiment)
FIG. 22 is a sectional view of a predetermined process for explaining the fifth embodiment of the present invention. First, in the first embodiment, as shown in FIG. 10, one hard sheet 15 is disposed on the insulating layer forming sheets 14a and 14b. On the other hand, in the fifth embodiment of the present invention, as shown in FIG. 22, one other hard sheet 43 is interposed between two insulating layer forming sheets 14a and 14b having the same thickness. That is, even when an even number of insulating layer forming sheets having the same thickness are laminated, an odd number of other hard sheets may be interposed between these insulating layer forming sheets so as to be symmetrical in the thickness direction. The material structure in the thickness direction in this portion can be made symmetrical.

（第６実施形態）
図２３はこの発明の第６実施形態を説明するための所定の工程の断面図を示す。まず、上記第１実施形態では、ベース板１として、少なくとも熱硬化性樹脂を含む材料からなるものを用い、ハードシート１５として、ベース板１と同じ材料で同じ厚さのものを用いている。これに対し、この発明の第６実施形態では、図２３に示すように、ベース板１ａとして、銅やステンレス鋼等からなる金属シートを用い、ハードシート１５ａとして、ベース板１ａと同じ材料で同じ厚さのものを用いる。すなわち、ベース板１ａおよびハードシート１５ａは、少なくとも熱硬化性樹脂を含む材料からなるものに限らず、銅やステンレス鋼等からなる金属シートであってもよい。また、ベース板１およびハードシート１５として、セラミック基板やガラス基板等を用いてもよい。 (Sixth embodiment)
FIG. 23 is a sectional view of a predetermined process for explaining the sixth embodiment of the present invention. First, in the first embodiment, the base plate 1 is made of a material containing at least a thermosetting resin, and the hard sheet 15 is made of the same material and the same thickness as the base plate 1. On the other hand, in the sixth embodiment of the present invention, as shown in FIG. 23, a metal sheet made of copper, stainless steel, or the like is used as the base plate 1a, and the hard sheet 15a is the same in the same material as the base plate 1a. Thickness is used. That is, the base plate 1a and the hard sheet 15a are not limited to those made of a material containing at least a thermosetting resin, but may be metal sheets made of copper, stainless steel, or the like. Further, as the base plate 1 and the hard sheet 15, a ceramic substrate, a glass substrate, or the like may be used.

そして、この実施形態では、ハードシート１５ａの上面に上層絶縁膜形成用シート１６ａを配置するとともに、ベース板１の下面に下層絶縁膜形成用シート２３ａを配置して、絶縁層形成用シート１４ａ、１４ｂの部分における厚さ方向の材料構成を対称的とし、次いで、一対の加熱加圧板を用いて上下から加熱加圧して、絶縁層１４、ハードシート１５ａ、上層絶縁膜１６および下層絶縁膜２３を同時に形成する。   In this embodiment, the upper insulating film forming sheet 16a is arranged on the upper surface of the hard sheet 15a, and the lower insulating film forming sheet 23a is arranged on the lower surface of the base plate 1, so that the insulating layer forming sheet 14a, The material structure in the thickness direction in the portion 14b is made symmetrical, and then heated and pressed from above and below using a pair of heating and pressing plates, the insulating layer 14, the hard sheet 15a, the upper insulating film 16 and the lower insulating film 23 are formed. Form at the same time.

なお、図２３において、ベース板１ａまたはハードシート１５ａの一方を銅やステンレス鋼等からなる金属シートによって形成し、他方を熱膨張係数が一方の熱膨張係数とほぼ同じである、少なくとも熱硬化性樹脂を含む材料によって形成するようにしてもよい。例えば、銅の熱膨張係数は約１６ｐｐｍ／℃であり、ステンレス鋼の熱膨張係数は１６ｐｐｍ／℃である。一方、本硬化されたガラス布基材エポキシ樹脂の熱膨張係数は１０〜２０ｐｐｍ／℃であるので、ハードシート１５を熱膨張係数がベース板１の熱膨張係数とほぼ同じである、少なくとも熱硬化性樹脂を含む材料によって形成することができる。   In FIG. 23, at least one of the base plate 1a and the hard sheet 15a is formed of a metal sheet made of copper, stainless steel, or the like, and the other has a thermal expansion coefficient substantially equal to that of the one, at least thermosetting. You may make it form with the material containing resin. For example, copper has a coefficient of thermal expansion of about 16 ppm / ° C, and stainless steel has a coefficient of thermal expansion of 16 ppm / ° C. On the other hand, since the thermal expansion coefficient of the fully cured glass cloth base epoxy resin is 10 to 20 ppm / ° C., the thermal expansion coefficient of the hard sheet 15 is almost the same as the thermal expansion coefficient of the base plate 1. It can be formed of a material containing a conductive resin.

（第７実施形態）
図２４はこの発明の第７実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、エポキシ系樹脂等の熱硬化性樹脂からなる下層絶縁膜２３を有せず、ベース板１の下面にソルダーレジストからなる最下層絶縁膜２４を設けた点である。 (Seventh embodiment)
FIG. 24 is a sectional view of a semiconductor device as a seventh embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 1 is that it does not have the lower insulating film 23 made of a thermosetting resin such as an epoxy resin, and the lowermost insulating film 24 made of a solder resist on the lower surface of the base plate 1. This is the point.

ここで、図１１を参照して説明すると、加熱加圧後において、ベース板１、ベース板１上に設けられた半導体構成体２、半導体構成体２の周囲におけるベース板１上に設けられた絶縁層１４および絶縁層１４の上面に埋め込まれたハードシート１５からなる部分は、図１に示す半導体装置全体から見ると、厚さ方向の大部分を占め、全体の剛性の大部分を占めている部分であり、全体の反りに最も効いてくる部分である。   Here, with reference to FIG. 11, after heating and pressing, the base plate 1, the semiconductor structure 2 provided on the base plate 1, and the base plate 1 around the semiconductor structure 2 are provided. The portion made of the insulating layer 14 and the hard sheet 15 embedded in the upper surface of the insulating layer 14 occupies most of the thickness direction and occupies most of the entire rigidity when viewed from the whole semiconductor device shown in FIG. It is the part that is most effective for the overall warp.

したがって、図２４に示す半導体装置のように、エポキシ系樹脂等の熱硬化性樹脂からなる下層絶縁膜２３を有せず、ベース板１の下面にソルダーレジストからなる最下層絶縁膜２４を設けたものであっても、ベース板１の反りを許容範囲内に抑えることができる。なお、ソルダーレジストの収縮はエポキシ系樹脂等の熱硬化性樹脂と比較してかなり大きいので、エポキシ系樹脂等の熱硬化性樹脂からなる下層絶縁膜２３を省略しても、ソルダーレジストからなる最下層絶縁膜２４を省略することは好ましくない。   Therefore, unlike the semiconductor device shown in FIG. 24, the lower insulating film 23 made of a solder resist is provided on the lower surface of the base plate 1 without the lower insulating film 23 made of a thermosetting resin such as an epoxy resin. Even if it is a thing, the curvature of the base board 1 can be suppressed in a tolerance | permissible_range. Since the shrinkage of the solder resist is considerably larger than that of a thermosetting resin such as an epoxy resin, even if the lower insulating film 23 made of a thermosetting resin such as an epoxy resin is omitted, the shrinkage of the solder resist is the highest. It is not preferable to omit the lower insulating film 24.

すなわち、絶縁層１４の部分における厚さ方向の材料構成の対称性は、ベース板１の反りを許容範囲内に抑えることができれば、多少崩れていてもよい。したがって、ハードシート１５の厚さがベース板１の厚さと多少異なっていてもよく、また、最下層絶縁膜２４の厚さが最上層絶縁膜２０の厚さと多少異なっていてもよい。また、下層絶縁膜２３を省略しない場合には、下層絶縁膜２３の厚さが上層絶縁膜１６の厚さと多少異なっていてもよい。   That is, the symmetry of the material structure in the thickness direction in the insulating layer 14 may be slightly broken as long as the warp of the base plate 1 can be suppressed within an allowable range. Therefore, the thickness of the hard sheet 15 may be slightly different from the thickness of the base plate 1, and the thickness of the lowermost insulating film 24 may be slightly different from the thickness of the uppermost insulating film 20. When the lower insulating film 23 is not omitted, the thickness of the lower insulating film 23 may be slightly different from the thickness of the upper insulating film 16.

（第８実施形態）
図２５はこの発明の第８実施形態としての半導体装置の断面図を示す。この半導体装置の半導体構成体２において、図１に示す半導体構成体２と異なる点は、柱状電極１２および封止膜１３を有せず、外部接続用電極としての接続パッド部を有する配線１１を有する点である。この場合、上層下地金属層１８を含む上層配線１９の一端部は、上層絶縁膜１６の開口部１７を介して配線１１の接続パッド部に接続されている。 (Eighth embodiment)
FIG. 25 is a sectional view of a semiconductor device as an eighth embodiment of the present invention. The semiconductor structure 2 of this semiconductor device is different from the semiconductor structure 2 shown in FIG. 1 in that it does not have the columnar electrode 12 and the sealing film 13 but has a wiring 11 having a connection pad portion as an external connection electrode. It is a point. In this case, one end portion of the upper wiring 19 including the upper base metal layer 18 is connected to the connection pad portion of the wiring 11 through the opening 17 of the upper insulating film 16.

（第９実施形態）
図２６はこの発明の第９実施形態としての半導体装置の断面図を示す。この半導体装置の半導体構成体２において、図２５に示す半導体構成体２と異なる点は、配線１１を含む保護膜８の上面にエポキシ系樹脂やポリイミド系樹脂等からなるオーバーコート膜４３を設けた点である。この場合、配線１１の接続パッド部に対応する部分におけるオーバーコート膜４３には開口部４４が設けられている。そして、上層下地金属層１８を含む上層配線１９の一端部は、上層絶縁膜１６およびオーバーコート膜４３の開口部１７、４４を介して配線１１の接続パッド部に接続されている。 (Ninth embodiment)
FIG. 26 is a sectional view of a semiconductor device as a ninth embodiment of the invention. The semiconductor structure 2 of this semiconductor device is different from the semiconductor structure 2 shown in FIG. 25 in that an overcoat film 43 made of an epoxy resin or a polyimide resin is provided on the upper surface of the protective film 8 including the wiring 11. Is a point. In this case, an opening 44 is provided in the overcoat film 43 in a portion corresponding to the connection pad portion of the wiring 11. One end portion of the upper wiring 19 including the upper base metal layer 18 is connected to the connection pad portion of the wiring 11 through the upper insulating film 16 and the openings 17 and 44 of the overcoat film 43.

なお、図２６において、半導体構成体２は、当初、オーバーコート膜４３に開口部４４が設けられていないものであってもよい。そして、この場合には、図１３を参照して説明すると、レーザビームを照射するレーザ加工により、上層絶縁膜１６およびおよびオーバーコート膜４３に開口部１７、４４を連続して形成するようにすればよい。   In FIG. 26, the semiconductor structure 2 may initially be one in which the opening 44 is not provided in the overcoat film 43. In this case, referring to FIG. 13, the openings 17 and 44 are continuously formed in the upper insulating film 16 and the overcoat film 43 by laser processing with laser beam irradiation. That's fine.

（第１０実施形態）
図２７はこの発明の第１０実施形態としての半導体装置の断面図を示す。この半導体装置の半導体構成体２において、図２６に示す半導体構成体２と異なる点は、オーバーコート膜４３の開口部４４内およびその近傍のオーバーコート膜４３の上面に下地金属層４５および外部接続用電極としての上層接続パッド４６を設けて点である。この場合、下地金属層４５を含む上層接続パッド４６は、配線１１の接続パッド部に接続されている。また、上層下地金属層１８を含む上層配線１９の一端部は、上層絶縁膜１６の開口部１７を介して上層接続パッド４６に接続されている。 (10th Embodiment)
FIG. 27 is a sectional view of a semiconductor device as a tenth embodiment of the present invention. The semiconductor structure 2 of this semiconductor device is different from the semiconductor structure 2 shown in FIG. 26 in that the base metal layer 45 and the external connection are formed on the upper surface of the overcoat film 43 in and near the opening 44 of the overcoat film 43. An upper layer connection pad 46 is provided as a working electrode. In this case, the upper layer connection pad 46 including the base metal layer 45 is connected to the connection pad portion of the wiring 11. One end portion of the upper layer wiring 19 including the upper base metal layer 18 is connected to the upper layer connection pad 46 through the opening 17 of the upper layer insulating film 16.

ここで、図２５〜図２７に示す半導体構成体２では、特に、図１に示す封止膜１３を有していないため、上面側がどちらかと言えば機械的ダメージに弱い。そこで、図２５〜図２７に示す半導体装置を製造する場合には、図１１に示す加熱加圧工程を採用するよりも、図１８および図１９に示す加熱加圧工程を採用すると、上層絶縁膜形成用シート１６ａによる加圧力緩和により、半導体構成体２の上面側への機械的ダメージを小さくすることができる。   Here, in the semiconductor structure 2 shown in FIGS. 25 to 27, since the sealing film 13 shown in FIG. 1 is not particularly provided, the upper surface side is somewhat susceptible to mechanical damage. Therefore, when the semiconductor device shown in FIGS. 25 to 27 is manufactured, if the heating and pressing process shown in FIGS. 18 and 19 is adopted rather than the heating and pressing process shown in FIG. By reducing the applied pressure by the forming sheet 16a, mechanical damage to the upper surface side of the semiconductor structure 2 can be reduced.

（第１１実施形態）
図２８はこの発明の第１１実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、ハードシート１５の上面および下面に銅箔等の金属箔からなる上面配線５１および下面配線５２を設けた点である。この場合、上面配線５１はべたパターンからなるグラウンド配線であり、下面配線５２はべたパターンからなる電源配線である。 (Eleventh embodiment)
FIG. 28 is a sectional view of a semiconductor device as an eleventh embodiment of the present invention. This semiconductor device is greatly different from the case shown in FIG. 1 in that an upper surface wiring 51 and a lower surface wiring 52 made of a metal foil such as a copper foil are provided on the upper surface and the lower surface of the hard sheet 15. In this case, the upper surface wiring 51 is a ground wiring made of a solid pattern, and the lower surface wiring 52 is a power supply wiring made of a solid pattern.

そして、下面配線５２は、ハードシート１５内に設けられた上下導通部５３を介して、ハードシート１５の上面に設けられた中継配線５４に接続されている。下地金属層１８を含む上層配線１９の一部の一端部は、上層絶縁膜１６の開口部５５を介して上面配線５１に接続されている。下地金属層１８を含む上層配線１９の他の一部の一端部は、上層絶縁膜１６の開口部５６を介して中継配線５４に接続されている。   The lower surface wiring 52 is connected to the relay wiring 54 provided on the upper surface of the hard sheet 15 via the vertical conduction portion 53 provided in the hard sheet 15. One end of a part of the upper layer wiring 19 including the base metal layer 18 is connected to the upper surface wiring 51 through the opening 55 of the upper layer insulating film 16. One end of another part of the upper wiring 19 including the base metal layer 18 is connected to the relay wiring 54 through the opening 56 of the upper insulating film 16.

なお、図２８において、上面配線５１がべたパターンからなるグラウンド配線であるので、このグラウンド配線を構成する上面配線５１と上層絶縁膜１６上の上層配線１９とにより、マイクロストリップライン構造を形成するようにしてもよい。また、ハードシート１５の上面のみに、べたパターンからなるグラウンド配線または電源配線を上層配線１９に接続させて設けるようにしてもよい。また、ハードシート１５の上面のみに、通常の配線パターンを上層配線１９に接続させて設けるようにしてもよい。   In FIG. 28, since the upper surface wiring 51 is a ground wiring having a solid pattern, the upper surface wiring 51 constituting the ground wiring and the upper layer wiring 19 on the upper insulating film 16 form a microstrip line structure. It may be. Further, a ground wiring or a power wiring made of a solid pattern may be provided only on the upper surface of the hard sheet 15 so as to be connected to the upper layer wiring 19. Further, a normal wiring pattern may be provided only on the upper surface of the hard sheet 15 so as to be connected to the upper layer wiring 19.

（第１２実施形態）
図２９はこの発明の第１２実施形態としての半導体装置の断面図を示す。この半導体装置において、図２８に示す場合と大きく異なる点は、ベース板１の上面および下面に銅箔等の金属箔からなるべた状の放熱層５７、５８を設けた点である。なお、ベース板１のいずれか一方の面のみに放熱層を設けるようにしてもよい。 (Twelfth embodiment)
FIG. 29 is a sectional view of a semiconductor device as a twelfth embodiment of the present invention. This semiconductor device is greatly different from the case shown in FIG. 28 in that solid heat radiation layers 57 and 58 made of a metal foil such as a copper foil are provided on the upper surface and the lower surface of the base plate 1. In addition, you may make it provide a thermal radiation layer only in any one surface of the base board 1. FIG.

（第１３実施形態）
図３０はこの発明の第１３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、上層絶縁膜、上層配線および下層絶縁膜を２層とした点である。すなわち、第１の上層配線１９Ａ含む第１の上層絶縁膜１６Ａの上面には第１の上層絶縁膜１６Ａと同じ材料からなる第２の上層絶縁膜１６Ｂが設けられている。第２の上層絶縁膜１６Ｂの上面には下地金属層１８Ｂを含む第２の上層配線１９Ｂが設けられている。 (13th Embodiment)
FIG. 30 is a sectional view of a semiconductor device as a thirteenth embodiment of the present invention. This semiconductor device is greatly different from the case shown in FIG. 1 in that the upper insulating film, the upper wiring, and the lower insulating film have two layers. That is, a second upper layer insulating film 16B made of the same material as the first upper layer insulating film 16A is provided on the upper surface of the first upper layer insulating film 16A including the first upper layer wiring 19A. A second upper layer wiring 19B including a base metal layer 18B is provided on the upper surface of the second upper layer insulating film 16B.

下地金属層１８Ａを含む第１の上層配線１９Ａの一端部は、第１の上層絶縁膜１６Ａの開口部１７Ａを介して柱状電極１２の上面に接続されている。下地金属層１８Ｂを含む第２の上層配線１９Ｂの一端部は、第２の上層絶縁膜１６Ｂの開口部１７Ｂを介して第１の上層配線１９Ａの接続パッド部に接続されている。半田ボール２２は、最上層絶縁膜２２の開口部２１を介して第２の上層配線１９Ｂの接続パッド部に接続されている。   One end of the first upper layer wiring 19A including the base metal layer 18A is connected to the upper surface of the columnar electrode 12 through the opening 17A of the first upper layer insulating film 16A. One end portion of the second upper layer wiring 19B including the base metal layer 18B is connected to the connection pad portion of the first upper layer wiring 19A through the opening 17B of the second upper layer insulating film 16B. The solder ball 22 is connected to the connection pad portion of the second upper layer wiring 19B through the opening 21 of the uppermost insulating film 22.

そして、製造工程中および製造工程後におけるベース板１の反りを低減するため、ベース板１の下面には第１の上層絶縁膜１６Ａと同じ材料で同一の厚さの第１の下層絶縁膜２３Ａが設けられ、第１の下層絶縁膜２３Ａの下面に第２の上層絶縁膜１６Ｂと同じ材料で同一の厚さの第２の下層絶縁膜２３Ｂが設けられ、第２の下層絶縁膜２３Ｂの下面に最上層絶縁膜２０と同じ材料で同一の厚さの最下層絶縁膜２４が設けられている。なお、上層絶縁膜、上層配線および下層絶縁膜は３層以上としてもよい。   In order to reduce warpage of the base plate 1 during and after the manufacturing process, the lower surface of the base plate 1 has a first lower insulating film 23A having the same material and thickness as the first upper insulating film 16A. A second lower insulating film 23B having the same material and thickness as the second upper insulating film 16B is provided on the lower surface of the first lower insulating film 23A, and the lower surface of the second lower insulating film 23B. The lowermost insulating film 24 having the same material and the same thickness as the uppermost insulating film 20 is provided. Note that the upper insulating film, the upper wiring, and the lower insulating film may have three or more layers.

（その他の実施形態）
上記第１実施形態では、図１７に示すように、互いに隣接する半導体構成体２間において切断したが、これに限らず、２個またはそれ以上の半導体構成体２を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、複数で１組の半導体構成体２は同種、異種のいずれであってもよい。 (Other embodiments)
In the first embodiment, as shown in FIG. 17, the semiconductor structure 2 is cut between adjacent semiconductor structures 2. However, the present invention is not limited to this. A chip module type semiconductor device may be obtained. In this case, the plurality of sets of semiconductor structures 2 may be the same type or different types.

この発明の第１実施形態としての半導体装置の断面図。1 is a cross-sectional view of a semiconductor device as a first embodiment of the present invention. 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面 図。Sectional drawing of what was prepared initially in an example of the manufacturing method of the semiconductor device shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. 図１３に続く工程の断面図。Sectional drawing of the process following FIG. 図１４に続く工程の断面図。FIG. 15 is a cross-sectional view of the process following FIG. 14. 図１５に続く工程の断面図。FIG. 16 is a cross-sectional view of the process following FIG. 15. 図１６に続く工程の断面図。FIG. 17 is a cross-sectional view of the process following FIG. 16. この発明の第２実施形態を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined process shown in order to demonstrate 2nd Embodiment of this invention. この発明の第３実施形態を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined process shown in order to demonstrate 3rd Embodiment of this invention. この発明の第４実施形態を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined | prescribed process shown in order to demonstrate 4th Embodiment of this invention. 図２０に続く工程の断面図。FIG. 21 is a cross-sectional view of the process following FIG. 20. この発明の第５実施形態を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined | prescribed process shown in order to demonstrate 5th Embodiment of this invention. この発明の第６実施形態を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined process shown in order to demonstrate 6th Embodiment of this invention. この発明の第７実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 7th Embodiment of this invention. この発明の第８実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 8th Embodiment of this invention. この発明の第９実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 9th Embodiment of this invention. この発明の第１０実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 10th Embodiment of this invention. この発明の第１１実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 11th Embodiment of this invention. この発明の第１２実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 12th Embodiment of this invention. この発明の第１３実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 13th Embodiment of this invention.

符号の説明Explanation of symbols

１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５ 接続パッド
１１ 配線
１２ 柱状電極（外部接続用電極）
１３ 封止膜
１４ 絶縁層
１５ ハードシート
１６ 上層絶縁膜
１９ 上層配線（配線）
２０ 最上層絶縁膜
２２ 半田ボール
２３ 下層絶縁膜
２４ 最下層絶縁膜 DESCRIPTION OF SYMBOLS 1 Base board 2 Semiconductor structure 3 Adhesion layer 4 Silicon substrate 5 Connection pad 11 Wiring 12 Columnar electrode (electrode for external connection)
13 Sealing film 14 Insulating layer 15 Hard sheet 16 Upper layer insulating film 19 Upper layer wiring (wiring)
20 Uppermost layer insulating film 22 Solder ball 23 Lower layer insulating film 24 Lowermost layer insulating film

Claims (20)

ベース板と、前記ベース板上に設けられ、且つ、半導体基板、該半導体基板上に設けられた複数の柱状電極および上面が前記柱状電極と面一とされた封止膜を有する半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記絶縁層上に設けられたハードシートと、前記半導体構成体の柱状電極に接続された配線とを有することを特徴とする半導体装置。   A semiconductor substrate having a base plate, a semiconductor substrate, a plurality of columnar electrodes provided on the semiconductor substrate, and a sealing film having an upper surface flush with the columnar electrode; And an insulating layer provided on the base plate around the semiconductor structure, a hard sheet provided on the insulating layer, and a wiring connected to the columnar electrode of the semiconductor structure. A semiconductor device. 請求項１に記載の発明において、前記ハードシートは前記ベース板と同じ材料からなることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the hard sheet is made of the same material as the base plate. 請求項１に記載の発明において、前記ハードシートの厚さは前記ベース板の厚さと同じであることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the thickness of the hard sheet is the same as the thickness of the base plate. 請求項１に記載の発明において、前記ベース板および前記ハードシートは少なくとも熱硬化性樹脂を含む材料からなることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the base plate and the hard sheet are made of a material containing at least a thermosetting resin. 請求項４に記載の発明において、前記ベース板および前記ハードシートは無機材料からなる基材を有することを特徴とする半導体装置。   5. The semiconductor device according to claim 4, wherein the base plate and the hard sheet have a base material made of an inorganic material. 請求項１に記載の発明において、前記ハードシートは前記絶縁層と同じ材料からなることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the hard sheet is made of the same material as the insulating layer. 請求項１に記載の発明において、前記ハードシートは熱膨張係数が前記ベース板の熱膨張係数と実質的に同じである材料からなることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the hard sheet is made of a material having a thermal expansion coefficient substantially the same as the thermal expansion coefficient of the base plate. 請求項１に記載の発明において、前記ベース板または前記ハードシートの一方は金属シートからなり、他方は少なくとも熱硬化性樹脂を含む材料からなることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein one of the base plate and the hard sheet is made of a metal sheet, and the other is made of a material containing at least a thermosetting resin. 請求項８に記載の発明において、前記金属シートは銅またはステンレス鋼からなることを特徴とする半導体装置。   9. The semiconductor device according to claim 8, wherein the metal sheet is made of copper or stainless steel. 請求項１に記載の発明において、前記ハードシートは前記絶縁層の上面に埋め込まれていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the hard sheet is embedded in an upper surface of the insulating layer. 請求項１０に記載の発明において、前記ハードシートの上面は前記絶縁層の上面と面一であることを特徴とする半導体装置。   11. The semiconductor device according to claim 10, wherein an upper surface of the hard sheet is flush with an upper surface of the insulating layer. 請求項１に記載の発明において、前記ハードシートと同じ材料からなる別のハードシートが前記絶縁層中に設けられていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein another hard sheet made of the same material as that of the hard sheet is provided in the insulating layer. 請求項１に記載の発明において、前記配線は前記半導体構成体、前記絶縁層および前記ハードシート上に設けられた上層絶縁膜上に設けられた上層配線であることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the wiring is an upper layer wiring provided on an upper insulating film provided on the semiconductor structure, the insulating layer, and the hard sheet. 請求項１３に記載の発明において、前記ベース板下に前記上層絶縁膜と同じ材料からなる下層絶縁膜が設けられていることを特徴とする半導体装置。   14. The semiconductor device according to claim 13, wherein a lower insulating film made of the same material as the upper insulating film is provided under the base plate. 請求項１３に記載の発明において、前記上層配線の接続パッド部を除く部分を覆う最上層絶縁膜と、前記ベース板の最下面に設けられ、且つ、前記最上層絶縁膜と同じ材料からなる最下層絶縁膜とを有することを特徴とする半導体装置。   In the invention according to claim 13, an uppermost insulating film covering a portion excluding the connection pad portion of the upper layer wiring, and an outermost layer provided on the lowermost surface of the base plate and made of the same material as the uppermost insulating film. A semiconductor device comprising a lower insulating film. 請求項１５に記載の発明において、前記最上層絶縁膜および前記最下層絶縁膜はソルダーレジストからなることを特徴とする半導体装置。   16. The semiconductor device according to claim 15, wherein the uppermost insulating film and the lowermost insulating film are made of a solder resist. 請求項１５に記載の発明において、前記上層配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。   16. The semiconductor device according to claim 15, wherein a solder ball is provided on a connection pad portion of the upper layer wiring. 請求項１に記載の発明において、前記ハードシートの少なくとも上面にベタパターンからなるグラウンド層および電源層のいずれか一方が前記配線に接続されて設けられていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein at least one of a ground layer and a power supply layer made of a solid pattern is provided on at least an upper surface of the hard sheet so as to be connected to the wiring. 請求項１８に記載の発明において、前記ベタパターンはグラウンド層であり、該グラウンド層と前記配線とによりマイクロストリップライン構造が構成されていることを特徴とする半導体装置。   19. The semiconductor device according to claim 18, wherein the solid pattern is a ground layer, and the ground layer and the wiring form a microstrip line structure. 請求項１に記載の発明において、前記ベース板の少なくとも一方の面にベタパターンからなる放熱層が設けられていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a heat dissipation layer comprising a solid pattern is provided on at least one surface of the base plate.
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