JP2007184320A

JP2007184320A - Semiconductor device and its fabrication process

Info

Publication number: JP2007184320A
Application number: JP2006000124A
Authority: JP
Inventors: Toshiaki Komukai; 向敏章小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-04
Filing date: 2006-01-04
Publication date: 2007-07-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which transistor characteristics can be enhanced by suppressing generation of junction leakage current, and to provide its fabrication process. <P>SOLUTION: The semiconductor device comprises: a trench 40 formed selectively in the surface portion of a semiconductor substrate 10; a sidewall insulating film 60 formed on the inner side face at the upper portion of the trench; insulating films 50 and 80 formed to fill the trench where the sidewall insulating film is formed; a gate electrode 140 formed on the semiconductor substrate through a gate insulating film 130 in an element region 100 isolated by the sidewall insulating film and the insulating film filling the trench; a gate electrode sidewall 160 formed on the side face of the gate electrode; and a source region and drain region 150 and 170 formed on the opposite sides of a channel region 230 located under the gate electrode contiguously to the trench. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

半導体製造工程では、希釈されたフッ酸（ＨＦ）の薬液であるフッ酸系薬液を使用したウエットエッチングが、繰り返し行われる。 In the semiconductor manufacturing process, wet etching using a hydrofluoric acid chemical solution that is a diluted hydrofluoric acid (HF) chemical solution is repeatedly performed.

一般に、フッ酸は、シリコン酸化（ＳｉＯ_２）膜にエッチングを行う性質を有する。このため、フッ酸系薬液を使用したウエットエッチングを行うと、エッチング対象ではない素子分離絶縁膜を形成するシリコン酸化（ＳｉＯ_２）膜にもエッチングを行うことがある。 In general, hydrofluoric acid has a property of etching a silicon oxide (SiO ₂ ) film. For this reason, when wet etching using a hydrofluoric acid chemical solution is performed, etching may also be performed on a silicon oxide (SiO ₂ ) film that forms an element isolation insulating film that is not an etching target.

この場合、素子分離絶縁膜のエッジ部（上端の角部）にエッチングが進行し、素子分離絶縁膜のうちエッジ部の高さが中央部より低くなることにより、当該エッジ部が窪むように窪み部が形成される。 In this case, etching proceeds to the edge portion (upper corner) of the element isolation insulating film, and the height of the edge portion of the element isolation insulating film becomes lower than the central portion, so that the edge portion is recessed. Is formed.

その後の工程において、コンタクトホールを形成する際には、リソグラフィの合わせずれによって、素子分離絶縁膜のエッジ部に形成された窪み部上であって、かつソース／ドレイン領域の表面部分に形成されたシリサイドと素子分離絶縁膜とを跨ぐように、コンタクトホールが形成される場合がある。 In the subsequent process, when the contact hole was formed, the contact hole was formed on the recess portion formed in the edge portion of the element isolation insulating film and on the surface portion of the source / drain region due to misalignment of lithography. A contact hole may be formed so as to straddle the silicide and the element isolation insulating film.

この場合、コンタクトプラグを形成すると、素子分離絶縁膜のエッジ部に形成された窪み部とコンタクトホールとを埋め込むように、半導体基板の表面より低い位置にまでコンタクトプラグが形成される。その結果、コンタクトプラグとウエル領域との間の距離が短くなって、接合リーク電流が増加するという問題があった。 In this case, when the contact plug is formed, the contact plug is formed at a position lower than the surface of the semiconductor substrate so as to fill the recess formed in the edge portion of the element isolation insulating film and the contact hole. As a result, there is a problem that the distance between the contact plug and the well region is shortened and the junction leakage current is increased.

以下、コンタクトホールの形成に関する文献名を記載する。
特開平１０−１０６９６８号公報 The following is a list of literature names related to the formation of contact holes.
JP-A-10-106968

本発明は、接合リーク電流の発生を抑制し、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。 The present invention provides a semiconductor device capable of suppressing the occurrence of junction leakage current and improving transistor characteristics and a method for manufacturing the same.

本発明の一態様による半導体装置は、
半導体基板の表面部分において選択的に形成された溝と、
前記溝の上部の内側面に形成された側壁絶縁膜と、
前記側壁絶縁膜が形成された前記溝を埋め込むように形成された絶縁膜と、
前記溝に埋め込まれた前記側壁絶縁膜及び前記絶縁膜によって分離される素子領域において、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記溝に隣接するようにそれぞれ形成されたソース領域及びドレイン領域と
を備える。 A semiconductor device according to one embodiment of the present invention includes:
A groove selectively formed in the surface portion of the semiconductor substrate;
A sidewall insulating film formed on the inner surface of the upper portion of the groove;
An insulating film formed so as to fill the trench in which the sidewall insulating film is formed;
A gate electrode formed on the semiconductor substrate via a gate insulating film in an element region separated by the sidewall insulating film and the insulating film embedded in the trench;
A gate electrode sidewall formed on a side surface of the gate electrode;
In the surface portion of the semiconductor substrate, a source region and a drain region respectively formed so as to be adjacent to the trench are provided on both sides of a channel region located below the gate electrode.

また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝の底部を埋め込むように、第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上であって、かつ露出している前記溝の内側面に、側壁絶縁膜を形成するステップと、
前記側壁絶縁膜が形成された前記溝の内部を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成するステップと
を備える。 A method for manufacturing a semiconductor device according to one embodiment of the present invention includes:
Forming a groove by removing a desired region of the surface portion of the semiconductor substrate;
Forming a first insulating film so as to fill the bottom of the groove;
Forming a sidewall insulating film on the first insulating film and on the exposed inner surface of the groove;
Forming a second insulating film on the first insulating film so as to fill the inside of the trench in which the sidewall insulating film is formed.

本発明の半導体装置及びその製造方法によれば、接合リーク電流の発生を抑制し、トランジスタ特性を向上させることができる。 According to the semiconductor device and the manufacturing method thereof of the present invention, the generation of junction leakage current can be suppressed and the transistor characteristics can be improved.

以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１〜図９に、本発明の実施の形態による半導体装置の製造方法を示す。まず図１に示すように、半導体基板１０上にシリコン酸化（ＳｉＯ_２）膜２０を形成した後、後に行われるＣＭＰ法による研磨のストッパとなるシリコン窒化（ＳｉＮ）膜３０を形成する。 1 to 9 show a method for manufacturing a semiconductor device according to an embodiment of the present invention. First, as shown in FIG. 1, a silicon oxide (SiO ₂ ) film 20 is formed on a semiconductor substrate 10, and then a silicon nitride (SiN) film 30 that serves as a stopper for polishing by a CMP method performed later is formed.

リソグラフィ及びＲＩＥによって、シリコン窒化膜３０及びシリコン酸化膜２０に順次パターニングを行う。さらにシリコン窒化膜３０をマスクとして、半導体基板１０にエッチングを行うことにより、素子分離溝４０を形成する。 The silicon nitride film 30 and the silicon oxide film 20 are sequentially patterned by lithography and RIE. Further, the element isolation trench 40 is formed by etching the semiconductor substrate 10 using the silicon nitride film 30 as a mask.

図２に示すように、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて、素子分離溝４０を埋め込むように、半導体基板１０及びシリコン窒化膜３０の全面に、例えばシリコン酸化膜からなるＨＤＰ絶縁膜である素子分離絶縁膜５０を堆積する。なお、この場合、素子分離絶縁膜５０として、ＨＤＰ絶縁膜を堆積したが、例えばＴＥＯＳ（Tetraethoxysilane）−Ｏ_３膜など、他の種々のシリコン酸化膜を堆積しても良く、またポリシラザン（Polysilazane）膜などの絶縁膜を塗布しても良い。 As shown in FIG. 2, an HDP insulating film made of, for example, a silicon oxide film is formed on the entire surface of the semiconductor substrate 10 and the silicon nitride film 30 so as to fill the element isolation trench 40 by using a high density plasma (HDP) CVD method. A certain element isolation insulating film 50 is deposited. In this case, although the HDP insulating film is deposited as the element isolation insulating film 50, other various silicon oxide films such as TEOS (Tetraethoxysilane) -O ₃ film may be deposited, and polysilazane (Polysilazane) may be deposited. An insulating film such as a film may be applied.

次いで、シリコン窒化膜３０をストッパとして、ＣＭＰ法によって素子分離絶縁膜５０を平坦化することにより、シリコン窒化膜３０の上面を露出させる。フッ酸系薬液を使用したウエットエッチングによって、素子分離絶縁膜５０の表面部分にエッチングを行って所定量除去することにより、素子分離溝４０の内部表面の一部を露出させる。 Next, the upper surface of the silicon nitride film 30 is exposed by planarizing the element isolation insulating film 50 by CMP using the silicon nitride film 30 as a stopper. A part of the inner surface of the element isolation trench 40 is exposed by etching a surface portion of the element isolation insulating film 50 by wet etching using a hydrofluoric acid chemical solution to remove a predetermined amount.

図３に示すように、露出した素子分離溝４０の内側面に側壁絶縁膜を形成することを目的として、リン酸を使用したウエットエッチングによって、シリコン窒化膜３０及びシリコン酸化膜２０に対して横方向にエッチングを行うことにより、隣り合うシリコン窒化膜３０（シリコン酸化膜２０）間の距離を、素子分離溝４０の幅より広くする。 As shown in FIG. 3, for the purpose of forming a sidewall insulating film on the inner surface of the exposed element isolation trench 40, the silicon nitride film 30 and the silicon oxide film 20 are laterally formed by wet etching using phosphoric acid. Etching in the direction makes the distance between adjacent silicon nitride films 30 (silicon oxide films 20) wider than the width of the element isolation trench 40.

図４に示すように、例えばシリコン窒化膜を全面に堆積した後、ＲＩＥなどの異方性エッチングによって、当該堆積されたシリコン窒化膜にエッチングを行うことにより、露出した素子分離溝４０の内側面に、側壁絶縁膜６０を形成する。なお、その際、シリコン窒化膜３０及びシリコン酸化膜２０にも、側壁絶縁膜７０が形成される。 As shown in FIG. 4, for example, a silicon nitride film is deposited on the entire surface, and then the deposited silicon nitride film is etched by anisotropic etching such as RIE, thereby exposing the exposed inner surface of the element isolation trench 40. Then, the sidewall insulating film 60 is formed. At this time, the sidewall insulating film 70 is also formed on the silicon nitride film 30 and the silicon oxide film 20.

図５に示すように、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて、素子分離溝４０のうち、素子分離絶縁膜５０で埋め込まれていない部分を埋め込むように、素子分離絶縁膜５０、側壁絶縁膜６０及び７０並びにシリコン窒化膜３０の全面に、例えばシリコン酸化膜からなるＨＤＰ絶縁膜である素子分離絶縁膜８０を堆積する。 As shown in FIG. 5, the element isolation insulating film 50 and the sidewall insulation are formed so as to bury a portion of the element isolation trench 40 that is not embedded with the element isolation insulating film 50 by using a high density plasma (HDP) CVD method. An element isolation insulating film 80 which is an HDP insulating film made of, for example, a silicon oxide film is deposited on the entire surfaces of the films 60 and 70 and the silicon nitride film 30.

なお、この場合、素子分離絶縁膜８０として、ＨＤＰ絶縁膜を堆積したが、素子分離絶縁膜５０を堆積した場合と同様に、例えばＴＥＯＳ−Ｏ_３膜など、他の種々のシリコン酸化膜を堆積しても良く、またポリシラザン膜などの絶縁膜を塗布しても良い。 In this case, although an HDP insulating film is deposited as the element isolation insulating film 80, other various silicon oxide films such as a TEOS-O ₃ film are deposited as in the case where the element isolation insulating film 50 is deposited. Alternatively, an insulating film such as a polysilazane film may be applied.

次いで、シリコン窒化膜３０をストッパとして、ＣＭＰ法によって素子分離絶縁膜８０を平坦化することにより、シリコン窒化膜３０の上面を露出させる。 Next, the upper surface of the silicon nitride film 30 is exposed by planarizing the element isolation insulating film 80 by CMP using the silicon nitride film 30 as a stopper.

図６に示すように、フッ酸系薬液を使用したウエットエッチングによって、素子分離絶縁膜８０の表面部分にエッチングを行うことにより、素子分離絶縁膜８０の上面が半導体基板１０の表面より若干高くなるように、当該素子分離絶縁膜８０を所定量除去する。 As shown in FIG. 6, the upper surface of the element isolation insulating film 80 is slightly higher than the surface of the semiconductor substrate 10 by etching the surface portion of the element isolation insulating film 80 by wet etching using a hydrofluoric acid chemical solution. Thus, a predetermined amount of the element isolation insulating film 80 is removed.

続いて、リン酸を使用したウエットエッチングによって、シリコン窒化膜３０と、シリコン窒化膜からなる側壁絶縁膜７０とを除去した後、フッ酸系薬液を使用したウエットエッチングによって、シリコン酸化膜２０を除去する。これにより、素子分離絶縁膜５０及び８０並びに側壁絶縁膜６０からなる素子分離領域９０と、当該素子分離領域９０によって分離された素子領域１００とを形成する。 Subsequently, after removing the silicon nitride film 30 and the sidewall insulating film 70 made of silicon nitride film by wet etching using phosphoric acid, the silicon oxide film 20 is removed by wet etching using hydrofluoric acid-based chemical solution. To do. Thereby, an element isolation region 90 composed of the element isolation insulating films 50 and 80 and the sidewall insulating film 60 and an element region 100 isolated by the element isolation region 90 are formed.

ところで、本実施の形態の場合、素子分離領域９０のエッジ部（上端の角部）付近には、シリコン窒化膜からなる側壁絶縁膜６０が形成されている。フッ酸系薬液を使用したウエットエッチングによる、この側壁絶縁膜６０のエッチング速度は、シリコン酸化（ＳｉＯ_２）膜からなる素子分離絶縁膜５０及び８０のエッチング速度より遅い。 Incidentally, in the case of the present embodiment, a sidewall insulating film 60 made of a silicon nitride film is formed in the vicinity of the edge portion (upper corner portion) of the element isolation region 90. The etching rate of the sidewall insulating film 60 by wet etching using a hydrofluoric acid chemical solution is slower than the etching rate of the element isolation insulating films 50 and 80 made of a silicon oxide (SiO ₂ ) film.

従って、フッ酸系薬液を使用したウエットエッチングによって、シリコン酸化膜２０を除去する際に、素子分離領域９０のエッジ部付近にエッチングが進行し、素子分離領域９０のうちエッジ部の高さが中央部より低くなることによって、当該エッジ部が窪むように窪み部が形成されることを抑制することができる。 Therefore, when the silicon oxide film 20 is removed by wet etching using a hydrofluoric acid chemical solution, the etching proceeds near the edge portion of the element isolation region 90, and the height of the edge portion of the element isolation region 90 is the center. By being lower than the portion, it is possible to suppress the formation of the recessed portion such that the edge portion is recessed.

図７に示すように、半導体基板１０上に犠牲シリコン酸化膜１１０を形成した後、イオン注入を行うことにより、素子領域１００にウエル領域１２０を形成する。なお、この場合、犠牲シリコン酸化膜１１０を形成した上でイオン注入を行うことにより、半導体基板１０内に結晶欠陥が生じることを抑制することができる。 As shown in FIG. 7, after a sacrificial silicon oxide film 110 is formed on the semiconductor substrate 10, ion implantation is performed to form a well region 120 in the element region 100. In this case, it is possible to suppress the occurrence of crystal defects in the semiconductor substrate 10 by performing ion implantation after forming the sacrificial silicon oxide film 110.

図８に示すように、フッ酸系薬液を使用したウエットエッチングによって、犠牲シリコン酸化膜１１０を除去する。この場合、上述したように、素子分離領域９０のエッジ部付近には、シリコン窒化膜からなる側壁絶縁膜６０が形成されているため、当該エッジ部付近に窪み部が形成されることを抑制することができる。 As shown in FIG. 8, the sacrificial silicon oxide film 110 is removed by wet etching using a hydrofluoric acid chemical solution. In this case, as described above, the side wall insulating film 60 made of a silicon nitride film is formed in the vicinity of the edge portion of the element isolation region 90, so that the formation of a depression portion in the vicinity of the edge portion is suppressed. be able to.

続いて、半導体基板１０のうち素子領域１００上に、ゲート絶縁膜１３０を介して例えばポリシリコンからなるゲート電極１４０を形成する。このゲート電極１４０をマスクとして、イオン注入を行うことにより、接合深さが浅く、低濃度のソース／ドレインエクステンション領域１５０を形成する。 Subsequently, a gate electrode 140 made of, for example, polysilicon is formed on the element region 100 of the semiconductor substrate 10 via a gate insulating film 130. By performing ion implantation using the gate electrode 140 as a mask, a low-concentration source / drain extension region 150 is formed with a shallow junction depth.

続いて、ゲート電極１４０及びゲート絶縁膜１３０の側面に、シリコン窒化膜からなるゲート電極側壁１６０を形成する。これらゲート電極及びゲート電極側壁１６０をマスクとして、イオン注入を行うことにより、ソース／ドレイン領域１７０を形成する。 Subsequently, a gate electrode sidewall 160 made of a silicon nitride film is formed on the side surfaces of the gate electrode 140 and the gate insulating film 130. Source / drain regions 170 are formed by ion implantation using the gate electrode and the gate electrode sidewall 160 as a mask.

ところで、ゲート電極１４０及びソース／ドレイン領域１７０上には、ゲート電極側壁１６０を形成する際に生成された図示しない反応生成物が堆積されている。従って、フッ酸系薬液を使用したウエットエッチングによって、この反応生成物を除去することにより、ゲート電極１４０及びソース／ドレイン領域１７０を露出させる。 By the way, on the gate electrode 140 and the source / drain region 170, reaction products (not shown) generated when the gate electrode sidewall 160 is formed are deposited. Therefore, the gate electrode 140 and the source / drain region 170 are exposed by removing this reaction product by wet etching using a hydrofluoric acid chemical solution.

この場合、上述したように、素子分離領域９０のエッジ部付近には、シリコン窒化膜からなる側壁絶縁膜６０が形成されているため、当該エッジ部付近に窪み部が形成されることを抑制することができる。 In this case, as described above, the side wall insulating film 60 made of a silicon nitride film is formed in the vicinity of the edge portion of the element isolation region 90, so that the formation of a depression portion in the vicinity of the edge portion is suppressed. be able to.

ニッケル（Ｎｉ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極１４０及びソース／ドレイン領域１７０の表面部分にシリサイド１８０を形成する。 After a metal film such as nickel (Ni) is formed by sputtering, heat treatment is performed to form silicide 180 on the surface portions of the gate electrode 140 and the source / drain regions 170.

図９に示すように、エッチングストッパ膜としてのシリコン窒化膜１８０及び層間絶縁膜１９０を順次堆積した後、当該層間絶縁膜１９０の表面をＣＭＰなどによって平坦化する。 As shown in FIG. 9, after sequentially depositing a silicon nitride film 180 and an interlayer insulating film 190 as an etching stopper film, the surface of the interlayer insulating film 190 is planarized by CMP or the like.

層間絶縁膜１９０上にフォトレジストを塗布し、露光及び現像を行うことにより、所定のパターンを有する図示しないレジストマスクを形成する。このレジストマスクをマスクとすると共に、シリコン窒化膜１８０をエッチングストッパ膜として、ＲＩＥによって、層間絶縁膜１９０にエッチングを行う。レジストマスク（図示せず）を除去した後、ＲＩＥによって、シリコン窒化膜１８０を開口することにより、コンタクトホール２００を形成し、シリサイド１８０の上面の一部を露出させる。 A photoresist is applied on the interlayer insulating film 190, and exposure and development are performed to form a resist mask (not shown) having a predetermined pattern. The interlayer insulating film 190 is etched by RIE using the resist mask as a mask and the silicon nitride film 180 as an etching stopper film. After removing the resist mask (not shown), the silicon nitride film 180 is opened by RIE, thereby forming a contact hole 200 and exposing a part of the upper surface of the silicide 180.

続いて、コンタクトホール２００内に導電性材料を埋め込んで、コンタクトプラグ２１０を形成することにより、半導体装置２２０を製造する。 Subsequently, a semiconductor material 220 is manufactured by embedding a conductive material in the contact hole 200 to form a contact plug 210.

このように、フッ酸系薬液を使用したウエットエッチングを繰り返し行う場合であっても、素子分離領域９０のエッジ部付近に、シリコン窒化膜からなる側壁絶縁膜６０を形成すれば、当該エッジ部付近に窪み部が形成されることを抑制することができる。 As described above, even when wet etching using a hydrofluoric acid chemical solution is repeatedly performed, if the sidewall insulating film 60 made of a silicon nitride film is formed in the vicinity of the edge portion of the element isolation region 90, the vicinity of the edge portion is formed. It can suppress that a hollow part is formed.

従って、リソグラフィの合わせずれによって、素子領域１００と素子分離領域９０とを跨ぐように、コンタクトホール２００が形成される場合であっても、半導体基板１０の表面より低い位置にまでコンタクトプラグ２１０が形成されることがなくなり、これにより接合リーク電流の増加を抑制することができる。 Therefore, even when the contact hole 200 is formed so as to straddle the element region 100 and the element isolation region 90 due to misalignment of lithography, the contact plug 210 is formed at a position lower than the surface of the semiconductor substrate 10. Thus, an increase in junction leakage current can be suppressed.

以上の方法により製造された半導体装置２２０は、図９に示すように、半導体基板１０の表面部分に素子分離溝４０が形成されている。素子分離溝４０の内部には、当該素子分離溝４０の底部付近を埋め込むように素子分離絶縁膜５０が形成され、当該素子分離絶縁膜５０上であって、かつ素子分離溝４０のエッジ部（上端の角部）付近における内側面には、側壁絶縁膜６０が形成されている。さらに素子分離溝４０の内部において、素子分離絶縁膜５０上に側壁絶縁膜６０が形成された内部を埋め込むように、素子分離絶縁膜８０が形成されている。これら素子分離絶縁膜５０及び８０並びに側壁絶縁膜６０は、素子分離領域９０を形成する。 As shown in FIG. 9, the semiconductor device 220 manufactured by the above method has element isolation grooves 40 formed in the surface portion of the semiconductor substrate 10. An element isolation insulating film 50 is formed inside the element isolation groove 40 so as to embed the vicinity of the bottom of the element isolation groove 40, and is on the element isolation insulating film 50 and on the edge portion ( A sidewall insulating film 60 is formed on the inner surface in the vicinity of the upper corner). Further, an element isolation insulating film 80 is formed in the element isolation trench 40 so as to fill the inside of the element isolation insulating film 50 where the sidewall insulating film 60 is formed. The element isolation insulating films 50 and 80 and the sidewall insulating film 60 form an element isolation region 90.

因みに、側壁絶縁膜６０は、例えばシリコン窒化膜からなり、固定電荷を含む。しかし、素子分離溝５０の底部より素子分離絶縁膜５０の膜厚分だけ高い位置に、側壁絶縁膜６０を形成することにより、接合リーク電流の発生を抑制し、素子分離領域９０の耐圧が劣化することを抑制することができる。 Incidentally, the sidewall insulating film 60 is made of, for example, a silicon nitride film and includes fixed charges. However, by forming the sidewall insulating film 60 at a position higher than the bottom of the element isolation trench 50 by the film thickness of the element isolation insulating film 50, the generation of junction leakage current is suppressed and the breakdown voltage of the element isolation region 90 is deteriorated. Can be suppressed.

素子分離領域９０によって分離された素子領域１００の中央部付近には、半導体基板１０上にゲート絶縁膜１３０を介してゲート電極１４０が形成されている。このゲート電極１４０の側面には、ゲート電極側壁１６０が形成され、またゲート電極１４０の下方に位置し、かつウエル領域１２０が形成された半導体基板１０の表面付近には、チャネル領域２３０が形成されている。 A gate electrode 140 is formed on the semiconductor substrate 10 via a gate insulating film 130 in the vicinity of the central portion of the element region 100 separated by the element isolation region 90. A gate electrode sidewall 160 is formed on the side surface of the gate electrode 140, and a channel region 230 is formed near the surface of the semiconductor substrate 10 on which the well region 120 is formed and located below the gate electrode 140. ing.

このチャネル領域２３０の両端には接合深さが浅く、かつ低濃度のソース／ドレインエクステンション領域１５０が形成され、当該ソース／ドレインエクステンション領域１５０と素子分離領域９０との間には、ソース／ドレイン領域１７０が形成されている。 A source / drain extension region 150 having a low junction depth and a low concentration is formed at both ends of the channel region 230, and the source / drain region is interposed between the source / drain extension region 150 and the element isolation region 90. 170 is formed.

ゲート電極１４０及びソース／ドレイン領域１７０の表面部分には、シリサイド１８０が形成され、当該シリサイド１８０の上面には、コンタクトプラグ２１０が形成されている。 A silicide 180 is formed on the surface portions of the gate electrode 140 and the source / drain region 170, and a contact plug 210 is formed on the upper surface of the silicide 180.

さらに、素子分離絶縁膜８０、ゲート電極側壁１６０及びシリサイド１８０上には、シリコン窒化膜１８０がほぼ同一の膜厚で均一に形成され、当該シリコン窒化膜１８０上には層間絶縁膜１９０が形成されている。 Further, a silicon nitride film 180 is uniformly formed with substantially the same thickness on the element isolation insulating film 80, the gate electrode sidewall 160, and the silicide 180, and an interlayer insulating film 190 is formed on the silicon nitride film 180. ing.

ここで、図１０に、比較例として、素子分離溝４０のエッジ部付近に、側壁絶縁膜６０（図９）を形成することなく、当該素子分離溝４０を素子分離絶縁膜３１０のみによって埋め込んだ場合における半導体装置３００の構成を示す。 Here, in FIG. 10, as a comparative example, the element isolation trench 40 is embedded only by the element isolation insulating film 310 without forming the sidewall insulating film 60 (FIG. 9) near the edge portion of the element isolation trench 40. The structure of the semiconductor device 300 in the case is shown.

この比較例の半導体装置３００を製造する製造工程では、フッ酸系薬液を使用したウエットエッチングを繰り返し行うと、素子分離絶縁膜３１０のエッジ部付近に窪み部３２０が形成される。 In the manufacturing process for manufacturing the semiconductor device 300 of this comparative example, when wet etching using a hydrofluoric acid chemical solution is repeatedly performed, a recess 320 is formed in the vicinity of the edge portion of the element isolation insulating film 310.

従って、リソグラフィの合わせずれによって、素子領域１００と素子分離領域９０とを跨ぐように、コンタクトホール３３０が形成されると、半導体基板１０の表面より低い位置にまでコンタクトプラグ３４０が形成される。その結果、コンタクトプラグ３４０とウエル領域１２０との間の距離Ｌが短くなって、接合リーク電流が増加するという問題が生じる。 Therefore, when the contact hole 330 is formed so as to straddle the element region 100 and the element isolation region 90 due to lithography misalignment, the contact plug 340 is formed at a position lower than the surface of the semiconductor substrate 10. As a result, there arises a problem that the distance L between the contact plug 340 and the well region 120 is shortened to increase the junction leakage current.

なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、素子分離溝４０のエッジ部付近に形成する側壁絶縁膜６０としては、シリコン窒化膜ではなく、フッ酸系薬液を使用したウエットエッチングによるエッチング速度が、素子分離絶縁膜５０及び８０より遅い他の種々の絶縁膜を使用することが可能である。 The above-described embodiment is an example and does not limit the present invention. For example, as the sidewall insulating film 60 formed near the edge portion of the element isolation trench 40, the etching rate by wet etching using a hydrofluoric acid chemical solution is slower than that of the element isolation insulating films 50 and 80 instead of the silicon nitride film. It is possible to use various insulating films.

本発明の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the semiconductor device by embodiment of this invention. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same semiconductor device. 比較例による半導体装置の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the semiconductor device by a comparative example.

Explanation of symbols

１０半導体基板
３０シリコン窒化膜
４０素子分離溝
５０、８０素子分離絶縁膜
６０、７０側壁絶縁膜
９０素子分離領域
１００素子領域
１３０ゲート絶縁膜
１４０ゲート電極
１５０ソース／ドレインエクステンション領域
１６０ゲート電極側壁
１７０ソース／ドレイン領域
１８０シリサイド
２００コンタクトホール
２１０コンタクトプラグ
２２０半導体装置 10 Semiconductor substrate 30 Silicon nitride film 40 Element isolation trenches 50 and 80 Element isolation insulating films 60 and 70 Side wall insulating film 90 Element isolation region 100 Element region 130 Gate insulating film 140 Gate electrode 150 Source / drain extension region 160 Gate electrode side wall 170 Source / Drain region 180 Silicide 200 Contact hole 210 Contact plug 220 Semiconductor device

Claims

A groove selectively formed in the surface portion of the semiconductor substrate;
A sidewall insulating film formed on the inner surface of the upper portion of the groove;
An insulating film formed so as to fill the trench in which the sidewall insulating film is formed;
A gate electrode formed on the semiconductor substrate via a gate insulating film in an element region separated by the sidewall insulating film and the insulating film embedded in the trench;
A gate electrode sidewall formed on a side surface of the gate electrode;
A semiconductor device comprising: a source region and a drain region respectively formed so as to be adjacent to the trench on both sides of a channel region located below the gate electrode in a surface portion of the semiconductor substrate.

The insulating film is
A first insulating film formed to fill the bottom of the groove;
The semiconductor device according to claim 1, further comprising: a second insulating film formed on the first insulating film so as to fill the inside of the trench in which the sidewall insulating film is formed.

The semiconductor device according to claim 1, wherein the sidewall insulating film is a film whose etching rate by wet etching is slower than that of the insulating film.

2. The semiconductor device according to claim 1, wherein the sidewall insulating film is made of a silicon nitride film.

Forming a groove by removing a desired region of the surface portion of the semiconductor substrate;
Forming a first insulating film so as to fill the bottom of the groove;
Forming a sidewall insulating film on the first insulating film and on the exposed inner surface of the groove;
Forming a second insulating film on the first insulating film so as to fill the inside of the trench in which the sidewall insulating film is formed. A method for manufacturing a semiconductor device, comprising: